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WO2004112142A1 - リミッタ回路及びその半導体集積回路 - Google Patents

リミッタ回路及びその半導体集積回路 Download PDF

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WO2004112142A1
WO2004112142A1 PCT/JP2004/008219 JP2004008219W WO2004112142A1 WO 2004112142 A1 WO2004112142 A1 WO 2004112142A1 JP 2004008219 W JP2004008219 W JP 2004008219W WO 2004112142 A1 WO2004112142 A1 WO 2004112142A1
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WO
WIPO (PCT)
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effect transistor
mis field
channel
gate
limiter circuit
Prior art date
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Ceased
Application number
PCT/JP2004/008219
Other languages
English (en)
French (fr)
Inventor
Tadahiro Ohmi
Takefumi Nishimuta
Hiroshi Miyagi
Shigetoshi Sugawa
Akinobu Teramoto
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toyota Industries Corp
NSC Co Ltd
Original Assignee
Toyota Industries Corp
Nigata Semitsu Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to EP04745813A priority Critical patent/EP1635392A1/en
Priority to US10/560,646 priority patent/US20060139821A1/en
Publication of WO2004112142A1 publication Critical patent/WO2004112142A1/ja
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Ceased legal-status Critical Current

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    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/853—Complementary IGFETs, e.g. CMOS comprising FinFETs

Definitions

  • the present invention relates to a limiter circuit formed on a semiconductor integrated circuit substrate and the semiconductor integrated circuit.
  • a MOS transistor has been manufactured by forming a thermal oxide film on a silicon surface in a high temperature atmosphere of about 800 ° C. and using the thermal oxide film as a gate insulating film.
  • Patent Document 1 discloses a technique for forming an insulating film in a low-temperature plasma atmosphere in order to fulfill such a demand.
  • a limiter circuit is used to keep the amplitude of an FM-modulated signal constant.
  • Patent Document 2 discloses that a gate having a three-dimensional structure is formed on a silicon substrate.
  • Patent Document 1 JP-A-2002-261091
  • Patent Document 2 JP 2002-110963 (Fig. 1)
  • An object of the present invention is to increase the gain of a limiter circuit. Another object is to reduce signal distortion in a limiter circuit.
  • a limiter circuit according to the present invention is a limiter circuit formed on a semiconductor integrated circuit substrate.
  • the MIS field-effect transistor has a drain and a source formed on both sides of the gate insulating film.
  • the inert gas is made of, for example, argon, krypton, xenon, or the like.
  • the flatness of the silicon surface can be increased, and variations in characteristics (for example, threshold voltage) of the MIS field-effect transistor can be reduced.
  • the DC offset and 1 / f noise generated in the limiter circuit can be reduced, so that the gain of the limiter circuit can be designed to be large. Further, it is not necessary to provide a capacitor for cutting the DC component in the limiter circuit.
  • the gate in a three-dimensional structure and forming the gate insulating film in a low-temperature plasma atmosphere, the effect of the channel length modulation effect is reduced, and the signal distortion in the limiter circuit is reduced.
  • the MIS field effect transistor current drive capability can be improved, and the MIS field effect transistor on the main surface of the silicon substrate can be improved.
  • the element area can be reduced.
  • a channel is formed on the first crystal face on the top face of the protrusion and on the second crystal face on the side wall face, and a channel width force of the MIS field-effect transistor is at least as large as that of the top face. It consists of the sum of the channel width and the channel width of the side wall surface.
  • the protruding portion has a top surface made of silicon (100) surface, a side wall surface made of silicon (110), and the source and the drain are formed of the protruding portion and the silicon substrate sandwiching the gate. It is formed in the left and right regions of the protrusion.
  • the limiter circuit includes a p-channel MIS field-effect transistor and an n-channel MIS field-effect transistor, and has a gate width of a top surface and a side wall surface of a protruding portion of the p-channel MIS field-effect transistor. Is set so that the current driving capabilities of the p-channel MIS field-effect transistor and the n-channel MIS field-effect transistor are substantially equal.
  • the parasitic capacitance of the p-channel MIS field-effect transistor and the parasitic capacitance of the n-channel MIS field-effect transistor can be made substantially equal. Thereby, the characteristics of the amplifier circuit can be improved. Further, noise at the time of switching can be reduced.
  • the limiter circuit includes first and second MIS field-effect transistors forming a differential amplifier circuit, to which a signal subjected to FM modulation is input to a gate; and the first and second MIS field-effect transistors. And a third MIS field effect transistor forming a constant current circuit commonly connected to a source or a drain of the MIS field effect transistor.
  • a protrusion having a second crystal plane as a side wall is formed on a silicon substrate having a first crystal plane as a main surface, and the protrusion is formed in an inert gas plasma atmosphere.
  • a gate insulating film is formed on the top surface and at least a part of the side wall surface of the protruding portion at a temperature of about 550 ° C. or lower in a plasma atmosphere, and the gate insulating film is formed.
  • a circuit comprising a p-channel MIS field-effect transistor and an n-channel MIS field-effect transistor having a gate formed on a film, and a drain and a source formed on both sides of the gate insulating film of the protrusion, and A limiter circuit having a differential amplifier circuit composed of a p-channel MIS field-effect transistor or an n-channel MIS field-effect transistor is formed on the same semiconductor substrate.
  • DC offset and 1 / f noise of a limiter circuit can be reduced. Therefore, the gain of the limiter circuit can be designed to be large. Further, it is not necessary to provide a capacitor for cutting the DC component in the limiter circuit.
  • the gate in a three-dimensional structure and forming the gate insulating film in a low-temperature plasma atmosphere, the influence of the channel length modulation effect can be reduced, and the distortion of signals in other circuits and limiter circuits can be reduced.
  • the current driving capability of the MIS field-effect transistor is improved, and the element area of the MIS field-effect transistor on the main surface of the silicon substrate is reduced. Can be smaller.
  • the gate width of the top surface and the side wall surface of the p-channel MIS field-effect transistor and the n-channel MIS field-effect transistor is determined by changing the current driving capability of the p-channel MIS field-effect transistor to the n-channel MIS field effect transistor. It is set to be almost equal to the current drive capability of the effect transistor.
  • the limiter circuit is configured by a CMOS circuit including the p-channel MIS field-effect transistor and the n-channel MIS field-effect transistor.
  • the parasitic capacitances of the p-channel MIS field-effect transistor and the n-channel MIS field-effect transistor can be made substantially equal.
  • the noise at the time of switching can be made symmetrical between the positive and negative sides to reduce the noise.
  • FIG. 1 is a cross-sectional view of a plasma device using a radial line slot antenna.
  • FIG. 2 is a comparison diagram of interface state density.
  • FIG. 3 is a diagram showing a structure of a silicon substrate manufactured by the semiconductor manufacturing process of the embodiment.
  • FIG. 4 is a diagram showing a structure of a MOS transistor manufactured by the semiconductor manufacturing process of the embodiment.
  • FIG. 5 is a diagram showing a limiter circuit. BEST MODE FOR CARRYING OUT THE INVENTION
  • a gate insulating film for example, an oxide film
  • MIS metal insulator semiconductor
  • FIG. 1 is a cross-sectional view of a plasma processing apparatus using a radial line slot antenna used in a semiconductor manufacturing process.
  • the Ar gas After evacuating the inside of the vacuum chamber (processing chamber) 11, and then introducing argon (Ar) gas from the shower plate 12, the Ar gas is discharged to the outlet 11 A, and switched to krypton (Kr) gas.
  • the pressure in the processing chamber 11 is set to about 133 Pa (lTorr).
  • the silicon substrate 14 is placed on the sample stage 13 having a heating mechanism, and the temperature of the sample is set to 40 °.
  • the silicon substrate 14 is subjected to dilute hydrofluoric acid cleaning in the immediately preceding pretreatment step, and as a result, silicon dangling bonds on the surface are terminated with hydrogen.
  • a microwave having a frequency of 2.45 GHz is supplied from the coaxial waveguide 15 to the radial line slot antenna 16, and the microwave is supplied from the radial line slot antenna 16 to a dielectric provided on a part of the wall surface of the processing chamber 11. It is introduced into the processing chamber 11 through the body plate 17.
  • the introduced microwave excites the Kr gas introduced into the processing chamber 11 from the shower plate 12, and as a result, a high-density Kr plasma is formed immediately below the shower plate 12. If the frequency of the supplied microphone mouthwave is in the range of about 900 MHz or more and about 10 GHz or less, the results described below will be almost the same.
  • the distance between shower plate 12 and silicon substrate 14 is set to about 6 cm. The shorter the distance, the faster the film formation.
  • the present invention is not limited to the plasma device using the radial line slot antenna, and the microwave may be introduced into the processing chamber using another method to excite the plasma.
  • the silicon substrate 14 By exposing the silicon substrate 13 to plasma excited by Kr gas, the silicon substrate 14 The surface is exposed to low-energy Kr ions and its terminal hydrogen is removed.
  • the pressure in the processing chamber is maintained at about 133 Pa (lTorr). Kr gas and ⁇ gas are mixed
  • the surface of the silicon substrate 14 is oxidized by the atomic oxygen ⁇ *.
  • oxidation is carried out by O molecules and H ⁇ molecules.
  • the oxidation treatment with atomic oxygen performed in this embodiment can oxidize at a very low temperature of about 400 ° C.
  • the processing chamber pressure should be high,
  • an electrode forming step, a protective film forming step, a hydrogen sintering process, and the like are performed to manufacture a semiconductor integrated circuit including a transistor and a capacitor.
  • the hydrogen content in the silicon oxide film formed by the above procedure was measured by heating and releasing, and was found to be about 10 12 / cm 2 or less in terms of surface density in a silicon oxide film having a thickness of 3 nm. Especially hydrogen content in the silicon oxide film in the oxide film the leakage current is small, and not more than about 10 u / C m 2 in areal density conversion. On the other hand, the oxide film that was not exposed to Kr plasma before the oxide film formation contained hydrogen in excess of 10 12 / cm 2 in terms of surface density.
  • the terminal Kr / O gas is introduced by removing the terminal hydrogen by Kr plasma irradiation.
  • the leakage current at the same voltage is reduced by two to three orders of magnitude compared to the silicon oxide film formed by conventional microwave plasma oxidation, and very good low leakage characteristics are obtained.
  • Improvement of the leakage current characteristics is achieved by a thinner film with a thickness of about 1.7 nm. It was confirmed that an integrated circuit can be manufactured even with a silicon oxide film.
  • FIG. 2 shows an interface between a KrZ ⁇ film formed on the (100), (110), and (111) surfaces of the silicon substrate by the above-described semiconductor manufacturing process and a conventional thermal oxide film. It is a figure showing a measurement result of a potential density.
  • the interface state density of silicon is about lC ⁇ on any of the (100), (110), and (111) planes. cm ⁇ eV—less than 1 .
  • the interface state density of the conventional thermal oxide film formed in an atmosphere of 800 ° C or higher is 1.1 times or more even on the (100) plane, It can be seen that a high-quality insulating film having a low interface state density can be formed.
  • the first implementation The oxide film formed by the semiconductor manufacturing process of the embodiment showed good characteristics equal to or better than the conventional thermal oxide film.
  • the hydrogen concentration is reduced to 10 12 / cm 2 in terms of surface density.
  • a silicon nitride film or a silicon oxynitride film may be formed by using a mixed gas of an inert gas and an NH gas, or a mixed gas of an inert gas and ⁇ and NH. good.
  • One important requirement of the effect obtained by forming a nitride film is that hydrogen is present in plasma even after surface-terminated hydrogen is removed. It is considered that the presence of hydrogen in the plasma terminates dangling bonds in the silicon nitride film and at the interface by forming Si_H and N_H bonds, thereby eliminating electron traps at the silicon nitride film and the interface. .
  • the effect obtained by forming the oxynitride film is not only that the hydrogen content in the oxynitride film is reduced by the removal of the terminal hydrogen, but also that several percent or less of nitrogen is contained in the oxynitride film. It is also thought that it is caused by the inclusion.
  • the Kr content of the oxynitride film is less than 1/10 of that of the oxide film, and contains a large amount of nitrogen instead of Kr.
  • the amount of hydrogen in the oxynitride film is small, the ratio of weak bonds in the silicon nitride film is reduced, and the presence of vaginal elements causes stress in the film, Si / Si ⁇ , and at the interface. It is thought that as a result, the charge in the film and the interface state density were reduced, and the electrical characteristics of the oxynitride film were greatly improved.
  • a preferable result obtained by forming an oxide film or an oxynitride film in a plasma atmosphere is that Ar or Ar in a nitride film or an oxynitride film is not caused only by removal of terminal hydrogen. It is thought to be related to the inclusion of Kr. That is, in the nitride film obtained by the above-described semiconductor manufacturing process, stress in the nitride film or at the silicon / nitride film interface is relaxed by Ar or Kr contained in the nitride film, and as a result, the stress in the silicon nitride film is fixed. It is thought that the charge and the interface state density were reduced, and the electrical characteristics, especially the 1 / f noise, and the reliability were greatly improved.
  • the inert gas used in the above semiconductor manufacturing process is not limited to Ar gas and Kr gas, but xenon Xe gas can also be used. Furthermore, after forming a silicon oxide film and a silicon oxynitride film, a Kr / NH mixture having a partial pressure ratio of 98/2 was supplied from the shower plate 12 while maintaining the pressure in the vacuum vessel 1 at about 133 Pa (lTorr).
  • a mixed gas may be introduced to form a silicon nitride film having a thickness of about 0.7 nm on the surface of the silicon oxide film or the silicon oxynitride film.
  • a silicon oxide film having a silicon nitride film formed on the surface or a silicon oxynitride film can be obtained, so that an insulating film having a higher relative dielectric constant can be formed.
  • another apparatus for plasma processing that can form a low-temperature oxide film using plasma may be used.
  • a first gas release structure for releasing Ar or Kr gas for exciting plasma by microwaves and a first gas release structure for releasing ⁇ , NH, or N / H gas,
  • the gate insulating film of the MIS field-effect transistor is formed on the (100) and (110) planes of the silicon substrate.
  • the current driving capability is approximately 1.8 times that of the (100) plane.
  • FIG. 3 shows (100) and (110) on silicon substrate 22 by the semiconductor manufacturing process of the embodiment.
  • FIG. 4 shows an n-channel MOS transistor 20 manufactured by the semiconductor manufacturing process of the embodiment and a p-channel MOS transistor 20.
  • FIG. 2 is a diagram showing a structure of a MOS transistor 21.
  • a channel formed below the gate oxide film is indicated by oblique lines.
  • a silicon substrate 22 having a (100) plane as a main surface is separated into a P-type region A and an n-type region B by an element isolation region 22c.
  • a rectangular parallelepiped protrusion 23 having a height H and a width W with respect to the (100) plane is formed.
  • a protrusion 24 having a length H and a width W is formed.
  • a silicon oxide oxidized film is formed by the manufacturing process of the semiconductor device described above. .
  • the polyelectrolyte silicon electrode electrodes 2255 and 2266 are formed on the silicon oxide oxidized film, and the gate electrode is formed.
  • the silicon oxide oxidized film is also patterned, and the gate electrodes 2255 and 2266 are placed under the gate electrodes 2255 and 2266.
  • gate insulating dielectric films 2277 and 2288 are selectively formed. .
  • nn-type impurities are ion-injected into the region on both sides of the gate electrode 2255 of the pp-type region AA.
  • the nn-type diffused diffusion regions 2299 and 3300 including the protruding portions 2233 are formed.
  • the nn-type diffused diffusion regions 2299 and 3300 here constitute the source and the drain of the nn channeler MMOOSS totraranjidisutata 2200.
  • pp-type impurity impurities are poured into the region on both sides of the gate electrode 2266.
  • pp-type diffused and diffused regions 3311 and 3322 including the protrusions 2244.
  • the pp-type diffused diffusion regions 3311 and 3322 here constitute the source and the drain of the pp-type MMOOSS totralange disistata 2211. .
  • a predetermined voltage is applied to the gate electrode electrodes 2266 and 2255 of the pp channel MM ⁇ SS totralange resistor 2211 and the nn channel MMOOSS totrarange resistor 2200.
  • the gate oxide film 2288 and the lower portion of the gate oxide film 2277 form the channel shown by oblique lines in FIG. 44. . .
  • the gate width of the ((110000)) face of the nn channel MMOOSS totralangi-disistor 2200 is determined by the top surface of the protruding part 2233 ((the protruding part 2233).
  • the gate width of the ((111100)) plane that is, the gate width of the side wall surface of the left, right, left and right sides of the projecting portion 2233, Since each is HH, the total is 22HH. .
  • the gate width width here corresponds to the channel width width. . nn channel
  • the gate length of the MMOOSS Totralangidisista 2200 is LLggAA. .
  • the current-current driving capability of the nn channeler MMOOSS totralangidisistata 2200 is ⁇ ((WW ++ WW)) ++ ⁇
  • ⁇ is the electron transfer mobility on the ((110000)) plane, // // is ((1111 nn22 AA nnll nn22
  • the gate width of the ((110000)) plane of the pp channel MMOOSS totralangidististata 2211 is the top surface of the protruding portion 2244 and WW WW ZZ22, respectively, at the flat and flat portions of the left and right and right silicon substrate base plate 2222 at the lower and lower portions of the lower and upper portions of the protruding portion 2244.
  • the gate width which is the width of the gate, which can be placed on the left, right, left, and right side wall surfaces of the protruding portion 2244, is HH, respectively.
  • the gate width width here corresponds to the channel width width. . pp chichi
  • ⁇ is the hole mobility in the (100) plane, ⁇ is (110)
  • the current driving capability of the transistor 21 and the current driving capability of the n-channel MOS transistor 20 can be balanced.
  • the channel width on the main surface (for example, the (100) plane) of the p-channel M ⁇ S transistor 21 needs to be significantly wider than the channel width on the (100) of the n-channel M ⁇ S transistor 20. Therefore, the difference in parasitic capacitance between the two gate insulating films can be reduced.
  • the height H of the gate of the n-channel MOS transistor 20 is set to “0”,
  • the gate height H of the p-channel MOS transistor 21 may be set so that the current driving capability is substantially equal to that of the MOS transistor 20.
  • the gate insulating film on the main surface (for example, the (100) plane) of the silicon substrate of the P-channel or n-channel MOS transistor Since the area can be made smaller than in the case of the conventional semiconductor manufacturing process, the area occupied by the p-channel MS transistor and the n-channel MS transistor in the main surface of the silicon substrate can be reduced. Thereby, the degree of integration of the semiconductor circuit can be increased. Furthermore, since the parasitic capacitance of the p-channel or n-channel MOS transistor can be reduced, the operation speed is increased and the power consumption during switching can be reduced.
  • the insulating film formed on the silicon surface is not limited to an oxide film, and may be a silicon nitride film, a silicon oxynitride film, or the like.
  • FIG. 5 is a diagram illustrating an example of a limiter circuit.
  • the voltage (voltage at point A in FIG. 5) obtained by dividing the power supply voltage VDC by the resistor R1, the resistor R2, the diode D1 and the resistor R3 is applied to the gate of the n-channel MOS transistor 61 via the resistor R4. I have.
  • a voltage obtained by dividing the power supply voltage VDC by the resistor R1, the resistor R2, the diode D1, and the resistor R3 is also supplied to the gate of the n-channel MS transistor 62 via the resistor R5. .
  • One end of a capacitor C1 is connected to the gate of the MS transistor 62, and the other end of the capacitor C1 is grounded.
  • the input voltage Vin is input to the gate of the MOS transistor 61, and the input voltage Vin is input to the gate of the MOS transistor 62 via the resistors R4 and R5 connected in series.
  • These MOS transistors 61 and 62 constitute a differential amplifier circuit.
  • the drain and gate of the p-channel MOS transistor 64 are connected to the drain of the MOS transistor 61, and the source of the MOS transistor 64 is connected to the power supply VDC.
  • the drain of the MOS transistor 62 is connected to the drain of a p-channel MOS transistor 65, and the gate of the MOS transistor 65 is connected to the gate of the MOS transistor 64.
  • the source of the MOS transistor 65 is connected to the power supply voltage VDC.
  • the OS transistors 64 and 65 form a constant current circuit that loads the MOS transistors 61 and 62.
  • the voltage (voltage at point B in FIG. 5) obtained by dividing the power supply voltage VDC by the resistors R1 and R2 and the diode D1 and the resistor R3 is applied to the gate of the n-channel M ⁇ S transistor 63. .
  • the source of the MOS transistor 63 is grounded. This MOS transistor 63 functions as a constant current source.
  • the input voltage Vin is input to the gate of the M ⁇ S transistor 61, and the gates of the MOS transistor 62 are connected to the resistors R4 and R5 and the capacitor C1 with respect to the input voltage Vin. And a voltage having a phase difference determined by M ⁇ S transistor 62
  • the amplitude of the input voltage Vin input to the gate of the MOS transistor 62 is equal to or more than a certain positive value
  • the positive amplitude of the drain voltage is limited to a certain value and the amplitude of the input voltage Vin input to the gate is negative.
  • the amplitude of the drain voltage is limited to a constant negative value.
  • a voltage in which the amplitude of the input voltage Vin is limited is output from the drain of the MOS transistor 62.
  • the channel length modulation of the differential amplifier circuit composed of the M ⁇ S transistors 61 and 62 is performed. Since the effect of the effect can be reduced, signal distortion in the limiter circuit can be reduced.
  • the drain-side current mirror circuit (circuit consisting of M ⁇ S transistors 64 and 65) that functions as the load of the above-described differential amplifier circuit, and the channel of the source-side constant current circuit (circuit consisting of MOS transistor 64) Since the influence of the long modulation effect can be reduced, the fluctuation of the drain current with respect to the change of the drain voltage can be reduced.
  • the limiter circuit is generally configured by cascade-connecting a plurality of stages of amplifier circuits.
  • Each amplifier circuit includes a differential amplifier circuit, a constant current circuit functioning as a load, a constant current circuit commonly connected to the ground side of the differential amplifier circuit, and the like.
  • the gate in a three-dimensional structure and forming a gate oxide film in a low-temperature plasma atmosphere, the influence of the channel length modulation effect of the amplifier circuit and the constant current circuit formed by MOS transistors can be reduced, and the limiter circuit Can be reduced.
  • the current driving capability of the MOS transistor of the limiter circuit can be improved, and the element area of the transistor on the main surface of the silicon substrate can be reduced.
  • the limiter circuit can be configured by a CMOS circuit including an n-channel MOS transistor and a p-channel MS transistor, for example.
  • the parasitic capacitances of the p-channel MOS transistor and the n-channel MOS transistor can be set to almost the same value, so that noise due to current imbalance when the transistors are turned on and off can be reduced.
  • Circuits other than the limiter circuit for example, p-channel MOS transistors and n-channel MOS transistors such as DC amplifiers, A / D conversion circuits, and digital circuits may be manufactured by the above-described semiconductor process.
  • the characteristics of the p-channel M ⁇ S transistor and the n-channel MOS transistor of other circuits can be made uniform, so that the DC offset and 1 / f noise of the entire circuit can be reduced. .
  • the influence of the channel length modulation effect in those circuits can be reduced, and signal distortion can be reduced.
  • the channels of the p-channel MOS transistor and the n-channel MOS transistor of the limiter circuit or other circuits are formed on different crystal planes of silicon (eg, (100) plane and (110) plane).
  • the channel widths may be designed so that the current drive capabilities of the ⁇ -channel MOS transistor and the n-channel M ⁇ S transistor are approximately equal.
  • the parasitic capacitance and the like of the p-channel M ⁇ S transistor and the n-channel M ⁇ S transistor can be made substantially the same, so that the switching characteristics can be improved and the ON / OFF of the MOS transistor can be improved. Noise generated by a current flowing sometimes can be reduced.
  • the limiter circuit is not limited to the circuit described in the embodiment, and may use another known circuit.
  • the crystal plane of silicon is not limited to the combination of the (100) plane and the (110) plane, and may be combined with another crystal plane such as the (100) plane and the (111) plane.
  • the DC offset and 1 / f noise generated inside the limiter circuit can be reduced, so that a capacitor or the like for cutting a DC component is not required. Further, the influence of the channel length modulation effect can be reduced, and the signal distortion in the limiter circuit can be reduced. Also, DC offset and 1 / f noise of other circuits connected to the limiter circuit can be reduced.

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Abstract

　シリコン基板上に高さＨＢで、幅がＷＢの直方体状の突出部２１を形成し、突出部２１の頂面及び側壁面の一部にゲート酸化膜を形成する。ゲート電極２６の両側にソースとドレインを形成してＭＯＳトランジスタを形成する。ＭＯＳトランジスタ６１と６２とからなる差動増幅回路でリミッタ回路を構成する。これにより、リミッタ回路の利得を大きくとれるようにする。

Description

明 細 書
リミッタ回路及びその半導体集積回路
技術分野
[0001] 本発明は、半導体集積回路基板上に形成されるリミッタ回路及びその半導体集積 回路に関する。
背景技術
[0002] 従来、 MOSトランジスタの製造プロセスでは、 800度 C程度の高温雰囲気中でシリ コン表面に熱酸化膜を形成し、その熱酸化膜をゲート絶縁膜として MOSトランジスタ を製造していた。
[0003] 半導体の生産効率を高めるためにより低い温度環境で酸化膜を形成することが望 まれている。そのような要望を実現するために、例えば、特許文献 1には、低温のブラ ズマ雰囲気中で絶縁膜を形成する技術が開示されている。
[0004] FM受信機においては、 FM変調された信号の振幅を一定にするためにリミッタ回 路が用いられている。
また、特許文献 2には、シリコン基板上に立体構造のゲートを形成することが記載さ れている。
特許文献 1 :特開 2002— 261091号公報
特許文献 2：特開 2002-110963 (図 1)
[0005] リミッタ回路においても、増幅回路で発生する DCオフセットを低減することが求めら れていた。
[0006] また、増幅回路を複数段縦続接続してリミッタ回路を構成する場合、前段の増幅回 路で DCオフセットが増幅されることにより後段の増幅回路が飽和してしまという問題 があった。そのため、従来は、増幅回路の間にコンデンサを揷入し、直流成分をカツ トするようにしていた。また、リミッタの利得を制限していた。
発明の開示
[0007] 本発明の課題は、リミッタ回路の利得を大きくとれるようにすることである。また、他の 課題は、リミッタ回路における信号の歪みを少なくすることである。 本発明のリミッタ回路は、半導体集積回路基板上に形成されたリミッタ回路であって
、第 1の結晶面を主面とするシリコン基板上に第 2の結晶面を側壁面として有する突 出部を形成し、不活性ガスのプラズマ雰囲気中でシリコン表面の終端水素を除去し た後、プラズマ雰囲気中で約 550度 C以下の温度で、前記突出部の頂面及び側壁 面の少なくとも一部にゲート絶縁膜を形成し、該ゲート絶縁膜上にゲートを形成し、 前記突出部の前記ゲート絶縁膜を挟む両側にドレイン及びソースを形成した MIS電 界トランジスタからなる。
[0008] 不活性ガスは、例えば、アルゴン、クリプトン、キセノンなどからなる。
この発明によれば、シリコン表面の平坦度を高め、 MIS電界効果トランジスタの特 性 (例えば、しきい値電圧など）のバラツキを少なくできる。これにより、リミッタ回路内 部で発生する DCオフセットと 1/fノイズを低減することができるので、リミッタ回路の 利得を大きく設計することができる。また、直流成分をカットするためのコンデンサをリ ミッタ回路に設ける必要がなくなる。
[0009] さらに、ゲートを立体構造にし、低温プラズマ雰囲気中でゲート絶縁膜を形成する ことでチャネル長変調効果の影響を少なくし、リミッタ回路における信号の歪みを少な くでさる。
[0010] また、立体構造の異なる結晶面にゲート絶縁膜を形成することで、 MIS電界効果ト ランジスタ電流駆動能力を向上させることができると共に、シリコン基板の主面におけ る MIS電界効果トランジスタの素子面積を小さくできる。
[0011] 上記の発明において、前記突出部の頂面の第 1の結晶面と側壁面の第 2の結晶面 にチャネルが形成され、前記 MIS電界効果トランジスタのチャネル幅力 少なくとも前 記頂面のチャネル幅と前記側壁面のチャネル幅の総和からなる。
[0012] このように構成することにより、 2つの結晶面にチャネルが形成されるので MIS電界 効果トランジスタの特性と電流駆動能力を向上させることができる。
上記の発明において、前記突出部は、頂面がシリコンの（100)面からなり、側壁面 がシリコンの（110)からなり、前記ソース及びドレインが、前記ゲートを挟む前記突出 部及びシリコン基板の前記突出部の左右の領域に形成する。
[0013] このように構成することで、シリコン基板の（100)面と（110)面にチャネルを形成す ること力 Sできるので、 MIS電界効果トランジスタの電流駆動能力を向上させることがで きる。
[0014] 上記の発明において、前記リミッタ回路は、 pチャネル MIS電界効果トランジスタと n チャネル MIS電界効果トランジスタとからなり、前記 pチャネル MIS電界効果トランジ スタの突出部の頂面及び側壁面のゲート幅を、前記 pチャネル MIS電界効果トランジ スタと nチャネル MIS電界効果トランジスタの電流駆動能力がほぼ等しくなるように設 定する。
[0015] このように構成することで、 pチャネル MIS電界効果トランジスタと、 nチャネル MIS 電界効果トランジスタの寄生容量をほぼ等しくできる。これにより、増幅回路の特性を 改善できる。また、スイッチング時のノイズを低減できる。
[0016] 上記の発明において、前記リミッタ回路は、 FM変調された信号がゲートに入力す る、差動増幅回路を構成する第 1及び第 2の MIS電界効果トランジスタと、前記第 1 及び第 2の MIS電解効果トランジスタのソースまたはドレインに共通接続された定電 流回路を構成する第 3の MIS電界効果トランジスタとからなる。
[0017] このように構成することで、第 1及び第 2MIS電界効果トランジスタからなる差動増 幅回路、第 3の MIS電界効果トランジスタからなる定電流回路の DCオフセットと 1/f ノイズを減らすことができる。また、それらの回路におけるチャネル長変調効果の影響 を低減できる。
[0018] 本発明の半導体集積回路は、第 1の結晶面を主面とするシリコン基板上に第 2の結 晶面を側壁面として有する突出部を形成し、不活性ガスのプラズマ雰囲気中でシリコ ン表面の終端水素を除去した後、プラズマ雰囲気中で約 550度 C以下の温度で、前 記突出部の頂面及び側壁面の少なくとも一部にゲート絶縁膜を形成し、該ゲート絶 縁膜上にゲートを形成し、前記突出部の前記ゲート絶縁膜を挟む両側にドレイン及 びソースを形成した pチャネル MIS電界効果トランジスタと nチャネル MIS電界効果ト ランジスタと力、らなる回路と、前記 pチャネル MIS電界効果トランジスタまたは nチヤネ ル MIS電界効果トランジスタからなる差動増幅回路を有するリミッタ回路とを同一半 導体基板上に形成する。
[0019] この発明によれば、リミッタ回路の DCオフセットと 1/fノイズを低減することができる ので、リミッタ回路の利得を大きく設計することができる。また、直流成分をカットする ためのコンデンサをリミッタ回路に設ける必要がなくなる。
[0020] さらに、ゲートを立体構造にし、低温プラズマ雰囲気中でゲート絶縁膜を形成する ことでチャネル長変調効果の影響を少なくし、他の回路やリミッタ回路における信号 の歪みを少なくできる。
[0021] また、他の回路の pチャネル MIS電界効果トランジスタと nチャネル MIS電界効果ト ランジスタの特性を揃えることができるので、他の回路の DCオフセットと 1/fノイズを 低減できる。
[0022] また、立体構造の異なる結晶面にゲート絶縁膜を形成することで、 MIS電界効果ト ランジスタの電流駆動能力を向上させると共に、シリコン基板の主面における MIS電 界効果トランジスタの素子面積を小さくすることができる。
[0023] 上記の発明において、前記 pチャネル MIS電界効果トランジスタと nチャネル MIS 電界効果トランジスタの頂面及び側壁面のゲート幅を、前記 pチャネル MIS電界効果 トランジスタの電流駆動能力が前記 nチャネル MIS電界効果トランジスタの電流駆動 能力とほぼ等しくなるように設定する。
[0024] 上記の発明において、前記リミッタ回路は、前記 pチャネル MIS電界効果トランジス タと nチャネル MIS電界効果トランジスタとからなる CMOS回路で構成される。
このように構成することで、 pチャネル MIS電界効果トランジスタと nチャネル MIS電 界効果トランジスタの寄生容量をほぼ等しくできる。これにより、例えば、スイッチング 時のノイズを正負対称にしてノイズを減らすことができる。
図面の簡単な説明
[0025] [図 1]ラジアルラインスロットアンテナを用いたプラズマ装置の断面図である。
[図 2]界面準位密度の比較図である。
[図 3]実施の形態の半導体製造プロセスにより製造したシリコン基板の構造を示す図 である。
[図 4]実施の形態の半導体製造プロセスにより製造した MOSトランジスタの構造を示 す図である。
[図 5]リミッタ回路を示す図である。 発明の実施をするための最良の形態
[0026] 以下、本発明の実施の形態を図面を参照しながら説明する。最初に、プラズマ状態 の不活性ガスを用いて低温でシリコン基板上にゲート絶縁膜 (例えば、酸化膜）を形 成し、 MIS (metal insulator semiconductor)電界効果トランジスタを製造する半導体 製造プロセスについて説明する。ゲート絶縁膜の形成方法については、特開 2002—
261091号公報に開示されている。
[0027] 図 1は、半導体製造プロセスで使用されるラジアルラインスロットアンテナを用いた プラズマ処理装置の断面図である。
真空容器（処理室） 1 1内を真空にし、次にシャワープレート 12からアルゴン (Ar)ガ スを導入した後、 Arガスを排出口 1 1A力 排出し、クリプトン (Kr)ガスに切替える。 処理室 1 1内の圧力は 133Pa ( lTorr)程度に設定する。
[0028] 次に、シリコン基板 14を、加熱機構を持つ試料台 13の上に置き、試料の温度を 40
0°C程度に設定する。シリコン基板 14の温度が 200-550°Cの範囲内であれば、以 下に述べる結果はほとんど同様のものとなる。
[0029] シリコン基板 14は、直前の前処理工程において希フッ酸洗浄が施され、その結果 表面のシリコン未結合手が水素で終端されている。
次に、同軸導波管 15からラジアルラインスロットアンテナ 16に周波数が 2. 45GHz のマイクロ波を供給し、マイクロ波をラジアルラインスロットアンテナ 16から処理室 1 1 の壁面の一部に設けられた誘電体板 17を通して処理室 1 1内に導入する。導入され たマイクロ波はシャワープレート 12から処理室 1 1内に導入された Krガスを励起し、そ の結果シャワープレート 12の直下に高密度の Krプラズマが形成される。供給するマ イク口波の周波数が 900MHz程度以上、約 10GHz程度以下の範囲にあれば、以下 に述べる結果はほとんど同様のものとなる。
[0030] 図 1の構成においてシャワープレート 12とシリコン基板 14の間隔は約 6cmに設定し ている。この間隔は狭いほうがより高速な成膜が可能となる。
なお、ラジアルラインスロットアンテナを用いたプラズマ装置に限らず、他の方法を 用いてマイクロ波を処理室内に導入してプラズマを励起してもよい。
[0031] シリコン基板 13を Krガスで励起されたプラズマに曝すことにより、シリコン基板 14の 表面は低エネルギの Krイオン照射を受け、その表面終端水素が除去される。
次に、シャワープレート 12から 97/3の分圧比の Kr/Ο混合ガスを導入する。この
2
際、処理室内の圧力は 133Pa (lTorr)程度に維持しておく。 Krガスと〇ガスが混合
2 された高密度励起プラズマ中では、中間励起状態にある Kr*と O分子が衝突し、原
2
子状酸素 O*を効率よく大量に発生できる。
[0032] この実施の形態では、この原子状酸素〇*によりシリコン基板 14の表面を酸化する 。従来のシリコン表面の熱酸化法では、 O分子や H〇分子により酸化が行われ、 80
2 2
0° c以上の極めて高い処理温度が必要であった力 s、この実施の形態で行った原子 状酸素による酸化処理では、 400° C程度の非常に低い温度で酸化が可能である。 Kr*と Oの衝突機会を大きくするには、処理室圧力は高い方が望ましいが、あまり高
2
くすると、発生した o*同志が衝突し、 o分子に戻ってしまうので、最適ガス圧力が存
2
在する。
[0033] 所望の膜厚のシリコン酸化膜 (シリコンィ匕合物層）が形成されたところでマイクロ波パ ヮ一の導入を止めプラズマ励起を終了し、さらに Kr/O混合ガスを Arガスに置換し
2
て酸化工程を終了する。本工程の前後に Arガスを使用するのは Krより安価なガスを パージガスに使用するためである。本工程に使用された Krガスは回収再利用する。
[0034] 上記の酸化膜形成に続レ、て、電極形成工程、保護膜形成工程、水素シンタ処理工 程等を施してトランジスタやキャパシタを含む半導体集積回路を作成する。
上記の手順で形成されたシリコン酸化膜中の水素含有量を昇温放出により測定し たところ、 3nmの膜厚のシリコン酸化膜において面密度換算で 1012/cm2程度以下 であった。特にリーク電流が少ない酸化膜においてはシリコン酸化膜内の水素含有 量は、面密度換算で 10u/Cm2程度以下であった。一方、酸化膜形成前に Krプラズ マの暴露を行わなかった酸化膜は面密度換算で 1012/cm2を超える水素を含んで いた。
[0035] 上記のように Krプラズマ照射により終端水素除去を施して力 Kr/Oガスを導入
2 して酸化を行った場合には、従来のマイクロ波プラズマ酸化により形成されたシリコン 酸化膜よりも同一電圧におけるリーク電流が 2— 3桁も減少し、非常に良好な低リーク 特性が得られた。リーク電流特性の改善は、さらに薄い 1. 7nm程度までの膜厚のシ リコン酸化膜でも集積回路を製造できることが確認された。
[0036] また、上記の半導体製造プロセスにより得られたシリコン酸化膜について、シリコン /シリコン酸化膜界面準位密度の面方位依存性を測定してみると、どの面方位のシ リコン表面においても、約 1 X 101Qcm— 2eV— 1の非常に低い界面準位密度が得られた。
[0037] 図 2は、シリコン基板の（100)面、 （110)面、（111)面の各面に上述した半導体性 製造プロセスにより形成した KrZ〇膜と、従来の熱酸化膜の界面準位密度の測定 結果を示す図である。
[0038] 図 2に示すように、 Kr/O膜を形成した場合には、（100)面、（110)面、（111)面 の何れの面でもシリコンの界面準位密度が約 lC^cm^eV—1以下となっている。これに 対して、従来の 800° C以上の雰囲気で形成した熱酸化膜の界面準位密度は、 (10 0)面でも 1. 1倍以上の値となっており、上記の半導体製造プロセスにより、界面準位 密度の低い高品質の絶縁膜を形成できることが分かる。
[0039] 界面準位密度を低くすることにより、キャリアの再結合の確率を減らすことができ、そ れにより 1/fノイズを低減することができる。
耐圧特性、ホットキャリア耐性、ストレス電流を流したときのシリコン酸化膜が破壊に 至るまでの電荷量 QBD (Charge-to-Breakdown)などの電気的特性、信頼性的 特性に関して、第 1の実施の形態の半導体製造プロセスで形成した酸化膜は、従来 の熱酸化膜と同等ないしはそれ以上の良好な特性を示した。
[0040] 上述したように、表面終端水素を除去してから Kr/O高密度プラズマによりシリコ ン酸化工程を行うことで、 400° Cという低温において、あらゆる面方位のシリコンに 優れたシリコン酸化膜を形成することができる。このような効果が得られるのは、終端 水素除去により酸化膜中の水素含有量が少なくなり、かつ、酸化膜中に不活性ガス（ 例えば、 Kr)が含有されることに起因していると考えられる。酸化膜中の水素が少な レ、ことでシリコン酸化膜内の元素の弱い結合が少なくなり、また Krが含有されることに より、膜中や SiZSiO界面でのストレスが緩和され、膜中電荷や界面準位密度が低 減され、その結果、シリコン酸化膜の電気的特性が大幅に改善されているものと考え られる。
[0041] 上述した半導体製造プロセスでは、表面密度換算において水素濃度を 1012/cm2 以下、望ましくは ion/cm2程度以下にすることと、 δ Χ ΙΟ11/^!!2以下程度の Krを 含むことと力 シリコン酸化膜の電気的特性、信頼性的特性の改善に寄与しているも のと考えられる。
[0042] なお、上記の半導体プロセスにおいて、不活性ガスと NHガスとの混合ガス、不活 性ガスと〇と NHとの混合ガスを用い、シリコン窒化膜、シリコン酸窒化膜を形成して も良い。
[0043] 窒化膜を形成することにより得られる効果は、表面終端水素を除去した後において も、プラズマ中に水素が存在することがひとつの重要な要件である。プラズマ中に水 素が存在することにより、シリコン窒化膜中及び界面のダングリングボンドが Si_H、 N _H結合を形成して終端され、その結果シリコン窒化膜及び界面の電子トラップが無 くなると考えられる。
[0044] また、酸窒化膜を形成することにより得られる効果は、終端水素除去により酸窒化 膜中の水素含有量が減少していることだけではなぐ酸窒化膜中に数割以下の窒素 が含有していることにも起因しているとも考えられる。酸窒化膜の Krの含有量は酸化 膜に比較すると 1/10以下であり、 Krの代わりに窒素が多く含有されている。すなわ ち、酸窒化膜中の水素が少ないために、シリコン窒化膜中において弱い結合の割合 が減少し、また膣素が含有されることにより、膜中や Si/Si〇また界面でのストレスが 緩和され、その結果膜中電荷や界面準位密度が減少し、酸窒化膜の電気的特性が 大幅に改善されたものと考えられる。
[0045] プラズマ雰囲気中において酸化膜、あるいは酸窒化膜を形成することにより得られ た好ましい結果は、終端水素が除去されたことによることだけが原因ではなぐ窒化 膜、酸窒化膜中に Arまたは Krが含有されることにも関係すると考えられる。すなわち 、上記の半導体製造プロセスにより得られる窒化膜では窒化膜中やシリコン/窒化 膜界面でのストレスが、窒化膜中に含有される Arあるいは Krにより緩和され、その結 果シリコン窒化膜中の固定電荷や界面準位密度が低減され、電気的特性特には 1 /fノイズの低減、信頼性が大幅に改善されたものと考えられる。
[0046] 上記の半導体製造プロセスにおいて使用する不活性ガスは、 Arガス、 Krガスに限 らず、キセノン Xeガスも使用できる。 さらに、シリコン酸化膜、シリコン酸窒化膜を形成した後、真空容器 1内の圧力を 13 3Pa (lTorr)程度に保ったままシャワープレート 12から分圧比 98/2の Kr/NH混
3 合ガスを導入し、シリコン酸化膜、シリコン酸窒化膜の表面に約 0. 7nmのシリコン窒 化膜を形成しても良い。
[0047] これにより、表面にシリコン窒化膜が形成されたシリコン酸化膜、あるいはシリコン酸 窒化膜が得られるのでより高い比誘電率を有する絶縁膜を形成することができる。 上述した半導体製造プロセスを実現するためには、図 1の装置の他に、プラズマを 用いた低温の酸化膜形成を可能とする別のプラズマプロセス用装置を使用してもか まわない。例えば、マイクロ波によりプラズマを励起するための Arまたは Krガスを放 出する第 1のガス放出構造と、〇、 NH、または N /Hガスを放出する、前記第 1の
2 3 2 2
ガス放出構造とは異なる第 2のガス放出構造とをもつ 2段シャワープレート型プラズマ プロセス装置を使用することも可能である。
[0048] 次に、本発明の実施の形態の半導体製造プロセスについて説明する。この半導体 プロセスは、シリコン基板の（100)面と（110)面に MIS電界効果トランジスタのゲート 絶縁膜を形成するものである。
[0049] シリコンの（111)面に pチャネルトランジスタを形成すると、 （100)面に比べて約 1 ·
3倍の電流駆動能力が得られ、（110)面に形成すると、（100)の面の約 1. 8倍の電 流駆動能力が得られる。
[0050] 図 3は、実施の形態の半導体製造プロセスにより、シリコン基板 22に（100)と（110
)面を有する突出部 23及び 24を形成した状態を示している。また、図 4は、実施の形 態の半導体製造プロセスにより製造した nチャネル MOSトランジスタ 20と、 pチャネル
MOSトランジスタ 21の構造を示す図である。なお、図 4には、ゲート酸化膜の下部に 形成されるチャネルを斜線で示してある。
[0051] 図 3に示すように、（100)面を主面とするシリコン基板 22は、素子分離領域 22cに より P型領域 Aと n型領域 Bとに分離されている。領域 Aには、（100)面を基準にして 高さが H で幅が W の直方体形状の突出部 23が形成され、領域 Bには、同様に高
A 1A
さが Hで幅が W の突出部 24が形成されている。
B 1B
[0052] 図 4に示すように、シリコン基板 22の表面及び突出部 23及び 24の頂面及び側壁 面面ににはは、、上上述述ししたた半半導導体体製製造造ププロロセセススにによよりりシシリリココンン酸酸化化膜膜がが形形成成さされれてていいるる。。
そそししてて、、そそののシシリリココンン酸酸化化膜膜のの上上ににポポリリシシリリココンンゲゲーートト電電極極 2255及及びび 2266がが形形成成さされれ、、ゲゲ ーートト電電極極 2255及及びび 2266をを形形成成すするる際際にに、、シシリリココンン酸酸化化膜膜ももパパタターーンンニニンンググさされれ、、ゲゲーートト電電 極極 2255及及びび 2266のの下下部部ににゲゲーートト絶絶縁縁膜膜 2277及及びび 2288がが選選択択的的にに形形成成さされれるる。。
[0053] ささららにに、、 pp型型領領域域 AAののゲゲーートト電電極極 2255のの両両側側のの領領域域にに nn型型不不純純物物イイオオンンをを注注入入ししてて、、 突突出出部部 2233をを含含むむ nn型型拡拡散散領領域域 2299及及びび 3300をを形形成成ししてていいるる。。ここのの nn型型拡拡散散領領域域 2299及及びび 3300はは、、 nnチチャャネネルル MMOOSSトトラランンジジススタタ 2200ののソソーーススととドドレレイインンをを構構成成すするる。。 nn型型領領域域 BBににおお いいててもも、、同同様様ににゲゲーートト電電極極 2266のの両両側側のの領領域域にに pp型型不不純純物物イイオオンンをを注注入入ししてて、、突突出出部部 22 44をを含含むむ pp型型拡拡散散領領域域 3311及及びび 3322をを形形成成ししてていいるる。。ここのの pp型型拡拡散散領領域域 3311及及びび 3322はは、、 pp 型型 MMOOSSトトラランンジジススタタ 2211ののソソーーススととドドレレイインンをを構構成成すするる。。
[0054] ppチチャャネネルル MM〇〇SSトトラランンジジススタタ 2211及及びび nnチチャャネネルル MMOOSSトトラランンジジススタタ 2200ののゲゲーートト電電極極 2266 及及びび 2255にに所所定定のの電電圧圧がが印印加加さされれるるとと、、ゲゲーートト酸酸化化膜膜 2288及及びび 2277のの下下部部にに図図 44にに斜斜線線 でで示示すすチチャャネネルルがが形形成成さされれるる。。
[0055] nnチチャャネネルル MMOOSSトトラランンジジススタタ 2200のの（（110000))面面ののゲゲーートト幅幅はは、、突突出出部部 2233のの頂頂面面（（突突出出 部部 2233のの上上面面））でで WW 、、突突出出部部 2233のの下下部部のの左左右右ののシシリリココンン基基板板 2222のの平平坦坦部部ででそそれれぞぞ
11AA
れれ WW //22ででああるるののでで合合計計でで WW ++WW ととななるる。。ままたた、、 nnチチャャネネルル MMOOSSトトラランンジジススタタ 2200
22AA 11AA 22AA
のの（（111100))面面ののゲゲーートト幅幅、、すすななわわちち突突出出部部 2233のの左左右右のの側側壁壁面面ののゲゲーートト幅幅はは、、そそれれぞぞれれ HH ででああるるののでで合合計計でで 22HH ととななるる。。ここののゲゲーートト幅幅ががチチャャネネルル幅幅にに相相当当すするる。。 nnチチャャネネルル
AA AA
MMOOSSトトラランンジジススタタ 2200ののゲゲーートト長長はは LLggAAででああるる。。
[0056] 従従っってて、、 nnチチャャネネルル MMOOSSトトラランンジジススタタ 2200のの電電流流駆駆動動能能力力はは、、 μμ ((WW ++WW )) ++ μμ
nnll 11AA 22AA
••22HH でで表表すすここととががででききるる。。ななおお、、 μμ はは（（110000))面面ににおおけけるる電電子子移移動動度度、、 // ii はは（（1111 nn22 AA nnll nn22
00))面面ににおおけけるる電電子子移移動動度度ででああるる。。
[0057] 同同様様にに、、 ppチチャャネネルル MMOOSSトトラランンジジススタタ 2211のの（（110000))面面ののゲゲーートト幅幅はは突突出出部部 2244のの頂頂面面 でで WW 、、突突出出部部 2244のの下下部部のの左左右右ののシシリリココンン基基板板 2222のの平平坦坦部部ででそそれれぞぞれれ WW ZZ22ででああ
IIBB 22BB るるののでで、、合合計計でで WW ++WW ととななるる。。ままたた、、 ppチチャャネネルル MMOOSSトトラランンジジススタタ 2211のの（（111100))面面のの
IIBB 22BB
ゲゲーートト幅幅、、すすななわわちち、、突突出出部部 2244のの左左右右のの側側壁壁面面ににおおけけるるゲゲーートト幅幅はは、、そそれれぞぞれれ HHでで
BB
ああるるののでで、、合合計計ののゲゲーートト幅幅はは 22HHととななるる。。ここののゲゲーートト幅幅ががチチャャネネルル幅幅にに相相当当すするる。。 ppチチ
B
* [0058] 従って、 )電流駆動能力は、 μ (W― +W—— ) + μ
•2Ηで表すことができる。 μ は、（100)面におけるホール移動度、 μ は、 (110)
2 B pi p2
面におけるホール移動度を表す。
[0059] 以上のことから、突出部 23及び 24の高さ Hを及び Hを適宜な値に設定すること
A B
で、 Pチャネル M〇Sトランジスタ 21の電流駆動能力と、 nチャネル MOSトランジスタ 2 0の電流駆動能力を平衡させることができる。この条件を式で表すと、以下のようにな る。
μ (W +W ) + μ · 2Η = μ (W +W ) + μ · 2H
nl 1A 2A n2 A pi IB 2B p2 B
上記の式を満足するような値に H を及び Hを設定することにより、 pチャネル MOS
A B
トランジスタ 21の電流駆動能力と nチャネル MOSトランジスタ 20の電流駆動能力を 平衡させることができる。この場合、 pチャネル M〇Sトランジスタ 21の主面 (例えば、（ 100)面）におけるチャネル幅を、 nチャネル M〇Sトランジスタ 20の（100)におけるチ ャネル幅に比べて大幅に広くする必要がないので、両者のゲート絶縁膜による寄生 容量の差を小さくできる。これにより、 pチャネル MOSトランジスタ 21と nチャネル MO Sトランジスタ 20とにより CMOS構造の回路を構成した場合に、両者のゲート酸化膜 による寄生容量を充放電するときの電流値のアンバランスを減らし、 CMOS構造のト ランジスタのスイッチング時に発生するノイズレベルを小さくできる。
[0060] なお、 nチャネル MOSトランジスタ 20のゲートの高さ H を「0」にし、その nチヤネノレ
A
MOSトランジスタ 20と電流駆動能力がほぼ等しくなるように pチャネル MOSトランジ スタ 21のゲートの高さ Hを設定しても良い。
B
[0061] また、 pチャネル MOSトランジスタ 21または nチャネル MOSトランジスタ 20を単独 で形成する場合でも、 Pチャネルまたは nチャネル MOSトランジスタのシリコン基板の 主面 (例えば、（100)面）におけるゲート絶縁膜の面積を従来の半導体製造プロセス で製造する場合より狭くできるので、 pチャネル M〇Sトランジスタ及び nチャネル M〇 Sトランジスタのシリコン基板の主面に占める面積を小さくできる。これにより、半導体 回路の集積度を高めることができる。さらに、 pチャネルまたは nチャネル MOSトラン ジスタの寄生容量を小さくできるので、動作速度が速くなり、スイッチング時の消費電 力も少なくできる。 [0062] さらに、シリコン表面に形成する絶縁膜は酸化膜に限らず、シリコン窒化膜、シリコ ン酸窒化膜等を形成しても良い。
次に、上述した半導体製造プロセスによりリミッタ回路を半導体回路基板上に形成 する場合について説明する。
[0063] 図 5は、リミッタ回路の一例を示す図である。 nチャネル MOSトランジスタ 61のゲート には、電源電圧 VDCを抵抗 R1と、抵抗 R2、ダイオード D1及び抵抗 R3とで分圧した 電圧（図 5の A点の電圧）が抵抗 R4を介して与えられている。
[0064] nチャネル M〇Sトランジスタ 62のゲートにも、同様に電源電圧 VDCを抵抗 R1と、抵 抗 R2、ダイオード D1及び抵抗 R3とで分圧した電圧が抵抗 R5を介して与えられてい る。また、 M〇Sトランジスタ 62のゲートにはコンデンサ C1の一端が接続され、コンデ ンサ C1の他端は接地されている。
[0065] MOSトランジスタ 61のゲートには入力電圧 Vinが入力し、その入力電圧 Vinは直列 に接続された抵抗 R4と R5を介して MOSトランジスタ 62のゲートに入力している。こ れらの MOSトランジスタ 61と 62は差動増幅回路を構成している。
[0066] MOSトランジスタ 61のドレインには、 pチャネル MOSトランジスタ 64のドレイン及び ゲートが接続され、 MOSトランジスタ 64のソースは電源 VDCに接続されている。
[0067] MOSトランジスタ 62のドレインには、 pチャネル MOSトランジスタ 65のドレインが接 続され、 MOSトランジスタ 65のゲートは MOSトランジスタ 64のゲートに接続されてい る。そして、 MOSトランジスタ 65のソースは電源電圧 VDCに接続されている。この M
OSトランジスタ 64と 65は、 MOSトランジスタ 61と 62の負荷となる定電流回路を構成 している。
[0068] nチャネル M〇Sトランジスタ 63のゲートには、電源電圧 VDCを抵抗 R1及び R2とダ ィオード D1及び抵抗 R3とで分圧した電圧（図 5の B点の電圧）が与えられている。 M OSトランジスタ 63のソースは接地されている。この MOSトランジスタ 63は定電流源と して機能する。
[0069] 上記の回路の動作を説明すると、 M〇Sトランジスタ 61のゲートには入力電圧 Vinが 入力し、 MOSトランジスタ 62のゲートには、入力電圧 Vinに対して抵抗 R4と R5とコン デンサ C1とにより決まる位相差を持った電圧が入力される。 M〇Sトランジスタ 62のド レイン電圧は、 MOSトランジスタ 62のゲートに入力する入力電圧 Vinの振幅が正の 一定値以上のとき、ドレイン電圧の正の振幅が一定値に制限され、ゲートに入力する 入力電圧 Vinの振幅が負の一定以下のとき、ドレイン電圧の振幅が負の一定値に制 限される。これにより、入力電圧 Vinの振幅を制限した電圧が、 MOSトランジスタ 62 のドレインから出力される。
[0070] 上記のリミッタ回路の MOSトランジスタのゲートを立体構造にし、かつ低温プラズマ 雰囲気でゲート酸化膜を形成することで、 M〇Sトランジスタ 61と 62とからなる差動増 幅回路のチャネル長変調効果の影響を少なくできるので、リミッタ回路における信号 の歪みを減らすことができる。また、上記の差動増幅回路の負荷として機能するドレイ ン側のカレントミラー回路（M〇Sトランジスタ 64と 65からなる回路）と、ソース側の定 電流回路 (MOSトランジスタ 64からなる回路）のチャネル長変調効果の影響も少なく できるので、ドレイン電圧の変化に対するドレイン電流の変動を少なくできる。
[0071] リミッタ回路は、通常、増幅回路が複数段縦続接続されて構成されている。それぞ れの増幅回路は、差動増幅回路と、負荷として機能する定電流回路と、差動増幅回 路の接地側に共通接続される定電流回路などからなる。
[0072] 上記のリミッタ回路によれば、シリコン表面のダメージを減らし表面を平坦ィ匕すること で、 MOSトランジスタの特性（例えば、しきい値電圧など）のばらつきを少なくできる。 これにより、リミッタ回路内部で発生する DCオフセットと 1/fノイズを低減することがで き、リミッタ回路の利得を大きく設計することができる。
[0073] さらに、ゲートを立体構造に、低温のプラズマ雰囲気中でゲート酸化膜を形成する ことで、 MOSトランジスタで構成した増幅回路、定電流回路のチャネル長変調効果 の影響を少なくでき、リミッタ回路における信号の歪みを減らすことができる。
[0074] また、リミッタ回路の MOSトランジスタの電流駆動能力を向上できると共に、シリコン 基板の主面におけるトランジスタの素子面積を小さくできる。
リミッタ回路は、例えば、 nチャネル MOSと pチャネル M〇Sトランジスタからなる CM OS回路で構成することも可能である。その場合、 pチャネル MOSトランジスタと nチヤ ネル MOSトランジスタの寄生容量をほぼ同じ値にできるので、トランジスタのオン、ォ フ時の電流の不平衡によるノイズを低減できる。 [0075] また、リミッタ回路以外の回路、例えば、 DCアンプ、 A/D変換回路、デジタル回路 等の pチャネル MOSトランジスタと nチャネル MOSトランジスタを上述した半導体プロ セスにより製造しても良い。
[0076] このように構成することで、他の回路の pチャネル M〇Sトランジスタと nチャネル MO Sトランジスタの特性を揃えることができるので、回路全体の DCオフセットや 1/fノィ ズを低減できる。また、それらの回路におけるチャネル長変調効果の影響を少なくで き、信号の歪みを低減できる。
[0077] さらに、リミッタ回路、あるいは他の回路の pチャネル M〇Sと nチャネル MOSトラン ジスタのチャネルを、シリコンの異なる結晶面（例えば、 （100)面と（110) )に形成す るようにし、それらのチャネル幅を ρチャネル MOSトランジスタと nチャネル M〇Sトラン ジスタの電流駆動能力がほぼ等しくなるように設計しても良い。
[0078] このように構成することで、 pチャネル M〇Sトランジスタと nチャネル M〇Sトランジス タの寄生容量等をほぼ同じにできるので、スイッチング特性を向上できると共に、 MO Sトランジスタのオン、オフ時に流れる電流により発生するノイズを低減できる。
[0079] 本発明は、上述した実施の形態に限らず、以下のように構成しても良い。
リミッタ回路は、実施の形態に示した回路に限らず、公知の他の回路を使用しても 良い。
[0080] シリコンの結晶面は、（100)面と（110)面の組み合わせに限らず、 （100)面と（11 1)面等の他の結晶面と組み合わせても良い。
本発明によれば、リミッタ回路の内部で発生する DCオフセットと 1/fノイズを低減 することができるので、直流成分をカットするためのコンデンサ等が不要となる。さらに 、チャネル長変調効果の影響を少なくし、リミッタ回路における信号の歪みを少なくで きる。また、リミッタ回路に接続される他の回路の DCオフセットと 1/fノイズを減らすこ とができる。

Claims

請求の範囲
[1] 半導体集積回路基板上に形成されたリミッタ回路であって、
第 1の結晶面を主面とするシリコン基板上に第 2の結晶面を側壁面として有する突 出部を形成し、不活性ガスのプラズマ雰囲気中でシリコン表面の終端水素を除去し た後、プラズマ雰囲気中で約 550度 C以下の温度で、前記突出部の頂面及び側壁 面の少なくとも一部にゲート絶縁膜を形成し、該ゲート絶縁膜上にゲートを形成し、 前記突出部の前記ゲート絶縁膜を挟む両側にドレイン及びソースを形成した MIS電 界トランジスタからなる差動増幅回路を有するリミッタ回路。
[2] 前記突出部の頂面の第 1の結晶面と側壁面の第 2の結晶面にチャネルが形成され 、前記 MIS電界効果トランジスタのチャネル幅力 少なくとも前記頂面上のチャネル 幅と前記側壁面のチャネル幅の総和からなる請求項 1記載のリミッタ回路。
[3] 前記突出部は、頂面がシリコンの（100)面からなり、側壁面がシリコンの（110)から なり、前記ソース及びドレインが、前記ゲートを挟む前記突出部及びシリコン基板の 該突出部の左右の領域に形成された請求項 1または 2記載のリミッタ回路。
[4] 前記リミッタ回路は、 pチャネル MIS電界効果トランジスタと nチャネル MIS電界効 果トランジスタとからなり、前記 pチャネル MIS電界効果トランジスタの突出部の頂面 及び側壁面のゲート幅を、前記 pチャネル MIS電界効果トランジスタと nチャネル Ml S電界効果トランジスタの電流駆動能力がほぼ等しくなるように設定した請求項 1また は 2記載のリミッタ回路。
[5] 前記リミッタ回路は、 FM変調された信号がゲートに入力する、差動増幅回路を構 成する第 1及び第 2の MIS電界効果トランジスタと、前記第 1及び第 2の MIS電解効 果トランジスタのソースまたはドレインに共通接続された定電流回路を構成する第 3の MIS電界効果トランジスタとからなる請求項 1または 2記載のリミッタ回路。
[6] 第 1の結晶面を主面とするシリコン基板上に第 2の結晶面を側壁面として有する突 出部を形成し、不活性ガスのプラズマ雰囲気中でシリコン表面の終端水素を除去し た後、プラズマ雰囲気中で約 550度 C以下の温度で、前記突出部の頂面及び側壁 面の少なくとも一部にゲート絶縁膜を形成し、該ゲート絶縁膜上にゲートを形成し、 前記突出部の前記ゲート絶縁膜を挟む両側にドレイン及びソースを形成した pチヤネ ル MIS電界効果トランジスタと nチャネル MIS電界効果トランジスタとからなる回路と 前記 pチャネル MIS電界効果トランジスタまたは nチャネル MIS電界効果トランジス タからなる差動増幅回路を有するリミッタ回路とが同一回路基板上に形成された半導 体集積回路。
[7] 前記 pチャネル MIS電界効果トランジスタと nチャネル MIS電界効果トランジスタの 頂面及び側壁面のゲート幅を、前記 pチャネル MIS電界効果トランジスタと前記 nチ ャネル MIS電界効果トランジスタの電流駆動能力がほぼ等しくなるように設定した請 求項 6記載の半導体集積回路。
[8] 前記リミッタ回路は、前記 pチャネル MIS電界効果トランジスタと nチャネル MIS電 界効果トランジスタとからなる CMOS回路で構成される請求項 6または 7記載の半導 体集積回路。
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