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WO2004025739A2 - Verfahren zum herstellen einer integrierten pin-diode und zugehörige schaltungsanordnung - Google Patents

Verfahren zum herstellen einer integrierten pin-diode und zugehörige schaltungsanordnung Download PDF

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WO2004025739A2
WO2004025739A2 PCT/DE2003/002740 DE0302740W WO2004025739A2 WO 2004025739 A2 WO2004025739 A2 WO 2004025739A2 DE 0302740 W DE0302740 W DE 0302740W WO 2004025739 A2 WO2004025739 A2 WO 2004025739A2
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WO
WIPO (PCT)
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region
substrate
area
layer
decoupling
Prior art date
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Ceased
Application number
PCT/DE2003/002740
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English (en)
French (fr)
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WO2004025739A3 (de
Inventor
Karlheinz Müller
Johannes Karl Sturm
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Infineon Technologies AG
Original Assignee
Infineon Technologies AG
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Publication date
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Priority to EP03794789A priority patent/EP1535348A2/de
Priority to US10/526,818 priority patent/US7297590B2/en
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Publication of WO2004025739A3 publication Critical patent/WO2004025739A3/de
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F30/00—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors
    • H10F30/20—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors
    • H10F30/21—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation
    • H10F30/22—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation the devices having only one potential barrier, e.g. photodiodes
    • H10F30/223—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation the devices having only one potential barrier, e.g. photodiodes the potential barrier being a PIN barrier
    • H—ELECTRICITY
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    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F71/00—Manufacture or treatment of devices covered by this subclass

Definitions

  • the invention relates to a method in which a pin diode carried by a carrier substrate is produced.
  • the pin diode contains a doped region of a first conductivity type close to the substrate with respect to the substrate, a doped region of another conductivity type remote from the substrate than the region close to the substrate and an undoped or arranged in comparison to the doping of the substrate close and in comparison to the doping of the substrate close Region or the region remote from the substrate provided with weak doping intermediate regions. Further areas can be arranged between the intermediate area and the area close to the substrate or between the intermediate area and the area remote from the substrate in order to improve the electrical properties of the pin diode.
  • a pin diode is a diode with a layer sequence p, i and n, where p is a highly p-doped region, i is an intrinsically conductive or intrinsic or only weakly n- or p-doped region and n is a highly n-doped region Name the area.
  • the pin junction differs from a pn junction primarily by the intrinsic or the weakly doped intermediate region. Because of their electrical properties, pin diodes are used as rectifier diodes for reverse voltages above one hundred volts. Another area of application is fast switching diodes in the microwave range.
  • this diode is also used as a radiation detector, e.g. in nuclear technology, or as a pin photodiode, especially for detecting light in the wavelength range between approximately four hundred nanometers - tern to about a micrometer. In particular, they have pin diodes high sensitivity and high acquisition speeds.
  • Integrated pin diodes have a higher detection sensitivity and a higher frequency bandwidth than single semiconductor components because they are monolithically connected directly to integrated circuits.
  • an associated integrated circuit arrangement is to be specified.
  • the invention is based on the consideration that the integrated pin diode should be produced using a method which can be easily embedded in the overall process for producing an integrated circuit arrangement and which, if possible, also contains method steps which can also be used to generate others effective structures in the integrated circuit arrangement.
  • connection region is produced, which leads to the region close to the substrate.
  • the connection region is arranged in a layer containing the intermediate region and, in one embodiment, penetrates this layer from its interface remote from the substrate to its interface close to the substrate.
  • the region close to the substrate with respect to the layer containing the intermediate region is a so-called "buried" region, which is also referred to as a buried layer.
  • the method for producing a buried area is simpler.
  • the method according to the invention does not connect the pin diode via the substrate, but rather via at least one separate connection area.
  • a doped decoupling area is generated simultaneously with the area near the substrate.
  • a circuit arrangement carried by the carrier substrate is produced in such a way that the decoupling area extends between a part of the components and the carrier substrate.
  • This measure makes it possible to generate a decoupling area without additional process engineering effort, which, for example, shields circuit parts of the integrated circuit arrangement which cause interference from other circuit parts.
  • particularly sensitive circuit parts can also be shielded from the rest of the circuit.
  • parasitic currents cannot, for example, be impressed into the substrate by capacitive coupling.
  • parasitic currents or voltages for example, do not reach the sensitive circuit parts by capacitive coupling from the substrate.
  • a combination of both measures leads to improved shielding.
  • Highly disruptive circuit parts are, for example, digital
  • Circuits or power amplifiers are, for example, preamplifiers.
  • a connection area leading to the decoupling area is produced simultaneously with the connection area leading to the layer of the pin diode close to the substrate. This means that no additional process steps are required for the production of the decoupling area connection area.
  • the decoupling area can be set to a predetermined potential via the decoupling area connection area.
  • suction diodes can be generated via the decoupling area connection area, which draw interference voltages and interference currents from the integrated circuit arrangement. This possibility is explained in more detail below.
  • the decoupling area connection area and the decoupling area form a shielding trough, which completely or partially surrounds an area encompassed by the shielding trough, or at least fifty percent or even at least seventy-five percent in relation to the side surfaces and the base area of the encompassed area.
  • interruptions in the shielding are also possible, for example to enable simple process control for other reasons.
  • areas lying outside of these areas are provided with a doping of another conductivity type in the plane or in the layer in which the region of the pin diode and the decoupling area are located.
  • the area near the substrate and the decoupling area or individual decoupling areas in the plane or layer can be isolated from one another in a simple manner.
  • an oxide covering the area near the substrate and an oxide covering the decoupling area are used to mask an implantation. Compared to a lithography process, the process is simplified.
  • connection area leading to the region of the pin diode close to the substrate and the Coupling area-connecting area created to produce a deep trench which is preferably at least twice as deep as wide.
  • the trench has a depth of over ten micrometers, over fifteen micrometers or even over twenty micrometers.
  • the trench has a width of less than five micrometers, for example.
  • the connection regions are produced with the aid of a diffusion process in which dopants diffuse on an area remote from the substrate as far as the layer close to the substrate or up to the decoupling layer. With a diffusion length of ten micrometers, for example, the connection regions have a width of seven micrometers, for example. In comparison to the area occupied by the pin diode, however, such a width is an acceptable value with respect to the circuit area required.
  • Methods with implantations of one or more micrometers depth are also used to produce the connection areas.
  • the layer containing the intermediate region is produced using an epitaxy process.
  • the epitaxy process generates base material for at least one embedding area, which is used to embed components of the integrated circuit arrangement.
  • the embedding area is also referred to as a so-called bulk.
  • An epitaxial process is an easy way to create layers covering buried layers.
  • Doped semiconductor regions can also be produced in a simple manner by an epitaxy process, for example by in-situ doping when the epitaxial layer is grown.
  • the epitaxy process is carried out at least in two stages. Epitaxial growth is interrupted at the end of the first stage. Another process is then carried out that is not associated with epitaxial growth. With a design This is a doping process for producing a doping that differs from the doping of the epitaxial layer. This measure allows additional buried regions to be produced in a simple manner in addition to the region of the pin diode close to the substrate and to the decoupling region. After the other process has been carried out, the epitaxial layer continues to grow. With this procedure, previously customary methods for manufacturing the components of the integrated circuit arrangement can still be used unchanged.
  • connection region leading to the region of the pin diode close to the substrate completely comprises the intermediate region in the lateral direction. This measure allows the intermediate region to be electrically isolated in a simple manner from the other components of the integrated circuit arrangement.
  • the layer containing the intermediate area is a semiconductor layer, which preferably has areas with different conductivity types.
  • the semiconductor layer is based on a single crystalline material, e.g. on single crystal silicon.
  • solid-state semiconductors such as gallium arsenide, are also used.
  • the decoupling area borders on material with a different electrical conductivity type than the decoupling area. This measure creates pn diodes or np diodes, which have the function of suction diodes and suck off disruptive charge carriers or interference currents from the area adjacent to the decoupling area or prevent the currents from passing through to the area to be shielded due to a blocking effect.
  • the invention also relates to an integrated circuit arrangement with a PIN diode, which is produced with the method according to the invention or with one of its developments leaves.
  • the technical effects mentioned above also apply to the circuit arrangement and its further developments.
  • Figure 1 shows an integrated circuit arrangement with pin diode • and shielding trough
  • FIG. 1 shows an integrated circuit arrangement 10 which contains a p-doped substrate 12, a pin photodiode 14, a shielded region 16 or more shielded regions and a circuit region 18 or more unshielded circuit regions.
  • the substrate 12 is, for example, part of a semiconductor wafer, ie a wafer.
  • a buried n + region 20 and a buried n + region 22 were, for example, with the illustrated below with reference to Figure 2A process produces wherein n + denotes a high impurity concentration of dopants, resulting in an n-type conductivity , ie for example of arsenic or phosphorus.
  • n + denotes a high impurity concentration of dopants, resulting in an n-type conductivity , ie for example of arsenic or phosphorus.
  • the region 20 belongs to the photodiode 14, which is shown laterally interrupted in FIG.
  • the photodiode 14 has an extension of fifty micrometers.
  • an intermediate area 30 of the photodiode 14 which is weakly n-doped, ie n ⁇ .
  • the intermediate region 30 is completely laterally surrounded by an, for example, annular connection region 32, which is n-doped, but with a higher dopant concentration than that Intermediate region 30.
  • the connection region 32 is n + -doped at its section 34 remote from the substrate to ensure a low contact resistance.
  • Conductors 36 and 38 penetrate one or more metallization layers 40 of the integrated circuit arrangement 10 and lead to the section 34 of the connection area 32.
  • a p + -doped region 42 which forms the anode of the photodiode 14, is located on the intermediate region 30.
  • An interconnect 44 penetrates the metallization layers 40 and is connected to the area 42.
  • a recess 46 is located in the metallization layers 40 above the area 42. Light can reach the photodiode 14 through the recess 46 in order to influence its electrical properties.
  • the recess 46 is designed such that incident light can penetrate the photodiode 14 as completely as possible, e.g. due to the use of an anti-reflection layer.
  • P-doped regions 48 to 54 of a layer 55, which also contains the intermediate region 30, are located in the same plane as the intermediate region 30.
  • the areas 48 and 50 adjoin the connection area 32 outside the photodiode 14.
  • the area 52 forms a so-called bulk or circuit substrate and is part of the shielded area 16.
  • the area 52 is delimited by a connection area 56, which is also ring-shaped, for example, which extends to the decoupling area 22 and the area 52 from the area 50 and 54 separates.
  • connection area 56 and the area 22 form a shielding trough, which provides functions of a suction diode operated in the blocking direction.
  • components with strong interference radiation for example an npn transistor 58 and further components 60, for example CMOS components (complementary metal oxide semiconductor) or with one or more passive components, such as coils.
  • the npn transistor 58 and devices 60 have been fabricated using standard manufacturing techniques.
  • the npn transistor 58 contains a buried collector connection region 62, which is heavily n-doped, ie n + , and leads to a collector region 64.
  • the collector region 64 is weakly n-doped, ie n " .
  • Above the collector region 64 there is a base region 66 which is heavily p-doped and an emitter region 68 which is heavily n-doped.
  • the metallization layers 40 are in the region of the transistor 58 for example penetrated by interconnects 70, 72 and 74, which lead in this order to the base region 66, to the emitter region 68 and to the collector connection region 62.
  • connection region 56 is likewise n-doped and has a section 76 which is remote from the substrate and is n + -doped.
  • Conductors 78 and 80 lead to the connection area 56 and serve, for example, to apply a positive operating voltage potential UP to the connection area 56 and thus also to the layer 22, which form the cathode of a suction diode operated in the reverse direction.
  • the suction diode completely shields noise currents that could get into the substrate 12.
  • the areas 52 and 54 are also referred to as p-well.
  • the area 18 of the integrated circuit arrangement contains a large number of electronic components 82, which are indicated by three points in FIG. Interferences generated by the transistor 58 and the components 60 cannot penetrate to the components 82 due to the shielding through the shielding trough formed from the connection region 56 and the region 22.
  • FIG. 1 also shows so-called field oxide regions 84 to 100, which consist for example of silicon dioxide and electrically isolate individual components or functional units of components from one another.
  • the interconnects in the metallization layers 40 connect different components of the integrated circuit arrangement 10, e.g. the photodiode 14 with a transistor.
  • FIG. 2A shows a first production stage in the production of the integrated circuit arrangement 10.
  • a silicon dioxide layer 110 is first produced on the substrate 12, for example by thermal oxidation.
  • the thickness of the silicon dioxide layer 110 is, for example, fifty nanometers.
  • a silicon nitride layer 112 is then deposited, which for example also has a thickness of fifty nanometers.
  • a lithography process is then performed to create an implantation mask for implanting dopants for layers 20 and 22.
  • a photoresist layer 114 is applied over the entire surface and structured in a subsequent exposure and development step in such a way that cutouts 116 and 118 arise above the areas in which the areas 20 and 22 are to be produced;
  • the silicon nitride layer 112 is then selectively removed from the silicon dioxide layer 110 in the areas not covered by the photoresist 114, for example in a dry etching process.
  • an ion implantation is carried out, for example in order to implant arsenic or antimony ions, see arrows 120.
  • the remaining portion of the photoresist layer 114 is removed.
  • Local oxidation is then carried out, thicker oxide regions 130 being found in the exposed regions of the silicon dioxide layer 110. be fathered.
  • the dopants in regions 20 and 22 are also activated during the oxidation.
  • the residues of the nitride layer 112 are then removed, for example with the aid of an etching process.
  • the regions 24 to 28 are then generated with the aid of an ion implantation 140.
  • boron is implanted. The energy during implantation is such that the boron ions do not penetrate the oxide regions 130.
  • regions of the silicon dioxide layer 110 are penetrated by the boron ions.
  • a layer 55 is applied to the layers 20 and 22 and the regions 24, 26 and 28 using an epitaxy method.
  • Layer 55 is weakly n-doped, for example.
  • the layer 55 has a thickness of ten micrometers.
  • the dopant concentration in layer 55 is, for example, 5-10 13 particles per cubic centimeter.
  • a thin silicon dioxide layer 152 is then applied to the layer 55.
  • a photoresist layer 154 is then applied in a lithography process and structured as a mask for a subsequent ion implantation.
  • Recesses 156 to 162 are produced in the photoresist layer 154 at the regions lying above the edges of the regions 20 and 22.
  • An ion implantation is then carried out, for example with phosphorus ions. The energy at the
  • Ion implantation is dimensioned such that the phosphorus ions do not penetrate the photoresist layer 154. Thus, the phosphorus ions only reach the original doping regions 164 to 170 directly under the cutouts 156 to 162. For example, the dopant concentration in the original doping regions 164 to 170 is 10 16 dopant particles per cubic Centimeter.
  • the ion implantation is represented by arrows 172 in FIG. 2D.
  • a diffusion process is then carried out, for example using a diffusion furnace.
  • the dopants diffuse from the original doping regions 164 to 170 to the regions 20 and 22, the connection regions 32 and 56 being formed.
  • the dopants, which lead to a p-type conduction in these regions 48, 50, 52 and 54, are also distributed within the regions 48, 50, 52 and 54.
  • an additional lithography method is carried out instead of the local oxidation.
  • no silicon nitride layer 112 has to be applied.
  • a lithography method it can also be achieved that, for example, only regions 24 and 26, but not region 28, are generated.
  • a phosphor glass coating is used instead of the ion implantation in order to generate the doping regions.
  • connection regions 32 and 56 are not produced by diffusion, but rather by producing deep trenches, into which doped polysilicon or a metal is then introduced.

Landscapes

  • Element Separation (AREA)
  • Light Receiving Elements (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Bipolar Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)

Abstract

Erläutert wird unter anderem ein Verfahren zum Herstellen einer integrierten pin-Fotodiode, die einen vergrabenen Bereich (20) und einen zu dem vergrabenen Bereich (20) führenden Anschlussbereich (32) enthält. Durch dieses Herstellungsverfahren lässt sich die pin-Fotodiode (14) auf einfache Art integrieren. Ausserdem besteht die Möglichkeit, Prozessschritte zum Herstellen der pin-Diode auch zum Herstellen von Abschirmwannen (22, 56) zu nutzen.

Description

Beschreibung
Verfahren zum Herstellen einer integrierten pin-Diode und zugehörige Schaltungsanordnung
Die Erfindung betrifft ein Verfahren, bei dem eine von einem Trägersubstrat getragene pin-Diode erzeugt wird. Die pin- Diode enthält einen bezüglich des Trägersubstrats substratnahen dotierten Bereich eines ersten Leitungstyps, einen bezüg- lieh des Substrats substratfernen dotierten Bereich eines anderen Leitungstyps als der substratnahe Bereich und einen zwischen dem substratfernen und dem substratnahen Bereich angeordneten undotierten oder im Vergleich zur Dotierung des substratnahen Bereiches bzw. des substratfernen Bereiches mit einer schwachen Dotierung versehenen Zwischenbereiche. Zwischen dem Zwischenbereich und dem substratnahen Bereich bzw. zwischen dem Zwischenbereich und dem substratfernen Bereich lassen sich weitere Bereiche anordnen, um die elektrischen Eigenschaften der pin-Diode zu verbessern.
Eine pin-Diode ist eine Diode mit einer Schichtenfolge p, i und n, wobei p einen hoch p-dotierten Bereich, i einen eigenleitenden bzw. intrinsischen oder auch nur schwach n- bzw. p- dotierten Bereich und n einen hoch n-dotierten Bereich be- zeichnen. Von einem pn-Übergang unterscheidet sich der Pin- Übergang vor allem durch den intrinsischen bzw. den schwach dotierten Zwischenbereich. Wegen ihrer elektrischen Eigenschaften werden pin-Dioden als Gleichrichterdioden für Sperrspannungen über einhundert Volt eingesetzt. Ein weiteres Anwendungsgebiet sind schnelle Schaltdioden im Mikrowellenbe- reich. Weil der Sperrstrom der pin-Diode hauptsächlich von der Ladungsgeneration in der i-Zone abhängt, findet diese Diode auch Anwendung als Strahlungsdetektor, z.B. in der Kerntechnik, oder als pin-Fotodiode, insb. zum Erfassen von Licht im Wellenlängenbereich zwischen ca. vierhundert Nanome- tern bis etwa ein Mikrometer. Insbesondere haben pin-Dioden eine hohe Empfindlichkeit und hohe Erfassungsgeschwindigkeiten.
Integrierte pin-Dioden haben eine größere Nachweisempfind- lichkeit und eine höhere Frequenzbandbreite als Einzelhalbleiterbauelemente, da sie direkt mit integrierten Schaltungen monolithisch verbunden sind.
Es ist Aufgabe der Erfindung, zum Herstellen einer integrier- ten pin-Diode ein einfaches Verfahren anzugeben. Außerdem soll eine zugehörige integrierte Schaltungsanordnung angegeben werden.
Die auf das Verfahren bezogene Aufgabe wird durch die im Patentanspruch 1 angegebenen Verfahrensschritte gelöst. Weiterbildungen sind in den Unteransprüchen angegeben.
Die Erfindung geht von der Überlegung aus, dass die integrierte pin-Diode mit einem Verfahren hergestellt werden soll- te, das sich leicht in den Gesamtprozess zur Herstellung einer integrierten Schaltungsanordnung einbetten lässt und das möglichst auch Verfahrensschritte enthält, die sich auch zum Erzeugen anderer elektrisch wirksamer Strukturen in der integrierten Schaltungsanordnung nutzen lassen.
Beim erfindungsgemäßen Verfahren wird mindestens ein elektrisch leitfähiger Anschlussbereich erzeugt, der zu dem substratnahen Bereich führt. Der Anschlussbereich ist in einer den Zwischenbereich enthaltenden Schicht angeordnet und durchdringt diese Schicht bei einer Ausgestaltung von deren substratfernen Grenzfläche bis zu deren substratnahen Grenzfläche. Bei einem solchen Verfahren ist der substratnahe Bereich bezüglich der den Zwischenbereich enthaltenden Schicht ein sogenannter "vergrabener" Bereich, der auch als buried layer bezeichnet wird. Im Gegensatz zu einem sogenannten Mesa-Schichtstapel ist das Verfahren zum Herstellen eines vergrabenen Bereiches einfacher. Außerdem wird beim erfin- dungsgemäßen Verfahren die pin-Diode nicht über das Substrat angeschlossen, sondern über mindestens einen separaten Anschlussbereich. Dadurch entstehen Freiheitsgrade für die Integration der pin-Diode in die integrierte Schaltungsanordnung. Außerdem wird es möglich, gleichzeitig mit der pin- Diode auch andere Strukturen der integrierten Schaltungsan- ordnung herzustellen, beispielsweise abschirmende Wannen für bestimmte Teile der integrierten Schaltungsanordnung. Diese Möglichkeit wird weiter unten näher erläutert.
Bei einer Weiterbildung des erfindungsgemäßen Verfahrens wird gleichzeitig mit dem substratnahen Bereich ein dotierter Entkopplungsbereich erzeugt. Eine vom Trägersubstrat getragene Schaltungsanordnung wird so erzeugt, dass der Entkopp- lungsbereich sich zwischen einem Teil der Bauelemente und dem Trägersubstrat erstreckt. Zwischen dem anderen Teil der Bauelemente und dem Trägersubstrat liegt dagegen kein Entkopplungsbereich. Durch diese Maßnahme kann ohne zusätzlichen prozesstechnischen Aufwand ein Entkopplungsbereich erzeugt werden, der beispielsweise Schaltungsteile der integrierten Schaltungsanordnung, die Störungen verursachen, von anderen Schaltungsteilen abschirmt. Andererseits lassen sich aber auch besonders empfindliche Schaltungsteile vom Rest der Schaltung abschirmen. Im ersten Fall können parasitäre Ströme bspw. nicht durch kapazitive Kopplung in das Substrat eingeprägt werden. Im zweiten Fall gelangen parasitäre Ströme bzw. Spannungen bspw. nicht durch kapazitive Kopplung aus dem Substrat zu den empfindlichen Schaltungsteilen. Eine Kombination beider Maßnahmen führt zu einer verbesserten Abschir- ung . Stark störende Schaltungsteile sind bspw. digitale
Schaltungen oder Endverstärker. Besonders empfindliche Schaltungsteile sind bspw. Vorverstärker.
Bei einer nächsten Weiterbildung des Verfahrens zum Herstel- len einer pin-Diode wird gleichzeitig mit dem zur substratnahen Schicht der pin-Diode führenden Anschlussbereich ein zu dem Entkopplungsbereich führender Anschlussbereich erzeugt. Damit sind für die Herstellung des Entkopplungsbereich- Anschlussbereiches keine zusätzlichen Prozessschritte erforderlich. Über den Entkopplungsbereich-Anschlussbereich lässt sich der Entkopplungsbereich auf ein vorgegebenes Potential legen. Außerdem lassen sich über den Entkopplungsbereich- Anschlussbereich auch sogenannte Absaugdioden erzeugen, die Störspannungen und Störströme aus der integrierten Schaltungsanordnung abziehen. Diese Möglichkeit wird weiter unten näher erläutert.
Bei einer nächsten Weiterbildung bilden der Entkopplungsbereich-Anschlussbereich und der Entkopplungsbereich eine Abschirmwanne, die einen von der Abschirmwanne umfassten Bereich vollständig oder bezogen auf die Seitenflächen und die Grundfläche des umfassten Bereiches teilweise, zu mindestens fünfzig Prozent oder sogar zu mindestens fünfundsiebzig Prozent umgibt. Die Abschirmwirkung ist um so größer, je vollständiger der umfasste Bereich umschlossen wird. Jedoch sind auch Unterbrechungen in der Abschirmung möglich, um bei- spielsweise aus anderen Gründen eine einfache Prozessführung zu ermöglichen.
Bei einer nächsten Weiterbildung werden in der Ebene bzw. in der Schicht, in der der substratnahe Bereich der pin-Diode und der Entkopplungsbereich liegen, außerhalb dieser Bereiche liegende Bereiche mit einer Dotierung eines anderen Leitungstyps versehen. Damit lassen sich der substratnahe Bereich und der Entkopplungsbereich bzw. einzelne Entkopplungsbereiche in der Ebene bzw. Schicht voneinander auf einfache Art isolie- ren. Bei einer Ausgestaltung wird ein den substratnahen Bereich und ein den Entkopplungsbereich bedeckendes Oxid zur Maskierung einer Implantation genutzt. Im Vergleich zu einem Lithografieverfahren ergibt sich eine vereinfachte Prozessführung.
Bei einer nächsten Weiterbildung wird der zum substratnahen Bereich der pin-Diode führende Anschlussbereich und der Ent- kopplungsbereich-Anschlussbereich unter Herstellung eines tiefen Grabens erzeugt, der vorzugsweise mindestens doppelt so tief wie breit ist. Beispielsweise hat der Graben eine Tiefe von über zehn Mikrometern, von über fünfzehn Mikrome- tern oder sogar von über zwanzig Mikrometern. Der Graben hat beispielsweise einer Breite kleiner als fünf Mikrometer. Alternativ werden die Anschlussbereiche mit Hilfe eines Diffusionsprozesses hergestellt, bei dem Dotierstoffe auf einem substratfernen Bereich bis zu der substratnahen Schicht bzw. bis zu der Entkopplungsschicht diffundieren. Bei einer Dif- fundierungslänge von beispielsweise zehn Mikrometern haben die Anschlussgebiete beispielsweise eine Breite von sieben Mikrometern. Im Vergleich zu der von der pin-Diode belegten Fläche ist eine solche Breite jedoch ein bezüglich der erfor- derlichen Schaltungsfläche hinnehmbarer Wert. Auch Verfahren mit Implantationen von einem oder mehreren Mikrometern Tiefe werden verwendet, um die Anschlussbereiche herzustellen.
Bei einer anderen Weiterbildung wird die den Zwischenbereich enthaltende Schicht mit einem Epitaxieprozess hergestellt. Gleichzeitig wird bei dem Epitaxieprozess bei einer Ausgestaltung Grundmaterial für mindestens einen Einbettungsbereich erzeugt, der zur Einbettung von Bauelementen der integrierten Schaltungsanordnung dient. Der Einbettungsbereich wird auch als sogenanntes Bulk bezeichnet. Ein Epitaxieprozess ist eine einfache Möglichkeit, um vergrabene Schichten bedeckende Schichten zu erzeugen. Jedoch gibt es auch andere Möglichkeiten, beispielsweise eine hochenergetische Ionenimplantation. Durch einen Epitaxieprozess lassen sich auf einfache Art auch dotierte Halbleiterbereiche herstellen, beispielsweise durch in-situ-Dotierung beim Aufwachsen der Epitaxieschicht.
Bei einer Weiterbildung mit Epitaxieprozess wird der Epitaxieprozess mindestens zweistufig geführt. Das epitaktische Aufwachsen wird am Ende der ersten Stufe unterbrochen. Danach wird ein anderer Prozess ausgeführt, der nicht mit einem epitaktischen Aufwachsen verbunden ist. Bei einer Ausgestal- tung ist dies ein Dotierungsprozess zum Herstellen einer Dotierung, die sich von der Dotierung der Epitaxieschicht unterscheidet. Durch diese Maßnahme lassen sich weitere vergrabene Bereiche zusätzlich zu dem substratnahen Bereich der pin-Diode und zum Entkopplungsbereich auf einfache Art erzeugen. Nach der Durchführung des anderen Prozesses wird dann das Aufwachsen der Epitaxieschicht fortgesetzt. Durch dieses Vorgehen lassen sich bisher übliche Verfahren zum Herstellen der Bauelemente der integrierten Schaltungsanordnung weiter- hin unverändert nutzen.
Bei einer nächsten Weiterbildung umfasst der zum substratnahen Bereich der pin-Diode führende Anschlussbereich den Zwischenbereich in lateraler Richtung vollständig. Durch diese Maßnahme lässt sich der Zwischenbereich auf einfache Art von den übrigen Bestandteilen der integrierten Schaltungsanordnung elektrisch isolieren.
Bei einer nächsten Weiterbildung ist die den Zwischenbereich enthaltenen Schicht eine Halbleiterschicht, die vorzugsweise Bereiche mit verschiedenen Leitungstypen hat. Beispielsweise basiert die Halbleiterschicht auf einem einkristallinem Material, z.B. auf einkristallinem Silizium. Jedoch werden auch Mischkristallhalbleiter eingesetzt, wie Galliumarsenid.
Bei einer nächsten Weiterbildung grenzt der Entkopplungsbereich an Material mit einem anderen elektrischen Leitfähigkeitstyp als der Entkopplungsbereich an. Durch diese Maßnahme entstehen pn-Dioden bzw. np-Dioden, die die Funktion von Absaugdioden haben und störende Ladungsträger oder Störströme aus den an den Entkopplungsbereich angrenzenden Bereich absaugen bzw. den Durchtritt der Ströme zum abzuschirmenden Bereich auf Grund einer Sperrwirkung verhindern.
Die Erfindung betrifft außerdem eine integrierte Schaltungsanordnung mit PIN-Diode, die sich mit dem erfindungsgemäßen Verfahren oder mit einer seiner Weiterbildungen herstellen lässt. Damit gelten die oben genannten technischen Wirkungen auch für die Schaltungsanordnung und ihre Weiterbildungen.
Im Folgenden werden Ausführungsbeispiele der Erfindung an Hand der beiliegenden Zeichnungen erläutert. Darin zeigen:
Figur 1 eine integrierte Schaltungsanordnung mit pin-Diode •und Abschirmwanne, und
Figur 2A bis 2D
Herstellungsstufen bei der Herstellung der integrierten Schaltungsanordnung.
Figur 1 zeigt eine integrierte Schaltungsanordnung 10, die ein p-dotiertes Substrat 12, eine pin-Fotodiode 14, einen abgeschirmten Bereich 16 oder mehrere abgeschirmte Bereiche und einen Schaltungsbereiche 18 oder mehrere nicht abgeschirmte Schaltungsbereiche enthält.
Das Substrat 12 ist beispielsweise ein Teil einer Halbleiterscheibe, d.h. eines Wafers . Auf dem Substrat 12 wurden beispielsweise mit dem unten an Hand der Figur 2A erläuterten Verfahren ein vergrabener n+-Bereich 20 und ein vergrabener n+-Bereich 22 erzeugt, wobei n+ eine hohe Dotierstoffkonzentration von Dotierstoffen bezeichnet, die zu einem n-Leitungstyp führen, d.h. beispielsweise von Arsen öder Phosphor. Zwischen den Bereichen 20 und 22 befinden sich in der gleichen Ebene liegende vergrabene p+-Bereiche 24, 26 und 28. Der Bereich 20 gehört zu der Fotodiode 14, die in Figur 1 lateral unterbrochen dargestellt ist. Beispielsweise hat die Fotodiode 14 eine Ausdehnung von fünfzig Mikrometern. Über dem Bereich 20 befindet sich ein Zwischenbereich 30 der Fotodiode 14, der schwach n-dotiert ist, d.h. n~. Der Zwischenbe- reich 30 ist seitlich vollständig von einem beispielsweise ringförmigen Anschlussbereich 32 umgeben, der n-dotiert ist, jedoch mit einer höheren Dotierstoffkonzentration als der Zwischenbereich 30. An seinem substratfernen Abschnitt 34 ist der Anschlussbereich 32 zur Gewährleistung eines geringen Kontaktwiderstandes n+-dotiert. Leitbahnen 36 und 38 durchdringen eine oder mehrere Metallisierungslagen 40 der integ- rierten Schaltungsanordnung 10 und führen zu dem Abschnitt 34 des Anschlussbereiches 32.
Auf dem Zwischenbereich 30 befindet sich eine p+-dotierter Bereich 42, welcher die Anode der Fotodiode 14 bildet. Eine Leitbahn 44 durchdringt die Metallisierungslagen 40 und ist mit dem Bereich 42 verbunden.
Über dem Bereich 42 befindet sich eine Aussparung 46 in den Metallisierungslagen 40. Durch die Aussparung 46 kann Licht zur Fotodiode 14 gelangen, um deren elektrische Eigenschaften zu beeinflussen. Die Aussparung 46 ist so gestaltet, dass einfallendes Licht möglichst vollständig in die Fotodiode 14 eindringen kann, z.B. auf Grund der Verwendung einer Anti- reflektionsschicht .
In der gleichen Ebene wie der Zwischenbereich 30 befinden sich p-dotierte Bereiche 48 bis 54 einer Schicht 55, welche auch den Zwischenbereich 30 enthält. Die Bereiche 48 und 50 grenzen außerhalb der Fotodiode 14 an den Anschlussbereich 32 an. Der Bereich 52 bildet ein sogenanntes Bulk bzw. Schaltungssubstrat und ist Teil des abgeschirmten Bereiches 16. Seitlich wird der Bereich 52 durch einen ebenfalls beispielsweise ringförmigen Anschlussbereich 56 begrenzt, der bis zu dem Entkopplungs-Bereich 22 reicht und den Bereich 52 von dem Bereich 50 und 54 abtrennt.
Der Anschlussbereich 56 und der Bereich 22 bilden eine Abschirmwanne, die Funktionen einer in Sperrrichtung betriebenen Absaugdiode erbringt. Innerhalb des abgeschirmten Berei- ches 16 befinden sich Bauelemente mit einer starken Störab- strahlung, beispielsweise ein npn-Transistor 58 sowie weitere Bauelemente 60, z.B. CMOS-Bauelemente (Complementary Metall- oxid Semiconductor) oder auch mit einem oder mehreren passiven Bauelementen, z.B. Spulen. Der npn-Transistor 58 und die Bauelemente 60 sind mit Standard-Herstellungsverfahren hergestellt worden.
So enthält beispielsweise der npn-Transistor 58 einen vergrabenen Kollektoranschlussbereich 62, der stark n-dotiert ist, d.h. n+, und zu einem Kollektorbereich 64 führt. Der Kollektorbereich 64 ist schwach n-dotiert, d.h. n". Oberhalb des Kollektorbereiches 64 befindet sich ein Basisbereich 66, der stark p-dotiert ist und ein Emitterbereich 68, der stark n- dotiert ist. Im Bereich des Transistors 58 werden die Metallisierungslagen 40 beispielsweise von Leitbahnen 70, 72 und 74 durchdrungen, die in dieser Reihenfolge zum Basisbereich 66, zum Emitterbereich 68 und zum Kollektoranschlussbereich 62 führen.
Der Anschlussbereich 56 ist ebenfalls n-dotiert und hat einen substratfernen Abschnitt 76, der n+-dotiert ist. Zum An- schlussbereich 56 führen Leitbahnen 78 und 80, die bspw. zum Anlegen eines positiven Betriebsspannungspotentials UP an den Anschlussbereich 56 und damit auch an die Schicht 22 dienen, welche die Kathode einer in Sperrrichtung betriebenen Absaugdiode bilden. Die Absaugdiode schirmt Rauschströme vollkommen ab, die in das Substrat 12 gelangen könnten.
Die Bereiche 52 und 54 werden auch als p-well bezeichnet.
Der Bereich 18 der integrierten Schaltungsanordnung enthält eine Vielzahl elektronischer Bauelemente 82, die in Figur 1 durch drei Punkte angedeutet sind. Von dem Transistor 58 und den Bauelementen 60 erzeugte Störungen können aufgrund der Abschirmung durch die aus dem Anschlussbereich 56 und dem Bereich 22 gebildeten Abschirmwanne nicht zu den Bauelementen 82 dringen. In Figur 1 sind außerdem sogenannte Feldoxidbereiche 84 bis 100 dargestellt, die beispielsweise aus Siliziumdioxid bestehen und einzelne Bauelemente bzw. Funktionseinheiten von Bauelementen untereinander elektrisch isolieren.
Bei einem anderen Ausführungsbeispiel verbinden die Leitbahnen in den Metallisierungslagen 40 verschiedene Bauelemente der integrierten Schaltungsanordnung 10, z.B. die Fotodiode 14 mit einem Transistor.
Figur 2A zeigt eine erste Herstellungsstufe beim Herstellen der integrierten Schaltungsanordnung 10. Auf dem Substrat 12 wird zunächst eine Siliziumdioxidschicht 110 erzeugt, beispielsweise durch thermische Oxidation. Die Dicke der Silizi- umdioxidschicht 110 beträgt beispielsweise fünfzig Nanometer. Danach wird eine Siliziumnitridschicht 112 abgeschieden, die beispielsweise ebenfalls eine Dicke von fünfzig Nanometern hat.
Dann wird ein Lithografieverfahren zum Erzeugen einer Implantationsmaske für das Implantieren von Dotierstoffen für die Schichten 20 und 22 durchgeführt. Dazu wird eine Fotolackschicht 114 ganzflächig aufgebracht und in einem folgenden Belichtungs- und Entwicklungsschritt so strukturiert, dass Aussparungen 116 und 118 oberhalb der Gebiete entstehen, in denen die Bereiche 20 und 22 erzeugt werden sollen; Anschließend wird die Siliziumnitridschicht 112 in den nicht vom Fotolack 114 bedeckten Bereichen selektiv zur Siliziumdioxidschicht 110 entfernt, beispielsweise in einem Trockenätzver- fahren. Nach dem Strukturieren der Siliziumnitridschicht 112 wird eine Ionenimplantation durchgeführt, um beispielsweise Arsen- oder Antimonionen zu Implantieren, siehe Pfeile 120.
Wie in Figur 2B gezeigt, wird danach der verbliebene Rest der Fotolackschicht 114 entfernt. Anschließend wird eine lokale Oxidation durchgeführt, wobei in den freiliegenden Bereichen der Siliziumdioxidschicht 110 dickere Oxidbereiche 130 er- zeugt werden. Während der Oxidation werden auch die Dotierstoffe in den Bereichen 20 und 22 aktiviert.
Wie in Figur 2C gezeigt, werden danach die Reste der Nitrid- Schicht 112, beispielsweise mit Hilfe eines Ätzverfahrens, entfernt. Mit Hilfe einer Ionenimplantation 140 werden dann die Bereiche 24 bis 28 erzeugt. Beispielsweise wird Bor implantiert. Die Energie beim Implantieren ist so bemessen, dass die Borionen die Oxidbereiche 130 nicht durchdringen. Dagegen werden Bereiche der Siliziumdioxidschicht 110, deren Dicke sich beim Erzeugen der Oxidationsbereiche 130 nicht geändert hat, von den Borionen durchdrungen.
Wie in Figur 2D gezeigt, werden anschließend die Oxidbereiche 130 und die Restbereiche der Siliziumdioxidschicht 110 entfernt. Mit einem Epitaxieverfahren wird eine Schicht 55 auf die Schichten 20 und 22 und die Bereiche 24, 26 und 28 aufgebracht. Die Schicht 55 ist beispielsweise schwach n-dotiert. Im Ausführungsbeispiel hat die Schicht 55 eine Dicke von zehn Mikrometern. Die Dotierstoffkonzentration in der Schicht 55 beträgt beispielsweise 5-1013 Teilchen pro Kubikzentimeter.
Anschließend wird auf die Schicht 55 eine dünne Siliziumdioxidschicht 152 aufgebracht. Danach wird in einem Lithogra- fieverfahren eine Fotolackschicht 154 aufgebracht und als Maske für eine folgende Ionenimplantation strukturiert. In der Fotolackschicht 154 werden an den über den Rändern der Bereiche 20 und 22 liegenden Gebieten Aussparungen 156 bis 162 erzeugt. Danach wird eine Ionenimplantation, beispiels- weise mit Phosphorionen durchgeführt. Die Energie bei der
Ionenimplantation ist so bemessen, dass die Phosphorionen die Fotolackschicht 154 nicht durchdringen. Somit gelangen die Phosphorionen nur in Ursprungsdotierbereiche 164 bis 170 unmittelbar unter den Aussparungen 156 bis 162. Beispielswei- se beträgt die Dotierstoffkonzentration in den Ursprungsdotierbereichen 164 bis 170 1016 Dotierstoffteilchen je Kubik- Zentimeter. Die Ionenimplantation wird in Figur 2D durch Pfeile 172 dargestellt.
Danach werden Reste der Fotolackschicht 154 entfernt. Mit Hilfe einer Fototechnik wird eine neue Fotolackmaske erzeugt, die Aussparungen in Bereichen hat, in denen die Schicht 55 p- dotiert werden soll. Mit Hilfe einer Ionenimplantation, beispielsweise mit Borionen, werden danach die Bereiche 48, 50, 52 und 54 unterhalb der Siliziumdioxidschicht 152 dotiert.
Danach wird ein Diffusionsprozess durchgeführt, beispielsweise unter Verwendung eines Diffusionsofens. Dabei diffundieren zum Einen die Dotierstoffe aus den Ursprungsdotierbereichen 164 bis 170 bis zum Bereich 20 bzw. 22, wobei die Anschluss- bereiche 32 und 56 gebildet werden. Auch innerhalb der Bereiche 48, 50, 52 und 54 verteilen sich die Dotierstoffe, die zu einem p-Leitungstyp in diesen Bereichen 48, 50, 52 und 54 führen.
Bei einer anderen Prozessvariante des an Hand der Figur 2B erläuterten Verfahrens wird an Stelle der lokalen Oxidation ein zusätzliches Lithografieverfahren ausgeführt. In diesem Fall muss keine Siliziumnitridschicht 112 aufgebracht werden. Bei der Verwendung eines Lithografieverfahrens lässt sich außerdem erreichen, dass beispielsweise nur die Bereiche 24 und 26, nicht aber der Bereich 28 erzeugt werden.
Bei einer nächsten Prozessvariante wird an Stelle der Ionenimplantation eine Phosphorglas-Belegung genutzt, um die Dotierungsbereiche zu erzeugen.
Bei einer anderen Prozessvariante werden die Anschlussbereiche 32 und 56 nicht durch Diffusion, sondern durch das Erzeugen tiefer Gräben erzeugt, in die dann dotiertes Polysilizium oder auch ein Metall eingebracht wird.

Claims

Patentansprüche
1. Verfahren zum Herstellen einer integrierten pin-Diode (14), insbesondere einer pin-Fotodiode (14),
mit den ohne Beschränkung durch die angegebene Reihenfolge ausgeführten Schritten:
Erzeugen eines bezüglich eines Trägersubstrats (12) substrat- nahen dotierten Bereiches (20) eines Leitungstyps,
Erzeugen eines weiter vom Trägersubstrat (12) als der substratnahe Bereich (20) entfernten substratfernen dotierten Bereiches (42) eines anderen Leitungstyps als der Leitungstyp des substratnahen Bereiches (20),
Erzeugen eines zwischen dem substratnahen Bereich (20) und dem substratfernen Bereich (42) angeordneten undotierten oder im Vergleich zur Dotierung des substratnahen Bereiches (20) und der Dotierung des substratfernen Bereiches (42) mit einer schwachen Dotierung versehenen Zwischenbereiches (30),
und Erzeugen mindestens eines elektrisch leitfähigen Anschlussbereiches (32), der zu dem substratnahen Bereich (20) führt, in einer den Zwischenbereich (30) enthaltenden Schicht (55) .
2. Verfahren nach Ansprüche 1, dadur ch ge kennz e i chn e t , dass der Anschlussbereich (32) die Schicht (55) von ihrer substratfernen Grenzfläche bis zu ihrer substratnahen Grenzfläche durchdringt.
3. Verfahren nach Anspruch 1 oder 2, ge kenn z e i chn e t du rch die Schritte:
Erzeugen eines dotierten Entkopplungsbereiches (22) gleichzeitig mit dem Erzeugen des substratnahen Bereiches (20) , und Erzeugen einer vom Trägersubstrat getragenen Schaltungsanordnung (10) mit mindestens zwei Bauelementen (58, 60, 82), wobei der Entkopplungsbereich (22) vorzugsweise zwischen einem Teil der Bauelemente (58, 60) und dem Trägersubstrat
(12) und nicht zwischen dem anderen Teil der Bauelemente (82) und dem Trägersubstrat (12) angeordnet wird.
4 . Verfahren nach Anspruch 3 , g e k e n n z e i c h n e t d r c h den Schritt :
Erzeugen eines elektrisch leitfähigen Entkopplungsbereich- Anschlussbereiches (56) gleichzeitig mit dem Erzeugen des zum substratnahen Bereich (20) führenden Anschlussbereiches (32).
5. Verfahren nach Anspruch 4, dadur ch ge kenn z ei chnet , dass der Entkopplungsbereich-Anschlussbereich (56) und der Entkopplungsbereich (22) eine Abschirmwanne bilden, die einen von der Abschirmwanne umfassten Bereich vollständig oder bezogen auf die Seitenflächen und die Grundfläche des umfassten Bereiches zu mindestens fünfzig Prozent oder zu mindestens fünfundsiebzig Prozent umgibt.
6. Verfahren nach einem der Ansprüche 3 bis 5, dadu rch ge kenn z e i chne t , dass der Schicht (55) , in der der substratnahe Bereich (20) und der Entkopplungsbereich (22) angeordnet sind, Bereiche außerhalb dieser Bereich (20, 22) mit einer Dotierung eines anderen Leitungstyps versehen werden, wobei vorzugsweise ein den substratnahen Bereich (20) und den Entkopplungsbereich (22) bedeckendes Oxid (130) zur Maskierung einer Implantation (140) dient,
oder dass in der Schicht (55), in der der substratnahe Bereich (20) und der Entkopplungsbereich (22) angeordnet sind, Bereiche außerhalb dieser- Bereiche (20) undotiert sind oder selektiv dotiert sind.
7. Verfahren nach einem der vorhergehenden Ansprüche, dadurch ge kennz e ichnet , dass der Anschlussbereich (32, 56) unter Herstellung eines Grabens erzeugt wird, der vorzugsweise mindestens doppelt so tief wie breit ist,
oder dass der Anschlussbereich (32,56) mit Hilfe eines Diffusionsprozesses hergestellt wird, bei dem Dotierstoffe aus einem substratfernen Bereich bis zur substratnahen Schicht (20) diffundieren,
und/oder das der Anschlussbereich (32, 56) mit einem Implantationsverfahren erzeugt wird, vorzugsweise mit einem hochenergetischen.
8. Verfahren nach einem der vorhergehenden Ansprüche, da-, durch gekenn ze ichnet , dass die den Zwischenbereich (30) enthaltende Schicht (55) mit einem Epitaxieverfahren erzeugt wird,
und/oder dass bei dem Epitaxieverfahren gleichzeitig ein
Grundmaterial für einen Einbettungsbereich (52, 54) erzeugt wird, der zur Einbettung von Bauelementen (58, 60, 82) einer integrierten Schaltungsanordnung (10) dient.
9. Verfahren nach Anspruch 8, dadurch ge kennzei chnet , dass ein Epitaxieverfahren zur Erzeugung einer Epitaxieschicht mindestens zweistufig geführt wird,
wobei das epitaktische Aufwachsen unterbrochen wird,
wobei nach der Unterbrechung mindestens ein anderer Prozess ausgeführt wird, vorzugsweise ein Dotierungsprozess zum Herstellen einer Dotierung, die sich von einer Dotierung der Epitaxieschicht unterscheidet,
und wobei nach der Ausführung des anderen Prozesses das Aufwachsen der Epitaxieschicht fortgesetzt wird.
10. Verfahren nach einem der vorhergehenden Ansprüche, dadurch ge kenn zeichnet , dass der zum substratnahen Bereich (20) führende Anschlussbereich (32) den Zwischen- bereich (30) lateral umfasst, vorzugsweise vollständig.
11. Verfahren nach einem der vorhergehenden Ansprüche, dadurch ge kenn zeichnet , dass die .den Zwischenbereich (30) enthaltende Schicht (55) eine Halbleiterschicht ist, die vorzugsweise Bereich mit verschiedenen Leitungstypen enthält .
12. Verfahren nach einem der vorhergehenden Ansprüche, dadurch ge kenn ze ichnet , dass der Entkopplungsbe- reich (22) an Material (12, 52, 54) mit einem anderen Leitungstyp angrenzt oder von Material mit einem anderen Leitungstyp umgeben ist, vorzugsweise abgesehen von einem oder mehreren Entkopplungsbereich-Anschlussbereich .(56) allseitig.
13. Integrierte Schaltungsanordnung (10) mit pin-Diode (14), insbesondere mit pin-Fotodiode (14),
mit einem Trägersubstrat (12), das eine Bereichsfolge einer pin-Diode (14) trägt,
mit einem in der Bereichsfolge enthaltenen substratnahen dotierten Bereich (20) eines Leitungstyps,
mit einem in der Bereichsfolge enthaltenen substratfernen dotierten Bereich (42) eines anderen Leitungstyps als der Leitungstyp des substratnahen Bereiches (20) ,
mit einem zwischen dem substratnahen Bereich (20) und dem substratfernen Bereich (42) angeordneten undotierten oder im Vergleich zur Dotierung des substratnahen Bereiches (20) und der Dotierung des substratfernen Bereiches (42) schwachen Dotierung versehenen Zwischenbereich (30) , und mit einem elektrisch leitfähigen Anschlussbereich (32), der zu dem substratnahen Bereich (20) führt und in einer- Schicht (55) angeordnet ist, welche den Zwischenbereich (30) enthält.
14. Schaltungsanordnung (10) nach Ansprüche 13, dad r ch ge kenn z e i c hn e t , dass der Anschlussbereich (32) die Schicht (55) von ihrer substratfernen Grenzfläche bis zu ihrer substratnahen Grenzfläche durchdringt.
15. Schaltungsanordnung (10) nach Anspruch 13 oder 14, g e kenn z e i chnet durch eine vom Trägersubstrat (12) getragene Schaltungsanordnung (10) , die mindestens zwei e- lektronische Bauelemente (58, 60, 82) enthält, ,
und durch einen zwischen dem einen Bauelement (58) und dem Trägersubstrat (12) angeordneten dotierten Entkopplungsbereich (22) des gleichen Leitungstyps wie die substratnahe Bereich (20) und/oder der gleichen Dotierstoffkonzentration wie der substratnahe Bereich (20) und/oder angeordnet in einer Ebene mit der substratnahen Bereich (20).
16. Schaltungsanordnung (10) nach Anspruch 15, g e k e n n - z e i chnet durch einen elektrisch leitfähigen Entkopplungsbereich-Anschlussbereich (56) , der zum Entkopplungsbereich (22) führt und/oder der die gleiche Materialzusammensetzung wie der zum substratnahen Bereich (20) führende Anschlussbereich (32) hat.
17. Schaltungsanordnung (10) nach einem der Ansprüche 13 bis 16, d a du r c h g e k e n n z e i c hn e t , dass die Schaltungsanordnung (10) mit einem Verfahren nach einem der Ansprüche 1 bis 12 hergestellt worden ist.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006003086A1 (de) * 2004-06-30 2006-01-12 Infineon Technologies Ag Integrierte schaltungsanordnung mit pin-diode und herstellungverfahren

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001052858A1 (en) * 2000-01-24 2001-07-26 Trustees Of Tufts College Tetracycline compounds for treatment of cryptosporidium parvum related disorders
WO2001087824A2 (en) * 2000-05-15 2001-11-22 Paratek Pharmaceuticals, Inc. 7-substituted fused ring tetracycline compounds
US20020128238A1 (en) * 2000-06-16 2002-09-12 Nelson Mark L. 7-phenyl-substituted tetracycline compounds
AU2002365120A1 (en) 2001-08-02 2003-07-15 Paratek Pharmaceuticals, Inc. Medicaments
US7259444B1 (en) * 2004-07-20 2007-08-21 Hrl Laboratories, Llc Optoelectronic device with patterned ion implant subcollector
TWI261038B (en) * 2004-08-11 2006-09-01 Bo-Cheng Chen Bicycle gear-shifting handgrip
AU2005299294B2 (en) * 2004-10-25 2012-06-07 Paratek Pharmaceuticals, Inc. 4-aminotetracyclines and methods of use thereof
KR100723137B1 (ko) * 2005-11-24 2007-05-30 삼성전기주식회사 포토다이오드 소자 및 이를 이용한 광센서용 포토다이오드어레이
US8440646B1 (en) 2006-10-11 2013-05-14 Paratek Pharmaceuticals, Inc. Substituted tetracycline compounds for treatment of Bacillus anthracis infections
US8497167B1 (en) * 2007-01-17 2013-07-30 National Semiconductor Corporation EDS protection diode with pwell-nwell resurf
US8932894B2 (en) * 2007-10-09 2015-01-13 The United States of America, as represented by the Secratary of the Navy Methods and systems of curved radiation detector fabrication
US8518912B2 (en) 2007-11-29 2013-08-27 Actelion Pharmaceuticals Ltd. Phosphonic acid derivates and their use as P2Y12 receptor antagonists
JP2020009790A (ja) * 2016-11-09 2020-01-16 シャープ株式会社 アバランシェフォトダイオード
JP2019117855A (ja) * 2017-12-27 2019-07-18 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61154063A (ja) * 1984-12-26 1986-07-12 Toshiba Corp 光半導体装置およびその製造方法
JPS6214478A (ja) * 1985-07-12 1987-01-23 Canon Inc フオトセンサ
US5355013A (en) * 1988-05-25 1994-10-11 University Of Hawaii Integrated radiation pixel detector with PIN diode array
JPH0779154B2 (ja) 1989-03-10 1995-08-23 シャープ株式会社 回路内蔵受光素子
JPH0555538A (ja) * 1991-08-23 1993-03-05 Victor Co Of Japan Ltd 半導体受光装置
JP2793085B2 (ja) * 1992-06-25 1998-09-03 三洋電機株式会社 光半導体装置とその製造方法
US5550701A (en) * 1994-08-30 1996-08-27 International Rectifier Corporation Power MOSFET with overcurrent and over-temperature protection and control circuit decoupled from body diode
JP3855351B2 (ja) * 1997-04-10 2006-12-06 株式会社デンソー 光センサ
JP3317942B2 (ja) * 1999-11-08 2002-08-26 シャープ株式会社 半導体装置およびその製造方法
JP4641104B2 (ja) * 2001-02-05 2011-03-02 浜松ホトニクス株式会社 半導体光検出装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006003086A1 (de) * 2004-06-30 2006-01-12 Infineon Technologies Ag Integrierte schaltungsanordnung mit pin-diode und herstellungverfahren
JP2008504705A (ja) * 2004-06-30 2008-02-14 インフィネオン テクノロジーズ アクチエンゲゼルシャフト ｐｉｎダイオードを備えた集積回路構造およびその製造方法
US7495306B2 (en) 2004-06-30 2009-02-24 Infineon Technologies Ag Integrated circuit arrangement comprising a pin diode, and production method
US8058111B2 (en) 2004-06-30 2011-11-15 Infineon Technologies Ag Integrated circuit arrangement comprising a pin diode, and production method

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Publication number Publication date
JP4344319B2 (ja) 2009-10-14
CN100492676C (zh) 2009-05-27
DE10241156A1 (de) 2004-03-18
TWI247434B (en) 2006-01-11
EP1535348A2 (de) 2005-06-01
JP2006502566A (ja) 2006-01-19
TW200405583A (en) 2004-04-01
CN1682380A (zh) 2005-10-12
US20060008933A1 (en) 2006-01-12
WO2004025739A3 (de) 2004-12-23
US7297590B2 (en) 2007-11-20

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