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WO2004025735A1 - 半導体装置 - Google Patents

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WO2004025735A1
WO2004025735A1 PCT/JP2003/009872 JP0309872W WO2004025735A1 WO 2004025735 A1 WO2004025735 A1 WO 2004025735A1 JP 0309872 W JP0309872 W JP 0309872W WO 2004025735 A1 WO2004025735 A1 WO 2004025735A1
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WO
WIPO (PCT)
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silicon carbide
type silicon
semiconductor device
region
type
Prior art date
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Ceased
Application number
PCT/JP2003/009872
Other languages
English (en)
French (fr)
Inventor
Kenji Fukuda
Tsutomu Yatsuo
Shinsuke Harada
Seiji Suzuki
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Institute of Advanced Industrial Science and Technology AIST
Original Assignee
National Institute of Advanced Industrial Science and Technology AIST
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to US10/523,585 priority Critical patent/US20060108589A1/en
Priority to AU2003252371A priority patent/AU2003252371A1/en
Priority to DE10393013.2T priority patent/DE10393013B4/de
Publication of WO2004025735A1 publication Critical patent/WO2004025735A1/ja
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Ceased legal-status Critical Current

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    • H10D64/256—Source or drain electrodes for field-effect devices for lateral devices wherein the source or drain electrodes are recessed in semiconductor bodies

Definitions

  • the present invention relates to a semiconductor device including a metal-insulating-film-semiconductor field-effect transistor (MIS FET) called a vertical DMOS structure using silicon carbide as a semiconductor material.
  • MIS FET metal-insulating-film-semiconductor field-effect transistor
  • Silicon carbide is expected to be applied to power semiconductor devices because it has a wide band gap and the maximum breakdown field is about one order of magnitude higher than silicon (Si). Material. Among them, MISFETs with a vertical DMOS structure, etc., are expected to theoretically have a resistance (on-resistance) in the conducting state that is about two orders of magnitude lower than that of a Si MOS FET. It is expected to be an ultra-low-loss power device that surpasses that of high-speed power devices.
  • the channel mobility is low and the ideal withstand voltage is difficult to obtain.
  • An element having low on-resistance at the same time as high withstand voltage characteristics utilizing its value has not been realized.
  • the present invention has been proposed in view of the above, and in a vertical DMOS structure MISFET using a silicon carbide substrate, optimization of the source structure, breakdown voltage structure, and the like, and optimization of the plane orientation of the carbon carbide substrate. It is an object of the present invention to provide a semiconductor device which has excellent reverse breakdown voltage characteristics and reduced on-resistance. Disclosure of the invention
  • a semiconductor device includes a low-impurity-concentration N-type silicon carbide layer provided on a high-impurity-concentration N-type silicon carbide substrate;
  • the first N-type silicon carbide region having an impurity concentration of 1, the first P-type silicon carbide region provided adjacent to both sides thereof, and the first N-type silicon carbide region are located apart from each other.
  • the semiconductor device of the present invention is one in which the lower region of the first P-type silicon carbide region is formed as a second P-type silicon carbide region having a higher impurity concentration than the first P-type silicon carbide region. Including.
  • the semiconductor device of the present invention is characterized in that an N-type silicon carbide region having an impurity concentration sufficient to form a buried channel region selectively from the surface of the first P-type silicon carbide region below the gate electrode to the inside thereof. And making the layer thickness of the buried channel region 0.2 to 1.0 times the layer thickness of the second N-type silicon carbide region.
  • the buried channel region, impurity concentration is 5 X 1 0 15 or 0 - comprises a 3 ⁇ 1 XI 0 17 pieces cm- 3.
  • the gate electrode may be made of aluminum, an alloy containing aluminum, or molybdenum.
  • the gate electrode includes N-type polycrystalline silicon implanted with phosphorus or arsenic at a concentration of 1 ⁇ 10 16 cm ⁇ 3 to 1 ⁇ 10 21 cm ⁇ 3 .
  • the semiconductor device of the present invention includes that a silicide film made of any of tungsten, molybdenum, and titanium and silicon is laminated on the gate electrode.
  • the low impurity concentration N-type silicon carbide layer is a (11-20) plane of a high impurity concentration N-type substrate made of a hexagonal or rhombohedral silicon carbide single crystal. Or on the (000-1) plane of the N-type substrate.
  • the channel mobility is improved, the threshold voltage becomes a constant value, and an ideal withstand voltage can be obtained by adopting the above configuration, and the semiconductor device can be used practically. It has become possible to provide a MISFET that can be used.
  • FIG. 1 is a diagram schematically showing a cross section of a semiconductor device according to a first embodiment of the present invention.
  • FIG. 2 is a diagram schematically showing a cross section in a second embodiment of the semiconductor device of the present invention.
  • FIG. 3 is a diagram schematically showing a cross section in a third embodiment of the semiconductor device of the present invention.
  • FIG. 4 is a diagram schematically showing a cross section of a semiconductor device according to a fourth embodiment of the present invention.
  • FIG. 5 is a diagram showing the dependence of the channel mobility of the sample of Example 4 on Lbc cXj (Lbc / Xj).
  • FIG. 6 is a diagram showing the relationship between the impurity concentration of the buried channel region of the sample of Example 4 and the channel mobility.
  • FIG. 7 is a graph showing the relationship between the impurity concentration of the gate electrode of the sample of Example 4 and the threshold voltage.
  • FIG. 1 is a diagram schematically showing a cross section of a first embodiment of the semiconductor device of the present invention.
  • a semiconductor device 1 is a metal-insulating film-semiconductor field effect transistor (MISFET) having a vertical DMOS structure using a silicon carbide substrate, and an N-type silicon carbide substrate 2 having a high impurity concentration, Each part is laminated on a low impurity concentration N-type silicon carbide layer 3 provided thereon.
  • MISFET metal-insulating film-semiconductor field effect transistor
  • N-layer 4 having a first compliant substance concentration is formed at the center, and the first N-type silicon carbide region is formed.
  • the first P-type silicon carbide region (P-type (P-) well) 5,5 is formed adjacent to both sides of No.4.
  • first P-type silicon carbide regions 5 and 5 are selectively separated from the surface of the first P-type silicon carbide regions 5 and 5 at a position away from the first N-type silicon carbide region 4.
  • the second N-type silicon carbide region (N + source) 6, 6 having an impurity concentration of 6 c is formed.
  • a metal wiring made of aluminum, copper, or an alloy thereof is used.
  • a gate electrode 8, 8 is provided so as to short-circuit the second N-type silicon carbide region 6, and a gate electrode 8, 8 is formed on a part of the surface of the first P-type silicon carbide region 5, 5.
  • a drain electrode 11 is formed on the back side of the N-type silicon carbide substrate 2.
  • first P-type region between the second N-type silicon carbide region (N + source) 6,6 and the first P-type silicon carbide region (P-well) 5,5 below the gate electrode 8,8.
  • the silicon carbide regions 5, 5 are provided with third N-type silicon carbide regions (N-regions) 10, 10 having a third impurity concentration selectively from the surface to the inside thereof. 10 is configured in a vertical DMOS structure.
  • the threshold voltage does not become a constant value and cannot be used as an actual MISFET. Since the P-well 5 and the second N-type silicon carbide region (N + source) 6 are short-circuited by the metal wiring 7, the threshold voltage becomes constant and can be used as an actual MFET. Became. Note that the above threshold voltage refers to a gate voltage when MlSFET reaches an energized state.
  • the first P-type silicon carbide between second N-type silicon carbide region (N + source) 6 and first P-type silicon carbide region (P-well) 5 below gate electrode 8 is formed.
  • a third N-type silicon carbide region (N-region) 10 is provided in the region (P-well) 5, and a third N-type silicon carbide region is provided between the gate electrode 8 and the first P-type silicon carbide region 5. Since 10 is interposed, the electric field applied to the gate electrode (gate channel region) 8 in the third N-type silicon carbide region 10 is alleviated, so that breakdown due to the electric field in the gate portion can be prevented. Therefore, the withstand voltage between the drain electrode 11 and the second N-type silicon carbide region (N + source) 6 could be improved. In addition, the effect of the long hot carrier life was confirmed.
  • the hot carrier life will be described.
  • electrons flow from the source to the drain, they enter a high-energy state and are injected from the semiconductor into the oxide film.
  • This phenomenon is called the hot carrier phenomenon.
  • the hot carrier phenomenon occurs, charges are accumulated in the oxide film, so that the threshold voltage fluctuates. Normally, measure the amount of change in the threshold voltage while the voltage to be used is applied, and determine the time required for the change to 10% of the initial value to be a hot key. Defined as rear life.
  • the third N-type silicon carbide region 10 has a low impurity concentration, the electric field is alleviated and electrons are less likely to be in a high energy state, so that the hot carrier phenomenon is suppressed and the hot carrier life is extended. .
  • FIG. 2 is a diagram schematically showing a cross section of a second embodiment of the semiconductor device of the present invention.
  • the semiconductor device 1a of the second embodiment differs from the first embodiment in that the third N-type silicon carbide region (N-region) 10 and the third N-type silicon carbide This is the point where the region (N—region) 10a is formed. That is, the surface of the first P-type silicon carbide region 5 is located between the first N-type silicon carbide region (N-layer) 4 and the first P-type silicon carbide region 5 below the gate electrode 8.
  • a third N-type silicon carbide region 10a having a third impurity concentration was formed selectively from the inside to the inside.
  • N-region 10 is provided between gate electrode 8 and first P-type silicon carbide region 5 and between gate electrode 8 and first N-type silicon carbide region 4, respectively. , 10a are interposed, so that breakdown due to an electric field in the layer and the gate portion can be prevented more than in the semiconductor device 1 of the first embodiment. Therefore, the drain electrode 11 and the second The breakdown voltage between the N-type silicon carbide region (N + source) 6 was further improved. In addition, the resistance of the gate channel region between the two gate electrodes (cells) 8, 8 has become more uniform, preventing the occurrence of local current concentration, and reducing the overall on-resistance.
  • both the third N-type silicon carbide region (N-region) 10 and 10 Oa are provided, but the third N-type silicon carbide region (N-region) 10 a It may be configured so as to provide only. Even under this configuration, it is possible to exhibit effects such as an improvement in the breakdown voltage between the drain electrode 11 and the second N-type silicon carbide region (N + source) 6.
  • FIG. 3 is a diagram schematically showing a cross section of a third embodiment of the semiconductor device of the present invention.
  • the semiconductor device 1 b in the third embodiment differs from the second embodiment in that the lower region of the first P-type silicon carbide region 5 has a higher concentration than the first P-type silicon carbide region 5. Formed as the second P-type silicon carbide region 5a of is there.
  • the lower region of the first P-type silicon carbide region 5 is made to have a high impurity concentration, so that the withstand voltage can be further improved.
  • FIG. 4 is a diagram schematically showing a cross section of a fourth embodiment of the semiconductor device of the present invention.
  • the same components as those in the first, second, and third embodiments are denoted by the same reference numerals, and description thereof will be omitted.
  • the fourth embodiment third embodiment and differences points that describes the semiconductor device on 1 c force in is, Watatsute selectively from the surface to the inside of the 1 P-type silicon carbide region 5 under the gate electrode 8, sufficient The point is that a buried channel region 12 as an N-type silicon carbide region having a high impurity concentration is formed.
  • the channel mobility was improved, and the on-resistance was able to be reduced.
  • hexagonal silicon carbide or rhombohedral silicon carbide is employed as N-type silicon carbide substrate 2 having a high impurity concentration, and the hexagonal silicon carbide or rhombohedral silicon carbide is (11-20) ) N-type silicon carbide layer 3 with low impurity concentration was formed on the surface.
  • an IN-type silicon carbide region (N-layer) 4 having a first impurity concentration and made of silicon carbide was epitaxially grown by a chemical vapor deposition method. Subsequently, after the substrate made of silicon carbide at this stage was subjected to ordinary RCA cleaning, an alignment mark for lithography was formed by RIE (RecactVeionetechinng).
  • LTO low temperature oxide
  • This LTO film was formed by reacting silane and oxygen at 400 ° C. to 800 ° C. to deposit silicon dioxide on a silicon carbide substrate.
  • the O-film was etched with HF (hydrofluoric acid) to open the region to be ion-implanted.
  • the first N-type carbonization Aluminum or boron is ion-implanted into the silicon region (N-layer) 4 to form a first P-type silicon carbide region (n-layer) 4 adjacent to both sides of the first N-type silicon carbide region (N-layer) 4.
  • Form ⁇ ( ⁇ —) ⁇ ell) 5,5 were formed.
  • the second type silicon carbide region ( ⁇ + region) 5 a having a higher impurity concentration than the first type II silicon carbide region 5 is formed by ion implantation to form the IP type silicon carbide region 5.
  • the second P-type silicon carbide region 5a by injecting aluminum or boron of 10 18 cm ⁇ 3 to 10 19 cm ⁇ 3 , it is possible to surely improve the pressure resistance. I knew I could do it.
  • a buried channel region 12 as an N-type silicon carbide region having a sufficient impurity concentration was formed selectively from the surface of first P-type silicon carbide region 5 below gate electrode 8 to the inside.
  • the second N-type silicon carbide regions (N + source) 6, 6 and a part to be formed on a part of the surface of the first P-type silicon carbide regions 5, 5 in the subsequent steps A third concentration of the third P-type silicon carbide region 5,5 between the first P-type silicon carbide region 5,5 below the electrode 8,8 and the surface of the first P-type silicon carbide region 5,5.
  • 3 N-type silicon carbide regions 10 and 10 were formed by ion implantation.
  • gate electrodes 8 and 8 were formed.
  • the method for forming the gate electrodes 8 and 8 with P + polysilicon is as follows: 1) After forming the polycrystalline polysilicon by the CVD method, boron or boron fluoride is ion-implanted to form a P-type polycrystalline silicon. Form silicon.
  • the S i 0 2 film containing boron C It is formed by the VD method or spin coating, and then heat-treated at 800 to 110 ° C. and diffused, thereby implanting boron to form P-type polycrystalline silicon.
  • P-type polycrystalline silicon is formed by injecting boron into polycrystalline silicon by flowing silane and diborane together and heat-treating at 600 ° C. In this example, the method 2) was used. The formation of the ligating electrodes 8 and 8 was completed by etching.
  • the gate electrode 8 is formed of P + polysilicon, but the gate electrode 8 may be formed of N + polysilicon, aluminum, an aluminum alloy, or molybdenum.
  • the interface with the gate oxide film 9 is closer to the interface with the gate oxide film 9 when polysilicon is used for the gate electrode 8. Was also good, and the effect of increasing the channel mobility was confirmed.
  • WS i 2 M o S i 2 or T i S i consists of either a second silicide film 1 3 element have a, Was prepared.
  • the interlayer insulating film 14 is deposited by the CVD method, the second N-type silicon carbide region (N + source) 6,6 and the first P-type silicon carbide region (P-well) 5,5 are formed.
  • the interlayer insulating film 14 was etched to open a contact hole.
  • a contact is formed by R ⁇ E or wet etching, and aluminum or copper is further formed thereon.
  • Metal interconnection 7 made of the contained alloy is formed, and first P-type silicon carbide region 5 and second N-type silicon carbide region 6 are short-circuited.
  • a drain electrode 11 was formed on the back side of the N-type silicon carbide substrate 2 by depositing a required thickness of metal by a vapor deposition method or a sputtering method.
  • nickel was applied by a sputtering method. 5 minutes in argon at 100 ° C if necessary A vertical DMOS MIS field-effect transistor was completed in this manner.
  • the upper and lower limits of the impurity concentration of high-concentration second P-type silicon carbide region 5a formed in the lower region of first P-type silicon carbide region 5 by ion implantation were examined.
  • the impurity concentration of the second P-type silicon carbide region (P + region) 5a is lower than 1 XI 0 17 cm— 3 , the voltage causing dielectric breakdown is the same as that without the P + region 5a. in it there is no effect, since the voltage breakdown in 1 X 1 0 17 or cm- 3 or more is generated increases, the lower limit of the impurity concentration of 1 X 1 0 17 atoms cm- 3.
  • the impurity concentration is 1 ⁇ 10 19 cm ⁇ 3 or more, the impurities diffuse at the time of subsequent activation annealing, thereby offsetting the N-type impurities in the buried channel 12 thereon.
  • the upper limit is limited to 1 ⁇ 10 19 cm— 3 because the embedded channel 12 no longer functions.
  • the channel mobility is normalized by the channel mobility when the buried channel 12 is not provided, and becomes 1 when the buried channel region 12 is not provided.
  • the evaluation was performed with the depth Lbc of the buried channel region 12 being 0.1, 0.2, 0.3, 0.4, 0.5, 1.0 m.
  • the depth L bc of the buried channel region 12 has a lower limit of 0.1 m and an upper limit of 1.0 m Is limited to In L b cZX j, this corresponds to 0.2 to 2.0, but is particularly effective in the range of 0.2 to 1.0.
  • FIG. 6 is a diagram showing the relationship between the impurity concentration of the buried channel region and the channel mobility.
  • the channel mobility is normalized by the channel mobility when the buried channel 12 is not provided, and becomes 1 when the buried channel region 12 is not provided.
  • the lower limit evaluated was 5 ⁇ 10 15 cm— 3 , but since this value is sufficiently effective, the lower limit is 5 ⁇ 10 15 cm— 3 .
  • the threshold voltage is 5 ⁇ 10 17 cm ⁇ 3 or more, the threshold voltage is negative, and actual use becomes difficult. Therefore, the upper limit value is 5 ⁇ 10 17 cm ⁇ 3 .
  • the gate electrode 8 when forming the gate electrode 8, after forming a polycrystalline silicon by CV D method, CVD method or a spin coating a S i 0 2 fl trillions containing boron
  • the gate electrode is made of P-type polycrystalline silicon (P + polysilicon) by implanting boron by heat treatment at 800 ° C. to 110 ° C. and diffusion. in order to examine the relationship between the impurity concentration and the threshold voltage changes the impurity concentration 1 X 1 0 15 atoms cm_ 3 ⁇ 1 X 1 0 21 atoms cm- 3 by varying the diffusion time 900 ° C, the respective The threshold voltage of the sample was measured.
  • FIG. 7 is a diagram showing the relationship between the impurity concentration of the gate electrode and the threshold voltage.
  • the threshold voltage is small and Li, since zero at 1 10 16 cm- 3, the lower limit of the impurity concentration of 1 X 1 0 16 cm- 3.
  • the concentration of boron that can be implanted into polycrystalline silicon is 1 ⁇ 10 21 cm— 3, so the upper limit is 1 ⁇ 10 21 cm— 3 .
  • the gate electrode 8 on the gate electrode 8, 8, WS i 2, MoS ⁇ 2, or T i S silicide film 1 3 made of either i 2 was also formed.
  • the resistance value of the gate electrode 8 made of polycrystalline silicon in which boron is heavily implanted is several m ⁇ .
  • the specific resistance of WS i 2 , MoS ⁇ 2 , or Ti S i 2 forming the silicide film 13 is 60 ⁇ Q cm, 50 ⁇ cm, and 15 Qcm, respectively.
  • the composite film of polycrystalline silicon and silicide can lower the resistance value of the gate electrode more than the gate electrode made of polycrystalline silicon alone.
  • the MIS field-effect semiconductor device The driving force of was improved.
  • the N-type silicon carbide layer 3 is formed by forming the (0001) plane, the (111-20) plane, and the (000-) plane of a cubic or rhombohedral silicon carbide layer having a high impurity concentration. 1) Formed on the surface.
  • a DMOS MISFET shown in Fig. 3 was fabricated on these surfaces, and the on-resistance was measured.
  • the withstand voltage was designed to be 1 kV.
  • the (0001) plane, 45 cm 2 / V s is (1 1 -20) plane, 201 cm 2 ZVS, the (000-1) plane, 1 27 cm 2 Bruno V
  • the breakdown electric field is about 70% of the (0001) plane or (0000-1) plane in the (1 1-20) plane, so the on-resistance value is 33 mQ for the (0001) plane.
  • the first P-type silicon carbide region and the second N-type silicon carbide region are short-circuited by polycrystalline silicon into which a metal or an impurity is implanted, so that the threshold voltage is constant. This makes it possible to use it as an actual MIS FET.
  • the third N-type silicon carbide region is formed between the first N-type silicon carbide region and the first P-type silicon carbide region below the gate electrode, or the second N-type silicon carbide region. Since at least one of the region and the first P-type silicon carbide region below the gate electrode is selectively provided from the surface of the first P-type silicon carbide region to the inside thereof, the gate is formed by the third N-type silicon carbide region. The breakdown due to the electric field in the portion can be prevented, and thus the breakdown voltage between the drain electrode and the second N-type silicon carbide region (N + source) can be prevented. Can be improved. Further, the life of the hot carrier can be extended. Further, since the first P-type silicon carbide region has a lower region formed as a second P-type silicon carbide region having a higher concentration than the first P-type silicon carbide region, the pressure resistance is improved and the lead layer is improved. Can be done.
  • the buried channel region is selectively provided from the surface of the first P-type silicon carbide region below the gate electrode to the inside, the channel mobility is improved and the on-resistance value is reduced. Can be.
  • the impurity concentration of the buried channel region is set to 5 ⁇ 10 15 cm— 3 to 1 ⁇
  • the channel mobility can be surely improved several times.
  • the gate electrode is formed of aluminum, an alloy containing aluminum, or molybdenum, the interface with the gate oxide film is improved, and the channel mobility can be improved.
  • the gate one Bok electrode, concentration 1 X 1 0 16 atoms cm- 3 ⁇ 1 X 1 0 21 atoms cm "3 boron is implanted P-type polycrystalline silicon, in so formed, the gate electrode in Thus, the threshold voltage that changes according to the impurity concentration can be appropriately maintained.
  • gate electrode density was formed in 1 X 1 0 1 6 pieces cm- 3 ⁇ 1 X 1 0 21 atoms cm- 3 phosphorus or N-type polycrystalline silicon arsenic is implanted, gate Bok electrode formed After that, high-temperature heat treatment at 1000 ° C. or more could be performed, and the characteristics of the MIS field-effect semiconductor device could be improved.
  • the silicide film made of any of tungsten, molybdenum, and titanium and silicon is laminated on the gate electrode, the resistance value of the gate electrode is made lower than that of the gate electrode made of polycrystalline silicon alone. Accordingly, the driving force of the MIS field-effect semiconductor device can be improved.
  • the low impurity concentration N-type silicon carbide layer is formed by forming a (000-1) plane of a high impurity concentration N-type substrate made of a hexagonal or rhombohedral silicon carbide single crystal, and (11-1) Since it is formed on the 0) plane, the channel mobility is improved and the on-resistance can be reduced.

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Abstract

高不純物濃度のN型炭化珪素基板(2)の上に設けた低不純物濃度のN型炭化珪素層(3)と、そのN型炭化珪素層の表面上に設けた第1の不純物濃度の第1N型炭化珪素領域(4)と、その両サイドに隣接して設けた第1P型炭化珪素領域(5)と、上記第1P型炭化珪素領域の表面から内部にわたって選択的に設けた第2N型炭化珪素領域(6)と、上記第1P型炭化珪素領域(5)と第2N型炭化珪素領域(6)とを短絡する多結晶シリコン(7)と、ゲート電極(8)と、第3N型炭化珪素領域(10)と、を備え、これらの各部が縦型DMOS構造に構成されている半導体装置(1)であって、多結晶シリコンで第1P型炭化珪素領域と第2N型炭化珪素領域を短絡するようにしたので、閾値電圧が一定値となり、実際のMISFETとして使用することが可能となる。

Description

明 細 書
技術分野
この発明は、 半導体材料として炭化珪素を用いた、 縦型 DMOS構造と呼ばれ る金属一絶縁膜一半導体電界効果型トランジスタ （M I S FET) を含む半導体 装置に関する。 背景技術
炭化珪素 （S i C) は、 バンドギャップが広く、 また最大絶縁破壊電界がシリ コン （S i ) と比較して約一桁大きいことから、 電力用半導体素子への応用が期 待されている材料である。 その中で、 縦型 DMOS構造等の M I S FETは、 通 電状態の抵抗 （オン抵抗） 値が理論的に S i MOS FETよりも約 2桁下がると 予想されており、 S iパワーデバイスの性能を凌ぐ超低損失 '高速パワーデバイ スとして期待されている。
しかしながら S i Cを用いた M I S FETでは、 ゲート絶縁膜と S i Cとの界 面の品質が低く、 チャネル移動度が極めて小さいことが知られている。 例えば、 J . A. Co o p e r等 （Ma t. Re s. So c. P r o c. , o l . 57 2, p. 3-1 4) らは、 縦型 DMOS構造 M I S FETのオン抵抗を低減する ために P型不純物の活性化ァニール温度低減を試みているが、 チャネル移動度は 20-25 cmVV s程度までしか改善されていない。 このためチャネル抵抗が 高く、 M I S FETのオン抵抗を低減することができていない。
実効的にチャネル抵抗を下げる手段のひとつして、 チャネル長を短く設定する ことが有効であるが、 その場合パンチスルー現象が顕著となり、 M I S FETの 逆方向耐圧は劣化してしまう。 すなわち、 パワー M I S FETのオン抵抗と逆方 向耐圧はトレードオフの関係にあるが、 これらを望ましい特性で両立させるため のデバイス構造などの工夫が望まれている。
M. A. Ca p a n o等 、 J o u r n a l o f a p p I i e d p n y s i c s, v o l . 87， （2000) , p. 8773— 8777 ) の第 2図にお し て、 また Kumar等 (J a p a n e s e j o u r n a l o f a p p i i e d p h y s i c s, o l . 39 (2000) , p. 2001—20 07) の第 1図において、 縦型 DMOS構造の M I S FETが示されているが、 上記した M. A. Ca p a n o等や R. K u m a r等の文献では、 高耐圧化に対 する構造上の工夫や低オン抵抗化に対する埋め込みチャネル構造、 また、 Pゥェ ルとソース領域とのコンタク卜方法などは記載されていなし、。
上述したように、 炭化珪素基板を用いた実際の縦型 DMOS構造の M I S FE Tでは、 チャネル移動度が低いことと、 理想的な耐圧が得られにくいことによつ て、 S i Cの物性値を活かした高耐圧特性と同時に低オン抵抗を有する素子が実 現できていない。
この発明は上記に鑑み提案されたもので、 炭化珪素基板を用いた縦型 DMOS 構造 M I S FETにおいて、 そのソース構造や耐圧構造等の最適化、 また炭化 ¾ 素基板の面方位の最適化によリ、 優れた逆方向耐圧特性とオン抵抗の低減を可能 とした半導体装置を提供することを目的とする。 発明の開示
この発明に依る半導体装置は、 高不純物濃度の N型炭化珪素基板の上に設けた 低不純物濃度の N型炭化珪素層と、 上記低不純物濃度の N型炭化珪素層の表面上 に設けた第 1の不純物濃度の第 1 N型炭化珪素領域と、 その両サイドに隣接して 設けた第 1 P型炭化珪素領域と、 上記第 1 N型炭化珪素領域とは離れた位置に、 上記第 1 P型炭化珪素領域の表面から内部にわたつて選択的に設けた第 2の不純 物濃度の第 2 N型炭化珪素領域と、 上記第 1 P型炭化珪素領域と第 2 N型炭化 Ϊ 素領域とを短絡する、 金属または不純物が注入された多結晶シリコンと、 上記第 1 P型炭化珪素領域の表面部分にゲート絶縁膜を介して設けたゲート電極と、 上 記第 1 N型炭化珪素領域と上記ゲート電極の下方の第 1 P型炭化珪素領域との間、 あるいは上記第 2 N型炭化珪素領域とゲート電極の下方の第 1 P型炭化珪素領域 との間の少なくとも一方に、 第 1 P型炭化珪素領域の表面から内部にわたって選 択的に設けた第 3の不純物濃度の第 3 N型炭化珪素領域と、 を備え、 これらの各 部が縦型 D M O S構造に構成されていることから成る。
また、 この発明の半導体装置は、 上記第 1 P型炭化珪素領域の下部領域を、 当 該第 1 P型炭化珪素領域よリも高不純物濃度の第 2 P型炭化珪素領域として形成 したものを含む。
また、 この発明の半導体装置は、 上記ゲート電極の下方の第 1 P型炭化珪素領 域の表面から内部にわたって選択的に、 埋め込みチャネル領域とするのに十分な 不純物濃度を有する N型炭化珪素領域を形成し、 この埋め込みチャネル領域の層 厚を、 第 2 N型炭化珪素領域の層厚の 0. 2倍〜 1 . 0倍とすることを含む。 さらに、 この発明の半導体装置において、 上記埋め込みチャネル領域は、 不純 物濃度が 5 X 1 015個0 —3~ 1 X I 017個 c m—3であることを含む。
さらにまた、 この発明の半導体装置において、 上記ゲート電極は、 アルミニゥ ム、 アルミニウムを含む合金、 あるいはモリブデンからなることを含む。
上記ゲート電極は、 濃度が 1 X 1 016個(= —3〜 1 1 021個 c m— 3のボロンが 注入された P型多結晶シリコンであることを含む。
また、 上記ゲー卜電極は、 濃度が 1 X 1 016個 c m— 3〜 1 X 1 021個 c m— 3の燐 あるいは砒素が注入された N型多結晶シリコンであることを含む。
この発明の半導体装置は、 上記ゲート電極の上にタングステン、 モリブデン、 チタンの何れかとシリコンとからなるシリサイド膜が積層されていることを含む。 さらに、 この発明の半導体装置において、 上記低不純物濃度の N型炭化珪素層 は、 六方晶あるいは菱面体晶の炭化珪素単結晶からなる高不純物濃度の N型基板 の （1 1—2 0 ) 面の上か、 または、 N型基板の （0 0 0—1.) 面の上に形成さ れていることを含む。
この発明に依る半導体装置は、 上記の如き構成とすることにより、 チャネル移 動度が向上し、 閾値電圧が一定値となり、 また、 理想的な耐圧を得ることができ、 実用的に使用することの出来る M I S F E Tを提供することが可能となった。 図面の簡単な説明
第 1図は、 この発明の半導体装置の第 1実施例に、 おける断面を模式的に示す 図である。 第 2図は、 この発明の半導体装置の第 2実施例における断面を模式的に示す図 である。
第 3図は、 この発明の半導体装置の第 3実施例における断面を模式的に示す図 である。
第 4図は、 この発明の半導体装置の第 4実施例における断面を模式的に示す図 である。
第 5図は、 実施例 4の試料のチャネル移動度の L b c ÷ X j ( L b c / X j ) 依存性を示す図である。
第 6図は、 実施例 4の試料の埋め込みチヤネル領域の不純物濃度とチヤネル移 動度との関係を示す図である。
第 7図は、 実施例 4の試料のゲ一ト電極の不純物濃度と閾値電圧の関係を示す 図である。 発明を実施するための最良の形態
第 1図はこの発明の半導体装置の第 1実施例の断面を模式的に示す図である。 第 1図において、 半導体装置 1は、 炭化珪素基板を用いた縦型 D M O S構造の金 属ー絶縁膜一半導体電界効果型トランジスタ （M I S F E T ) であり、 高不純物 濃度の N型炭化珪素基板 2と、 その上に設けた低不純物濃度の N型炭化珪素層 3 との上に各部が積層されて構成されている。
すなわち、 N型炭化珪素層 3の表面上には、 中央に第 1の従順物濃度の第 1 N 型炭化珪素領域 （N—層） 4が形成されるとともに、 その第 1 N型炭化珪素領域 4の両サイドに隣接して第 1 P型炭化珪素領域 （P型 （P—） ゥエル） 5， 5が 形成されている。
また、 第 1 P型炭化珪素領域 5 , 5には、 第 1 N型炭化珪素領域 4から離れた 位置に、 その第 1 P型炭化珪素領域 5， 5の表面から内部にわたって選択的に第 2の不純物濃度の第 2 N型炭化珪素領域 （N +ソース） 6 , 6が形成されている c また、 アルミニウム、 銅あるいは、 これらの合金からなる金属配線 7力 第 1 P 型炭化珪素領域 5と第 2 N型炭化珪素領域 6とを短絡するように設けられている さらに、 ゲート電極 8， 8が、 第 1 P型炭化珪素領域 5， 5の表面の一部にゲ ー 絶縁膜 （ゲート酸化膜） 9， 9を介して設けられている。 また、 N型炭化珪 素基板 2の裏側にドレイン電極 1 1が形成されている。
そして、 第 2 N型炭化珪素領域 （N +ソース） 6， 6と、 ゲート電極 8， 8の 下方の第 1 P型炭化珪素領域 （P—ゥエル） 5， 5との間の第 1 P型炭化珪素領 域 5， 5には、 その表面から内部にわたって選択的に第 3の不純物濃度の第 3 N 型炭化珪素領域 （N—領域） 1 0 , 1 0が設けられ、 上記の各部 1〜 1 0は、 縦 型 D M O S構造に構成されている。
上記構成の半導体装置 1において、 第 1 P型炭化珪素領域 （P—ゥエル） 5と 第 2 N型炭化珪素領域 （N +ソース） 6とを短絡していない場合は、 その第 I P 型炭化珪素領域 5と第 2 N型炭化珪素領域 6とが電気的に浮いた状態なので、 閾 値電圧が一定値とならず、 実際の M I S F E Tとして使用できないが、 この発明 では、 第 I P型炭化珪素領域 （P—ゥエル） 5と第 2 N型炭化珪素領域 （N +ソ —ス） 6とを金属配線 7で短絡したので、 閾値電圧が一定値になり、 実際の M l F E Tとして使用することが可能になった。 なお、 上記の閾値電圧とは、 M l S F E Tが通電状態に達するときのゲート電圧をいう。
また、 この発明では、 第 2 N型炭化珪素領域 （N +ソース） 6と、 ゲート電極 8の下方の第 1 P型炭化珪素領域 （P—ゥエル） 5との間の第 1 P型炭化珪素領 域 （P—ゥエル） 5に、 第 3 N型炭化珪素領域 （N—領域） 1 0を設け、 ゲート 電極 8と第 1 P型炭化珪素領域 5との間に第 3 N型炭化珪素領域 1 0を介在させ るようにしたので、 第 3 N型炭化珪素領域 1 0でゲート電極 （ゲートチャネル領 域） 8にかかる電界が緩和されて、 ゲート部分における電界による降伏を防止す ることができ、 したがって、 ドレイン電極 1 1と第 2 N型炭化珪素領域 （N +ソ ース） 6との間の耐圧を向上させることができた。 また、 ホットキャリア寿命が 長くなリその効果が確認された。
ここで、 ホットキャリア寿命について説明する。 電子がソースからドレインへ 流れるときに、 高エネルギー状態になって半導体から酸化膜へ注入される現象を ホットキャリア現象と呼ぶ。 ホットキャリア現象が起こると、 酸化膜に電荷が蓄 積されるので、 閾値電圧が変動する。 通常、 使用する電圧が印加された状態で、 閾値電圧の変動量を測定して、 初期値の 1 0 %変動するまでの時間をホットキヤ リア寿命と定義する。 この実施例では、 第 3 N型炭化珪素領域 1 0が低不純物濃 度なので、 電界が緩和され、 電子が高エネルギー状態になりにくくなるために、 ホットキャリア現象が抑制され、 ホットキャリア寿命が延びる。
第 2図はこの発明の半導体装置の第 2実施例の断面を模式的に示す図である。 第 2図において、 上記第 1実施例と同一の構成要素には同一の符号を付して、 そ の説明を省略する。 この第 2実施例における半導体装置 1 aが、 上記した第 1実 施例と相違する箇所は、 第 3 N型炭化珪素領域 （N—領域） 1 0の他に、 さらに 第 3 N型炭化珪素領域 （N—領域） 1 0 aを形成するようにした点である。 すな わち、 第 1 N型炭化珪素領域 （N—層） 4と、 ゲート電極 8の下方の第 1 P型炭 化珪素領域 5との間に、 第 1 P型炭化珪素領域 5の表面から内部にわたって選択 的に第 3の不純物濃度の第 3 N型炭化珪素領域 1 0 aを形成した。
このように、 第 2実施例では、 ゲート電極 8と第 1 P型炭化珪素領域 5との間、 またゲート電極 8と第 1 N型炭化珪素領域 4との間に、 それぞれ N—領域 1 0 , 1 0 aを介在させるようにしたので、 第 1実施例の半導体装置 1に比べてよリー 層、 ゲート部分における電界による降伏を防止することができ、 したがって、 ド レイン電極 1 1と第 2 N型炭化珪素領域 （N +ソース） 6との間の耐圧をよリー 層向上させることができた。 また 2つのゲート電極 （セル） 8 , 8間におけるゲ ートチャネル領域の抵抗がより均一になり、 局所的な電流集中の発生が防止され, 全体としてのオン抵抗の低減が可能になった。
なお、 上記の説明では、 第 3 N型炭化珪素領域 （N—領域） 1 0と 1 O aの双 方を設けるようにしたが、 第 3 N型炭化珪素領域 （N—領域） 1 0 aのみを設け るように構成してもよい。 この構成の下でも、 ドレイン電極 1 1と第 2 N型炭化 珪素領域 （N +ソース） 6との間の耐圧を向上させることができる等の効果を発 揮させることができる。
第 3図はこの発明の半導体装置の第 3実施例の断面を模式的に示す図である。 第 3図において、 上記第 1、 第 2実施例と同一の構成要素には同一の符号を付し て、 その説明を省略する。 この第 3実施例における半導体装置 1 bが、 上記した 第 2実施例と相違する点は、 第 1 P型炭化珪素領域 5の下部領域を、 当該第 1 P 型 化珪素領域 5よりも高濃度の第 2 P型炭化珪素領域 5 aとして形成した点で ある。 このように、 第 3実施例では、 第 1 P型炭化珪素領域 5の下部領域を高不 純物濃度にしたので、 よリ一層耐圧性を向上させることができた。
すなわち、 第 2 P型炭化珪素領域 5 aからの空乏層を短くすることにより、 ソ ース領域 6からの空乏層と接続しにくくなるので、 高電圧が印加されてもソース 領域 6と N型炭化珪素層 3の間が高電界になることが抑制され、 その結果耐圧性 を向上させることができた。
第 4図はこの発明の半導体装置の第 4実施例の断面を模式的に示す図である。 第 4図において、 上記第 1、 第 2、 第 3実施例と同一の構成要素には同一の符号 を付して、 その説明を省略する。 この第 4実施例における半導体装置 1 c力 上 記した第 3実施例と相違する点は、 ゲート電極 8の下方の第 1 P型炭化珪素領域 5の表面から内部にわたつて選択的に、 十分な不純物濃度を有する N型炭化珪素 領域としての埋め込みチャネル領域 1 2を形成した点である。 この埋め込みチヤ ネル領域 1 2を設けたことで、 この第 4実施例では、 チャネル移動度が向上し、 ォン抵抗値を下げることができた。
次に、 上記した第 4実施例での半導体装置 1 cの製造プロセスを概略的に説明 する。 この発明では、 上記の高不純物濃度の N型炭化珪素基板 2として、 六方晶 炭化珪素あるいは菱面体晶炭化珪素を採用し、 この六方晶炭化珪素あるいは菱面 体晶炭化珪素の （1 1—20) 面上に、 低不純物濃度の N型炭化珪素層 3を形成 した。
次に、 その N型炭化珪素層 3上に、 第 1の不純物濃度を有し炭化珪素からなる 第 I N型炭化珪素領域 （N—層） 4を化学気相法でェピタキシャル成長させた。 続いてこの段階の炭化珪素からなる基板を通常の RC A洗浄をした後に、 リソグ ラフィー用のァライメントマークを R I E (R e a c t i V e i o n e t c h i n g) で形成した。
そして、 イオン注入用のマスクに L TO (Low t emp e r a t u r e o x i d e) 膜を用いた。 この L TO膜は、 シランと酸素を 400°C〜 800°C で反応させて二酸化珪素を炭化珪素基板上に堆積することにより形成した。 次い で、 リソグラフィ一でイオン注入する領域を形成した後に、 H F (フッ酸） でし 丁 O膜をエッチングしイオン注入される領域を開口した。 次いで、 第 1 N型炭化 珪素領域 （N—層） 4に、 アルミニウムあるいはボロンをイオン注入することに より、 第 1 N型炭化珪素領域 （N—層） 4の両サイドに隣接して第 1 P型炭化 ΐ 素領域 （Ρ型 （Ρ—） ゥエル） 5， 5を形成した。
さらに、 高耐圧化のために、 イオン注入により、 第 1 Ρ型炭化珪素領域 5より も高不純物濃度の第 2 Ρ型炭化珪素領域 （Ρ +領域） 5 aを第 I P型炭化珪素領 域 5の下部領域に形成した。 また、 その第 2 P型炭化珪素領域 5 aを 1 018個 c m一3〜 1 019個 c m— 3のアルミニウムあるいはボロンを注入して形成することで、 確実に耐圧性を向上させることができることが分かった。
さらに、 ゲート電極 8の下方の第 1 P型炭化珪素領域 5の表面から内部にわた つて選択的に、 十分な不純物濃度を有する N型炭化珪素領域としての埋め込みチ ャネル領域 1 2を形成した。 この埋め込みチャネル領域 1 2の形成は、 深さ （L b e ) = 0. 3〃mにおいて、 1 X 1 015個 c m-3〜5 X 1 017個 c m—3のイオン 注入で行った。
次に、 その第 1 P型炭化珪素領域 5， 5の表面から内部にわたって、 第 1 N型 炭化珪素領域 4とは離れた位置に選択的に第 2の濃度の第 2 N型炭化珪素領域 ( N +ソース） 6 , 6を形成した。
さらに、 第 2 N型炭化珪素領域 （N +ソース） 6 , 6と、 この後の工程で第 1 P型炭化珪素領域 5 , 5の表面上の一部に形成されることになるザ一卜電極 8， 8の下方の当該第 1 P型炭化珪素領域 5， 5との間に、 その第 1 P型炭化珪素領 域 5， 5の表面から内部にわたって選択的に、 第 3の濃度の第 3 N型炭化珪素領 域 1 0， 1 0をイオン注入で形成した。
その後、 アルゴン雰囲気中において 1 5 0 0 °Cで活性化ァニールを行った。 次 いで、 1 2 0 0 °Cで酸化して、 約 5 0 n mのゲート酸化膜 9， 9を形成した。 続 いて、 アルゴン雰囲気中で 3 0分間ァニールした後に室温までアルゴン雰囲気中 で冷却した。 その後にゲート電極 8， 8を形成した。 ゲート電極 8， 8は、 P + ポリシリコンで形成した。 P +ポリシリコンでゲ一ト電極 8， 8を形成するため の方法としては、 1 ) C V D法で多結晶ポリシリコンを形成した後に、 ボロンや フッ化ボロンをイオン注入することにより P型多結晶シリコンを形成する。 2 ) C V D法で多結晶ポリシリコンを形成した後に、 ボロンを含んだ S i 02膜を C V D法やスピン塗布により形成して、 8 0 0 °C〜 1 1 0 0 °Cで熱処理し拡散する ことにより、 ボロンを注入して P型多結晶シリコンを形成する。 3 ) シランとジ ボランを一緒に流して 6 0 0 °Cで熱処理することにより多結晶シリコンにボロン を注入して P型多結晶シリコンを形成する、 などがある。 この実施例では、 2 ) の方法を用いた。 そして、 エッチングすることによリゲート電極 8， 8の形成を 完了した。
なお、 上記の説明では、 ゲート電極 8を P +ポリシリコンで形成するようにし たが、 このゲート電極 8を N +ポリシリコン、 アルミニウム、 アルミニウム合金、 あるいはモリブデンで形成してもよい。 ゲート電極 8をアルミニウム、 アルミ二 ゥム合金、 あるいはモリブデンで形成した場合のゲート酸化膜 9との界面は、 ゲ ート電極 8にポリシリコンを用いた場合のゲート酸化膜 9との界面よリも良好で あり、 チヤネル移動度が高くなるという効果も確認することができた。
また、 上記のゲート電極 8， 8のうち、 N +あるいは P +ポリシリコン上に、 WS i2 M o S i 2、 あるいは T i S i 2の何れかからなるシリサイド膜 1 3を有 する素子を作製した。
引き続いて、 層間絶縁膜 1 4を C V D法で堆積した後に、 第 2 N型炭化珪素領 域 （N +ソース） 6 , 6上および第 1 P型炭化珪素領域 （P—ゥエル） 5， 5上 の層間絶縁膜 1 4をエッチングして、 コンタクト孔を開口した。 次いで、 ニッケ ル、 チタン、 アルミニウムあるいはこれらの合金からなる積層膜を蒸着あるいは スパッタ法で形成した後に、 R〖 Eあるいはウエットエッチングにより、 コンタ ク卜を形成し、 さらに、 その上にアルミニウムあるいは銅を含有した合金からな る金属配線 7を形成し、 第 1 P型炭化珪素領域 5と第 2 N型炭化珪素領域 6とを 短絡させる。
この実施例では、 アルミニウムとニッケルを蒸着し、 ウエットエッチングして コンタクトを形成した後に、 その上にアルミニウムを蒸着し、 ウエットエツチン グして金属配線 7を形成した。
次いで、 N型炭化珪素基板 2の裏側に、 金属を蒸着法あるいはスパッタ法で必 要な厚さ付けることで、 ドレイン電極 1 1を形成した。 この実施例では、 ニッケ ルをスパッタ法でつけた。 また、 必要に応じて、 1 0 0 0 °Cのアルゴン中で 5分 間の熱処理を行い、 このようにして縦型 DMOS構造 M I S電界効果型トランジ スタを完成させた。
上記第 4実施例においては、 各種特性を明確にするために、 下記の試料を作成 し、 測定を行った。
先ず、 イオン注入により、 第 1 P型炭化珪素領域 5の下部領域に形成した高濃 度の第 2 P型炭化珪素領域 5 aについて、 その不純物濃度の上限、 下限を検討つし た。 その結果、 第 2 P型炭化珪素領域 （P+領域） 5 aの不純物濃度は、 1 X I 017個 cm—3より低濃度では絶縁破壊を起こす電圧は、 この P+領域 5 aがない 場合と同じであり効果がなく、 1 X 1 017個 cm—3以上で絶縁破壊が発生する電 圧が増加するので、 不純物濃度の下限は 1 X 1 017個 cm— 3である。 一方、 不純 物濃度が 1 X 1 019個 cm— 3以上では、 その後の活性化ァニール時に不純物が拡 散して、 その上にある埋め込みチャネル 1 2中の N型不純物を相殺してしまい、 埋め込みチャネル 1 2としての機能を果たさなくなるので、 上限は、 1 X 1 019 個 cm—3に制限される。
次に、 埋め込みチャネル領域 1 2の深さ L b cと第 2 N型炭化珪素領域 （N + ソース） 6の深さ X jとの比 （Lb cZX j ) と、 チャネル移動度との関係を調 ベるために、 深さ L b c = 0. 1， 0. 2， 0. 3, 0. 4. 0. 5, 1. 0 μ mの埋め込みチャネル領域 1 2を形成した。
第 5図は X j =0. 5〃mでのチャネル移動度の L b c÷X j (Lb c/X j ) 依存性を示す。 第 5図において、 チャネル移動度は埋め込みチャネル 1 2を 設けないときのチャネル移動度で規格化してあり、 埋め込みチャネル領域 1 2を 設けないときは 1となる。 評価は、 埋め込みチャネル領域 1 2の深さ L b cを 0. 1, 0. 2, 0. 3， 0. 4， 0. 5, 1. 0 mとして行った。 深さ L b cが 0. 1 jt/m (L b c/X j =0. 2) のときのチャネル移動度は 4. 3、 深さ L b eが 0. 2 m (Lb c/X j =0. 4) のときのチャネル移動度は 8. 4で あり、 Lb cが 0. 1 mでも効果があることを確認した。 一方、 L b cが 1. 0 /m (L b c/X j =2) より大きくなるとチャネル移動度は大きいものの、 閾値が負になり、 ノーマリーオンになり実際に使うのは困難である。 よって、 埋 め込みチャネル領域 1 2の深さ L b cは、 下限が 0. 1 mで上限が 1. 0〃 m に制限される。 L b cZX jでは、 0. 2〜2. 0に相当するが、 特に、 0. 2 〜 1. 0の範囲で有効である。
続いて、 チャネル移動度に対する埋め込みチャネル 1 2の濃度依存性を調べる ために、 深さ L b c = 0. 3 mにおいて、 5 X 1 015個 cm— 3~5 X 1 017個 c m— 3のイオン注入を施した試料を作製した。
第 6図は埋め込みチャネル領域の不純物濃度とチャネル移動度との関係を示す 図である。 チャネル移動度は、 第 5図の場合と同様に、 埋め込みチャネル 1 2を 設けないときのチャネル移動度で規格化してあり、 埋め込みチャネル領域 1 2を 設けないときは 1となる。 評価した下限値は 5 X 1 015個 cm— 3であるが、 この 値で十分に効果がでているので下限値は 5 X 1 015個 c m—3になる。 一方、 5 X 1 017個 c m— 3以上で閾値電圧が負になリ実際の使用が難しくなるので上限値は、 5 X 1 017個 cm—3となる。
また、 この実施例では、 上述したように、 ゲート電極 8を形成する際に、 CV D法で多結晶ポリシリコンを形成した後に、 ボロンを含んだ S i 02fl莫を CVD 法やスピン塗布により形成し、 800°C〜 1 1 00°Cで熱処理し拡散することに より、 ボロンを注入して P型多結晶シリコン （P+ポリシリコン） からなるゲー ト電極としたが、 このゲート電極 8の不純物濃度と閾値電圧の関係を調べるため に、 900°Cで拡散時間を変えることにより不純物濃度を 1 X 1 015個 cm_3〜 1 X 1 021個 cm—3と変化させ、 その各試料の閾値電圧を測定した。
第 7図はゲート電極の不純物濃度と閾値電圧の関係を示す図である。 第 7図に おいて、 ゲート電極 8中の不純物濃度が高いほど、 ゲート電極と半導体との仕事 関数差が大きくなるので、 閾値が大きくなつていることが分かる。 反対に、 不純 物濃度が小さいほど、 閾値電圧は小さくなリ、 1 1016個 cm— 3でゼロになる ので、 不純物濃度の下限は 1 X 1 016個 c m— 3である。 一方、 多結晶シリコンに 注入可能なボロンの濃度は、 1 X 1 021個 cm— 3なので、 上限は 1 X 1 021個 c m— 3になる。
また、 この第 4実施例においては、 ゲート電極 8， 8上に、 WS i 2、 MoS ί 2、 あるいは T i S i 2の何れかからなるシリサイド膜 1 3も形成した。 ボロン が高濃度に注入された多結晶シリコンからなるゲート電極 8の抵抗値は、 数 m Ω cmであるが、 シリサイド膜 1 3を形成する WS i 2、 MoS ί 2、 あるいは T i S i 2の比抵抗値は、 各々60〃Q cm、 50 Ω cm, 1 5 Q c mであり、 したがって、 多結晶シリコンからなるゲート電極単体よりも、 多結晶シリコンと シリサイドとの複合膜の方がゲ一卜電極の抵抗値を下げることができ、 この第 4 実施例では、 M I S電界効果型半導体装置の駆動力を向上することができた。 さらに、 この第 4実施例では、 N型炭化珪素層 3を、 高不純物濃度の立方晶ぁ るいは菱面体晶の炭化珪素層の （0001 ) 面、 （1 1一 20) 面、 （000— 1) 面上に形成した。 さらに、 第 3図に示す DMOS構造 M I S FETを、 これ らの面上に作製してオン抵抗値を測定した。 耐圧は、 1 kVになるように設計し た。 M I S FE丁のチャネル移動度は、 （0001 ) 面が、 45 cm2/V s, (1 1 -20) 面が、 201 cm2ZVs、 （000—1 ) 面が、 1 27 cm2 ノ V sであるが、 絶縁破壊電界が、 （1 1—20) 面は、 （0001 ) 面や （0 00-1 ) 面の 70%程度なので、 オン抵抗値は、 （0001) 面が、 33 mQ cm2、 （1 1 -20) 面は、 5mQ cm2、 (000-1 ) 面は、 2mQ cm2 となり、 （000— 1) 面力《最も低かった。 したがって、 通常用いられている
(0001 ) 面と比較して、 （1 1—20) 面あるいは （000—1 ) 面を用い ることにより、 低いオン抵抗値を有する、 DMOS型 M I S FETを提供できる。 産業上の利用可能性
この発明に依る半導体装置では、 金属または不純物が注入された多結晶シリコ ンで第 1 P型炭化珪素領域と第 2 N型炭化珪素領域とを短絡するようにしたので、 閾値電圧が一定値になり、 実際の M I S FETとして使用することが可能になつ た。
また、 この発明の半導体装置では、 第 3 N型炭化珪素領域を、 第 1 N型炭化珪 素領域とゲート電極の下方の第 1 P型炭化珪素領域との間、 あるいは第 2N型炭 化珪素領域とゲート電極の下方の第 1 P型炭化珪素領域との間の少なくとも一方 に、 第 1 P型炭化珪素領域の表面から内部にわたって選択的に設けたので、 第 3 N型炭化珪素領域でゲート部分における電界による降伏を防止することができ、 したがって、 ドレイン電極と第 2 N型炭化珪素領域 （N +ソース） との間の耐圧 を向上させることができる。 また、 ホットキャリア寿命を長くすることができる。 また、 上記第 1 P型炭化珪素領域は、 その下部領域を当該第 1 P型炭化珪素領 域よリも高濃度の第 2 P型炭化珪素領域として形成したので、 耐圧性をよリー層 向上させることができる。
また、 上記ゲート電極の下方の第 1 P型炭化珪素領域の表面から内部にわたつ て選択的に、 埋め込みチャネル領域を設けるようにしたので、 チャネル移動度が 向上し、 オン抵抗値を下げることができる。
さらに、 上記埋め込みチャネル領域の不純物濃度を 5 1 015個 c m— 3〜 1 X
1 017個 c m—3としたので、 チャネル移動度を確実に数倍に向上させることがで きる。
また、 上記ゲート電極は、 アルミニウム、 アルミニウムを含む合金、 あるいは モリブデンで形成したので、 ゲート酸化膜との界面が良好となり、 チャネル移動 度も向上させることができる。
さらに、 上記ゲ一卜電極を、 濃度が 1 X 1 016個 c m— 3〜 1 X 1 021個 c m"3の ボロンが注入された P型多結晶シリコン、 で形成したので、 ゲート電極中の不純 物濃度に応じて変化する閾値電圧を適正に保持することができる。
さらに、 上記ゲート電極を濃度が 1 X 1 0 1 6個 c m— 3〜 1 X 1 021個 c m— 3の 燐或いは砒素が注入された N型多結晶シリコンで形成したので、 ゲー卜電極形成 後も 1， 0 0 0 °C以上の高温熱処理を行うことができるようになリ、 M I S電界 効果型半導体装置の特性を向上することができた。
また、 上記ゲート電極の上にタングステン、 モリブデン、 チタンの何れかとシ リコンとからなるシリサイド膜を積層するように構成したので、 多結晶シリコン からなるゲート電極単体よりも、 ゲート電極の抵抗値を下げることができ、 M l S電界効果型半導体装置の駆動力を向上することができる。
また、 上記低不純物濃度の N型炭化珪素層を、 六方晶あるいは菱面体晶の炭化 珪素単結晶からなる高不純物濃度の N型基板の （0 0 0—1 ) 面及び、 （1 1— 2 0 ) 面の上に形成するようにしたので、 チャネル移動度が向上し、 オン抵抗値 を下げることができる。

Claims

請 求 の 範 囲
1. 高不純物濃度の N型炭化珪素基板 （2) の上に設けた低不純物濃度の N型 炭化珪素層 （3) と、
上記低不純物濃度の N型炭化珪素層の表面上に、 設けた第 1の不純物濃度の第
1 N型炭化珪素領域 （4) とその両サイドに隣接して設けた第 1 P型炭化珪素領 域 （5) と、
上記第 1 N型炭化珪素領域とは離れた位置で、 上記第 1 P型炭化珪素領域の表 面から内部にわたって選択的に設けた第 2の不純物濃度の第 2 N型炭化珪素領域 (6) と、
上記第 1 P型炭化珪素領域と第 2 N型炭化珪素領域とを短絡する、 金属または 不純物が注入された多結晶シリコンと （7) 、
上記第 1 P型炭化珪素領域の表面部分にゲート絶縁膜 (9) を介して設けたゲ ート電極 （8) と、
上記第 1 N型炭化珪素領域と上記ゲート電極の下方の第 1 P型炭化珪素領域と の間、 あるいは上記第 2 N型炭化珪素領域とゲート電極の下方の第 1 P型炭化 素領域との間の少なくとも一方に、 第 1 P型炭化珪素領域の表面から内部にわた つて選択的に設けた第 3の不純物濃度の第 3 N型炭化珪素領域 （1 0) と、 を備え、 これらの各部が縦型 DMOS構造に構成されていることを特徴とする 半導体装置。
2. 上記第"！ P型炭化珪素領域 （5) の下部領域を、 当該第 1 P型炭化珪素領 域よりも高不純物濃度の第 2 P型炭化珪素領域 （5 a) として形成したことを特 徴とする、 請求の範囲第 1項に記載の半導体装置。
3. 上記ゲート電極 (8) の下方の第 1 P型炭化珪素領域の表面から内部 にわたつて選択的に、 埋め込みチャネル領域とするのに十分な不純物濃度を有す る N型炭化珪素領域 (1 0 a) を形成し、 この埋め込みチャネル領域の層厚を、 第 2 N型炭化珪素領域の層厚の 0. 2倍〜 1. 0倍とすることを特徴とする請求 の範囲第 1項記載の半導体装置。
4. 上記ゲート電極 (8) の下方の第 1 P型炭化珪素領域の表面から内部 にわたつて選択的に、 埋め込みチャネル領域とするのに十分な不純物濃度を有す る N型炭化珪素領域 （1 0 a) を形成し、 この埋め込みチャネル領域の層厚を、 第 2 N型炭化珪素領域の層厚の 0. 2倍〜 1. 0倍とすることを特徴とする請求 の範囲第 2項記載の半導体装置。
5. 上記埋め込みチャネル領域は、 不純物濃度が 5 X 1 015個 cm— 3~ 1 X 1 017個 cm_3であることを特徴とする請求の範囲第 3項または第 4項記載の半導 体装置。
6. 上記ゲート電極 (8) は、 アルミニウム、 アルミニウムを含む合金、 ある いはモリブデンからなることを特徴とする請求の範囲第 1項から第 4項の何れか 1項記載の半導体装置。
7. 上記ゲート電極 （8) は、 濃度が 1 X 1 016個
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X 1 021個 cm一3 のボロンが注入された P型多結晶シリコンであることを特徴とする請求の範囲第 1項から第 4項の何れか 1項記載の半導体装置。
8. 上記ゲート電極 (8) は、 濃度が 1 X 1 016個 c m— 3~ 1 X 1 021個 c m_3 の燐あるいは砒素が注入された N型多結晶シリコンであることを特徴とする請求 の範囲第 1項から第 4項の何れか 1項記載の半導体装置。
9. 上記ゲート電極 (8) の上にタングステン、 モリブデン、 チタンの^!れか とシリコンとからなるシリサイド膜 （1 3) が積層されていることを特徴とする 請求の範囲第 1項から第 4項の何れか 1項記載の半導体装置。
10. 上記低不純物濃度の N型炭化珪素層 （3) は、 六方晶あるいは菱面体晶の 炭化珪素単結晶からなる高不純物濃度の N型基板 （2) の （1 1—20) 面の上 に形成されていることを特徴とする請求の範囲第 1項から第 4項の何れか 1項記 載の半導体装置。
1 1 , 上記低不純物濃度の N型炭化珪素層 （3) は、 六方晶あるいは菱面体晶の 炭化珪素単結晶からなる高不純物濃度の N型基板 （2) の （1 1—20) 面の上 に形成されていることを特徴とする請求の範囲第 5項記載の半導体装置。
1 2. 上記低不純物濃度の N型炭化珪素層 （3) は、 六方晶あるいは菱面体晶の 炭化珪素単結晶からなる高不純物濃度の N型基板 （2) の （1 1—20) 面の上 に形成されていることを特徴とする請求の範囲第 6項記載の半導体装置。
1 3. 上記低不純物濃度の N型炭化珪素層 （3) は、 六方晶あるいは菱面体晶の 炭化珪素単結晶からなる高不純物濃度の N型基板 （2) の （1 1—20) 面の上 に形成されていることを特徴とする請求の範囲第 7項記載の半導体装置。
14. 上記低不純物濃度の N型炭化珪素層 （3) は、 六方晶あるいは菱面体晶の 炭化珪素単結晶からなる高不純物濃度の N型基板 （2) の （1 1一 20) 面の上 に形成されていることを特徴とする請求の範囲第 8項記載の半導体装置。
1 5 上記低不純物濃度の N型炭化珪素層 （3) は、 六方晶あるいは菱面体晶の 炭化珪素単結晶からなる高不純物濃度の N型基板 （2) の （1 1—20) 面の上 に形成されていることを特徴とする請求の範囲第 9項記載の半導体装置。
1 6. 上記低不純物濃度の N型炭化珪素層 （3) は、 六方晶あるいは菱面体晶の 炭化珪素単結晶からなる高不純物濃度の N型基板 （2) の （000— 1 ) 面の上 に形成されていることを特徴とする請求の範囲第 1項から第 4項の何れか 1項記 載の半導体装置。
1 7. 上記低不純物濃度の N型炭化珪素層 （3) は、 六方晶あるいは菱面体晶の 炭化珪素単結晶からなる高不純物濃度の N型基板 （2) の （000—1 ) 面の上 に形成されていることを特徴とする請求の範囲第 5項記載の半導体装置。
1 8. 上記低不純物濃度の N型炭化珪素層 （3) は、 六方晶あるいは菱面体晶の 炭化珪素単結晶からなる高不純物濃度の N型基板 （2) の （000—1 ) 面の上 に形成されていることを特徴とする請求の範囲第 6項記載の半導体装置。
1 9. 上記低不純物濃度の N型炭化珪素層 （3) は、 六方晶あるいは菱面体晶の 炭化珪素単結晶からなる高不純物濃度の N型基板 （2) の （000— 1 ) 面の上 に形成されていることを特徴とする請求の範囲第 7項記載の半導体装置。
20. 上記低不純物濃度の N型炭化珪素層 （3) は、 六方晶あるいは菱面体晶の 炭化珪素単結晶からなる高不純物濃度の N型基板 （2) の （000—1 ) 面の上 に形成されていることを特徴とする請求の範囲第 8項記載の半導体装置。
21. 上記低不純物濃度の N型炭化珪素層 （3) は、 六方晶あるいは菱面体晶 の炭化珪素単結晶からなる高不純物濃度の N型基板 （2) の （000— 1 ) 面の 上に形成されていることを特徴とする請求の範囲第 9項記載の半導体装置。
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4842527B2 (ja) * 2004-08-24 2011-12-21 パナソニック株式会社 半導体装置の製造方法
US7569900B2 (en) * 2004-11-16 2009-08-04 Kabushiki Kaisha Toshiba Silicon carbide high breakdown voltage semiconductor device
JP4604241B2 (ja) * 2004-11-18 2011-01-05 独立行政法人産業技術総合研究所 炭化ケイ素ｍｏｓ電界効果トランジスタおよびその製造方法
JP5114829B2 (ja) * 2005-05-13 2013-01-09 ソニー株式会社 半導体装置およびその製造方法
CN100593243C (zh) * 2005-10-19 2010-03-03 三菱电机株式会社 Mosfet以及mosfet的制造方法
JP4412335B2 (ja) * 2007-02-23 2010-02-10 株式会社デンソー 炭化珪素半導体装置の製造方法
JP2008262982A (ja) * 2007-04-10 2008-10-30 Toyota Central R&D Labs Inc Ｉｉｉ族窒化物半導体装置とその製造方法
JP5012286B2 (ja) * 2007-07-27 2012-08-29 住友電気工業株式会社 酸化膜電界効果トランジスタ
JP5098489B2 (ja) * 2007-07-27 2012-12-12 住友電気工業株式会社 酸化膜電界効果トランジスタの製造方法
JP2009182271A (ja) 2008-01-31 2009-08-13 Toshiba Corp 炭化珪素半導体装置
JP4796667B2 (ja) * 2009-11-17 2011-10-19 パナソニック株式会社 半導体素子及びその製造方法
JP5316428B2 (ja) * 2010-01-12 2013-10-16 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
JP5750948B2 (ja) * 2011-03-11 2015-07-22 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
US9673283B2 (en) 2011-05-06 2017-06-06 Cree, Inc. Power module for supporting high current densities
US9373617B2 (en) 2011-09-11 2016-06-21 Cree, Inc. High current, low switching loss SiC power module
US9640617B2 (en) 2011-09-11 2017-05-02 Cree, Inc. High performance power module
JP5684304B2 (ja) * 2013-02-27 2015-03-11 株式会社東芝 炭化珪素半導体装置
JP6331634B2 (ja) * 2014-04-17 2018-05-30 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP6250230B2 (ja) * 2015-05-14 2017-12-20 三菱電機株式会社 炭化珪素半導体装置の製造方法
JP2017028219A (ja) * 2015-07-28 2017-02-02 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
JP6556892B2 (ja) * 2018-03-12 2019-08-07 株式会社日立製作所 半導体装置、半導体装置の製造方法、電力変換装置、３相モータシステム、自動車、および鉄道車両
JP7436950B2 (ja) * 2019-09-20 2024-02-22 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06224438A (ja) * 1993-01-28 1994-08-12 Toshiba Corp Ｍｏｓ型半導体装置及びその製造方法
JPH0945899A (ja) * 1995-07-27 1997-02-14 Sony Corp 縦型トランジスタを持つ半導体装置の製造方法
JPH10308510A (ja) * 1997-03-05 1998-11-17 Denso Corp 炭化珪素半導体装置及びその製造方法
US6015725A (en) * 1996-08-22 2000-01-18 Sony Corporation Vertical field effect transistor and manufacturing method thereof
JP2000082812A (ja) * 1998-06-22 2000-03-21 Denso Corp 炭化珪素半導体装置及びその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4435458C2 (de) * 1994-10-04 1998-07-02 Siemens Ag Durch Feldeffekt steuerbares Halbleiterbauelement
DE19827925A1 (de) * 1997-07-18 1999-01-21 Siemens Ag Verfahren zum Kontaktieren eines SiC-Halbleiterkörpers
DE19905421B4 (de) * 1999-02-10 2005-07-28 Semikron Elektronik Gmbh Leistungshalbleiterbauelement mit reduzierter Millerkapazität
US6329088B1 (en) * 1999-06-24 2001-12-11 Advanced Technology Materials, Inc. Silicon carbide epitaxial layers grown on substrates offcut towards <1{overscore (1)}00>
JP2001274263A (ja) * 2000-03-23 2001-10-05 Sharp Corp 半導体装置の製造方法及び半導体装置
US6504176B2 (en) * 2000-04-06 2003-01-07 Matshushita Electric Industrial Co., Ltd. Field effect transistor and method of manufacturing the same
US6956238B2 (en) * 2000-10-03 2005-10-18 Cree, Inc. Silicon carbide power metal-oxide semiconductor field effect transistors having a shorting channel and methods of fabricating silicon carbide metal-oxide semiconductor field effect transistors having a shorting channel
US6664143B2 (en) * 2000-11-22 2003-12-16 North Carolina State University Methods of fabricating vertical field effect transistors by conformal channel layer deposition on sidewalls

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06224438A (ja) * 1993-01-28 1994-08-12 Toshiba Corp Ｍｏｓ型半導体装置及びその製造方法
JPH0945899A (ja) * 1995-07-27 1997-02-14 Sony Corp 縦型トランジスタを持つ半導体装置の製造方法
US6015725A (en) * 1996-08-22 2000-01-18 Sony Corporation Vertical field effect transistor and manufacturing method thereof
JPH10308510A (ja) * 1997-03-05 1998-11-17 Denso Corp 炭化珪素半導体装置及びその製造方法
JP2000082812A (ja) * 1998-06-22 2000-03-21 Denso Corp 炭化珪素半導体装置及びその製造方法

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