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WO2002005335A1 - Tranche monolithique de cristal de silicium et cellule de pile solaire - Google Patents

Tranche monolithique de cristal de silicium et cellule de pile solaire Download PDF

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WO2002005335A1
WO2002005335A1 PCT/JP2001/005892 JP0105892W WO0205335A1 WO 2002005335 A1 WO2002005335 A1 WO 2002005335A1 JP 0105892 W JP0105892 W JP 0105892W WO 0205335 A1 WO0205335 A1 WO 0205335A1
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WO
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single crystal
wafer
plane
silicon
crystal wafer
Prior art date
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Ceased
Application number
PCT/JP2001/005892
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English (en)
French (fr)
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Tadahiro Ohmi
Shigetoshi Sugawa
Tatsuo Ito
Koichi Kanaya
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shin Etsu Handotai Co Ltd
Original Assignee
Shin Etsu Handotai Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to DE60139258T priority patent/DE60139258D1/de
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    • Y02P80/30—Reducing waste in manufacturing processes; Calculations of released waste quantities

Definitions

  • the present invention relates to a wafer capable of reducing the thickness of a single crystal wafer used in a device process as compared with a conventional one, and further relates to a MIS semiconductor device and a solar cell using the wafer.
  • Single crystal wafers typified by silicon (Si) and gallium arsenide (GaAs) are single crystal rods (CZ method) or single crystal rods manufactured by the floating zone method (FZ method). Ingots) can be obtained by slicing them into e-shapes. Therefore, it is desirable to obtain more product wafers from a single ingot by reducing the thickness of the sliced wafers as much as possible and by reducing the processing margin by slicing. In other words, the problem of reducing the production cost by reducing the thickness of the wafer and the processing loss of the wafer manufacturing process has been widely recognized.
  • the silicon wafer has a certain thickness (for example, a silicon wafer with a diameter of 200 mm). (About 700 to 800 ⁇ m) is required.
  • a certain thickness for example, a silicon wafer with a diameter of 200 mm.
  • raw material loss occurs not only in the wafer manufacturing process, but also in the device manufacturing process. Since the thickness of the wafer, which is finally mounted as a chip, is about 100 to 200 / zm, there is a process to reduce the thickness of the wafer from the back side (back wrap). Had been consumed.
  • the gate insulating film of MIS (metal / insulating film Z silicon) transistors which are mainly fabricated using silicon single crystal wafers, have low leakage current characteristics and low High-performance electrical characteristics such as plane state density and high carrier injection resistance, and high reliability are required.
  • a thermal oxidation technique using oxygen molecules or water molecules at 800 ° C. or higher has conventionally been used. Using this thermal oxidation technology, good oxide film / silicon interface characteristics, oxide withstand voltage characteristics, and leakage current characteristics can be obtained conventionally by silicon wafers with a ⁇ 100 ⁇ surface. Or when a silicon wafer having a plane orientation inclined about 4 ° from the ⁇ 100 ⁇ plane of the single crystal was used.
  • the silicon wafer on which a semiconductor device such as an MIS transistor is formed is conventionally a ⁇ 100 ⁇ surface, or a plane orientation inclined about 4 ° from a ⁇ 100 ⁇ plane of a single crystal. ⁇ has been used.
  • the thickness of the silicon wafer consisting of the ⁇ 100 ⁇ plane is 700 to 800 ⁇ for a diameter of 200 mm, and 600 to 700 ⁇ for a diameter of 150 mm.
  • a wafer having a plane orientation tilted by about 4 ° from the ⁇ 100 ⁇ plane of a single crystal is also used.
  • the present invention provides a method of forming a high-quality insulating film, which is more difficult than a conventional method. It is an object of the present invention to reduce single crystal loss by providing a single crystal wafer that can withstand the device process as before even if the wafer thickness is thin. In addition, by using silicon wafers having such a plane orientation that is difficult to crack, MIS type semiconductor devices or solar cells, for which reduction of manufacturing cost is a major issue, can be realized at low cost. The purpose is to provide.
  • the main surface of the single crystal wafer is oriented in the [011] direction with respect to the [100] axis of the single crystal (0 ° ⁇ ⁇ 90 °), [0 ° Angle of ⁇ (0 ° ⁇ ⁇ ⁇ 45 °) in the direction of 1-1] in the direction of 3] (0 ° / 3 ° 90 °;), in the direction of 10-1 or in the direction of [101]
  • a single crystal wafer characterized in that the surface is a surface having the following or a surface equivalent to the surface.
  • the single crystal wafer can be made of semiconductor silicon.
  • the single crystal wafer is a semiconductor silicon, since the semiconductor is currently the most widely used semiconductor, the effect of reducing the manufacturing cost is very large. In this case, the thickness of the wafer (im) and the diameter of the wafer (mm) ⁇ 3 can be satisfied.
  • the single crystal wafer of the present invention since the single crystal wafer of the present invention has excellent mechanical strength, the wafer thickness (/ im) Z, the diameter of the wafer (mm) ⁇ 3, which could not be realized conventionally, has been impossible.
  • the thickness of the wafer can be extremely small. Therefore, the effect of reducing the manufacturing cost is greater.
  • an insulating film is formed on at least one surface using the silicon single crystal wafer of the present invention, cleavage of the wafer can be suppressed.
  • the effect of suppressing cleavage is higher when the insulating film is formed on the entire surface of the wafer.
  • an MIS semiconductor device can be manufactured by using GaN, and a device can be manufactured on a thin and hard-to-break wafer at low cost.
  • the insulating film is a silicon oxide film containing Kr or the insulating film is a silicon nitride film containing Ar or Kr and hydrogen.
  • the insulating film is a silicon oxide film containing Kr or a silicon nitride film containing Ar or Kr and hydrogen, a good insulating film can be obtained regardless of the plane orientation. Is obtained.
  • a solar cell can be manufactured using the single crystal wafer of the present invention.
  • the single crystal wafer of the present invention is a single crystal wafer that can withstand a device process as well as the conventional one even if the wafer thickness is smaller than the conventional one. Therefore, the loss of single crystal raw material can be significantly reduced compared to the conventional one, and the use of such a silicon wafer can reduce the MIS type semiconductor device or the manufacturing cost.
  • the solar cell which is a major issue, can be provided at low cost.
  • FIG. 1 is an explanatory diagram illustrating the plane orientation of the single crystal wafer of the present invention.
  • FIG. 2 is a diagram showing an example of an apparatus using a radial line aperture antenna for forming an oxide film on a single crystal wafer of the present invention.
  • FIG. 4 is a diagram showing the results obtained by determining the interface state density of the oxide film from low-frequency C-1V measurement.
  • the present inventor has developed a method for forming a high-quality insulating film without depending on the plane orientation of the silicon wafer surface.
  • Japanese Patent Application Laid-Open No. 9-126628 / 2005 discloses that when cutting a single crystal with a wire saw, it is liable to crack if the saw mark and cleavage direction match.
  • the only cleavage plane considered here is the ⁇ 110 ⁇ plane perpendicular to the ⁇ 100 ⁇ plane, and the ⁇ 110 ⁇ plane has an angle of 45 ° with the ⁇ 100 ⁇ plane.
  • the present inventor has found that it is not enough to consider only the ⁇ 110 ⁇ plane orthogonal to the ⁇ 100 ⁇ plane in order to produce a crack resistant wafer. With the idea that it is necessary to consider the ⁇ 1 1 0 ⁇ plane having an angle of I let you.
  • FIG. 1 is a diagram illustrating the plane orientation of a single crystal wafer according to the present invention.
  • the arrow (vector) indicated by a thick line in FIG. 1 indicates the plane orientation of the single-crystal wafer of the present invention (the normal direction of the wafer surface), and is indicated by the [100] axis (X-axis).
  • ⁇ (0 ° x ct x 90 ° :)
  • ⁇ ° x ct x 90 ° :
  • [10 0-1] direction Has a tilt angle of ⁇ (0 ° ⁇ ⁇ 45 °).
  • the single-crystal wafer with this plane orientation is inclined from the (0 1 1), (0 1-1), and (1 0-1) planes, which are the cleavage planes, by angles / 3 and ⁇ , respectively.
  • the mechanical strength against external stress is higher than that of conventional low index e-axis wafers.
  • the (1 0 — 1) plane is a cleavage plane.
  • the number of effective bonds is (111), (110), (1) 0 0) plane, respectively, in, 1 1. 8 X 1 0 1 4 pieces / / cm 2 9. 6 X 1 0 1 4 pieces / cm 2, 6. 8 X 1 0 1 it is known four is cm 2 It has been done.
  • ⁇ when ⁇ > does not mean the inclination angle in the [10-1] direction shown in FIG. 1, but the inclination angle in the [101] direction.
  • a single crystal ingot produced under normal conditions may be sliced at a predetermined angle.
  • Silicon only In the case of crystals there are ⁇ 100> and ⁇ 111> as the crystal orientation of the ingot that is usually produced, and other crystal orientations that can be produced without causing excessive deformation of the crystal are as follows: , ⁇ 1 1 0> ⁇ ⁇ 5 1 1> are known. Also, by using a seed crystal having an off-angle of about several degrees in advance as a seed crystal when pulling a single crystal, a crystal with an off-angle can be pulled. The azimuth adjustment at the time can also be simplified.
  • the surface of the single crystal wafer of the present invention has a plane orientation inclined from all the ⁇ 110 ⁇ planes that are easily cleaved, the surface of the single crystal wafer of the present invention is smaller than that of the conventional ⁇ 100 ⁇ plane single crystal wafer. This makes it possible to produce a wafer with a small thickness that is not easily cracked by external stress.
  • a single crystal wafer is made of semiconductor silicon
  • a conventional silicon single crystal wafer having a ⁇ 100 ⁇ plane has a wafer diameter of 200 mm and a thickness of 700 mm.
  • the single crystal wafer of the present invention can be made thinner. For example, a wafer having a diameter of 200 mm and a thickness of 6 mm is required.
  • an insulating film is formed by the following method, it is possible to surely form an insulating film having a plane orientation that is not inferior to the conventional one in the characteristics of the gut insulating film.
  • FIG. 2 is a view showing an example of an apparatus using a radial line slot antenna for forming an oxide film on a single crystal wafer of the present invention.
  • Kr is used as a plasma excitation gas for forming an oxide film.
  • the vacuum vessel (processing chamber) 1 is evacuated, the shower plate 2 from K r gas, introduced ⁇ 2 gas, to set the pressure in the processing chamber l T orr (about 1 3 3 P a) degree.
  • a circular substrate 3 such as a silicon wafer is placed on a sample stage 4 having a heating mechanism, and the temperature of the sample is set to 400 ° C. This temperature setting can be in the range of about 200-550 ° C.
  • Radial line slot from coaxial waveguide 5 A microwave of 2.45 GHz is supplied into the processing chamber through the antenna 6 and the dielectric plate 7 to generate high-density plasma in the processing chamber. In addition, any frequency can be selected as long as the frequency of the supplied microwave is in the range of about 900 MHz to about 10 GHz.
  • the distance between the shower plate 2 and the substrate 3 is 6 cm in the present embodiment. The shorter the distance, the faster the film formation.
  • a film is formed using a plasma device using a radial line slot antenna.
  • a microwave may be introduced into a processing chamber using another method.
  • the pressure in the processing chamber be high. However, if the pressure is too high, the generated o * s will collide with each other and will be reduced to o 2 molecules.
  • the silicon substrate temperature was 400 ° C for 10 minutes.
  • the thickness of the oxide film grown by the oxidation treatment was measured, it was found that the oxide film became the thickest when the gas pressure in the processing chamber was 1 Torr, and the oxidation conditions at or near this pressure were preferable. It was found that this pressure condition was the same for the (100) and (111) planes of the silicon substrate, and the same for the (abc) plane.
  • FIG. 3 shows, at the time of silicon Konueha surface oxidation using K r 0 2 high density plasma, showing the relationship between the oxide film thickness and oxidation time containing K r.
  • the silicon substrate has a (100) plane, a (111) plane and a (abc) plane.
  • Fig. 3 also shows the dependence of the oxidation time on conventional dry thermal oxidation at 900 ° C.
  • Oxidation speed for K r / 0 2 high density plasma oxide substrate temperature 4 0 0 ° C, the pressure in the processing chamber iota T o rr is Ri by oxidation rate of the atmospheric dry O 2 oxidation of the substrate temperature 9 0 0 ° C It is clear that he is fast.
  • the productivity of the oxidation technique on the surface can also be greatly improved.
  • the oxidation rate was determined by O 2 and the diffusion rate of H 2 O molecules in the oxide film, and it was common knowledge that the oxidation time t increased at t 1 to 2 with respect to the oxidation time t. in the K r 0 2 high density plasma oxide, oxide film thickness, until 3 5 nm, the oxidation rate is linear. This means that the diffusion rate of atomic oxygen is extremely large in the silicon oxide film, and the oxygen can freely pass through the silicon oxide film.
  • the depth distribution of Kr density in the silicon oxide film formed by the above procedure was investigated using a total reflection X-ray fluorescence spectrometer.
  • the Kr density decreases as the oxide film thickness decreases, and Kr exists at a density of about 2 X 1 Oiicm- 2 on the surface of the silicon oxide film.
  • this silicon film has a constant Kr concentration in a film with a thickness of 4 nm or more, and the Kr concentration decreases toward the interface of the silicon Z silicon oxide film.
  • Figure 4 shows the results of the interface state density of the oxide film obtained from low-frequency CV measurements.
  • the silicon oxide film was formed at a substrate temperature of 400 ° C. using the apparatus shown in FIG.
  • the partial pressure of oxygen in the rare gas was fixed at 3%, and the pressure in the processing chamber was fixed at l Torr.
  • the interface state density of a thermal oxide film formed in an atmosphere of 900% oxygen and 100% oxygen is also shown.
  • the interface state density of the oxide film formed using Kr gas is low in the (100), (111), and (abc) planes, and the oxide film is formed in a dry oxidation atmosphere at 900. This is equivalent to the interface state density of the thermal oxide film formed on the (100) plane. Therefore, it can be seen that a high-quality oxide film having a low interface state density can be similarly obtained on the (abc) plane.
  • the interface state density of the thermal oxide film formed on the (111) plane is at least one order of magnitude higher than these.
  • the interface state density in the present invention refers to an interface trapped charge density (Dit, interfacerapdensity) in a mid gap, and is a quasi-static method. ).
  • the MIS transistor using this good oxide film shows good characteristics in any plane orientation, and can obtain the same characteristics as the (100) plane in the (abbe) plane.
  • another plasma processing apparatus capable of forming a low-temperature oxide film using plasma may be used. ,.
  • first gas releasing means for releasing Kr gas for exciting plasma by microwaves and second gas releasing means different from the first gas releasing means for releasing oxygen gas.
  • It can also be formed by a two-stage shower-plate type plasma processing apparatus.
  • the nitride film forming apparatus is almost the same as that shown in FIG.
  • Ar or Kr is used as a plasma excitation gas for forming a nitride film.
  • the interior of the vacuum chamber (processing chamber) 1 is evacuated, Ar gas and NH 3 gas are introduced from the shower plate 2, and the pressure in the processing chamber is set to about 100 mT orr.
  • a circular substrate 3 such as a silicon wafer is placed on a sample stage 4 having a heating mechanism, and the temperature of the sample is set to 500 ° C. The temperature may be set within a range of about 200 to 550 ° C.
  • Microwaves of 2.45 GHz are supplied into the processing chamber to generate high-density plasma in the processing chamber.
  • the frequency of the supplied microwave may be in the range of 900 MHz to 10 GHz.
  • the distance between the shower plate 2 and the substrate 3 is 6 cm in this embodiment. The shorter the distance, the faster the film formation.
  • a microwave may be introduced into a processing chamber using another method.
  • a r is used as the plasma excitation gas, similar results can be obtained by using K r.
  • a mixed gas such as N 2 and H 2 which uses NH 3 as the plasma process gas may be used.
  • the substrate surface is nitrided by the NH * radical. According to such silicon nitride, it is possible to form a high-quality nitride film at a low temperature regardless of the plane orientation of the silicon.
  • the presence of hydrogen is one important requirement. Due to the presence of hydrogen in the plasma, dangling bonds in the silicon nitride film and at the interface are terminated by forming Si_H, NH bonds, and as a result, the interface between the silicon nitride film and the interface is formed. Eliminates electron traps. The existence of Si—H bond and N—H bond in the nitride film of the present invention has been confirmed by measuring an infrared absorption spectrum and an X-ray photoelectron spectroscopy spectrum, respectively.
  • hysteresis CV characteristic becomes no, silicon co down / silicon nitride film interface state density can be suppressed as low as 3 X 1 0 1 0 e V- cm 2.
  • the partial pressure of hydrogen gas is set to 0.5% or more, and the The trap of electrons and holes decreases sharply.
  • the relative permittivity of the silicon nitride film of this embodiment is 7.9, which is about twice that of the silicon oxide film.
  • another plasma processing apparatus that can form a low-temperature nitride film using plasma may be used.
  • Ar or Kr gas to excite plasma by microwave shower plate type having first gas releasing means for discharging gas and second gas releasing means different from the first gas releasing means for releasing NH 3 (or N 2 / H 2 gas) gas It can also be formed by a plasma processing device.
  • Slicing is performed with a wire saw and the inner peripheral blade, but the crystal is distorted due to the mechanical impact during slicing. This distortion degrades the electrical characteristics of the wafer and affects the cell characteristics. Therefore, in order to remove this strained layer, chemical etching of about 10 to 20 / m is performed. Such etching is generally carried out Te cowpea mixed acid of HF and HNO 3, this time, put the number 1 0 single Ueha the carrier for Etsu quenching, in order to perform the in-plane uniformity in the etching Etching is performed while rotating the carrier. Therefore, even in such an etching step, a high wafer strength has an advantageous effect, and even if the wafer is thin, it is hard to crack. Etching with alkali called texture processing to increase conversion efficiency is also performed.
  • an n-type impurity is diffused into this to form a Pn junction, an electrode is formed, and an anti-reflection film is formed. Create a cell.
  • an n-type layer, a p-type layer, and an n-type layer are sequentially formed on the surface of the p-type wafer by epitaxy, and a pnpn-type tandem structure provides a conversion efficiency of 20% or more and an output voltage of 1.5. V can be achieved.
  • the wafer of the present invention in which the main surface is composed of (abe) planes can sufficiently withstand the process of fabricating the device / solar cell even if the thickness is reduced. These remarkable manufacturing costs can be reduced.
  • the present invention is not limited to the above embodiment.
  • the above-described embodiment is an exemplification, and has substantially the same configuration as the technical idea described in the claims of the present invention, and has the same function and effect. However, they are also included in the technical scope of the present invention.
  • the single crystal wafer is made of a semiconductor silicon
  • the present invention is not limited to this, and a single crystal or a compound other than silicon may be used.
  • the present invention is also applicable to semiconductors and is included in the scope of the present invention.

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Description

明 細 書 単結晶ゥエーハぉよび太陽電池セル 技術分野
本発明は、 デバイスプロセスに用いられる単結晶ゥエーハの厚さを従来に比べ て薄くすることのできるゥエーハに関し、 さらに、 そのゥエーハを用いた M I S 型半導体装置、 および太陽電池セルに関する。 背景技術
シリ コン （ S i ) ゃガリ ゥム砒素 （G a A s ) に代表される単結晶ゥエーハは、 チヨクラルスキー法 （C Z法） やフローティングゾーン法 （F Z法） により作製 された単結晶棒 （インゴッ ト） をゥエーハ状にスライスすることによって得られ る。 従って、 スライスされるゥエーハの厚さをできる限り薄く したり、 スライス による加工しろを少なくすることによって、 1本のインゴッ トから製品ゥエーハ をより多く得ることが望まれる。 すなわち、 ゥエー八の厚さやゥェ一ハ製造プロ セスの加工ロスを低減することにより原料の無駄をなく し、 製造コス トを下げる という課題は従来から広く認識されていた。
しかしながら、 単にゥエーハの厚さを薄くするとゥエーハ製造プロセスやデバ イス製造プロセス中にヮレゃカケが発生しやすくなるため、 ある程度の厚さ （例 えば、 直径 2 0 0 m mのシリ コ ンゥエーハの場合 7 0 0 〜 8 0 0 μ m程度） は必 要とされている。 また、 スライスによる加工しろを少なくすることはスライス装 置上の制限があるため限界があった。
また、 原料のロスはゥエーハ製造プロセスのみで生ずるだけでなく、 デバイス 製造プロセスにおいても生じる。 最終的にチップとして実装されるゥエーハの厚 さは 1 0 0 〜 2 0 0 /z m程度であるため、 ゥエーハの裏面から減厚加工する工程 (バックラップ） があり、 こ こでも原料が無駄に消費されていた。
一方、 主としてシリ コ ン単結晶ゥエーハを用いて作製される M I S (金属/絶 縁膜 Zシリ コ ン） 型トランジスタのゲート絶縁膜には、 低リーク電流特性、 低界 面準位密度、 高キヤリァ注入耐性などの高性能電気特性、高信頼性が要求される。 これらの要求を満たすゲー ト絶縁膜形成技術として、 従来は、 酸素分子や水分子 を使用した 8 0 0 °C以上の熱酸化技術が用いられてきた。 この熱酸化技術を使用 して、 良好な酸化膜/シリ コン界面特性、 酸化膜の耐圧特性、 リーク電流特性が 得られるのは、 従来、 表面が {1 0 0 }面からなるシリ コンゥェ一ハまたは単結晶 の {1 0 0}面から 4° 程度傾けた面方位を有するシリ コンゥエーハを用いたとき であった。
それ以外の他の面方位からなるシリ コンゥエーハに熱酸化技術を使用したグー ト酸化膜を形成すると、 酸化膜 シリ コン界面の界面準位密度が高く、 また酸化 膜の耐圧特性、 リーク電流特性が悪いなど電気的特性が劣ってしまっていた。 従 つて、 M I S型トランジスタ等の半導体装置が形成されるシリ コンゥエーハは従 来その表面が {1 0 0 }面であるゥエーハか、 単結晶の { 1 0 0 }面から 4 ° 程度傾 けた面方位を有するゥエーハが使用されていた。
ところが、 表面が { 1 0 0 }面からなるシリ コンゥェ一ハは、 劈開面である { 1 1 0 }面が表面に対して垂直方向に現れるために、 プロセス中に割れ、 カケ、 ス リ ップ転位等が発生しやすい。 そのため、 { 1 0 0 }面からなるシリ コンゥエーハ のゥエーハ厚さは、 直径 2 0 0 mmでは 7 0 0〜 8 0 0 μ πι、 直径 1 5 0 mmで は 6 0 0〜 7 0 0 μ πι程度のものが用いられるのが通常であり、 単結晶の {1 0 0}面から 4° 程度傾けた面方位を有するゥエーハについても同様であった。
近年、 シリ コンゥェ一ハの表面の面方位に依存することなく、 良質な絶縁膜を 形成する手法が開発された （2000 Symposium on VLSI Technology, Honolulu, Hawaii, June 13th-15th, 2000 "Advantage of Radical Oxidation for Improving Reliability of Ultra-Thin Gate Oxide"参照）。 従って、 このような手法によれば、 M I S型半導体デバイスを作製するゥェ一ハの面方位を {1 0 0}面に限定する必 要がなくなったと言える。 発明の開示
そこで本発明は、 この面方位に依存することなく良質な絶縁膜を形成する手法 を有効に活用するため、 面方位とゥエーハの割れやすさとの関係から、 従来に比 ベてゥエーハ厚さが薄くても、 従来と同等にデバイスプロセスに耐え得る単結晶 ゥエーハを提供することにより、 単結晶のロスを低減することを目的とする。 ま た、このような割れにくい面方位をもつシリ コンゥエーハを利用することにより、 M I S型半導体装置、 あるいは、 製造コス トを低減することが大きな課題とされ ている太陽電池セルを、 低コス トで提供することを目的とする。
上記課題を解決する本発明は、 単結晶ゥエーハの主表面が、 単結晶の [ 1 0 0 ] 軸に対し、 [ 0 1 1 ] 方向にひ （ 0° < ひ < 9 0° ) 、 [ 0 1 — 1 ] 方向に ]3 ( 0° く /3く 9 0 ° ；)、 [ 1 0 — 1 ] 方向または [ 1 0 1 ] 方向に γ ( 0 ° ≤ γ < 4 5° ) の傾斜角度を有する面または該面と等価な面であることを特徴とする単結晶ゥェ ーハである。
このような単結晶ゥエーハの表面は、 劈開しやすい全ての {1 1 0}面から傾い た面方位となるので、 従来の { 1 0 0 }面の単結晶ゥェーハに比べて外部からの応 力に対して割れにく くなる。 従って、 従来よりも厚さが薄いゥェ一ハを作製する ことができるため、 1本の単結晶ィンゴッ トから作製可能なゥエーハ枚数が増加 し、 製造コス ト低減が可能となる。
この場合、単結晶ゥエーハが半導体シリ コンからなるものとすることができる。 このよ うに、 単結晶ゥエーハが半導体シリ コンであれば、 現在最も汎用されて いる半導体であるので、製造コス トの低減による効果は非常に大きいものとなる。 この場合、 ゥエーハの厚さ （ i m) Zゥエーハの直径 ( m m ) ≤ 3であるもの とすることができる。
このよ うに、 本発明の単結晶ゥエーハは機械的強度に優れたものとなるため、 従来は実現できなかった、 ゥエーハの厚さ （/i m) Zゥエーハの直径 （m m ) ≤ 3 といったゥエーハの直径に対するゥエーハ厚が極めて薄いゥエーハとすること ができる。 したがって、 製造コス トの低減による効果はより大きなものとなる。 この場合、 単結晶ゥエー八の表面に絶縁膜を形成したものとすることが好まし い
このように、 本発明のシリ コン単結晶ゥェ一ハを用いて少なく とも一方の表面 に絶縁膜を形成すれば、 ゥエーハの劈開を抑制することができる。 絶縁膜がゥェ ーハ全面に形成されている方が劈開抑制効果は高い。 また、 このようなゥエーハ を用いて、 例えば M I S半導体装置を作製することができ、 薄くて割れにくいゥ エーハ上に、 低コス トでデバイスを作製することができる。
この場合、 前記絶縁膜が K r を含有するシリ コ ン酸化膜、 あるいは前記絶縁膜 が A rまたは K r、 および水素を含有するシリ コン窒化膜であるものとすること が好ましい。
このように、 絶縁膜が K r を含有するシリ コ ン酸化膜あるいは、 A rまたは K r、 および水素を含有するシリ コン窒化膜であれば、面方位に依存することなく、 良好な絶縁膜が得られる。
さらに、 このような本発明の単結晶ゥエーハを用いて太陽電池セルを作製する ことができる。
太陽電池はその製造コス トの高さのためにあまり普及していないので、 従来よ り強度が高く、 薄いシリ コン単結晶ゥェ一ハの加工が可能になる本発明のゥエー ハを用いれば、 太陽電池の製造コス トの低下を図ることができ、 その効果は大き い
以上のよ う に、 本発明の単結晶ゥエ ーハは従来に比べてゥエーハ厚さが薄 くても、 従来と同等にデバイスプロセスに耐え得る単結晶ゥエーハとなる。 した がって、 単結晶原料のロスを従来より著しく低減することができ、 またこのよ う なシリ コ ンゥエーハを利用することにより、 M I S型半導体装置、 あるいは、 製 造コス トを低減することが大きな課題とされている太陽電池セルを、 低コス トで 提供することができる。 図面の簡単な説明
図 1 は、 本発明の単結晶ゥェ一ハの面方位を説明する説明図である。
図 2 は、 本発明の単結晶ゥエーハに酸化膜を形成するためのラジアルラ イ ンス口 ッ トアンテナを用いた装置の一例を示す図である。
図 3 は、 K r 0 2高密度プラズマを用いたシリ コンゥエーハ表面酸化時の、 K r を含有する酸化膜厚と酸化時間の関係を示した図である。
図 4 は、 酸化膜の界面準位密度を低周波 C 一 V測定から求めた結果を示す図 である。 発明を実施するための最良の形態
以下、 本発明をさらに詳細に説明する。
本発明者は、 前述のように、 シリ コンゥエーハの表面の面方位に依存すること なく良質な絶縁膜を形成する手法が開発されたことを受け、これを利用するため、 ゥエーハの面方位と割れやすさとの関係に着目した。 すなわち、 デバイス特性上 ゥエーハの面方位を限定する理由がなくなつたので、 できるだけ強度の高い面方 位を選択することにより、 従来より厚さが薄いゥェ一ハを作製したとしても、 ゥ エーハの割れ、 カケの発生が従来と同等レベルのものが得られ、 結果として、 1 本のインゴッ トから得られるゥエーハ枚数を増加させることができることを発想 した。
ところで、 デバイスが作製されるシリ コンゥエーハの面方位としては、 古くか ら {1 0 0 }面や { 1 1 1 }面のよ うな低指数が用いられる一方で、 この面方位から 傾斜した面方位のゥエーハも用いられていた。 例えば、 特開昭 5 6 — 1 0 9 8 9 6号、 特公平 3 — 6 1 6 3 4号、 特開平 8 — 2 6 8 9 1号公報に記載された発明 は、 {1 0 0 }面または {1 1 1 }面から一つの {1 1 0 }面について数度傾斜した面 を使用することが記載されている。 しかしながら、 これは一つの { 1 1 0}面につ いてのみ傾斜したものであり、 割れにくいゥエーハとは言い難い。 また上記の技 術は、 プロセス誘起結晶欠陥の発生防止ゃェピタキシャル成長時の欠陥の発生防 止に関するものであった。
一方、 面方位とゥエーハの割れやすさとの関係に関し、 特開平 9 一 2 6 2 8 2 5号では、 ワイヤーソ一で単結晶を切断する際、 ソーマークと劈開方向が合致す ると割れやすいことが記載されている。 しかし、 ここで考慮されている劈開面は、 { 1 0 0 } 面に直交する { 1 1 0 } 面のみであり、 { 1 0 0 } 面と 4 5 ° の角度 を有する { 1 1 0 } 面については全く配慮されておらず、 切り出されるゥエーハ も { 1 0 0 } 面等の低指数面からなるゥエーハのみであった。
本発明者は、 割れにくぃゥエーハを作製するためには { 1 0 0 } 面に直交する { 1 1 0 } 面のみを考慮するだけでは足りず、 { 1 0 0 } 面と 4 5° の角度を有 する { 1 1 0 } 面についても考慮する必要があることを発想し、 本発明を完成さ せた。
以下、 本発明について図面を参照しながら説明するが、 本発明はこれらに限定 されるものではない。
図 1は、 本発明における単結晶ゥエーハの面方位を説明する図面である。 図 1 中の太線で示された矢印 （ベク トル） が、 本発明の単結晶ゥエーハの面方位 （ゥ エーハ表面の法線方向） を示しており、 [ 1 0 0 ] 軸 （X軸） に対し、 [ 0 1 1 ] 方向に α ( 0 ° く ctく 9 0 ° ：)、 [ 0 1 — 1 ] 方向に β ( 0 ° く β < 9 0 ° ：)、 [ 1 0 — 1 ] 方向に γ ( 0 ° ≤ γ < 4 5 ° ) の傾斜角度を有している。
すなわち、 この面方位からなる単結晶ゥエーハは、 劈開面である （0 1 1 ) 面、 ( 0 1 — 1 ) 面、 （ 1 0 — 1 ) 面からそれぞれ角度ひ 、 /3 、 Τ だけ傾斜した面を 有することになり、 従来の低指数の面方位のゥエーハに比べ、 外部からの応力に 対する機械的強度が高くなる。
ここで、 α = ]3の場合には γ = 0 ° となるため、 このような傾斜面のゥエーハ の断面を [0 1 0 ]方向から見ると、 劈開面である （ 1 0 — 1 ) 面と （ 1 0 1 ) 面 は、 （ 1 0 0 ) 面に対してそれぞれ 4 5 ° を有する左右対称の面となる。 従って、 結晶の有効ボンド数がどの面方位でも差がないのであれば、 γ = 0 ° が強度とし ては最も高くなると考えられる。 しかしながら、 実際の強度は面方位と有効ボン ド数の両方で決まると考えられ、 有効ボンド数は面方位により差があるためー概 に γ = 0 ° が最適であるとは言えず、 0 ° く " y < 4 5 ° の範囲であっても、 高い 強度が得られる。 ちなみに、 シリ コン単結晶の場合の有効ボンド数は、 （ 1 1 1 ) 面、 （ 1 1 0面）、 （ 1 0 0 ) 面においてそれぞれ、 1 1 . 8 X 1 0 1 4個/ / c m 2 9. 6 X 1 0 1 4個/ c m 2、 6 . 8 X 1 0 1 4個 c m 2であることが知られてい る。
また、 α > のときの γは、 図 1に示された [ 1 0 — 1 ] 方向の傾斜角ではな く、 [ 1 0 1 ]方向の傾斜角を意味する。
尚、 図 1の単結晶ゥエーハと等価な面方位としては、 結晶の対称性を考慮する と図 1 のべク トルを y z平面に 9 0 ° ずつ回転した方向に 3面存在する。
このよ うな特定の傾斜面からなるゥエーハを作製するには、 通常の条件で作製 された単結晶ィンゴッ トを所定の角度に傾けてスライスすればよい。 シリ コン単 結晶の場合、 通常作製されるィンゴッ トの結晶方位としては、 <1 0 0 >、 <1 1 1 >があり、 その他、 結晶の過剰な変形を引き起こさずに作製可能な結晶方位と しては、 < 1 1 0 >ゃ < 5 1 1 >が知られている。 また、 単結晶を引き上げる際の 種結晶として、予め数度程度のオフアングルの付いた種結晶を用いることにより、 オフアングル付きの結晶を引き上げることもできるので、 このような結晶を用い て、 スライス時の方位調整を簡略化することもできる。
このよ うな本発明の単結晶ゥェ一ハの表面は、 劈開しやすい全ての {1 1 0}面 から傾いた面方位となるので、 従来の { 1 0 0 }面の単結晶ゥエーハに比べて外部 からの応力に対して割れにく く、 厚さが薄いゥエーハを作製することができる。 例えば、 単結晶ゥエーハを半導体シリ コ ンから作製した場合には、 従来の { 1 0 0 }面のシリ コン単結晶ゥエーハでは、 直径 2 0 O mmのゥェ一ハで厚さが 7 0 0〜 8 0 0 /z m程度のものを作製する必要があつたのが、 本発明の単結晶ゥェ ーハではこれより薄くすることができ、 例えば直径 2 0 0 m mのゥエーハで厚さ が 6 0 0 t m以下のものとすることも可能である。 そのため、 一本の単結晶イン ゴッ トから作製可能なゥエーハ枚数が増加し、 製造コス ト低減が可能となる。 次に、 このよ うな傾斜面 （以下、 （ a b c ) 面と記載する。） をもつシリ コンゥ エーハを用い、 M I S型半導体装置に必要なゲート絶縁膜を形成する方法につい て説明する。
以下のような方法で絶縁膜を形成すれば、 確実にグート絶縁膜の特性が従来に 比べて劣らない面方位依存性のない絶縁膜を形成することができる。
図 2は、 本発明の単結晶ゥエーハに酸化膜を形成するためのラジアルラインス ロッ トアンテナを用いた装置の一例を示す図である。 本実施形態においては、 酸 化膜形成時のために K r をプラズマ励起ガスとして使用していることに新規な特 徴がある。 真空容器 （処理室） 1内を真空にし、 シャワープレート 2から K rガ ス、 〇 2ガスを導入し、 処理室内の圧力を l T o r r (約 1 3 3 P a ) 程度に設 定する。
シリ コンゥエーハ等の円形状の基板 3を、 加熱機構を持つ試料台 4上に置き、 試料の温度が 4 0 0 °Cになるように設定する。 この温度設定は 2 0 0 — 5 5 0 °C 程度の範囲内とすることができる。 同軸導波管 5から、 ラジアルラインスロ ッ ト アンテナ 6、 誘電体板 7 を通して、 処理室内に、 2. 4 5 GH zのマイクロ波を 供給し、 処理室内に高密度のプラズマを生成する。 また、 供給するマイク ロ波の 周波数は、 9 0 0 MH z以上 1 0 GH z以下程度の範囲にあれば、 いずれの周波 数も選択できる。
シャワープレー ト 2 と基板 3の間隔は、 本実施形態では 6 c mにしてある。 こ の間隔は狭いほうがよ り高速な成膜が可能となる。 本実施形態では、 ラジアルラ イ ンスロ ッ トアンテナを用いたプラズマ装置を用いて成膜した例を示したが、 他 の方法を用いてマイクロ波を処理室内に導入してもよい。
K r ガスと O 2ガスが混合された高密度励起プラズマ中では、 中間励起状態に ある K r * と 02分子が衝突し、 原子状酸素 O *が効率よ く発生する。 この原子 状酸素によ り、 基板表面は酸化される。 従来のシリ コ ン表面の酸化は、 H20分 子、 02分子によ り行われ、 処理温度は、 8 0 0 °C以上と極めて高いものであつ たが、 本発明の原子状酸素による酸化は、 5 5 0 °C以下と十分に低い温度で可能 となる。
K r * と O 2の衝突機会を大き くするには、 処理室圧力は高い方が望ましいが、 あま り高くすると、 発生した o *同士が衝突し、 o2分子に戾つてしま う。 本発 明者らが処理室内の圧力比を K r 9 7 %酸素 3 %に保って、 処理室のガス圧を変 えたときの、 シリ コ ン基板温度 4 0 0 °C、 1 0分間の酸化処理によ り成長する酸 化膜厚を測定したと ころ、 処理室のガス圧が 1 T o r r の時に最も酸化膜は厚く なり、 この圧力ないしはその近傍の酸化条件が好ましいことがわかった。 この圧 力条件は基板シリ コンの面方位が （ 1 0 0 ) 面でも （ 1 1 1 ) 面でも変わらず、 ( a b c ) 面においても同様であることがわかった。
図 3には、 K r 02高密度プラズマを用いたシリ コンゥエーハ表面酸化時の、 K r を含有する酸化膜厚と酸化時間の関係を示す。 シリ コ ン基板は面方位 （ 1 0 0 ) 面と （ 1 1 1 ) 面及び （ a b c ) 面のものを示している。 図 3には同時に従 来の 9 0 0 °Cの ドライ熱酸化による酸化時間依存性を示している。 基板温度 4 0 0 °C、 処理室内圧力 Ι Τ ο r r における K r /02高密度プラズマ酸化の酸化速 度は、 基板温度 9 0 0 °Cの大気圧 ドライ O 2酸化の酸化速度よ り、 速いこ とが明 らかである。 K r ZO 2高密度プラズマを用いたシリ コン基板表面酸化を導入する事によ り、 表面の酸化技術の生産性も大幅に向上させることができる。 従来の高温熱酸化技 術では、 表面に形成された酸化膜を 02分子や H 20分子が拡散によって通り抜 け、 シリ コ ン シリ コ ン酸化膜の界面に到達して酸化に寄与するため、 酸化速度 は、 02や、 H 2 O分子の酸化膜の拡散速度によ り律速され、 酸化時間 t に対し て、 t 1ノ 2で増加するのが常識であつたが、 本発明の K r 02高密度プラズマ 酸化では、 酸化膜厚が、 3 5 n mまで、 酸化速度は直線的である。 これは原子状 酸素の拡散速度がシリ コン酸化膜中で極めて大き く 、 シリ コン酸化膜を自在に通 り抜けられることを意味する。
上記の手順で形成されるシリ コ ン酸化膜中の K r密度の深さ方向分布を、 全反 射蛍光 X線分光装置を用いて調べた。 K r密度は、 酸化膜厚が薄い領域になるほ ど減少し、 シリ コン酸化膜表面では 2 X 1 O i i c m— 2程度の密度で K r が存在 する。 すなわち、 このシリ コン膜は膜厚が 4 n m以上の膜中の K r濃度は一定で、 シリ コン Zシリ コン酸化膜の界面に向かって、 K r濃度は減少している膜である。 図 4は酸化膜の界面準位密度を低周波 C— V測定から求めた結果である。 シリ コン酸化膜の形成は図 2に示した装置を用いて、 基板温度 4 0 0 °Cで成膜した。 希ガス中の酸素の分圧は 3 %、 処理室内の圧力は l T o r r に固定した。 比較の ために、 9 0 0 °C酸素 1 0 0 %の雰囲気で成膜した熱酸化膜の界面準位密度も同 時に示す。 K r ガスを用いて成膜した酸化膜の界面準位密度は、 （ 1 0 0 )面、 （ 1 1 1 ) 面及び （ a b c ) 面と も低く、 9 0 0での ドライ酸化雰囲気で成膜した （ 1 0 0 ) 面に形成した熱酸化膜の界面準位密度と同等である。 従って、 （ a b c ) 面においても同様に界面準位密度の低い良質な酸化膜が得られるこ とがわかる。 尚、 （ 1 1 1 ) 面に形成した熱酸化膜の界面準位密度はこれらに比べ 1桁以上大 きい。 本発明における界面準位密度とは、 ミ ツ ドギャ ップにおける界面捕獲電荷 密度 （D i t 、 i n t e r f a c e r a p d e n s i t y ) のこ とであり、 準静的し一 V法 ( q u a s 1 一 s t a t i c c a p a c ι t a n c e — v o 1 t a g e t e c h n i q u e ) によ り求められたものである。
この酸化膜の耐圧特性、 リーク特性、 ホッ トキャ リ ア耐性、 ス ト レス電流を流 したときのシリ コン酸化膜が破壊に至るまでの電荷量 Q B D ( C h a r g e — t o — B r e a k d o w n ) などの電気的特性、 信頼性特性に関して、 K r "〇 2 高密度プラズマを用いたシリ コン基板表面酸化による酸化膜は、 9 0 0 °Cの熱酸 化と同様の良好な特性が得られた。
上述したよ うに、 Κ Γ 02高密度プラズマによ り成長した酸化膜は、 4 0 0 °C という低温で酸化しているにもかかわらず、 面方位に影響されるこ となく 、 （ a b e ) 面においても、 従来の （ 1 0 0 ) 面の高温熱酸化膜と同等ないしはよ り優 れた特性を示している。 こ う した効果が得られるのは、 酸化膜中に K r が含有さ れることにも起因している。 酸化膜中に K r が含有されるこ とによ り、 膜中や S i / S i o2界面でのス ト レスが緩和され、 膜中電荷や界面準位密度が低減され、 シリ コン酸化膜の電気的特性が大幅に改善されるためと考えられる。 特に、 表面 密度において 5 X 1 り 1 1 。 ！!！— 2以下の K r を含むこ とがシリ コン酸化膜の電気 的特性、 信頼性特性の改善に寄与していると考えられる。
このグー ト酸化膜を使用した M I S トランジスタはどの面方位においても良好 な特性を示し、 （ a b e ) 面においても （ 1 0 0 ) 面と同等の特性を得られる。 なお、 本発明の酸化膜を実現するためには、 図 2の装置の他に、 プラズマを用 いた低温の酸化膜形成を可能とする別のプラズマプロセス用装置を使用してもか まわなレ、。
たとえば、 マイクロ波によ りプラズマを励起するための K r ガスを放出する第 1 のガス放出手段と、 酸素ガスを放出する前記第 1 のガス放出手段とは異なる第 2のガス放出手段をもつ 2段シャ ワープレー ト型プラズマプロセス装置で形成す るこ とも可能である。
次に、 プラズマを用いた低温の窒化膜形成について述べる。 窒化膜形成装置は 図 2に示したものとほとんど同じである。 本実施形態においては、 窒化膜形成時 のために A r または K r をプラズマ励起ガスと して使用する。 真空容器 （処理室） 1 内を真空にし、 シャ ワープレー ト 2から A r ガス、 NH 3ガスを導入し、 処理 室内の圧力を l O O mT o r r程度に設定する。 シリ コンゥエーハ等の円形状の 基板 3 を、 加熱機構を持つ試料台 4上に置き、 試料の温度が 5 0 0 °Cになるよ う に設定する。 この温度設定は 2 0 0 — 5 5 0 °C程度の範囲内とすればよい。
同軸導波管 5から、 ラジアルラインスロ ッ トアンテナ 6、 誘電体板 7 を通して、 処理室内に、 2. 4 5 GH zのマイ ク ロ波を供給し、 処理室内に高密度のプラズ マを生成する。 また、 供給するマイクロ波の周波数は、 9 0 0 MH z以上 1 0 G H z以下程度の範囲にあればよい。 シャ ワープレー ト 2 と基板 3の間隔は、 本実 施例では 6 c mにしてある。この間隔は狭いほうがよ り高速な成膜が可能となる。 本実施形態では、 ラジアルライ ンスロ ッ トアンテナを用いたプラズマ装置を用 いて成膜した例を示したが、 他の方法を用いてマイク ロ波を処理室内に導入して もよい。 また、 プラズマ励起ガスに A r を使用しているが、 K r を用いても同様 の結果を得ることができる。 また、 プラズマプロセスガスに N H3を用いている 力 N2と H 2などの混合ガスを用いても良い。
A r または K r と NH 3 (または N 2、 H 2) の混合ガスの高密度励起プラズマ 中では、 中間励起状態にある A r *または K r *によ り、 NH *ラジカルが効率 よく発生する。 この NH *ラジカルによ り、 基板表面は窒化される。 このよ うな シリ コン窒化によれば、 シリ コ ンの面方位を選ばず、 低温で高品質な窒化膜を形 成するこ とが可能となる。
本発明のシリ コン窒化膜形成においては、 水素が存在するこ とがひとつの重要 な要件である。 プラズマ中に水素が存在することによ り、 シリ コン窒化膜中およ び界面のダングリ ングボンドが S i _H、 N— H結合を形成して終端され、 その 結果シリ コン窒化膜おょぴ界面の電子 トラ ップが無く なる。 S i — H結合、 N _ H結合が本発明の窒化膜に存在することはそれぞれ赤外吸収スぺク トル、 X線光 電子分光スペク トルを測定することで確認されている。 水素が存在するこ とで、 C V特性のヒステリ シスも無く なり、 シリ コ ン/シリ コン窒化膜界面準位密度も 3 X 1 0 1 0 e V— c m 2と低く抑えられる。 希ガス （A r または K r ) と N 2 ZH2の混合ガスを使用してシリ コン窒化膜を形成する場合には水素ガスの分圧 を 0. 5 %以上とすることで、 膜中の電子や正孔の トラ ップが急激に減少する。 本実施形態のシリ コ ン窒化膜の比誘電率は 7. 9であり、 シリ コン酸化膜の約 2倍のものが得られた。
本発明の窒化膜を実現するためには、 図 2の装置の他に、 プラズマを用いた低 温の窒化膜形成を可能とする別のプラズマプロセス用装置を使用してもかまわな い。 たとえば、 マイクロ波によ りプラズマを励起するための A r または K r ガス を放出する第 1 のガス放出手段と、 NH 3 (または N 2/H2ガス） ガスを放出す る前記第 1 のガス放出手段とは異なる第 2のガス放出手段をもつ 2段シャワープ レート型プラズマプロセス装置で形成することも可能である。
次に、 本発明のような （ a b e ) 面をもつシリ コンゥエーハにより、 太陽電池 セルを製造する方法について説明する。
すでに述べたように、 主表面が （ a b c ) 面からなるシリ コ ンゥエーハはその 機械的強度が高い。 従って、 従来太陽電池用のシリ コ ン単結晶イ ンゴッ トをスラ イスしていた厚さ （直径 1 0 0〜 1 5 0 mmで 4 0 0〜 6 0 0 m程度） より も 薄くスライスすることが可能となり、 例えば直径 1 0 0〜 1 5 0 mmで 3 0 0〜 4 5 0 /x m、 あるいはそれ以下とすることができる。 従って、 その分ゥエーハ収 率が向上するため、 コス トダウンが可能となる。
スライスはワイヤーソーゃ内周刃により行われるが、 スライス時の機械的衝撃 により結晶に歪みが生じている。 この歪みはゥエーハの電気的特性を劣化させ、 セルの特性にも影響を与える。 従って、 この歪み層を除去するため、 1 0〜 2 0 / m程度の化学エッチングが行われる。 このようなエッチングは H Fと H N O 3 の混酸によつて行われるのが一般的であり、 その際、 数 1 0枚のゥエーハをエツ チング用のキャリアに入れ、 面内均一にエッチングを行うためにキャリアを回転 させながらエッチングが行われる。 従って、 このようなエッチング工程において もゥエーハ強度が高いことは有利に作用し、 たとえ薄いゥエーハであっても割れ にくい。 また、 変換効率を上げるためのテクスチャ処理と呼ばれるアルカリによ るェツチングも行われる。
その後、 通常用いられるのは p型のシリ コ ンゥェ一ハであるため、 これに n型 の不純物を拡散することにより P n接合を形成し、 電極形成、 反射防止膜の形成 を経て、 太陽電池セルを作製する。
また、 p型ゥエーハの表面に n型層、 p型層、 n型層をェピタキシャル成長に より順次形成し、 p n p n型のタンデム構造により、 2 0 %以上の変換効率と出 力電圧 1 . 5 Vが達成できる。
このように、 本発明の主表面が （ a b e ) 面からなるゥエーハは、 たとえ厚さ を薄く しても十分にデバイスゃ太陽電池を作製する工程に耐えることができ、 こ れらの著しい製造コス トダウンを図ることができる。
なお、 本発明は、 上記実施形態に限定される ものではない。 上記実施 形態は、 例示であ り、 本発明の特許請求の範囲に記載された技術的思想 と実質的に同一な構成を有し、 同様な作用効果を奏するものは、 いかな るも のであっても本発明の技術的範囲に包含される。
例えば、 上記実施形態では、 単結晶 ゥエーハが半導体シリ コ ンからな る場合を例に挙げて説明したが、 本発明はこれに限定されるも のではな く 、 シリ コン以外の単結晶や化合物半導体についても適用が可能であ り 、 本発明の範囲に含まれるものである。

Claims

請 求 の 範 囲
1 . 単結晶ゥエーハの主表面が、 単結晶の [ 1 0 0 ] 軸に対し、 [ 0 1 1 ] 方向 に α ( 0° く αく 9 0 ° ；)、 [ 0 1 — 1 ] 方向に β ( 0 ° く ]3く 9 0。 ；）、 [ 1 0 — 1 ] 方向または [ 1 0 1 ] 方向に " ( 0° ≤ τ/ < 4 5 ° ) の傾斜角度を有する面 または該面と等価な面であることを特徴とする単結晶ゥエーハ。
2. 前記単結晶ゥエーハが半導体シリ コンからなることを特徴とする請求項 1に 記載された単結晶ゥエーハ。
3. 請求項 1または請求項 2に記載された単結晶ゥエーハであって、 ゥエーハの 厚さ （ m) ウエーハの直径 （mm) ≤ 3であることを特徴とする単結晶ゥェ
4. 請求項 2または請求項 3に記載された単結晶ゥエーハの表面に絶縁膜を形成 したものであることを特徴とする単結晶ゥェーハ。
5. 前記絶縁膜が K rを含有する シリ コン酸化膜であることを特徴とする請求項 4に記載された単結晶ゥエーハ。
6. 前記絶縁膜が A rまたは K r、 および水素を含有するシ リ コ ン窒化膜である ことを特徴とする請求項 4に記載された単結晶ゥエーハ。
7. 請求項 1ないし請求項 6のいずれか 1項に記載された単結晶ゥエーハを用い て作製された太陽電池セル。
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