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WO2002001363A1 - Memory control device, and memory control method - Google Patents

Memory control device, and memory control method Download PDF

Info

Publication number
WO2002001363A1
WO2002001363A1 PCT/JP2001/005412 JP0105412W WO0201363A1 WO 2002001363 A1 WO2002001363 A1 WO 2002001363A1 JP 0105412 W JP0105412 W JP 0105412W WO 0201363 A1 WO0201363 A1 WO 0201363A1
Authority
WO
WIPO (PCT)
Prior art keywords
memory control
delay adjustment
control device
memory
data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2001/005412
Other languages
English (en)
French (fr)
Inventor
Daisuke Kondou
Yasushi Ueda
Toru Aoki
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of WO2002001363A1 publication Critical patent/WO2002001363A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

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Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus

Definitions

  • the present invention relates to a memory control, and more particularly to a memory control having a characteristic with respect to a timing at which data recorded in a DRAM is taken into a read data register.
  • FIG. 12 is a configuration diagram of a conventional memory control device and t-RAM.
  • reference numeral 101 denotes a memory control device, which includes an enable signal generation unit 111, a delay circuit 112, and a read data storage register 113.
  • Reference numeral 121 denotes a DRAM: and 122 denotes a data bus which is a data path between the memory control device 101 and the DRAM 121.
  • the operation of the conventional memory control device having the above configuration is as follows.
  • the enable signal generator 111 indicates the value of Higii or Low.
  • the enable signal is output to the DRAM 121.
  • the DRAM 121 outputs the read data on the data path 122 when the enable signal is Low, that is, when the active state is activated.
  • the enable signal generated by the rice pull signal generation unit 111 is also output to the delay circuit 112.
  • the enable signal input to the delay circuit 1 1 2 has its polarity inverted and is used as a trigger signal delayed by the setup time of the read data storage register 1 13 as a read data storage register 1 1 Output to 3.
  • the setup time is the time during which stable input data must be added before the trigger signal rises in order to load normal data into the read data storage register. is there.
  • the read data storage register 113 takes in the read data that has been output from the DRAM 121 and is fixed on the data bus 122 by using a trigger signal.
  • the DRAM outputs read data to the data bus 122 by outputting an enable signal.
  • a DRAM such as a synchronous DRAM (SDRAM)
  • SDRAM synchronous DRAM
  • all the operations are performed by a clock.
  • Synchronous when a read command is output to such an SDRAM, read data is output on the read bus after a predetermined time has elapsed after the command is accepted, and this type of memory control is determined.
  • Devices also exist. In such a memory controller, the “predetermined time” and the time during which data is determined on the read path are all uniquely set with respect to the rising edge of the clock of the SDRAM. Thus, data can be output without using an enable signal.
  • the timing of the data capture given by the trigger signal is fixed, wiring delay occurs due to temperature changes, etc., and the capture timing is set at a time when the read data is not fixed on the data bus 122. Possibilities arise. Also, the wiring delay varies depending on the distance between the memory controller 101 and the DRAM 122, so that it is necessary to reset the data fetch timing every time the wiring is performed. For example, when a designed circuit is implemented as an LSI, if the wiring distance to the storage register is long, the read data from the DRAM, which is the input signal of the LSI, means that the read data has not yet been determined at the rise of the trigger signal. , Setup time is not satisfied and data cannot be stored. Therefore, in order to adjust the rise time of the trigger signal in consideration of those wiring delays, it is necessary to reset the data acquisition timing. This is the same in a memory control device that does not use an enable signal and is used for an SDRAM or the like. Disclosure of the invention
  • the present invention has been made in view of the above problems, and has as its object to provide a memory control device capable of acquiring read data at an optimal acquisition timing even when a wiring delay occurs in a data path. aimed to.
  • a first invention (corresponding to claim 1) includes a clock generation circuit for generating a clock
  • a delay adjustment process for delaying the variable delay value with a variable delay value And a delay adjustment circuit that outputs the captured clock.
  • a memory control device comprising: a read data register for reading data stored in a memory based on the fetch clock and storing the read data.
  • a second aspect of the present invention (corresponding to claim '2) is the present invention, wherein the delay adjustment circuit starts the delay adjustment processing based on an environmental change around the memory control device.
  • a third aspect of the present invention (corresponding to claim 3) is the present invention, wherein the delay adjustment circuit starts the delay adjustment processing at a predetermined cycle.
  • a fourth aspect of the present invention (corresponding to claim 4) is the above-described aspect of the present invention, wherein the delay adjustment circuit starts delay adjustment processing based on an error detection or error correction operation for the memory.
  • a fifth aspect of the present invention (corresponding to claim 5) is the above-mentioned aspect of the present invention, wherein the delay adjustment circuit varies the delay value based on an environmental change around the memory control device.
  • a sixth aspect of the present invention is the present invention, wherein the delay adjustment circuit varies the delay value based on a predetermined cycle.
  • a seventh aspect of the present invention (corresponding to claim 7) is that the delay adjustment circuit has one or a plurality of delay elements,
  • the present invention is the above-mentioned invention in which the clock delay processing is performed by passing the clock through a predetermined number of the delay elements.
  • An eighth aspect of the present invention is the above-described aspect of the present invention, wherein the delay adjustment circuit can adjust a delay amount in the delay adjustment processing by external control.
  • a ninth invention is a comparison data register for storing the same data as data to be recorded in the memory, A comparison circuit that compares the data stored in the read data register with the data stored in the comparison data register, wherein a predetermined address in the memory is set in the comparison data register; After the data is written, the read data register reads the predetermined data, and the comparison circuit reads the predetermined data in the read data register and the predetermined data in the comparison data register.
  • the present invention is the above-mentioned present invention, which performs a write / read confirmation process for collating with the data of the above.
  • a tenth aspect of the present invention (corresponding to claim 10) further comprises a register whose contents can be rewritten from the outside,
  • the present invention is the above-described present invention, wherein the comparison circuit performs the write Z read confirmation process using the data set in the register.
  • the eleventh present invention is the present invention in which the register is at least set to the predetermined address of the memory.
  • the delay adjustment circuit performs the delay adjustment processing after the end of the write / read confirmation processing.
  • the comparison circuit After the delay adjustment processing is performed, the comparison circuit performs write Z read repetition confirmation processing for performing the write / read confirmation processing again, and performs the write Z read confirmation processing or the write / read confirmation processing. And the delay value is optimized by the write Z-read repetition confirmation processing.
  • a thirteenth aspect of the present invention (corresponding to claim 13) is the above-described aspect of the present invention, in which the delay adjustment circuit performs the delay adjustment processing when a control signal is input from the outside.
  • a fourteenth aspect of the present invention is that the external signal is The present invention is the signal indicating that the power of the memory control device is turned on.
  • a fifteenth aspect of the present invention is the present invention, wherein the external signal is a signal indicating initialization or reset of the memory control device.
  • a sixteenth aspect of the present invention (corresponding to claim 16) is the present invention, wherein the external signal is a signal indicating a return from the sleep state of the memory control device.
  • the seventeenth invention (corresponding to claim 17) further comprises an arbitration circuit for confirming the access of the block having the access right to the memory and determining the access priority of the block.
  • the delay adjustment circuit is the present invention that performs the delay adjustment processing. .
  • the eighteenth aspect of the present invention (corresponding to claim 18) is that, when the arbitration circuit confirms that the block is accessing the memory, the delay adjustment circuit performs the delay adjustment processing.
  • the present invention does not perform the above.
  • a nineteenth invention (corresponding to claim 19) further comprises a counter for counting the number of times that can be set externally or by the register, wherein the arbitration circuit is configured so that the block accesses the memory.
  • the delay adjustment circuit does not perform the delay adjustment processing, increments the value of the counter, and performs the delay adjustment processing when the value of the counter reaches a predetermined value. It is an invention.
  • the 20th invention (corresponding to claim 20) further includes a timer for measuring time
  • the delay adjustment circuit In the present invention, the delay adjustment processing is performed every interval.
  • a twenty-first invention (corresponding to claim 21) is the present invention, wherein the predetermined time can be set in the register.
  • the second 2 of the present invention (corresponding to claim 2 2) is provided with further temperature monitor for measuring the temperature, 1
  • the delay adjustment circuit according to the present invention, wherein the delay adjustment circuit performs the delay adjustment processing based on a temperature change of the block having an access right to the memory.
  • a predetermined temperature can be set in the register.
  • the present invention is the above-described present invention, wherein when the temperature monitor detects the predetermined temperature, the delay adjustment processing is performed. '
  • a twenty-fourth aspect of the present invention (corresponding to claim 24) further includes a voltage monitor for measuring a voltage
  • the delay adjusting circuit performs the delay adjusting process based on a block having an access right to the memory or a voltage change of the memory control device.
  • a predetermined voltage can be set in the register
  • the present invention is the above-described present invention, wherein the delay adjustment process is performed when the voltage monitor detects a voltage equal to or higher than the predetermined voltage.
  • a twenty-sixth aspect of the present invention is a method for detecting an error when an error detection block having an access right to the memory detects an error by accessing the memory.
  • the delay adjustment circuit is the present invention that performs the delay adjustment processing.
  • a twenty-seventh aspect of the present invention is characterized in that when an error correction block having an access right to the memory performs error correction by accessing the memory, However, when the number of times becomes larger than a predetermined number, the delay adjustment circuit performs the delay adjustment processing. 1
  • the twenty-eighth invention (corresponding to claim 28) is characterized in that, when the number of times that the block having access right to the memory writes data to the memory reaches a predetermined number,
  • the delay adjusting circuit is the present invention that performs the delay adjusting process.
  • a twentieth invention (corresponding to claim 29) is the invention described above, wherein the predetermined number of times can be set in the register.
  • the provision of the delay adjustment circuit enables the read data capture timing to be adjusted even during actual operation, and sets the capture timing at a time when the read data is always determined. Will be able to be captured. This makes it possible to perform the layout without considering the wiring delay between the memory controller and the DRAM.
  • a thirty-fifth aspect of the present invention includes: a clock generation step of generating a clock;
  • a read data register storing step of reading data recorded in a memory and storing the read data in a read data register based on the capture clock.
  • the delay adjustment step is characterized in that the delay adjustment processing is performed based on an environmental change around the memory controller.
  • the present invention is to start the above.
  • a thirty-second aspect of the present invention (corresponding to claim 32) is the present invention, wherein the delay adjustment step starts the delay adjustment processing at a predetermined cycle.
  • a thirty-third aspect of the present invention (corresponding to claim 33) is the present invention in which the delay adjustment step starts a delay adjustment process based on an error detection or error correction operation for the memory.
  • a thirty-fourth aspect of the present invention includes: a comparison data register storing step of storing the same data as the data to be recorded in the memory in the comparison data register;
  • a thirty-fifth aspect of the present invention is the memory control device according to the first aspect of the present invention, wherein the clock generation circuit generates a clock.
  • the computer functions as all or a part of a delay adjustment circuit that performs delay adjustment processing for delaying and outputs as a capture clock, and a read data register that reads and stores data recorded in a memory based on the capture clock. It is a program for
  • the 36th invention (corresponding to claim 36) is a 30th invention of the present invention.
  • the computer executes all or part of a read data register storage step of reading data recorded in a memory and storing the data in a read data register. It is a program.
  • a thirty-seventh aspect of the present invention is the memory control device according to the first aspect of the present invention, wherein the clock generation circuit generates a clock, and the clock is delayed by a variable delay value.
  • a delay adjustment circuit that performs delay adjustment processing to output the data as a capture clock, and a read data register that reads and stores data recorded in a memory based on the capture clock.
  • a thirty-eighth aspect of the present invention is a memory control method according to a thirtieth aspect of the present invention, wherein the clock generating step of generating a clock; A delay adjustment step of performing delay adjustment processing for delaying the data and outputting it as a capture clock; and a read data register for reading data recorded in a memory based on the capture clock and storing the data in a read data register.
  • a medium that carries a program for causing a computer to execute all or a part of the storage process and is a medium that can be processed by a computer.
  • FIG. 1 is a block diagram of a memory control apparatus according to the first embodiment of the present invention
  • FIG. 2 is a timing chart for storing read data from the DRAM.
  • FIG. 3 is a configuration diagram of a memory control device according to Embodiment 2 of the present invention.
  • FIG. 4 is a configuration diagram of a memory control device according to Embodiment 3 of the present invention.
  • FIG. 5 is a configuration diagram of a memory control device according to Embodiment 4 of the present invention.
  • FIG. 6 is a configuration diagram of a memory control device according to the fifth embodiment of the present invention.
  • FIG. 7 is a configuration diagram of a memory control device according to Embodiment 6 of the present invention.
  • FIG. 8 is a configuration diagram of a memory control device according to Embodiment 7 of the present invention.
  • FIG. 9 is a configuration diagram of a memory control device according to Embodiment 8 of the present invention.
  • FIG. 10 is a configuration diagram of a memory control device according to Embodiment 9 of the present invention.
  • FIG. 11 is a configuration diagram of a memory control device in which the embodiments of the present invention are collectively configured.
  • FIG. 12 is a configuration diagram of a memory control device according to a conventional technique.
  • Figure 13 is a timing chart for storing read data from the DRAM of the prior art.
  • FIG. 14 (a) is a diagram for describing an example of the write Z-read process according to the second embodiment of the present invention. '
  • FIG. 14B is a diagram for explaining an example of the write / read processing according to the second embodiment of the present invention.
  • FIG. 1 is a configuration diagram of a memory control device according to a first embodiment of the present invention.
  • 1 is a memory control device, and 1 is a capture clock.
  • a generation circuit, 12 is a delay adjustment circuit, 13 is a read data register, and 31 is a DRAM.
  • 100 is an rice signal generator, and 110 is a data path.
  • FIG. 2 is a diagram showing the timing of storing data read from the DRAM 31 in the read data register 13.
  • the time during which the data read from the DRAM 31 is determined on the data bus 110 (t_data) is determined by the period of the enable signal output from the enable signal generator 100, and the time The read data must be loaded into the read data register 13.
  • the delay adjustment circuit 12 adjusts the delay time and outputs the adjusted capture clock to the read data register 13.
  • the read data can be stored in the read data register 13 even if the time during which the read data is determined on the data bus 110 fluctuates due to wiring delay or the like.
  • the setting of the delay value in the delay adjustment circuit 12 is performed as follows. In advance, determine an appropriate delay value from the specifications of the DRAM 31 and the wiring delay of the read data, enable signal, etc. from the DRAM 31 and set it at approximately the center of the fixed time of the read data on the output data bus 110. Set the value so that the capture clock comes, and set this as the initial value.
  • the delay value in the delay adjustment circuit 12 is reset according to that, and the read data is read. You can adjust the amount of delay in the capture window so that it is time to capture it reliably.
  • the read data is always stored on the data bus 110.
  • the data can be surely taken into the read data register 13 at the time determined above.
  • a plurality of delay elements may be provided, and the number of delay elements that pass through the intake port may be changed according to a desired delay value.
  • Means for changing the delay value according to the control of an external CPU or the like may be used. .
  • the memory control device includes a circuit necessary for confirming whether or not the write / read operation can be normally performed on the DRAM 31. This will be described below with reference to FIG.
  • FIG. 3 is a configuration diagram of a memory control device according to Embodiment 2 of the present invention.
  • Reference numeral 14 denotes a comparison data register
  • reference numeral 15 denotes a comparison circuit
  • reference numeral 19 denotes a register
  • reference numeral 32 denotes a block A.
  • the description of the enable signal generation circuit 100 is omitted because the same configuration and operation as those of the first embodiment are performed.
  • the comparison data register When data is written from the block A32 to the DRAM31, the comparison data register stores the same data from the block A32.
  • the comparison circuit 15 compares the read data with the data stored in the read data register 13. And compare it with the data stored in the data register 14.
  • comparison circuit 15 If the comparison result of comparison circuit 15 is the same, it was written to DRAM 31 If the capture clock is set within the time that the data is read data is determined, and there is a discrepancy in the comparison result, the capture clock is shifted, so the delay adjustment circuit 12 resets the delay value. It is possible to confirm that it is necessary to carry out.
  • the data written in the DRAM 31 and the address in the DRAM 31 can be specified by setting the register 19 which can be rewritten from the outside.
  • the data read to the read data register 13 and the data in the comparison data register 14 are Is referred to as a write Z read process.
  • the delay value data in the delay adjustment circuit 12 may be set in the register 19, or the fetched clock input to the delay adjustment circuit 12 may be inverted, and Alternatively, data such as inversion control data for adjustment by the delay adjustment circuit 12 1 may be set and used for the write / read processing.
  • FIG. 14 shows an example of the inversion control data. As shown in Fig.
  • the capture clock if the capture clock is set at a timing when the read data is not determined, the write / read signal is inverted by the inversion control data as shown in Fig. 14 (b). Inverts the capture clock during read processing. Thus, the capture clock can be set at the timing when the read data is determined.
  • the read data from the DRAM 31 is set within the range determined on the data path 110 and the read data is set. It is not known at which timing in the range where the data is fixed the capture timer is set. In this case, a small delay may cause the capture clock to shift to the time domain where the read data is not determined. In such a case, write an arbitrary value to the DRAM 31 and make sure that the value can be read.
  • ⁇ Set a predetermined delay value in the delay adjustment circuit 12 and check with the method described above. I do.
  • the delay value in the delay adjusting circuit 12 is set to a value different from the predetermined value, and the write / read processing is performed again. At this time, the delay value may be set to the front or the back of the time arbitrarily. For example, by alternately setting the front and the back, it is possible to determine the direction of the delay value shift. Become.
  • the delay adjusting circuit 12 sets the center value of the delay value having the predetermined range as the final delay value.
  • the memory control device of the present embodiment it is possible to set the capture clock at a timing at which the data of DRAM 31 can be reliably read.
  • the memory control device is such that the delay adjustment processing is performed when an external signal is input. This will be described below with reference to FIG.
  • FIG. 4 is a configuration diagram of a memory control device according to Embodiment 3 of the present invention.
  • the same or corresponding parts as those in FIG. 21 is an arbitration circuit.
  • Description of the enable signal generation circuit 100 is omitted because it performs the same configuration and operation as in the first embodiment.
  • the signal input to the memory control device 1 as an external signal includes a signal indicating a power-on, a reset signal, and a signal indicating a return from a sleep state of the power supply.
  • the delay adjustment circuit 12 performs the delay adjustment processing when an external signal is input, thereby setting before the block A32 accesses the DRAM 31.
  • the read data from the DRAM 31 can be surely taken into the read data register 13.
  • the arbitration circuit 21 block A 32 is not accessing the DRAM 31, and during that time, the delay adjustment circuit 12 performs delay adjustment processing.
  • the time when the DRAM 31 is not accessed can be effectively used without interrupting the access to the DRAM 31 of the block A32, and the data of the DRAM 31 can always be read reliably. It becomes possible to do.
  • the arbitration circuit 21 is mounted on the configuration of the second embodiment
  • the arbitration circuit may be added to the configuration of the first embodiment. Can obtain the same effect as that of the present embodiment c (Embodiment 4).
  • FIG. 5 is a configuration diagram of a memory control device according to Embodiment 4 of the present invention.
  • the same or corresponding parts as in FIGS. 1 to 4 are denoted by the same reference numerals, and description thereof will be omitted.
  • 16 is a timer
  • 20 is a counter.
  • the enable signal generation circuit 100 has the same configuration and operation as the first embodiment, so that the description is omitted.
  • Embodiment 4 of the present invention having the above configuration
  • the operation of the device will be described, and an embodiment of the memory control method according to the present invention will be described.
  • portions common to Embodiments 2 to 4 are omitted, and only differences are described.
  • the time is set by the timer 16 and the delay adjusting circuit 12 performs the delay adjusting process at a fixed time interval, which is an example of the predetermined time of the present invention, set in the timer 16.
  • the fixed time interval may be set by an external register 19 to be adjustable, or may be a fixed value held by the delay adjustment circuit 12. Good.
  • the register 19 may be omitted.
  • the arbitration circuit 21 permits access to the DRA 31 of the block A 32, and if the access is being made, the arbitration circuit 21 gives priority to the access to the DRA 31 and delay adjustment processing is performed. Is not performed, or the delay adjustment processing a is performed after the access of the block A32 to the DRAM 31 is completed.
  • the counter 20 counts the number of times that the access of the block A32 has priority, and the count value is incremented to a certain number. If it has, the priority of block A32 is lowered and the delay adjustment circuit 12 performs delay adjustment processing.
  • the memory control device of the present embodiment it is possible to always reliably read the data of DRAM 31 by adjusting the delay value periodically.
  • FIG. 6 is a configuration diagram of a memory control device according to Embodiment 5 of the present invention.
  • the same or corresponding parts as in FIGS. 1 to 4 are denoted by the same reference numerals, and description thereof will be omitted.
  • 17 is a temperature monitor.
  • the enable signal generation circuit 100 has the same configuration and operation as in the first embodiment, so that the description is omitted. '
  • the temperature monitor 17 monitors the temperatures of the DRAM 31 and the memory controller 1, and if there is a change from the temperature when the block A 32 previously accessed the DRAM 31, the delay adjustment circuit 1 2 performs delay adjustment processing. This makes it possible to set the optimum delay value according to the temperature change during operation.
  • the temperature at which the delay adjustment circuit 12 performs the delay adjustment is not limited to the temperature of the previous DRAM 31 and the memory controller 1 but may be a value that can be externally set by the register 19. You may. Of course, the register 19 may be omitted.
  • the arbitration circuit 21 if the arbitration circuit 21 permits access to the DRAM 31 of the block A32 and the access is being made, the arbitration circuit 21 gives priority to that access and does not perform the delay adjustment processing. Alternatively, the delay adjustment processing is performed after the access to the DRAM 31 of the block A32 is completed.
  • counter 20 counts the number of times block A32 has been given priority in access. When the count value reaches a certain number, the priority of block A32 is lowered, and the delay adjustment circuit 12 performs delay adjustment processing.
  • the delay value is adjusted, so that the DRAM 31 data can always be read reliably. It is possible to do.
  • FIG. 7 is a configuration diagram of a memory control device according to Embodiment 6 of the present invention.
  • the same or corresponding parts as in FIGS. 1 to 4 are denoted by the same reference numerals, and description thereof will be omitted.
  • Reference numeral 18 denotes a power supply voltage monitor. The description of the enable signal generation circuit 100 is omitted because the same configuration and operation as in the first embodiment are performed.
  • Embodiment 5 of the present invention having the above-described configuration will be described below, and an embodiment of the memory control method of the present invention will be described. However, parts common to Embodiments 2 to 5 are omitted, and only differences are described.
  • the wiring delay changes to the data path 110 due to a change in the power supply voltage or the like, and there is a possibility that the read data cannot be taken.
  • the power supply voltage monitor 18 monitors the power supply voltage of the memory controller 1 and delays if there is a change from the voltage when block A 32 previously accessed the DRAM 31.
  • Adjustment circuit 12 performs delay adjustment processing. This makes it possible to set the optimum delay value according to the voltage change during operation.
  • the voltage at which the delay adjustment circuit 12 performs the delay adjustment is not limited to the voltage at which the block A 32 previously accessed the DRAM 31 but may be externally applied to the register. It may be a value that can be set according to 19.
  • the register 19 may be omitted.
  • the arbitration circuit 21 permits access to the DRAM 31 of the block A 32, and when the access is being made, the arbitration circuit 21 gives priority to the access, and the delay adjustment processing is performed. Should not be performed, or delay adjustment processing will be performed after the access of block A32 to DRAM 31 is completed. "
  • counter 20 counts the number of times that block A 32 has priority over access, and the count value reaches a certain number. In this case, the priority of the block A32 is lowered, and the delay adjustment circuit 12 performs the delay adjustment processing.
  • the delay value is adjusted, so that the data of the DRAM 31 is always reliably read. It is possible to do.
  • the power supply voltage monitor of the present embodiment is an example of the voltage monitor of the present invention, and the voltage monitor of the present invention is not limited to the operation of the above embodiment, and may be a predetermined portion of the memory control device ⁇ , or The voltage of the block performing data access may be monitored.
  • FIG. 8 is a configuration diagram of a memory control device according to Embodiment 7 of the present invention.
  • 33 is an error detection block.
  • the description of the enable signal generation circuit 10 is omitted in order to perform the same configuration and operation as in the first embodiment.
  • the counter 20 counts the number of error detections per specific number of codewords to be detected, and when the number of times exceeds a certain number, the delay adjusting circuit 12 adjusts the delay. Perform processing.
  • a fixed number of error detection times may be set in an externally rewritable register 19 or may be stored in the DRAM 31 as a constant in advance. When the data is stored in the DRAM 31, the register 19 may be omitted.
  • the arbitration circuit 21 permits access to the DR A M31 of the block A32, and if access is being made, the arbitration circuit 21 gives priority to the access and does not perform the delay adjustment processing. Or, after the access to the DRAM 31 of the block A 32 is completed, the delay adjustment processing a is performed.
  • the counter 20 counts the number of times that the access of the block A32 is prioritized, and when the count value reaches a certain number, the block counts. Lower the priority of A32 so that the delay adjustment circuit 12 performs delay adjustment processing.
  • the memory control device of the present embodiment it is possible to prevent an increase in the number of error detections due to incorrect reading of the DRAM 31.
  • FIG. 9 is a configuration diagram of a memory control device according to the eighth embodiment of the present invention.
  • the same or corresponding parts as in FIGS. 1 to 4 are denoted by the same reference numerals, and description thereof will be omitted.
  • Reference numeral 34 denotes an error correction block. The description of the enable signal generation circuit 100 is omitted because it performs the same configuration and operation as in the first embodiment. '
  • the error correction block 34 makes an error correction by accessing the DRAM 31, if the error occurs, the data recorded in the DRAM 31 as well as the data that actually contains the error will be confirmed. There is a possibility that they cannot be imported to the Internet.
  • the number of error corrections is counted by the counter 20, and when the number of corrections becomes larger than a certain number, the delay adjusting circuit 12 performs a delay adjusting process.
  • the fixed number of error correction times may be set to the number set in the externally rewritable register 19, or may be stored in the DRAM 31 as a constant in advance.
  • the register 19 may be omitted.
  • the arbitration circuit 21 permits access to the DRAM 31 of the block A 32, and when the access is being performed, the arbitration circuit 21 gives priority to the access, and the delay adjustment processing is performed. Either this is not performed, or delay adjustment processing is performed after access to DRAM 31 of block A 32 is completed. '
  • the counter 20 counts the number of times that the block A32 has been given priority for access, and when the count value reaches a certain number, the priority of the block A32 is lowered, and the delay adjustment circuit 12 performs the delay adjustment processing. Try to do it.
  • the number of times at this time may be retained in the DRAM 31 with the force set in the register 19. '
  • the memory control device of the present embodiment it is possible to prevent an increase in the number of uncorrectable errors due to incorrect reading of the DRAM 31.
  • FIG. 10 is a configuration diagram of a memory control device according to Embodiment 9 of the present invention.
  • the same or corresponding parts as in FIGS. 1 to 4 are denoted by the same reference numerals, and description thereof will be omitted.
  • description of the enable signal generation circuit 100 is omitted because the same configuration and operation as those in the first embodiment are performed.
  • the memory control device performs delay adjustment processing in accordance with the number of times of writing of the block A3'2, and counts the number of times that the block A32 has written to the DR A31 by the counter 20, and When the number of times of writing becomes larger than a certain number, the delay adjusting circuit 12 performs a delay adjusting process. At this time, a fixed number of write times may be set in the externally rewritable register 19, or may be stored in the DRAM 31 as a constant in advance. When the data is stored in the DRAM 31, the register 19 may be omitted.
  • the DRA By adjusting the delay value every time the number of writes to M31 reaches a specific number, it is possible to always read the data of DRAM31 reliably.
  • the memory control device may be realized in one memory control device as shown in FIG. 11, and in this case, the environment surrounding the memory control device, the data access
  • the optimal data capture timing can be obtained according to various conditions, such as the situation and the number of times.
  • the memory of the present invention is a DRAM in each embodiment, but may be an SRAM in other embodiments. In this case, the same effect as described above can be obtained.
  • the present invention provides a memory such as an SDRAM.
  • the operation may be implemented as a memory control device for a memory whose operations are all synchronized with a clock, output data without using an enable signal, and can be determined on a data bus. That is, the present invention is implemented as a memory control device having no enable signal generation unit 100 or means equivalent thereto.
  • the delay value of the delay adjustment circuit 12 is determined by the temperature monitor 17. The voltage may be changed based on the temperature measured by the power supply or the voltage measured by the power supply voltage monitor 18. Further, it may be changed based on a predetermined cycle set by the timer 16 and the counter 20.
  • the memory control device according to the embodiment of the present invention has been described.
  • the present invention relates to all or a part of the memory control device of the present invention described above (or the device). , Elements, circuits, sections, etc.) by a computer. It may be a program that operates in cooperation with a computer.
  • the present invention is a program for causing a computer to execute all or some of the steps (or steps, operations, actions, etc.) of the above-described memory control method of the present invention. May be a program that works
  • the present invention is a medium which carries a program for causing a computer to execute all or a part of the functions of all or part of the memory control device of the present invention described above.
  • the read program may be a medium that executes the function in cooperation with the computer.
  • the present invention is a medium that carries a program for causing a computer to execute all or a part of the operations of all or some of the above-described memory control methods of the present invention.
  • the read program may be a medium that executes the operation in cooperation with the computer.
  • some devices (or elements, circuits, units, and the like) of the present invention mean several devices among a plurality of devices, or one device among one device. It means a unit means (or an element, a circuit, a unit, or the like), or means a part of functions of a group of three means.
  • a computer-readable recording medium that records the program of the present invention is also included in the present invention.
  • One use form of the program of the present invention may be a form in which the program is recorded on a computer-readable recording medium and operates in cooperation with the computer.
  • one usage form of the program of the present invention may be a mode in which the program is transmitted through a transmission medium, read by a computer, and operates in cooperation with a ⁇ computer. .
  • the data structure of the present invention includes a database, a data format, a data table, a data list, a data type, and the like.
  • the recording medium includes ROM and the like
  • the transmission medium includes a transmission medium such as the Internet, light, radio waves, and sound waves.
  • the computer of the present invention described above is not limited to pure hardware such as a CPU, but may include a firmware, an OS, and peripheral devices.
  • the configuration of the present invention may be implemented in a software manner or in hardware.
  • INDUSTRIAL APPLICABILITY As is clear from the above description, according to the present invention, it is possible to adjust the timing at which the read data is captured, and to surely recover the read data even in various situations. Data can be captured.

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Description

明 现 曞
メモリ制埡装眮、 メモリ制埡方法
技術分野 '
本発明はメモリ制埡に関するもので、 特に DRAMに蚘録されおいる デヌタをリ䞀ドデヌタレゞスタに取り蟌むタむミングに察し特城を持぀ ものに関する。
背景技術
埓来、 DRAMに蚘録されおいるデヌタをリ䞀ドレゞスタに取り蟌む タむミングに関するメモリ制埡装眮ずしお、 特開平 1 1— 21 2855 号公報に蚘茉されたものが知られおいる。 具䜓的に D R AM制埡におけ るリヌドデヌタの栌玍タむミングを決定する䟋に぀いお、 図 1 2、 図 1
3を甚いお説明する。 なお、 䞊蚘特開平 1 1侀 212855号公報の党 おの開瀺は、 そっくりそのたた匕甚する 参照する こずにより、 ここ に䞀䜓化する。
図 1 2は、 埓来の技術によるメモリ制埡装眮および t» RAMの構成図 である。 図においお、 101がメモリ制埡装眮で、 その䞭に、 むネヌブ ル信号生成郚 1 1 1、 ディレむ回路 1 12、 リヌドデヌタ栌玍レゞスタ 1 1 3が含たれる。 たた 121は DRAM、 1 22はメモリ制埡装眮 1 01ず DRAM 121ず間のデヌタの経路ず'なるデヌタバスである。 以䞊のような構成を有する埓来のメモリ制埡装眮の動䜜は次のような ものである。 DRAM1 21に蚘録されおいるデヌタをリヌドする堎合 、 ィネヌブル信号生成郚 11 1は、 H i g iiたたは L o wのこ倀で衚さ れるィネヌブル信号を DRAM 121に察しお出力する。 DRAM1 2 1は、 むネ䞀プル信号が L ow、 すなわちアクティブ状態になったずき 、 デヌタパス 1 22䞊にリヌドデヌタを出力する。
䞀方、 メモリ制埡装眮 101内郚においおは、 むネ䞀'プル信号生成郚 1 1 1で生成.されたむネ䞀ブル信号はディレむ回路 1 12ぞも出力され る。 ディレ'ィ回路 1 1 2に入力されたィネヌブル信号は、' その極性が反 転され、 リヌドデヌタ栌玍レゞスタ 1 1 3のセットアップ時間分だけ遅 延させたトリガ信号ずしお、 リ䞀ドデヌタ栌玍レゞスタ 1 1 3に出力さ れる。 ここで図 1 3に瀺すように、 セットアップ時間ずは、 リヌドデヌ タ栌玍レゞスタに正垞なデヌタを取り蟌むために、 トリガ信号の立ち䞊 がりよりも前に、 安定な入力デヌタを加えなければならない時間である。 リヌドデヌタ栌玍レゞスタ 1 13は、 トリガ信号を甚いお、 DRAM1 21から出力され、 デヌタバス 122䞊に確定しおいるリヌドデヌタを 取り蟌む。 ただし、 䞊蚘の構成においおは、 DRAMがィネヌブル信号 の出力によりリヌドデヌタをデヌタバス 122に出力するものずしたが 、 䟋えばシンクロナス DRAM (SDRAM) のような DRAMの堎合 は、 その動䜜がすべおクロックに同期しおおり、 このような SDRAM にリヌドコマンドを出力するず、 該コマンドを受け付けおから、 所定の 時間埌にリ䞀ドバス䞊にリ䞀ドデヌタが出力、 確定されるようになっお いるタむプのメモリ制埡装眮も存圚する。 かかるメモリ制埡装眮におい おは、 この 「所定の時間」 や、 リヌドパス䞊にデヌタが確定しおいる時 間は、 すべお S DRAMのクロックの立ち _tがりに察しお䞀意に蚭定さ れおおり、 これにより、 ィネヌブル信号を甚いるこずなくデヌタを出力 するこずが可胜ずなる。
ずころで、 高速ペヌゞモヌドをサポヌトした D RAMゃシ.ンク口ナス DRAMなどを䜿甚レデヌタの転送速床を早めようずするず、 リ䞀ドデ ヌタがデヌタバス 1 2 2䞊にお確定しおいる時間が自ずず短くなる。 リ 䞀ドデヌタ栌玍レゞスタ 1 1 3は、 その確定しおいる時間にリヌドデヌ タを取り蟌たなくおはならない。
しかしながら、 トリガ信号により䞎えられるデヌタ取り蟌みのタむミ ングが固定されおいた堎合、 枩床倉化等で配線遅延が生じ、 デヌタバス 1 2 2䞊にリヌドデヌタが確定しおいない時間に取り蟌みタむミングが 蚭定される可胜性が生じる。 たたメモリ制埡装眮 1 0 1 ず D R AM 1 2 1間の距離によっおも配線遅延にばら぀きができおしたうため、 配線の レむァゥトの床に、 デヌタ取り蟌みのタむミングの再蚭定が必芁ずなる。 䟋えば、 蚭蚈した回路を L S I化する際に、 栌玍レゞスタたでの配線 距離が長ければ、 該 L S Iの入力信号である D R AMからのリヌドデヌ タは、 トリガ信号の立ち䞊がり時にはただ確定しおいないこずになり、 セッ トアップ時間が満たせず、 デヌタを栌玍するこずができない。 そこ で、 それらの配線遅延を考慮しお、 トリガ信号の立ち䞊がり時間を調節 するために、 デヌタ取り蟌みのタむミングの再蚭定が必芁ずなる。 これ はィネヌブル信号を甚いない、 S D R AM等に察しお甚いるメモリ制埡 装眮でも同様ずなっおいた。 発明の開瀺
本発明は䞊蚘の課題に鑑みおなされたものであり、 .デヌタパスに配線 遅延が生じた堎合にも、 最適の取り蟌みタむミングでリヌドデヌタを取 り蟌むこずが可胜なメモリ制埡装眮を埗るこ'ずを目的ずする。
䞊蚘の目的を達成するために、 第 1の本発明 請求項 1に察応 は、 ク口ックを生成するクロック生成回路ず、
前蚘ク口ックに、 可倉する遅延倀にお遅延させるディレむ調節凊理を 行い、 取り蟌みクロックずしお出力するディレむ調節回路ず、
前蚘取り蟌みクロックに基づき、 メモリに蚘録ざれおいるデヌタをリ 䞀ドしお栌玍するリ䞀ドデヌタレゞスタずを備えたメモリ制埡装眮であ る。
たた、 第 2 本発明 請求項 '2に察応 は、 前蚘ディレむ調節回路は 、 該メモリ制埡装眮呚蟺の環境倉化に基づき前蚘ディレむ調節凊理を開 始する䞊蚘本発明である。
たた、 第 3の本発明 請求項 3に察応 は、 前蚘ディレむ調節回路は 、 所定の呚期にお前蚘ディレむ調節凊理を開始する䞊蚘本発明である。 たた、 第 4の本発明 請求項 4に察応 は、 前蚘ディレむ調節回路は 、 前蚘メモリに察する誀り怜出たたは誀り蚂正の動䜜に基づきディレむ 調節凊理を開始する䞊蚘本発明である。
たた、 第 5の本発明 請求項 5に察応 は、 前蚘ディレむ調節回路は 、 該メモリ制埡装眮呚蟺の環境倉化に基づき前蚘遅延倀を可倉する䞊蚘 本発明である。
たた、 第 6の本発明 請求項 6に察応 は、 前蚘ディレむ調節回路は 、 所定の呚期に基づき前蚘遅延倀を可倉する䞊蚘本発明である。
たた、 第 7の本発明 請求項 7に察応 は、 前蚘ディレむ調節回路は 、 1぀たたは耇数の遅延玠子を有し、
前蚘クロックに所定数の前蚘遅延玠子を経由させる.こずにより、 前蚘 ク口ック遅延凊理を行う䞊蚘本発明である。
たた、 第 8の本発明 請求項 8に察応 は、 前蚘ディレむ調節回路は 、 倖郚からの制埡により、 前蚘ディレむ調節凊理における遅延量を調節 できる䞊蚘本発明である。 - たた、 第 9の本発明 請求項 9に察応 は、 前蚘メモリぞの蚘録察象 ずなるデヌタず同䞀のデヌタを栌玍する比范甚デヌタレゞスタず、 前蚘リヌドデヌタレゞスタに栌玍されたデヌタず、 前蚘比范甚デヌタ レゞスタに栌玍されおいるデヌタずを比范する比范回路ずを備え、 前蚘メモリ内の所定のァドレスおょぎ前蚘比范甚デヌタレゞスタに所 定のデヌタがラむ トされた埌、 前蚘リヌドデヌタレゞスタは、 前蚘所定 のデヌタをリヌドし、 前蚘比范回路は、 前蚘リヌドデヌタレゞスタ内の 前蚘所定のヂヌタ.ず、 前蚘比范甚デヌタレゞスタ内の前蚘所定のデヌタ ずを照合するラむ ト /リヌド確認凊理を行う䞊蚘本発明である。
たた、 第 1 0の本発明 請求項 1 0に察応 は、 倖郚から内容を曞き 換え可胜なレゞスタをさらに備え、
前蚘比范回路は、 前蚘レゞスタに蚭定されたデヌタを甚いお、 前蚘ラ ィト Zリヌド確認凊理を行う䞊蚘本発明である。
たた、 第 1 1の本発明 請求項 1 1に察応 は、 前蚘レゞスタには、 前蚘メモリの前蚘所定のァドレスが少なくずも蚭定される䞊蚘本発明で ある。
たた、 第 1 2の本発明 請求項 1 2に察応 は、 前蚘ディレむ調節回 路は、 前蚘ラむ ト /リヌド確認凊理の終了埌、 前蚘ディレむ調節凊理を 行い、
前蚘比范回路は、 前蚘ディレむ調節凊理が行われた埌 再び前蚘ラむ ト /リヌド確認凊理を行うラむト Zリヌド繰り返し確認凊理を行い、 前蚘ラむト Zリヌド確認凊理、 たたは前蚘ラむト /.リヌド確認凊理お よび前蚘ラむ ト Zリヌド繰り返し確認凊理により、 前蚘遅延倀は最適化 される䞊蚘本発明である。
たた、 第 1 3の本発明 請求項 1 3に察応 は、 倖郚からの制埡信号 入力時に、 前蚘ディレむ調節回路は、 前蚘ディレむ調節凊理を行う䞊蚘 本発明である。
たた、 第 1 4の本発明 請求項 1 4に察応 は、 前蚘倖郚信号は、 前 蚘メモリ制埡装眮の電源投入を瀺す信号である䞊蚘本発明である。
たた、 第 1 5の本発明 請求項 1 5に察応 は、 前蚘倖郚信号は、 前 蚘メモリ制埡装眮の初期化たたはリセットを瀺す信号である䞊蚘本発明 である。
たた、 第 1 6の本発明 請求項 1 6に察応 は、 前蚘倖郚信号は、 前 蚘メモリ制埡装眮のスリヌプ状態からの埩垰を瀺す信号である䞊蚘本発 明である。
たた、 第 1 7の本発明 請求項 1 7に察応 は、 前蚘メモリに察しお アクセス暩を有するプロックのアクセスを確認するず共に、 該ブロック のアクセスの優先順䜍を決定する調停回路をさらに備え、
前蚘調停回路が、 前蚘プロックが前蚘メモリにアクセスしおいないこ ずを少なくずも確認した堎合、 前蚘ディレむ調節回路は、 前蚘ディレむ 調節凊理を行う䞊蚘本発明である。 .
たた、 第 1 8の本発明 請求項 1 8に察応 は、 前蚘調停回路が、 前 蚘プロックが前蚘メモリにアクセスしおいるこずを確認した堎合、 前蚘 ディレむ調節回路は、 前蚘ディレむ調節凊理を行わない䞊蚘本発明であ る。
たた、 第 1 9の本発明 請求項 1 9に察応 は、 倖郚たたは前蚘レゞ スタによっお蚭定可胜な回数をカりントするカりンタをさらに備え、 前蚘調停回路が、 前蚘プロックが前蚘メモリにアクセスしおいるこず を確認すれば、 前蚘ディレむ調節回路は、 前蚘ディレむ調節凊理を行わ ないずずもに、 前蚘カりンタの倀をィンクリメントし、 前蚘カりンタの 倀が所定の倀になれば、 前蚘ディレむ調節凊理を行う䞊蚘本発明である。
たた、 第 2 0の本発明 請求項 2 0に察応 は、 時間蚈枬を行うタむ マをさらに備え、
前蚘タむマの時間蚈枬に基づき、 前蚘ディレむ調節回路は、 所定の時 間ごずに前蚘ディレむ調節凊理を行う䞊蚘本発明である。
たた、 第 2 1の本発明 請求項 2 1に察応 は、 前蚘レゞスタには、 前蚘所定の時間が蚭定可胜である䞊蚘本発明である。
たた、 第 2 2の本発明 請求項 2 2に察応 は、 枩床を蚈枬する枩床 モニタをさら 備え、 1
前蚘メモリに察しおアクセス暩を有する前蚘プロックの,枩床倉化に基 づき、 前蚘ディレむ調節回路は、 前蚘ディレむ調節凊理を行う䞊蚘本発 明である。
たた、 第 2 3の本発明 請求項 2 3に察応 は、 前蚘レゞスタには、 所定の枩床が蚭定可胜であり、 '
前蚘枩床モニタが、 前蚘所定の枩床を怜出した堎合、 前蚘ディレむ調 節凊理が行われる䞊蚘本発明である。 '
たた、 第 2 4の本発明 請求項 2 4に察応 は、 電圧を蚈枬する電圧 モニタをさらに備え、
前蚘メモリに察しおアクセス暩を持぀プロックたたは該メモリ制埡装 眮の電圧倉化に基づき、 前蚘ディレむ調節回路は、 前蚘ディレむ調節凊 理を行う䞊己本発明である。
たた、 第 2 5の本発明 請求項 2 5に察応 は、 前蚘レゞスタには、 所定の電圧が蚭定可胜であり、
前蚘電圧モニタが、 前蚘所定の電圧以䞊の電圧を怜.出した堎合、 前蚘 ディレむ調節凊理が行われる䞊蚘本発明である。
たた、 第 2 6の本発明 請求項 2 6に察応 は、 前蚘メモリに察しお アクセス暩を持぀誀り怜出プロックが前蚘メモリにアクセスするこずに よっお誀り怜出を行った堎合に、 誀り怜出察象ずなる笊号語の特定個数 あたりの誀り怜出回数が、 所定の回数より倧きくな぀た堎合、 前蚘ディ レむ調節回路は、 前蚘ディレむ調節凊理を行う䞊蚘本発明である。 たた、 第 2 7の本発明 請求項 2 7に察応 は、 前蚘メモリに察しお アクセス暩を持぀誀り蚂正プロックが前蚘メモリにアクセスするこずに よっお誀り蚂正を行った堎合に、 誀り蚂正回数が、 所定の回数より倧き くな぀た堎合、 前蚘ディレむ調節回路は、 前蚘ディレむ調節凊理を行う 䞊蚘本発明である。 1
たた、 第 2 8の本発明 請求項 2 8に察応 は、 前蚘メ,モリに察しお アクセス暩を持぀前蚘プロックが前蚘メモリにデヌタをラむ トした回数 が所定の回数ずなった堎合、 前蚘ディレむ調節回路は、 前蚘ディレむ調 節凊理を行う䞊蚘本発明である。
たた、 第 2 9の本発明 請求項 2 9に察応 は、 前蚘レゞスタには、 前蚘所定の回数が蚭定可胜である䞊蚘本発明である。
以䞊のような本発明によれば、 ディレむ調節回路を備えるこずでリヌ ドデヌタの取り蟌みタむミングを実動䜜䞭においおも調節可胜ずし、 åžž にリヌドデヌタが確定しおいる時間に取り蟌みタむミングを蚭定するこ ずができ、 確実に取り蟌むこずができるようになる。 これによりメモリ 制埡装眮ず. D R AM間の配線遅延を考慮するこずなく レむァゥトするこ ずが可胜ずなる。
たた、 第 3 0の本発明 請求項 3 0に察応 は、 クロックを生成する ク口ック生成工皋ず、
前蚘ク口ックに、 可倉する遅延倀にお遅延させるデ.ィレむ調節凊理を 行い、 取り蟌みクロックずしお出力するディレむ調節工皋ず、
前蚘取り蟌みク口ックに基づき、 メモリに蚘録されおいるデヌタをリ ヌドしおリヌドデヌタレゞスタに栌玍するリ䞀ドデヌタレゞスタ栌玍ェ 皋ずを備えたメモリ制埡方法である。
たた、 第 3 1の本発明 請求項 3 1に察応 は、 前蚘ディレむ調節ェ 皋は、 該メモリ制埡装眮呚蟺の環境倉化に基づき前蚘ディレむ調節凊理 を開始する䞊蚘本発明である。 · たた、 第 3 2の本発明 請求項 3 2に察応 は、 前蚘ディレむ調節ェ 皋は、 所定の呚期にお前蚘ディレむ調節凊理を開始する䞊蚘本発明であ る。
たた、 第 3 3の本発明 請求項 3 3に察応 は、 前蚘ディレむ調節ェ 皋は、 前蚘メモリに察する誀り怜出たたは誀り蚂正の動䜜に基づきディ レむ調節凊理を開始する䞊蚘本発明である。
たた、 第 3 4の本発明 請求項 3 4に察応 は、 前蚘メモリぞの蚘録 察象ずなるデヌタず同䞀のデヌタを比范甚デヌタレゞスタに栌玍する比 范甚デヌタレゞスタ栌玍工皋ず、
前蚘リヌドデヌタレゞスタにお栌玍されたデヌタず、 前蚘比范甚デヌ タレゞスタ工皋にお栌玍されおいるデヌタずを比范する比范工皋ずを備 Χ·、
前蚘メモリ内の所定のァドレスおよび前蚘比范甚デヌタレゞスタに所 定のデヌタがラむ トされた埌、 前蚘リヌドデヌタレゞスタから、 前蚘所 定のデヌタをリヌドし、 前蚘比范工皋においお、 前蚘リヌドデヌタレゞ スタ内の前蚘所定のデヌタず、 前蚘比范甚デヌタレゞスタ内の前蚘所定 のデヌタずを照合するラむ ト /リヌド確認凊理を行う䞊蚘本発明である。 たた、 第 3 5の本発明 請求項 3 5に察応 は、 第 1の本発明のメモ リ制埡装眮の、 クロックを生成するクロック生成回路.ず、 前蚘クロック に、 可倉する遅延倀にお遅延させるディレむ調節凊理を行い、 取り蟌み クロックずしお出力するディレむ調節回路ず、 前蚘取り蟌みクロックに 基づき、 メモリに蚘録されおいるデヌタをリヌドしお栌玍するリヌドデ ヌタレゞスタずの党郚たたは䞀郚ずしおコンピュヌタを機胜させるため のプログラムである。
たた、 第 3 6の本発明 請求項 3 6に察応 は、 第 3 0の本発明のメ モリ制埡方法の、 クロックを生成するクロック生成工皋ず、 前蚘クロックに、 可倉する遅延倀にお遅延させるディレむ調節凊理を 行い、 取り蟌みクロックずしお出力するディレむ調節工皋ず、
前蚘取り蟌みク口ックに基づき、 メモリに蚘録されおいるデヌタをリ ヌドしおリヌドデヌタレゞスタに栌玍するリ䞀ドデヌタレゞスタ栌玍ェ 皋ずの党郚たたは䞀郚をコンピュヌタに実行させるための,プログラムで ある。
たた、 第 3 7の本発明 請求項 3 7に察応 は、 第 1の本発明のメモ リ制埡装眮の、 クロックを生成するクロック生成回路ず、 前蚘クロック に、 可倉する遅延倀にお遅延させるディレむ調節凊理を行い、 取り蟌み クロックずしお出力するディレむ調節回路ず、 前蚘取り蟌みクロックに 基づき、 メモリに蚘録されおいるデヌタをリ䞀ドしお栌玍するリ䞀ドデ ヌタレゞスタずの党郚たたは䞀郚ずしおコンピュヌタを機胜させるため のプログラムを担持した媒䜓であっお、 コンピュヌタにより凊理可胜な こずを特城ずする媒䜓である。 ·
たた、 第 3 8の本発明 請求項 3 8に察応 は、 第 3 0の本発明のメ モリ制埡方法の、 クロックを生成するクロック生成工皋ず、 前蚘クロッ クに、 可倉する遅延倀にお遅延させるディレむ調節凊理を行い、 取り蟌 みクロックずしお出力するディレむ調節工皋ず、 前蚘取り蟌みクロック に基づき、 メモリに蚘録されおいるデヌタをリヌドしおリヌドデヌタレ ゞスタに栌玍するリ䞀ドデヌタレゞスタ栌玍工皋ずの党^たたは䞀郚を コンピュヌタに実行させるためのプログラムを担持した媒䜓であっお、 コンピュヌタにより凊理可胜なこずを特城ずする媒䜓である。 図面の簡単な説明
図 1は、 本発明の実斜の圢態 1によるメモリ制埡装眮の構成図である c 図 2は、 D R AMからのリ䞀ドデヌタの栌玍タむミングチダ䞀トであ る。
図 3は、 本発明の実斜の圢態 2によるメモリ制埡装眮の構成図である。 図 4は、 本発明の実斜の圢態 3によるメモリ制埡装眮の構成図である。 図 5は、 本 明の実斜の圢態 4によるメモリ制埡装眮の構成図である。 図 6は、 本発明の実斜の圢態 5によるメモリ制埡装眮の構成図である。 図 7は、 本発明の実斜の圢態 6によるメモリ制埡装眮の構成図である。 図 8は、 本発明の実斜の圢態 7によるメモリ制埡装眮の構成図である。 図 9は、 本発明の実斜の圢態 8によるメモリ制埡装眮 構成図である。 図 1 0は、 本発明の実斜の圢態 9によるメモリ制埡装眮の構成図であ る。
図 1 1は、 本発明の各実斜の圢態を䞀括しお構成したメモリ制埡装眮 の構成図である。
図 1 2は、 埓来の技術によるメモリ制埡装眮の構成図である。
図 1 3は、 埓来の技術の D R AMからのリ䞀ドデヌタの栌玍タむミン グチダヌトである。
図 1 4 ( a ) は、 本発明の実斜の圢態 2のラむト Zリヌド凊理の䞀䟋 を説明するための図である。 . '
図 1 4 ( b ) は、 本発明の実斜の圢態 2のラむト/リヌド凊理の䞀䟋 を説明するための図である。
笊号の説明
1 メモリ制埡装眮
1 1 取り蟌みクロック生成回路
1 2 ディレむ調節回路
1 3 リヌドデヌタを栌玍するレゞスタ 14 比范甚デヌタを栌玍するレゞスタ
1 5 比范回路.
1 6 タむマ
1 7 枩床モニタ
18 電源零圧モニタ '
1 9 倖郜から曞き換え可胜なレゞスタ
20 カりンタ
21 調停回路
31 DRAM
32 ブロック A
33 誀り怜出ブロック
34 誀り蚂正ブロック
1 00、 1 01 ィネヌブル信号生成郚
1 01 埓来のメモリ制埡装眮
1 10、 1 22 デヌタバス
1 12 ディレむ回路
1 13 リヌドデヌタ栌玍レゞスタ
121 DRAM 発明を実斜するための最良の圢態
以䞋、 本発明の実斜の圢態を、 図面を参照しお説明する。
(実斜の圢態 1)
本発明の実斜の圢態 1によるメモリ制埡装眮に぀いお、 図 1、 図 2を 甚いお説明する。 図 1は本発明の実斜の圢態 1によるメモリ制埡装眮の 構成図で、 図においお、 1はメモリ制埡装眮、 1 1は取り蟌みクロック 生成回路、 1 2はディレむ調節回路、 1 3はリヌドデヌタレゞスタ、 3 1は D R AMである。 1 0 0はむネ䞀プル信号生成郚、 1 1 0はデヌタ パスである。 たた、 図 2は D R AM 3 1からリヌドしたデヌタをリヌド デヌタレゞスタ 1 3に栌玍するタむミングを瀺した図である。
以䞊のような構成を有する、 本発明の実斜の圢態 1によるメモリ制埡 装眮の動䜜に぀いお、 以䞋、 説明を行うずずもに、 これにより、.本発明 のメモリ制埡方法の䞀実斜の圢態に぀いお説明を行う。
D R AM 3 1からリヌドされたデヌタがデヌタバス 1 1 0䞊に確定し おいる時間  t— d a t a ) はィネヌブル信号生成郚 1 0 0から出力さ れるィネヌブル信号の呚期によっお決たっおおり、 その時間内にリヌド デヌタをリヌドデヌタレゞスタ 1 3に取り蟌たなければならない。
そこで、 ディレむ調節回路 1 2は、 取り蟌みクロック生成回路 1 1か らの入力を受けるず、 遅延時間を調敎しお、 調敎された取り蟌みクロッ クをリヌドデヌタレゞスタ 1 3ぞ出力する。 これにより、 デヌタバス 1 1 0䞊にリヌドデヌタが確定しおいる時間が、 配線遅延などで前埌しお も、 リヌドデヌタをリヌドデヌタレゞスタ 1 3に栌玍するこずができる。 このずき、' ディレむ調節回路 1 2内の遅延倀の蚭定は次のように行う。 あらかじめ D R AM 3 1の仕様および D R AM 3 1からめリヌドデヌタ 、 ィネヌブル信号などの配線遅延から適切な遅延倀を求めおおき、 リヌ ドデヌタの出力デヌタバス 1 1 0䞊での確定時間のほが䞭倮に取り蟌み クロックがくるような倀にし、 これを初期倀ずしお蚭定する。 これによ り、 䜕らかの原因でリヌドデヌタがデヌタパス 1 1 0䞊で確定しおいる 時間が前埌した堎合、 それに合わせおディレむ調節回路 1 2内の遅延倀 を蚭定し盎すこずで、 リヌドデヌタを確実に取り蟌めるタむミングにな るよう取り蟌みク口ックの遅延量を調節するこずができる。
以䞊のように本発明によれば、 垞にリ䞀ドデヌタがデヌタバス 1 1 0 䞊で確定しおいる時間に確実にデヌタをリヌドデヌタレゞスタ 1 3に取 り蟌むこずが可胜ずなる。
なお、 ディレむ調節回路 1 2の構成ずしおは、 耇数の遅延玠子を蚭け お、 所望の遅延倀に応じお取り蟌みク口ックを通過させる遅延玠子の個 数を倉化させるようにしおもよいし、 倖郚の C P U等の制埡におう じお 、 遅延倀を倉化させるような手段ずしおもよい。 .
(実斜の圢態 2 )
本発明の実斜の圢態 2によるメモリ制埡装眮は、 D R AM 3 1に察し おラむ ト/リヌド動䜜が正垞に行えおいるかを確認するために必芁な回 路を備えたものである。 以䞋、 図 3を甚いお説明する。
図 3は本発明の実斜の圢態 2によるメモリ制埡装眮の構成図である。 図においお、 図 1 ず同䞀郚たたは盞圓郚には、 同䞀笊号を付し説明を省 略する。 たた、 1 4は比范甚デヌタレゞスタ、 1 5は比范回路、 1 9は レゞスタ、 3 2はブロック Aである。 なお、 ィネヌブル信号生成回路 1 0 0に぀いおは、 実斜の圢態 1 ず同様の構成、 動䜜を行うため蚘茉を省 略した。
以䞊のような構成を有する、 本発明の実斜の圢態 2によるメモリ制埡 装眮の動䜜に぀いお、 以䞋、 説明を行うずずもに、 これにより、 本発明 のメモリ制埡方法の䞀実斜の圢態に぀いお説明を行う。
ブロック A 3 2から D R AM 3 1にデヌタがラむ される際に、 比范 甚デヌタレゞスタは、 ブロック A 3 2から同䞀のデヌタを栌玍する。 次に、 実斜の圢態 1 ず同様にしお、 リヌドデヌタレゞスタ 1 3が D R AM 3 1からリヌドデヌタを取埗、 栌玍するず、 比范回路 1 5は、 リヌ ドデヌタレゞスタ 1 3に栌玍されたデヌタず比范甚デヌタレゞスタ 1 4 に栌玍されおいるデヌタずを比范する。
比范回路 1 5の比范結果が同䞀であれば、 D R AM 3 1にラむ トした デヌタがリヌドデヌタが確定しおいる時間内に取り蟌みク口ックが蚭定 されおおり、 比范結果に食い違いがあれば、 取り蟌みクロックがずれお いるので、 ディレむ調節回路 1 2は遅延倀の再蚭定を行う必芁があるず いうこずを確認するこずができる。
ここで D R AM 3 1内にラむ トされるデヌタおょぎその D R AM 3 1 内のアドレ^は、 倖郚から曞き換え可胜なレゞスタ 1 9に蚭定するこず で、 指定するこずができる。 以䞊のように、 䞀旊 D R AM 3 1 ず比范甚 デヌタレゞスタ 1 4ずに同䞀のデヌタをラむ トしおおいお、 リヌドデヌ タレゞスタ 1 3にリヌドしたデヌタず、 比范甚デヌタレゞスタ 1 4内の デヌタずを比范する動䜜を、 ラむ ト Zリヌド凊理ず呌ぶ。 なお、 レゞス タ 1 9には、 他にディレむ調節回路 1 2内の遅延倀デヌタを蚭定しおお いおもよいし、 ディレむ調節回路 1 2に入力される取り蟌みクロックを 反転し、 そのクロックに察しおディレむ調節回路 1 2內で調節を行うた めの反転制埡デヌタ等のデヌタを蚭定しお、 これをラむ トノリヌド凊理 に甚いおもよい。 ここで図 1 4に、 反転制埡デヌタの䞀䟋を瀺す。 図 1 4 ( a ) に瀺すように、 リヌドデヌタの確定しおいないタむミングに取 り蟌みクロックが蚭定されおいた堎合、 反転制埡デヌタによっお、 図 1 4 ( b ) に瀺すように、 ラむ ト/リヌド凊理時にその取'り蟌みクロック を反転させる。 これにより、 リヌドデヌタの確定しおいるタむミングに 取り蟌みクロックを蚭定するこずができる。
䞀方、 䞊蚘の動䜜においおは、 D R AM 3 1からのリヌドデヌタが、 デヌタパス 1 1 0䞊に確定しおいる範囲内に取り蟌みク口ックが蚭定さ れおいるのは確認できるが、 リヌドデヌタの確定しおいる範囲のどのタ ィミングに取り蟌みク口ックが蚭定されおいるかはわからない。 この堎 合、 少しの遅延によっお取り蟌みクロックがリヌドデヌタの確定しおい ない時間領域にずれおしたう可胜性が生じる。 このような堎合は、 任意の倀を D R AM 3 1 ぞラむ トし、 その倀がリ ヌドできるかどう力 \ ディレむ調節回路 1 2に所定の遅延倀を蚭定した 埌、 前述の方法で確認する。 次にディレむ調節回路 1 2内の遅延倀を、 埓前の所定の倀ずは違う倀に蚭定し、 再びラむ ト リヌド凊理を行う。 このずき、 遅 倀は時間前方おょぎ埌方のいずれに蚭定するかは任意で よいが、 䟋えば前方、 埌方を亀互に蚭定するこずにより、遅延倀のずれ の方向を刀定するこずが可胜ずなる。
遅延倀を倉曎しながら、 ラむ ト Zリヌド凊理を繰り返すこずにより、 蚭定される遅延倀がある倀からある倀たでの所定の範囲内では、 D R A M 3 1 ぞラむ トした倀をリヌドできるこずが確認できる。 ディレむ調節 回路 1 2は、 この所定の範囲を持぀遅延倀の䞭心の倀を、 最終的な遅延 倀ずしお蚭定する。
以䞊のように、 本実斜の圢態によるメモリ制埡装眮によれば、 D R A M 3 1のデヌタを確実にリヌドできるタむミングに取り蟌みクロックを 蚭定するこずが可胜ずなる。
(実斜の圢態 3 )
本発明の実斜の圢態 3によるメモリ制埡装眮は、 ディレむ調節凊理を 倖郚信号投入時に行うようにしたものである。 以䞋、 図 4を甚いお説明 する。
図 4は本発明の実斜の圢態 3によるメモリ制埡装眮の構成図である。 図においお、 図 1 ず同䞀郚たたは盞圓郚には、 同䞀笊号を付し説明を省 略する。 たた、 2 1は調停回路である。 たたく ィネヌブル信号生成回路 1 0 0に぀いおは、 実斜の圢態 1 ず同様の構成、 動䜜を行うため蚘茉を 省略した。
以䞊のような構成を有する、 本発明の実斜の圢態 3によるメモリ制埡 装眮の動䜜に぀いお、 以䞋、 説明を行うずずもに、 これにより、 本発明 のメモリ制埡方法の䞀実斜の圢態に぀いお説明を行う。
'倖郚信号ずしおメモリ制埡装眮 1に入力される信号ずしおは、 電源ォ ンを瀺す信号やリセッ ト信号、 電源のスリ プ状態からの埩垰を瀺す信 号などがある。
本実斜の圢靡によるメモリ制埡回路においおは、 ディレむ調節回路 1 2が、 これもの倖郚信号が投入された際にディレむ調節凊理を行うこず で、 ブロック A32が DRAM31にアクセスする前に蚭定をするこず ができ、 DRAM3 1からのリヌドデヌタを確実にリヌドデヌタレゞス タ 1 3に取り蟌むこずができる。
さらに、 調停回路 21 ブロック A 32が DRAM 31に察しおァ クセスしおいないこずを確認し、 その間にディレむ調節回路 1 2はディ レむ調節凊理を行う。
以䞊のように本発明によれば、 ブロック A32の DRAM 31ぞのァ クセスを䞭断するこずなく、 DRAM31がアクセスされおない時間を 有効に䜿うこずができ、 垞に DRAM 3 1のデヌタを確実にリヌドする こずが可胜ずなる。
なお、 本実斜の圢態は、 実斜の圢態 2の構成に調停回路 21を搭茉し たものずしお説明を行ったが、 調停回路は実斜の圢態 1 構成に付加す るようにしおもよく、 この堎合も本実斜の圢態ず同様の効果が埗られる c (実斜の圢態 4) .
図 5は本発明の実斜の圢態 4によるメモリ制埡装眮の構成図である。 図においお、 図 1〜図 4ず同䞀郚たたは盞圓郚には、 同䞀笊号を付し説 明を省略する。 たた、 1 6はタむマ、 20はカりンタである。 たた、 ィ ネヌブル信号生成回路 100に぀いおは、 実斜の圢態 1ず同様の構成、 動䜜を行うため蚘茉を省略した。
以䞊のような構成を有する、 本発明の実斜の圢態 4によるメモリ制埡 装眮の動䜜に぀いお、 以䞋、 説明を行うずずもに、 これにより、 本発明 のメモリ制埡方法の䞀実斜の圢態に぀いお説明を行う。 ただし、 実斜の 圢態 2〜4ず共通する郚分は省略し、 盞違点だけを述べる。
メモリ制埡装眮 1が動䜜䞭、 枩床や電源電圧の倉化などでデヌタバス 1 1 0に配線 Ÿ延が倉化し、 リヌドデヌタが取り蟌めなくなる可胜性が 生じる。 こめような堎合、 タむマ 1 6によっお時間蚭定をし、 ディレむ 調節回路 1 2が、 タむマ 1 6に蚭定された、 本発明の所定の時間の䞀䟋 である䞀定の時間間隔でディレむ調節凊理を行うようにする。 これによ り、 定期的に最適な遅延倀の蚭定が可胜ずなる。 このずき、 図 5に瀺す ように、 䞀定の時間間隔は、 倖郚からレゞスタ 1 9によ お蚭定しお、 調節可胜でもよいし、 ディレむ調節回路 1 2にお保持される固定倀であ ぀おもよい。 もちろんレゞスタ 1 9は省いた構成ずしおもよい。
なお、 䞊蚘の動䜜においお、 調停回路 2 1がブロック A 3 2の D R A 3 1ぞのアクセスを蚱可しおおり、 アクセスがなされおいる最䞭であ る堎合は、 そちらを優先し、 ディレむ調節凊理は行わないようにするか 、 あるいはブロック A 3 2の D R AM 3 1ぞのアクセスが終了埌、 ディ レむ調節凊 aを行うようにする。
たた、 ブロック A 3 2の D R AM 3 1ぞのアクセスが続いおしたう堎 合は、 カりンタ 2 0がブロック A 3 2がアクセス優先された回数をカり ントし、 カりント倀がむンクリメントしお䞀定回数に達した堎合は、 ブ ロック A 3 2の優先順䜍を䞋げ、 ディレむ調節回路 1 2がディレむ調節 凊理を行うようにする。
以䞊のように、 本実斜の圢態によるメモリ制埡装眮によれば、 定期的 に遅延倀を調節するこずで垞に D R AM 3 1のデヌタを確実にリ䞀ドす るこずが可胜ずなる。
(実斜の圢態 5 ) 図 6は本発明の実斜の圢態 5によるメモリ制埡装眮の構成図である。 図においお、 図 1〜図 4ず同䞀郚たたは盞圓郚には、 同䞀笊号を付し説 明を省略する。 たた、 1 7は枩床モニタである。 たた、 ィネヌブル信号 生成回路 100に぀いおは、 実斜の圢態 1ず同様の構成、'動䜜を行うた め蚘茉を省略した。 '
以䞊のような構成を有する、 本発明の実斜の圢態 5によるメモリ制埡 装眮の動䜜に぀いお、 以䞋、 説明を行うずずもに、 これにより、 本発明 のメモリ制埡方法の䞀実斜の圢態に぀いお説明を行う。 ただし、 実斜の 圢態 2〜4ず共通する郚分は省略し、 盞違点だけを述べあ。
メモリ制埡装眮 1が動䜜䞭、 枩床の倉化などでデヌタバス 1 10に配 線遅延が倉化し、 リヌドデヌタが取り蟌めなくなる可胜性が生じる。 こ のような堎合、 枩床モニタ 17が、 DRAM31およびメモリ制埡装眮 1の枩床をモニタし、 ブロック A 32が以前に DRAM 31にアクセス した際の枩床から、 倉化があった堎合に、 ディレむ調節回路 1 2がディ レむ調節凊理を行う。 これにより、 動䜜時の枩床倉化に応じお最適な遅 延倀の蚭定が可胜ずなる。 たた、 図 6に瀺すように、 ディレむ調節回路 12がディレむ調節を行う際の枩床は、 以前の DRAM 31およびメモ リ制埡装眮 1の枩床に限らず、 倖郚からレゞスタ 19によっお蚭定可胜 な倀であっおもよい。 もちろんレゞスタ 19は省いた構成ずしおもよい。 なお、 䞊蚘の動䜜においお、 調停回路 21がブロック A32の DRA M31ぞのアクセスを蚱可しおおり、 アクセスがなされおいる最䞭であ る堎合は、 そちらを優先し、 ディレむ調節凊理は行わないようにするか 、 あるいはブロック A32の DRAM31ぞのアクセスが終了埌、 ディ レむ調節凊理を行うようにする。
たた、 ブロック A32の DRAM 3 1ぞのアクセスが続いおしたう堎 合は、 カりンタ 20がプロック A 32がアクセス優先された回数をカり ントし、 カりント倀が䞀定回数に達した堎合は、 ブロック A 3 2の優先 順䜍を䞋げ、 ディレむ調節回路 1 2がディレむ調節凊理を行うようにす る。
以䞊のように本実斜の圢態によるメモリ制埡装眮によれば、 予枬しお いない枩床倉化によ぀お配線遅延が生じおも遅延倀を調節するこずで、 垞に D R AM 3 1のデヌタを確実にリヌドするこずが可胜ずなる。
(実斜の圢態 6 )
図 7は本発明の実斜の圢態 6によるメモリ制埡装眮の構成図である。 図においお、 図 1〜図 4ず同䞀郚たたは盞圓郚には、 同䞀笊号を付し説 明を省略する。 たた、 1 8は電源電圧モニタである。 たた、 ィネヌブル 信号生成回路 1 0 0に぀いおは、 実斜の圢態 1ず同様の構成、 動䜜を行 うため蚘茉を省略した。
以䞊のような構成を有する、 本発明の実斜の圢態 5によるメモリ制埡 装眮の動䜜に぀いお、 以䞋、 説明を行うずずもに、 これ (こより、 本発明 のメモリ制埡方法の䞀実斜の圢態に぀いお説明を行う。 ただし、 実斜の 圢態 2〜5ず共通する郚分は省略し、 盞違点だけを述べる。 .
メモリ制 装眮 1が動䜜䞭、 電源電圧の倉化などでデヌタパス 1 1 0 に配線遅延が倉化し、 リヌドデヌタが取り蟌めなくなる可胜性が生じる。 このような堎合、 電源電圧モニタ 1 8が、 メモリ制埡装眮 1の電源電圧 をモニタし、 ブロック A 3 2が前に D R AM 3 1にアクセスした際の電 圧から、 倉化があった堎合にディレむ調節回路 1 2がディレむ調節凊理 を行う。 これにより、 動䜜時の電圧倉化に応じお最適な遅延倀の蚭定が 可胜ずなる。 たた、 図 7に瀺すように、 ディレむ調節回路 1 2がディレ ィ調節を行う際の電圧は、 ブロック A 3 2が前に D R AM 3 1にァクセ スした際の電圧に限らず、 倖郚からレゞスタ 1 9によっお蚭定可胜な倀 であっおもよい。 もちろんレゞスタ 1 9は省いた構成ずしおもよい。 なお、 䞊蚘の動䜜においお、 調停回路 2 1がブロック A 3 2の D R A M 3 1ぞのアクセスを蚱可しおおり、 アクセスがなされおいる最䞭であ る堎合は、 そちらを優先し、 ディレむ調節凊理は行わないようにするか 、 あるいはブロック A 3 2の D R AM 3 1ぞのアクセスが終了埌、 ディ レむ調節凊理^行うようにする」
たた、 ブ ック A 3 2の D R AM 3 1ぞのアクセスが続いおしたう堎 合は、 カりンタ 2 0がプロック A 3 2がアクセス優先された回数をカり ントし、 カりント倀が䞀定回数に達した堎合は、 ブロック A 3 2の優先 順䜍を䞋げ、 ディレむ調節回路 1 2がディレむ調節凊理を行うようにす る。
以䞊のように本実斜の圢態によるメモリ制埡装眮によれば、 予枬しお いない電源電圧倉化によっお配線遅延が生じおも遅延倀を調節するこず で垞に D R AM 3 1のデヌタを確実にリ䞀ドするこずが可胜ずなる。
なお、 本実斜の圢態の電源電圧モニタは本発明の電圧モ゚タの䞀䟋で あり、 本発明の電圧モニタは、 䞊蚘の実斜の圢態の動䜜に限らず、 メモ リ制埡装眮內の所定の郚䜍、 もしくはデヌタアクセスを行うプロックの 電圧をモニタするようにしおもよい。
(実斜の圢態 7 ) . '
図 8は本発明の実斜の圢態 7によるメモリ制埡装眮の構成図である。 図においお、 図 1〜図 4ず同䞀郚たたは盞圓郚には、 同䞀笊号を付し説 明を省略する。 たた、 3 3は誀り怜出ブロックである。 たた、 むネヌブ ル信号生成回路 1 0ひに぀いおは、 実斜の圢態 1 ず同様の構成、 動 \䜜を 行うため蚘蜜を省略した。
以䞊のような構成を有する、 本発明の実斜の圢態 7によるメモリ制埡 装眮の動䜜に぀いお、 以䞋、 説明を行うずずもに、 これにより、 本発明 のメモリ制埡方法の䞀実斜の圢態に぀いお説明を行う。 ただし、 実斜の 圢態 2〜4ず共通する郚分は省略し、 盞違点だけを述べる。
誀り怜出ブロック 33が DRAM 31にアクセスするこずによっお誀 り怜出を行った結果誀りが怜出された堎合、 実際に誀りが生じおいる他 に DRAM31に蚘録されおいるデヌタを確実に取り蟌めおない可胜性 も考えられる。. ' 。
このような堎合は、 誀り怜出察象ずなる笊号語の特定数あたりの誀り 怜出の回数をカりンタ 20によっお蚈数し、 その回数が䞀定数よりも倧 きくな぀た堎合に、 ディレむ調節回路 12がディレむ調節凊理を行う。 このずき、 誀り怜出回数の䞀定数は、 倖郚から曞き換え可胜なレゞスタ 1 9に蚭定しおもよいし、 あらかじめ定数ずしお DRAM 31に保持し おおいおもよい。 DRAM3 1に保持する堎合は、 レゞスタ 1 9は省略 した構成ずしおもよい。
なお、 䞊蚘の動䜜においお、 調停回路 21がプロック A32の DR A M31ぞのアクセスを蚱可しおおり、 アクセスがなされおいる最䞭であ る堎合は、 そちらを優先し、 ディレむ調節凊理は行わないようにするか 、 あるいはブロック A 32の DRAM31ぞのアクセスが終了埌、 ディ レむ調節凊 aを行うようにする。
たた、 ブロック A32の DRAM 31ぞのアクセスが続いおしたう堎 合は、 カりンタ 20がブロック A32がアクセス優先された回数を力ゥ ントし、 カりント倀が䞀定回数に達した堎合は、 プロ.ック A32の優先 順䜍を䞋げ、 ディレむ調節回路 12がディレむ調節凊理を行うようにす る。
以䞊のように、 本実斜の圢態によるメモリ制埡装眮によれば、 DRA M3 1のリヌドが正確に行われおないこずによる誀り怜出数の増加を防 ぐこずが可胜ずなる。
(実斜の圢態 8) . 図 9は本発明の実斜の圢態 8によるメモリ制埡装眮の構成図である。 図においお、 図 1〜図 4ず同䞀郚たたは盞圓郚には、 同䞀笊号を付し説 明を省略する。 たた、 3 4は誀り蚂正ブロックである。 たた、 むネヌブ ル信号生成回路 1 0 0に぀いおは、 実斜の圢態 1 ず同様の構成、 動䜜を 行うため蚘茉を省略した。 '
以䞊のような構成を有する、 本発明の実斜の圢態 8によるメモリ制埡 装眮の動䜜に぀いお、 以䞋、 説明を行うずずもに、 これにより、 本発明 のメモリ制埡方法の䞀実斜の圢態に぀いお説明を行う。 ただし、 実斜の 圢態 2〜4ず共通する郚分は省略し、 盞違点だけを述べる。
誀り蚂正プロック 3 4が D R AM 3 1にアクセスするこずによっお誀 り蚂正を行った結果蚂正が発生した堎合、 実際に誀りが含たれおいる他 に D R AM 3 1に蚘録されおいるデヌタを確実に取り蟌めおない可胜性 も考えられる。
このような堎合は、 誀り蚂正の回数をカりンタ 2 0によっお蚈数し、 その蚂正回数が䞀定数よりも倧きくなった堎合に、 ディレむ調節回路 1 2がディレむ調節凊理を行う。 このずき、 誀り蚂正回数の䞀定数は、 あ るいは倖郚から曞き換え可胜なレゞスタ 1 9に蚭定された数にしおもよ いし、 あらかじめ定数ずしお D R AM 3 1に保持しおおいおもよい。 D R AM 3 1に保持する堎合は、 レゞスタ 1 9は省略した構成ずしおもよ い。
なお、 䞊蚘の動䜜においお、 調停回路 2 1がブロック A 3 2の D R A M 3 1ぞ アクセスを蚱可しおおり、 アクセスがなされおいる最䞭であ る堎合は、 そちらを優先し、 ディレむ調節凊理は行わないようにするか 、 あるいはブロック A 3 2の D R AM 3 1ぞのアクセスが終了埌、 ディ レむ調節凊理を行うようにする。 '
たた、 ブロック A 3 2の D R AM 3 1ぞのアクセスが続いおしたう堎 合は、 カりンタ 20がブロック A 32がアクセス優先された回数を力ゥ ントし、 カりント倀が䞀定回数に達した堎合は、 ブロック A32の優先 順䜍を䞋げ、 ディレむ調節回路 1 2がディレむ調節凊理を行うようにす る。 このずきの回数も、 レゞスタ 1 9に蚭定する力 、 DRAM31に保 持するようにしおもよい。 '
以䞊のように、 本実斜の圢態によるメモリ制埡装眮によれば、 DRA M31のリヌドが正確に行われおないこずによる誀り蚂正䞍胜数の増加 を防ぐこずが可胜ずなる。
(実斜の圢態 9)
図 10は本発明の実斜の圢態 9によるメモリ制埡装眮の構成図である。 図においお、 図 1〜図 4ず同䞀郚たたは盞圓郚には、 同䞀笊号を付し説 明を省略する。 ただし、 ィネヌブル信号生成回路 100に぀いおは、 実 斜の圢態 1ず同様の構成、 動䜜を行うため蚘茉を省略した。
以䞊のような構成を有する、 本発明の実斜の圢態 9によるメモリ制埡 装眮の動† こ぀いお、 以䞋、 説明を行うずずもに、 これにより、 本発明 のメモリ制埡方法の䞀実斜の圢態に぀いお説明を行う。 ただし、 実斜の 圢態 2〜4ず共通する郚分は省略し、 盞違点だけを述べる。
本実斜の圢態によるメモリ制埡装眮は、 プロック A3 '2の曞き蟌み回 数に応じおディレむ調節凊理を行うものであり、 ブロック A32が DR A 31に察しおラむ トした回数をカりンタ 20によっお蚈数し、 その ラむ トした回数が䞀定数よりも倧きくなった堎合に、 ディレむ調節回路 12がディレむ調節凊理を行う。 このずき、 ラむ ト回数の䞀定数は、 倖 郚から曞き換え可胜なレゞスタ 19に蚭定しおもよいし、 あらかじめ定 数ずしお DRAM3 1に保持しおおいおもよい。 DRAM31に保持す る堎合は、 レゞスタ 19は省略した構成ずしおもよい。
以䞊のように、 本実斜の圢態によるメモリ制埡装眮によれば、 DRA M 3 1ぞのラむ ト回数が特定回数になる床に遅延倀を調節するこずで、 垞に D R AM 3 1のデヌタを確実にリヌドするこずが可胜ずなる。
なお、 本発明の各実斜の圢態によるメモリ制埡装眮は、 図 1 1に瀺す ように、 1぀のメモリ制埡装眮内に実珟しおもよく、 この堎合、 メモリ 制埡装眮を取り卷く環境、 デヌタアクセスの状況、 回数ずいった各皮条 件に応じお、 最適のデヌタ取り蟌みタむミングを埗るこずができる。
たた、 本発明のメモリは、 各実斜の圢態においおは D R AMずしたが 、 他には S R AMずしおもよく、 この堎合も䞊述したのず同様の効果が 埗られる。
たた、 本発明の各実斜の圢態は、 D R AMがィネヌブル信号の出力に よりリヌドデヌタをデヌタパス 1 1 0に出力する構成ずしお説明を行぀ たが、 本発明は、 S D R AMのようなメモリを察象に、 その動䜜がすぺ おクロックに同期しおおり、 ィネヌブル信号を甚いるこずなくデヌタを 出力しお、 デヌタバス䞊に確定するこずができるメモリに察するメモリ 制埡装眮ずしお実珟しおもよい。 すなわち、 本発明は、 ィネヌブル信号 生成郚 1 0 0やそれに盞圓する手段を持たないメモリ制埡装眮ずしお実 たた、 䞊蚘各実斜の圢態においおは、 ディレむ調節回路 1 2の遅延倀 は、 枩床モニタ 1 7が枬定する枩床たたは電源電圧モニタ 1 8が枬定す る電圧に基づき可倉するようにしおもよい。 さらに、 タむマ 1 6および カりンタ 2 0によっお蚭定された所定の呚期に基づき可倉するようにし おもよい。
たた、 䞊蚘の説明においおは、 本発明の実斜の圢態におけるメモリ制 埡装眮に぀いお説明を行ったが、 本発明は、 䞊述した本発明のメモリ制 埡装眮の党郚たたは䞀郚の手段 たたは、 装眮、 玠子、 回路、 郚等 の 機胜をコンピュヌタにより実行させるためのプログラムであっお、 コン ピュヌタず協働しお動䜜するプログラムであっおもよい。
たた、 本発明は、 䞊述した本発明のメモリ制埡方法の党郚たたは䞀郚 のステップ たたは、 工皋、 動䜜、 䜜甚等 の動䜜をコンピュヌタによ り実行させるためのプログラムであっお、 コンピュヌタず協働しお動䜜 するプログラムであっおもよい i
本発明は、' 䞊述.した本発明のメモリ制埡装眮の党郚たたは䞀郚の手段 の党郚たたは䞀郚の機胜をコンピュヌタにより実行させるためのプログ ラムを担持した媒䜓であり、 コンピュヌタにより読み取り可胜䞔぀、 読 み取られた前蚘プログラムが前蚘コンピュヌタず協動しお前蚘機胜を実 行する媒䜓であっおもよい。
本発明は、 䞊述した本発明のメモリ制埡方法の党郚たたは䞀郚のステ ップの党郚たたは䞀郚の動䜜をコンピュヌタにより実行させるためのプ ログラムを担持した媒䜓であり、 コンピュヌタにより読み取り可胜䞔぀ 、 読み取られた前蚘プログラムが前蚘コンピュヌタず協動しお前蚘動䜜 を実行する媒䜓であっおもよい。
なお、 本発明の䞀郚の手段 たたは、 装眮、 玠子、 回路、 郚等 、 本発明の䞀郚のステップ たたは、 工皋、 動䜜、 䜜甚等 ずは、 それら の耇数の手段たたはステツプの内の、 幟぀かの手段たたはステツプを意 味し、 あるいは、 䞀぀の手段たたはステップの內の、 䞀郚の機胜たたは 䞀郚の動䜜を意味するものである。
たた、 本発明の䞀郚の装眮 たたは、 玠子、 回路、 郚等 ずは、 それ らの耇数の装眮の内の、 幟぀かの装眮を意味し、 あるいは、 䞀぀の装眮 の内の、 䞀郚の手段 たたは、 玠子、 回路、 郚等 を意味し、 あるいは 、 侀^ 3の手段の内の、 䞀郚の機胜を意味するものである。
たた、 本発明のプログラムを蚘録した、 コンピュヌタに読みずり可胜 な蚘録媒䜓も本発明に含たれる。 たた、 本発明のプログラムの䞀利甚圢態は、 コンピュヌタにより読み 取り可胜な蚘録媒䜓に蚘録され、 コンピュヌタず協働しお動䜜する態様 であっおも良い。
たた、 本発明のプログラムの䞀利甚圢態は、 䌝送媒䜓䞭を䌝送し、 コ ンピュヌタにより読みずられ、 πンピュヌタず協働しお動䜜する態様で あっおも良 ボ。 . .
たた、 本発明のデヌタ構造ずしおは、 デヌタベヌス、 デヌタフォヌマ ッ ト、 デヌタテヌブル、 デヌタリスト、 デヌタの皮類などを含む。
たた、 蚘録媒䜓ずしおは、 R OM等が含たれ、 䌝送媒䜓ずしおは、 ィ ンタヌネッ ト等の䌝送媒䜓、 光 ·電波 ·音波等が含たれる。
たた、 䞊述した本発明のコンピュヌタは、 C P U等の玔然たるハヌド り゚アに限らず、 ファヌムゥ-ァや、 O S、 曎に呚蟺機噚を含むもので あっおも良い。
なお、 以䞊説明した様に、 本発明の構成は、 ゜フトゥ ア的に実珟し おも良いし、 ハヌドりェア的に実珟しおも良い。 産業䞊の利'甚可胜性 . 以䞊説明したずころから明らかなように、 本発明によれば、 リヌドデ ヌタを取り蟌むタむミングを調節するこずができ、 さたぎたな状況に察 しおも確実にリ ドデヌタを取り蟌むこずが可胜ずなる。

Claims

請 求 の 範 囲
1 . クロックを生成するクロック生成回路ず、
前蚘クロックに、 可倉する遅延倀にお遅延させるディレむ調節凊理を 行い、 取り蟌みクロックずしお出力するディレむ調節回路ず、
前蚘取り蟟みクロックに基づき、 メモリに蚘録されお るデヌタをリ 䞀ドしお栌玍するリ䞀ドデヌタレゞスタずを備えたメモリ制埡装眮。
2 . 前蚘ディレむ調節回路は、 該メモリ制埡装眮呚蟺の環境倉化に 基づき前蚘ディレむ調節凊理を開始する請求項 1に蚘 Ÿのメモリ制埡装 眮。
3 . 前蚘ディレむ調節回路は、 所定の呚期にお前蚘ディレむ調節凊 理を開始する請求項 1に蚘茉のメモリ制埡装眮。
4 . 前蚘ディレむ調節回路は、 前蚘メモリに察する誀り怜出たたは 誀り蚂正の動䜜に基づきディレむ調節凊理を開始する請求項 1に蚘茉の メモリ制埡装眮。
5 . 前蚘ディレむ調節回路は、 該メモリ制埡装眮呚蟺の環境倉化に 基づき前蚘遅延倀を可倉する請求項 1から 4のいずれかに蚘茉のメモリ 制埡装眮。 '-
6 . 前蚘ディレむ調節回路は、 所定の呚期に基づき前蚘遅延倀を可 倉する請求項 1から 4のいずれかに蚘茉のメモリ制埡装眮。
7 . 前蚘ディレむ調節回路は、 1぀たたは耇数の遅延玠子を有し、 前蚘クロックに所定数の前蚘遅延玠子を経由させるこずにより、 前蚘 ク口ック遅延凊理を行う請求項 1に蚘茉のメモリ制埡装眮。
8 . 前蚘ディレむ調節回路は、 倖郚からの制埡により、 前蚘ディレ ィ調節凊理における遅延量を調節できる請求項 1に蚘茉のメモリ制埡装
9 . 前蚘メモリぞの蚘録察象ずなるデヌタず同䞀のデヌタを栌玍す る比范甚デヌタレゞスタず、
前蚘リヌドデヌタレゞスタに栌玍されたデヌタず、 前蚘比范甚デヌタ レゞスタに栌玍されおいるデヌタずを比范する比范回路ずを備え、 前蚘メモリ内の所定のァドレスおよび前蚘比范甚デヌタレゞスタに所 定のデヌタがラむ トされた埌、 前蚘リヌドデヌタレゞスタは、 前蚘所定 のデヌタをリヌドし、 前蚘比范回路は、 前蚘リヌドデヌタレゞスタ内の 前蚘所定のデヌタず、 前蚘比范甚デヌタレゞスタ内の俞蚘所定のデヌタ ずを照合するラむ ト /リヌド確認凊理を行う請求項 1から 8のいずれか に蚘茉のメモリ制埡装眮。
1 0 . 倖郚から内容を曞き換え可胜なレゞスタをさらに備え、 前蚘比范回路は、 前蚘レゞスタに蚭定されたデヌタを甚いお、 前蚘ラ ã‚€ ト/リヌド確認凊理を行う請求項 9に蚘茉のメモリ制埡装眮。
1 1 . 前蚘レゞスタには、 前蚘メモリの前蚘所定のアドレスが少な く ずも蚭定される請求項 9蚘茉のメモリ制埡装眮。
1 2 . 前蚘ディレむ調節回路は、 前蚘ラむ ト /リヌド確認凊理の終 了埌、 前蚘ディレむ調節凊理を行い、 . '
前蚘比范回路は、 前蚘ディレむ調節凊理が行われた埌、 再び前蚘ラむ ト Zリヌド確認凊理を行うラむ ト Zリヌド繰り返し確認凊理を行い、 前蚘ラむ ト /リヌド確認凊理、 たたは前蚘ラむ ト Z'リヌド確認凊理お ょぎ前蚘ラむ トノリヌド繰り返し確認凊理により、 前蚘遅延倀は最適化 される請求項 9たたは 1 0に蚘茉のメモリ制埡装眮。
1 3 . 倖郚からの制埡信号入力時に、 前蚘ディレむ調節回路は、 前 蚘ディレむ調節凊理を行う請求項 1から 8のいずれかに蚘茉のメモリ制
1 4 . 前蚘倖郚信号は、 前蚘メモリ制埡装眮の電源投入を瀺す信号 である請求項 1 3に蚘茉のメモリ制埡装眮。
1 5 . 前蚘倖郚信号は、 前蚘メモリ制埡装眮の初期化たたはリセッ トを瀺す信号である請求項 1 3に蚘茉のメモリ制埡装眮。
1 6 . 前蚀己倖郚信号は、 前蚘メモリ制埡装眮のスリヌプ状態からの ' 埩垰を瀺す信号である請求項 1 3に蚘茉のメモリ制埡装眮。
1 7 . 前蚘メモリに察しおアクセス暩を有するブロックのアクセス
. を確認するず共に、 該ブロックのアクセスの優先順䜍を決定する調停回 路をさらに備え、
前蚘調停回路が、 前蚘ブロックが前蚘メモリにアクセスしおいないこ ずを少なくずも確認した堎合、 前蚘ディレむ調節回路は、 前蚘ディレむ 調節凊理を行う請求項 9たたは 1 0に蚘茉のメモリ制埡装眮。
1 8 . 前蚘調停回路が、 前蚘ブロックが前蚘メモリにアクセスしお いるこずを確認した堎合、 前蚘ディレむ調節回路は、 前蚘ディレむ調節 凊理を行わない請求項 1 7に蚘茉のメモリ制埡装眮。
1 9 . 倖郚たたは前蚘レゞスタによっお蚭定可胜な所定の回数を力 ゥントするカりンタをさらに備え、
前蚘調停回路が、 前蚘プロックが前蚘メモリにァクセ しおいるこず を確認すれば、 前蚘ディレむ調節回路は、 前蚘ディレむ調節凊理を行わ ないずずもに、 前蚘カりンタの倀をむンクリメントし、 前蚘カりンタの 倀が所定の倀になれば、 前蚘ディレむ調節凊理を行う請求項 9たたは 1 0に蚘茉のメモリ制埡装眮。
2 0 . 時間蚈枬を行うタむマをさらに備え、
前蚘タむマの時間蚈枬に基づき、 前蚘ディレむ調節回路は、 所定の時 間ごずに前蚘ディレむ調節凊理を行う請求項 1 9に蚘茉のメモリ制埡装
2 1 . 前蚘レゞスタには、 前蚘所定の時間が蚭定可胜である請求項 2 1に蚘茉のメモリ制埡装眮。
2 2 . 枩床を蚈枬する枩床モニタをさらに備え、
前蚘メモリに察しおアクセス暩を有する前蚘プロックの枩床倉化に基 づき、 前蚘ディレむ調節回路は 前蚘ディレむ調節凊理を行う請求項 9 、 1 0 た汔は 1 ,9のいずれかに蚘茉のメモリ制埡装眮。
2 3 . 前蚘レゞスタには、 所定の枩床が蚭定可胜であり、
前蚘枩床モニタが、 前蚘所定の枩床を怜出した堎合、 前蚘ディレむ調 節凊理が行われる請求項 2 2に蚘茉のメモリ制埡装眮。'
2 4 . 電圧を蚈枬する電圧モニタをさらに備え、
前蚘メモリに察しおアクセス暩を持぀プロックたたは該メモリ制埡装 眮の電圧倉化に基づき、 前蚘ディレむ調節回路は、 前蚘ディレむ調節凊 理を行う請求項 9、 1 0 たたは 1 9のいずれかに蚘茉のメモリ制埡装 眮。 .
2 5 . 前蚘レゞスタには、 所定の電圧が蚭定可胜であり、
前蚘電圧モニタが、 前蚘所定の電圧以䞊の電圧を怜出した堎合、 前蚘 ディレむ調節凊理が行われる請求項 2 4に蚘茉のメモリ制埡装眮。
2 6 . 前蚘メモリに察しおアクセス暩を持぀誀り怜出プロックが前 蚘メモリにアクセスするこずによっお誀り怜出を行った堎合に、 誀り怜 出察象ずなる笊号語の特定個数あたりの誀り怜出回数が、 所定の回数よ り倧きくな぀た堎合、 前蚘ディレむ調節回路は、 前蚘ディレむ調節凊理 を行う請求項 9、 1 0 たたは 1 9のいずれかに蚘茉のメモリ制埡装眮 c 2 7 . 前蚘メモリに察しおアクセス暩を持぀誀り蚂正プロックが前 蚘メモリにアクセスするこずによっお誀り蚂正を行った堎合に、 誀り蚂 正回数が、 所定の回数より倧きくな぀た堎合、 前蚘ディレむ調節回路は 、 前蚘ディレむ調節凊理を行う請求項 9、 1 0 たたは 1 9のいずれか に蚘茉のメモリ制埡装眮。
2 8 . 前蚘メモリに察しおアクセス暩を持぀前蚘プロックが前蚘メ モリにデヌタをラむ トした回数が所定の回数ずなった堎合、 前蚘ディレ ィ調節回路は、 前蚘ディレむ調節凊理を行う請求項 9、 1 0 たたは 1 9のいずれかに蚘茉のメモリ制埡装眮。
2 9 . 前蚘レゞスタには、 前蚘所定の回数が蚭定可胜である請求項 2 6から 2 8のいずれかに蚘茉のメモリ制埡装眮。
3 0 . クロックを生成するクロック生成工皋ず、
前蚘ク口ックに、 可倉する遅延倀にお遅延させるディレむ調節凊理を 行い、 取り蟌みクロックずしお出力するディレむ調節工皋ず、
前蚘取り蟌みク口ックに基づき、 メモリに蚘録されおいるデヌタをリ ヌドしおリヌドデヌタレゞスタに栌玍するリ䞀ドデヌタレゞスタ栌玍ェ 皋ずを備えたメモリ制埡方法。 '
3 1 . 前蚘ディレむ調節工皋は、 該メモリ制埡装眮呚蟺の環境倉化 に基づき前蚘ディレむ調節凊理を開始する請求項 3 0に蚘茉のメモリ制 埡方法。 .
3 2 . 俞蚘ディレむ調節工皋は、 所定の呚期にお前蚘ディレむ調節 凊理を開始する請求項 3 0に蚘茉のメモリ制埡方法。 . '
3 3 . 前蚘ディレむ調節工皋は、 前蚘メモリに察する誀り怜出たた は誀り蚂正の動䜜に基づきディレむ調節凊理を開始する請求項 3 0に蚘 茉のメモリ制埡工皋。
3 4 . 前蚘メモリぞの蚘録察象ずなるデ^"タず同䞀のデヌタを比范 甚デヌタレゞスタに栌玍する比范甚デヌタレゞスタ栌玍工皋ず、 前蚘リヌドデヌタレゞスタにお栌玍されたデヌタず、 前蚘比范甚デヌ タレゞスタ工皋にお栌玍されおいるデヌタずを比范する比范工皋ずを備 え、 前蚘メモリ内の所定のァドレスおよび前蚘比范甚デヌタレゞスタに所 定のデヌタがラむトされた埌、 前蚘リヌドデヌタレゞスタから、 前蚘所 定のデヌタをリヌドし、 前蚘比范工皋においお、 前蚘リヌドデヌタレゞ スタ内の前蚘所定のデヌタず、 前蚘比范甚デヌタレゞスタ内の前蚘所定 のデヌタずを照合するラむ ト Zリヌド確認凊理を行う請求項 3 0に蚘茉 のメモリ制埡方法。 
3 5 . 請求項 1に蚘茉のメモリ制埡装眮の、 クロックを生成するク ロック生成回路ず、 前蚘クロックに、 可倉する遅延倀にお遅延させるデ ィレむ調節凊理を行い、 取り蟌みクロックずしお出力するディレむ調節 回路ず、 前蚘取り蟌みクロックに基づき、 メモリに蚘録されおいるデヌ タをリヌドしお栌玍するリ䞀ドデヌタレゞスタずの党郚たたは䞀郚ずし おコンピュヌタを機胜させるためのプログラム。
3 6 . 請求項 3 0に蚘茉のメモリ制埡方法の、 クロックを生成する ク口ック生成工皋ず、
前蚘ク口ックに、 可倉する遅延倀にお遅延させるディレむ調節凊理を 行い、 取り.蟌みクロックずしお出力するディレむ調節工皋ず、
前蚘取り蟌みクロックに基づき、 メモリに蚘録されおいるデヌタをリ ヌドしおリヌドデヌタレゞスタに栌玍するリ䞀ドデヌタレゞスタ栌玍ェ 皋ずの党郚たたは䞀郚をコンピュヌタに実行させるためのプログラム。
3 7 . 請求項 1に蚘茉のメモリ制埡装眮の、 クロックを生成するク ロック生成回路ず、 前蚘クロックに、 可倉する遅延倀にお遅延させるデ ィレむ調節凊理を行い、 取り蟌みクロックずしお出力するディレむ調節 回路ず、 前蚘取り蟌みクロックに基づき、 メモリに蚘録されおいるデヌ タをリヌドしお栌玍するリ䞀ドデヌタレゞスタずの党郚たたは䞀郚ずし おコンピュヌタを機胜させるためのプログラムを担持した媒䜓であっお 、 コンピュヌタにより凊理可胜なこずを特城ずする媒䜓。
3 8 . 請求項 3 0に蚘茉のメモリ制埡方法の、 クロックを生成する クロック生成工皋ず、 前蚘クロックに、 可倉する遅延倀にお遅延させる ディレむ調節凊理を行い、 取り蟌みクロックずしお出力するディレむ調 節工皋ず、 前蚘取り蟌みクロックに基づき、 メモリに蚘録されおいるデ ヌタをリヌドしおリヌドデヌタレゞスタに栌玍するリ䞀ドデヌタレゞス ' タ栌玍工皋ずの党郚たたは䞀郚をコンピュヌタに実行させるためのプロ グラムを担持した媒䜓であっお、 コンピュヌタにより凊理可胜なこずを 特城ずする媒䜓。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010038422A1 (ja) * 2008-10-01 2010-04-08 パナ゜ニック株匏䌚瀟 メモリむンタヌフェヌス
WO2010137330A1 (ja) * 2009-05-27 2010-12-02 パナ゜ニック株匏䌚瀟 遅延調敎装眮、遅延調敎方法
CN113825898A (zh) * 2019-05-20 2021-12-21 舍北勒技术股仜䞀合公叞 甚于操䜜机电匏凞蜮蜎盞䜍噚的方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0454544A (ja) * 1990-06-21 1992-02-21 Nec Corp メモリアクセス制埡装眮
JPH05342085A (ja) * 1992-06-09 1993-12-24 Mitsubishi Electric Corp メモリアクセス制埡回路
JPH07146814A (ja) * 1993-11-24 1995-06-06 Matsushita Electric Ind Co Ltd メモリ装眮
JPH09185427A (ja) * 1995-12-28 1997-07-15 Graphics Commun Lab:Kk クロック䜍盞調敎回路およびクロック䜍盞調敎方法
JPH10232818A (ja) * 1997-01-23 1998-09-02 Hewlett Packard Co <Hp> メモリ・コントロヌラ
JPH11161601A (ja) * 1997-08-19 1999-06-18 Matsushita Electric Ind Co Ltd 耇数䌝送線路間の遅延時間の調敎装眮

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0454544A (ja) * 1990-06-21 1992-02-21 Nec Corp メモリアクセス制埡装眮
JPH05342085A (ja) * 1992-06-09 1993-12-24 Mitsubishi Electric Corp メモリアクセス制埡回路
JPH07146814A (ja) * 1993-11-24 1995-06-06 Matsushita Electric Ind Co Ltd メモリ装眮
JPH09185427A (ja) * 1995-12-28 1997-07-15 Graphics Commun Lab:Kk クロック䜍盞調敎回路およびクロック䜍盞調敎方法
JPH10232818A (ja) * 1997-01-23 1998-09-02 Hewlett Packard Co <Hp> メモリ・コントロヌラ
JPH11161601A (ja) * 1997-08-19 1999-06-18 Matsushita Electric Ind Co Ltd 耇数䌝送線路間の遅延時間の調敎装眮

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010038422A1 (ja) * 2008-10-01 2010-04-08 パナ゜ニック株匏䌚瀟 メモリむンタヌフェヌス
WO2010137330A1 (ja) * 2009-05-27 2010-12-02 パナ゜ニック株匏䌚瀟 遅延調敎装眮、遅延調敎方法
US8363492B2 (en) 2009-05-27 2013-01-29 Panasonic Corporation Delay adjustment device and delay adjustment method
CN113825898A (zh) * 2019-05-20 2021-12-21 舍北勒技术股仜䞀合公叞 甚于操䜜机电匏凞蜮蜎盞䜍噚的方法
US11680498B2 (en) 2019-05-20 2023-06-20 Schaeffler Technologies AG & Co. KG Method for operating an electromechanical camshaft phaser
CN113825898B (zh) * 2019-05-20 2023-11-24 舍北勒技术股仜䞀合公叞 甚于操䜜机电匏凞蜮蜎盞䜍噚的方法

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