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WO2001017014A1 - Speicherzellenanordnung und verfahren zu deren herstellung - Google Patents

Speicherzellenanordnung und verfahren zu deren herstellung Download PDF

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Publication number
WO2001017014A1
WO2001017014A1 PCT/DE2000/002218 DE0002218W WO0117014A1 WO 2001017014 A1 WO2001017014 A1 WO 2001017014A1 DE 0002218 W DE0002218 W DE 0002218W WO 0117014 A1 WO0117014 A1 WO 0117014A1
Authority
WO
WIPO (PCT)
Prior art keywords
trench
capacitor electrode
layer
electrode
memory cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/DE2000/002218
Other languages
English (en)
French (fr)
Inventor
Bernhard Sell
Josef Willer
Dirk Schumann
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of WO2001017014A1 publication Critical patent/WO2001017014A1/de
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate

Definitions

  • a one-transistor memory cell comprises a read-out transistor and a storage capacitor.
  • the information is stored in the storage capacitor in the form of an electrical charge, which represents a logical variable, 0 or 1.
  • the storage capacitor must have a minimum capacitance for safe storage of the charge and simultaneous differentiability of the information read out. The lower limit for the capacitance of the storage capacitor is currently seen at 25 fF.
  • the required area of the single-transistor memory cell must be reduced from generation to generation. At the same time, the minimum capacitance of the storage capacitor must be maintained.
  • both the read-out transistor and the storage capacitor were implemented as planar components. From the 4 MBit memory generation onwards, a further reduction in the area of the memory cell was achieved by a three-dimensional arrangement of the read transistor and memory capacitor.
  • One possibility is to implement the storage capacitor in a trench (see, for example, BK Ya ada etal, Proc. Intern. Electronic Devices and Materials IEDM 85, p. 702 ff).
  • the electrodes of the storage capacitor act as a diffusion region adjoining the wall of the trench and a doped polysilicon filling which is located in the trench.
  • the electrodes of the storage capacitor are thus along the surface of the Trench arranged.
  • the effective area of the storage capacitor, on which the capacitance depends is increased compared to the space requirement for the storage capacitor on the surface of the substrate, which corresponds to the cross section of the trench.
  • Trench can further increase the packing density.
  • the enlargement of the depth of the trench is, however, limited for technological reasons.
  • the invention is based on the problem of specifying a memory cell arrangement with memory cells, each of which has a storage capacitor and a selection transistor, in which the storage capacitor is arranged on a trench and, with a constant cross-sectional area and depth of the trench, has an increased capacitance in comparison with the prior art , Furthermore, a method for producing such a memory cell arrangement is to be specified.
  • the memory cells each have a storage capacitor and a selection transistor.
  • the storage capacitor comprises a lower capacitor electrode, a capacitor dielectric and an upper capacitor electrode, which are at least partially arranged in a trench.
  • the lower capacitor electrode is adjacent to a wall of the trench.
  • At least one of the capacitor electrodes is designed as a metallic electrode. This prevents the formation of a depletion zone in the capacitor electrode designed as a metallic electrode, which leads to an increase in the specific capacitance. This measure also has the advantage that the electrode resistance of the capacitor electrode designed as a metallic electrode is reduced.
  • the metallic electrode is preferably formed from tungsten silicide, tungsten, tungsten nitride, ruthenium or ruthenium oxide, since these metals can be introduced into the trench by CVD deposition. Furthermore, the metallic electrode can also be formed from iridium or iridu oxide.
  • Both the lower capacitor electrode and the upper capacitor electrode or both capacitor electrodes can be designed as a metallic electrode.
  • the upper capacitor electrode contains doped polysilicon.
  • the lower capacitor electrode is designed as a diffusion region adjacent to the trench.
  • a further increase in area can be achieved in that the trench extends from a main area of a semiconductor substrate into the semiconductor substrate and the trench has a smaller cross section in the area of the main area parallel to the main area than in an area of the trench facing away from the main area.
  • cavities are also avoided when filling the trench.
  • the memory cell arrangement has the advantage that it requires only minor modifications to a conventional process circuit for its manufacture.
  • the invention is explained in more detail below on the basis of exemplary embodiments which are illustrated in the figures.
  • Figure 1 to Figure 7 shows steps for producing a
  • FIG. 8 and FIG. 9 show manufacturing steps for a variant of the memory cell arrangement in which the upper capacitor electrode is designed as a metallic electrode.
  • FIGS. 10 to 13 show manufacturing steps for forming a selection transistor.
  • FIG. 14 shows a layout in an 8F 2 cell architecture.
  • FIG. 15 to FIG. 21 show steps for producing a storage capacitor in which the lower capacitor electrode is designed as a metallic electrode.
  • FIGS. 22 and 23 show steps for producing a storage capacitor in which the lower and the upper capacitor electrodes are designed as metal electrodes.
  • FIGS. 24 to 27 show manufacturing steps for a selection transistor.
  • An 8 n thick SiO 2 (oxide) layer 3 and a 220 nm thick Si 3 N 4 layer 4 are applied to a main surface 1 of a semiconductor substrate 2.
  • a 620 nm thick BPSG layer (not shown) is applied thereon.
  • the BPSG layer, the Si 3 N 4 - Layer 4 and the Si0 2 layer 3 structured in a plasma etching process with CF4 / CHF3, so that a hard mask is formed.
  • this hard mask as an etching mask, trenches 5 are etched into the main surface 1 in a further plasma etching process using HBr / NF 3 .
  • the BPSG layer is subsequently removed by wet etching with H2SO4 / HF.
  • the trenches 5 have a depth of 7 ⁇ m, a width of 100 ⁇ 250 nm and a mutual spacing of 100 nm.
  • a 10 nm thick SiO 2 layer 6 is subsequently produced by thermal oxidation and covers at least the walls of the trenches 5.
  • a polysilicon filling 7 is produced in the trenches 5, the surface of which is 1100 nm below the main surface 1 is arranged. The chemical mechanical polishing can be omitted if necessary.
  • a 10 nm thick SiO 2 layer 8 is formed on the surface of the polysilicon filling 7 by thermal oxidation.
  • Si 3 N 4 layer is deposited in a CVD process and selectively etched to SiO 2 with CHF 3 in an anisotropic plasma etching process. This creates 5 Si 3 N 4 spacers 9 above the polysilicon filling 7 on the flanks of the trenches.
  • the Si0 2 layer 8 is removed in a wet chemical etching step using NH 4 F / HF, which attacks SiO 2 selectively to form Si 3 N 4 and silicon.
  • the etching time is such that approximately 25 nm of SiO 2 are removed.
  • undercuts occur in the surface of the polysilicon filling 7, in which the side walls of the trenches 5 adjacent to the semiconductor substrate 2 are exposed (see FIG. 2).
  • the etching time for this anisotopic etching step is dimensioned such that 5 nm Si 3 N 4 are etched away.
  • SF 6 is then used to selectively etch polysilicon to Si 3 N 4 and Si0 2 .
  • the polysilicon filling 7 is removed from the trench 5 in each case.
  • the exposed part of the Si0 2 layer 6 is removed by etching with NH 4 F / HF.
  • the etching time is dimensioned so that 10 nm Si0 2 are etched.
  • An isotropic etching step with ammonia is then carried out, in which silicon is selectively etched to nitride.
  • the etching time is dimensioned so that 20 nm silicon are etched.
  • the cross section of the trenches 5 in the lower region of the trenches 5, ie in the region facing away from the main surface 1, is widened by 40 nm (see FIG. 3).
  • an arsenic-doped silicate glass layer By depositing an arsenic-doped silicate glass layer in a layer thickness of 50 nm and a TEOS-Si0 2 layer in a thickness of 20 nm and a subsequent tempering step at 1000 degrees Celsius, 120 seconds is achieved by diffusion out of the arsenic-doped silicate glass layer in the semiconductor substrate 2, an n + -doped region 11, which acts as the lower capacitor electrode of a single capacitor in the finished memory cell arrangement, is formed.
  • the lower capacitor electrodes of adjacent capacitors are connected to one another via the n + -doped region 11.
  • gas phase doping can also be carried out, for example with the following parameters: 900 ° C., 3 Torr tributylarsine (TBA) [33 percent], 12 min.
  • the Si 3 N 4 filling 10 and the Si 3 N 4 spacer 9 act as a diffusion barrier, so that the n + -doped region 11 is delimited approximately 1000 nm below the main surface 1.
  • the arsenic-doped silicate glass layer and the TEOS-Si0 2 layer are removed.
  • the Si 3 N 4 is attacked selectively to Si 2 silicon and the etching time is such that 15 nm Si 3 N 4 are etched, the Si 3 N 4 filling 10 and the Si 3 N 4 spacer 9 removed (see Figure 4).
  • a 5 nm thick dielectric layer 12 is subsequently deposited, which contains Si 2 and Si 3 N 4 .
  • the dielectric layer 12 contains Al2O3 (aluminum oxide), T1O2
  • Ta2 ⁇ 5 tantalum oxide
  • a 30 nm thick tungsten silicide layer 13 is deposited by CVD deposition
  • tungsten silicide is then selectively etched to Si 3 N 4 and the dielectric layer 12. This creates an upper capacitor electrode 15 made of tungsten silicide (see FIG. 5).
  • the remaining free space m is provided in the trench 5 by depositing a 70 nm thick polysilicon layer and chemical-mechanical polishing down to the surface of the S 3 N 4 layer 4 with a polysilicon filling 16 (see Figure 6).
  • etching step with SF 6 the polysilicon filling 16 is etched back under the main surface 1 by 100 nm.
  • a S 3 N 4 attacking etching step with HF / ethylene glycol follows, in which nitride is etched. With the help of NH 4 F / HF, exposed parts of the dielectric layer 12 and the SiO 2 layer 6 are removed (see FIG. 7). After a thermal oxidation (Sac ⁇ ficial oxidation) is followed by an implantation with phosphorus with a dose of 2 x 10 13 cm ⁇ 2 and an energy of 10 keV to form a ⁇ -doped region 17 which in the upper region of the trench 5 to the main surface 1 borders.
  • the depth of the n + -doped region 17 is such that between the basic doping of the semiconductor substrate 2 adjoins the surface of the trench 5 in the n + -doped region 17 and the n + -doped region 11 (see FIG. 7).
  • the Si0 2 generated before the implantation is subsequently removed again.
  • the trench 5 is essentially filled with a polysilicon filling 18 by deposition of polysilicon and anisotropic etching with SF 6 .
  • the polysilicon fillings 16, 18 are in situ doped with arsenic during the deposition. As a result, the polysilicon fillings 16, 18 act as a connection structure between the upper capacitor electrode 15 and the n ⁇ -doped region 17.
  • the n "-doped region 17 is connected to a source / drain region of a selection transistor in the further production process.
  • a 20 nm thick tungsten silicide layer 15 'and then a 50 nm thick polysilicon layer 16' can first be applied to the structure, as shown in FIG. 6 is shown, can be deposited (see FIG. 8).
  • the tungsten silicide layer 15 ', the polysilicon layer 16', the Si0 2 layer 6 and the dielectric layer 12 are etched back 100 nm below the main surface 1. This creates an upper capacitor electrode 15 '', the doped over the height of the n + region 11 protrudes, and a polysilicon fill 16 '', the remaining free space of the trench 5 within the upper capacitor electrode 15 'fills (see Figure 9)'.
  • the polysilicon filling 18 is formed by depositing 80 nm polysilicon and chemical-mechanical polishing down to the surface of the Si 3 N layer 4.
  • the polysilicon filling 18 is etched up to the main surface 1 by etching with SF 6 .
  • isolation structures 20 are subsequently created which laterally delimit active areas (see FIG. 10).
  • a photolithographically generated mask (not shown) is formed which covers the active areas.
  • a non-selective etching step with CHF 3 / N / NF 3 follows, in which silicon, tungsten silicide, Si0 2 and polysilicon is etched. The etching time is set so that 200 nm polysilicon are etched. After removal of the photoresist mask with 0 2 / N 2 and wet chemical etching of the dielectric layer 12 at a depth of 3 nm, an oxidation is carried out and 5 nm SiN 4 is deposited.
  • source / drain regions 28 are generated for selection transistors.
  • the implantation is carried out with phosphorus with an energy of 25 keV and a dose of 3 x 10 13 cm -2 .
  • Si 3 N 4 spacers 29 are produced on the flanks of the gate electrodes 26 and the Si 3 N 4 layer 25.
  • An oxynitride layer 30 is subsequently deposited over the entire surface in a layer thickness of 23 nm. This is followed by the deposition of a BPSG layer 31 with a thickness of 550 nm. In a tempering step at 850 ° C., the BPSG layer 31 is blown over. A planar surface is produced by chemical mechanical polishing, in which the oxynitride layer 30 acts as an etching stop (see FIG. 12).
  • An SiO 2 layer 32 with a layer thickness of 450 nm is formed over the whole area by TEOS deposition (see FIG. 13).
  • contact holes 33 to source / drain regions 28 are opened.
  • the contact holes 33 are each opened to the source / drain region of a selection transistor which is not in contact with the n + -doped region 17.
  • a photolithographically produced mask (not shown) is used to open the contact holes 33.
  • the etching is carried out with 0 2 / C 4 F 8 / CO.
  • the oxynitride layer 30 acts as an etch stop. To complete the contact holes 33, the oxynitride layer 30 is removed with 0 2 / CHF 3 .
  • the contact holes 33 are provided with polysilicon fillings 34 by in situ-doped deposition of polysilicon and etching back of the polysilicon with CF 4 / SF 6 (see FIG. 13).
  • the SiO 2 layer 32 is formed in the region of the periphery removed by etching with CF 4 / CHF 3 and an HDD implantation is carried out for transistors in the periphery.
  • bit lines BL After the formation of a photolithographically generated mask, the course of strip-shaped bit lines BL, which run parallel to one another and which run perpendicular to the word lines WL, etching takes place in the SiO 2 layer 32 with CF 4 / CHF 3 . After removing the mask with 0 2 / N 2 , the bit lines are generated by depositing titanium and tungsten and then chemical-mechanical polishing.
  • wiring levels are formed in a known manner.
  • the memory cell arrangement has a memory capacitor arranged in one of the trenches 5 and a planar selection transistor for each memory cell.
  • a space requirement of 8F 2 is required per memory cell, where F is the smallest structure size that can be produced in the respective technology.
  • the layout of the memory cell arrangement is shown in FIG.
  • the bit lines BL run in the form of strips and parallel to one another, the width of the bit lines BL in each case F and their mutual spacing likewise being F.
  • the word lines WL which likewise have a width of F and a mutual spacing of F, run perpendicular to this.
  • Active areas A are arranged below the bit lines BL, two word lines WL crossing above each active area.
  • the active areas A are arranged offset from each other below adjacent bit lines BL.
  • a bit line contact BLK is arranged in the middle of the active areas A, which enables an electrical connection between the respective bit line BL and the active area A.
  • the trenches 5 are arranged below the word lines WL. The widening of the trenches 5 in the lower area is entered as a dotted contour and provided with the reference symbol 5 '.
  • At the crossing point between one of the Bit lines BL and one of the word lines WL each have the gate electrode 26 of the associated selection transistor arranged (see FIG. 14).
  • the active regions A each extend between two trenches 5. They comprise two selection transistors which are connected to the associated bit line BL via a common bit line contact BLK. Depending on which of the word lines WL is driven, the information is read out of the storage capacitor which is arranged in one of the trenches 5 or the other of the trenches 5.
  • an SiO 2 layer 43 with a thickness of 8 nm and an SiN 4 layer 44 with a thickness of 220 nm are applied to a main surface 41 of a semiconductor substrate 42 made of monocrystalline silicon.
  • a BPSG layer with a thickness of 620 nm is deposited thereon (not shown).
  • the BPSG layer, the Si 3 N 4 layer 44 and the SiO 2 layer 43 are structured by plasma etching with CF 4 / CHF 3 .
  • a trench 45 is formed using the BPSG layer as a hard mask by plasma etching with HBr / NF per memory cell.
  • the trench 45 has a depth of 7 ⁇ m and a width of 100 nm ⁇ 250 nm (see FIG. 15).
  • the BPSG layer is removed by wet chemical etching with H 2 S0 4 / HF.
  • a SiO 2 layer 46 with a layer thickness of 10 nm is formed by thermal oxidation and covers at least the walls of the trenches 45.
  • a 70 nm thick polysilicon layer from which a polysilicon filling 47 is formed by chemical mechanical polishing down to the surface of the Si 3 N 4 layer 44 and etching with SF 6 , which is arranged 1100 nm below the main surface 41 is.
  • a 10 nm thick SiO 2 layer 48 is formed by oxidation.
  • Si 3 N 4 By CVD deposition of a 10 nm thick Si 3 N 4 layer and anisotropic plasma etching with CHF 3 , Si 3 N 4 being selectively etched to Si0 2 , 47 Si 3 N 4 spacers 49 are produced above the polysilicon filling (see FIG. 15 ).
  • the Si0 2 layer 48 and thereby exposed parts of the SiO 2 layer 46 are removed by wet chemical etching of SiO 2 selectively to Si 3 N 4 and silicon with NH 4 F / HF.
  • the etching time is set so that 25 nm Si0 2 are etched.
  • CVD deposition of a 5 nm Si 3 N layer and anisotropic etching with CHF 3 the etching time being set in such a way that 5 nm Si 3 N 4 are etched, undercuts resulting from the wet chemical oxide etching with an Si 3 N 4 - Filling 50 filled (see Figure 16).
  • the polysilicon filling 47 is subsequently removed selectively to Si 3 N 4 and Si0 2 .
  • the exposed part of the SiO 2 layer 46 is removed by wet chemical etching with NH 4 F / HF.
  • the cross section of the trenches 45 below the Si 3 N 4 spacer 49 and the Si 3 N 4 filling 50 is widened by isotropic etching with ammonia, silicon being attacked selectively to Si 3 N 4 .
  • the etching time is set so that 20 nm
  • Silicon are etched. This means that the cross section of the respective trench 45 is widened by 40 nm (see FIG. 17).
  • the etching time is set so that 15 nm Si 3 N 4 are etched.
  • a 30 nm thick, arsenic-doped tungsten silicide layer 51 is produced by in situ-doped deposition of tungsten silicide (see FIG. 18).
  • the trenches 45 are provided with a lacquer filling 52 in the lower region, in that the cross section of the trenches 45 has been widened by the isotropic silicon etching.
  • the height of the resist filling 52 is adjusted by etching with N 2/0.
  • lower capacitor electrodes 53 are formed in the trenches 45 by structuring the tungsten silicide layer 51.
  • the lower capacitor electrodes 53 are each arranged along the surface of the respective trench 45 in the region of the widening. Parts of the arsenic-doped tungsten silicide layer 51 which are arranged above the widened cross section of the respective trench 55 or which are arranged on the surface of the silicon nitride layer 44 are removed in the process (see FIG. 19). Subsequently, the paint filling 52 is removed with 0 2 / N 2 .
  • the dielectric layer 54 contains SiO 2 and Si 3 N 4 or the alternative dielectrics listed in connection with the first exemplary embodiment and serves as a capacitor dielectric in the finished memory cell arrangement.
  • a tempering step at 1100 degrees Celsius, 60 seconds and chemical-mechanical polishing of the polysilicon layer down to the surface of the Si 3 N 4 layer 44, an n + is formed by diffusion out of the lower capacitor electrode 53 doped region 55, which connects the adjacent lower capacitor electrodes 53 to one another, and a polysilicon filling 56 is formed by structuring the polysilicon layer (see FIG. 20).
  • the polysilicon filling 56 is etched back by 100 nm below the main surface 41 by etching with SF 6 .
  • etching with SF 6 There follows an Si 3 N 4 etching with HF / ethylene glycol, in which 10 nm Si 3 N 4 are etched and an etching with NH 4 F / HF, with which Si0 2 and dielectric material are etched.
  • an implantation is carried out in which a Area 57 is formed in the side wall of each trench 45 in the area of the main surface 41 (see Figure 21).
  • Free space remaining in the respective trench 45 above the polysilicon filling 56 is filled with a polysilicon filling 58 by depositing msitu-doped polysilicon and scratching the polysilicon with SF b .
  • the polysilicon filling 56 acts as an upper capacitor electrode in the finished storage capacitor.
  • the polysilicon filling 58 acts as a connection structure between the n + -doped region 57 and the polysilicon filling 56, which acts as an upper capacitor electrode.
  • a 20 nm thick tungsten silicide layer 59 and then a 30 nm thick, msitu-doped polysilicon layer 60 can be deposited (see FIG. 22).
  • the polysilicon layer 60 is healed and the N + -doped region 55 is formed by diffusion out of the arsenic-doped tungsten-silicon layer 51, which interconnects the lower capacitor electrodes 53 connects (see Figure 22).
  • the tungsten silicide layer 59 and the polysilicon layer 60 are structured by chemical-mechanical polishing down to the surface of the Si 3 N 4 layer 44. Subsequently, HCI / CI2 / NF3 polysilicon, tungsten silicide and Si0 2 are selectively etched to Si 3 N 4 . The etching rates of S1O 2 and polysilicon are somewhat higher than that of tungsten silicide.
  • HF / ethylene glycol are 10 nm Si 3 N 4 etched.
  • the surface of the semiconductor substrate 42 is exposed in the upper region of the trench 45.
  • the n + -doped region 57 is formed by angled phosphor implantation with an energy of 10 keV and a dose of 2 ⁇ 10 13 cm -2 (see FIG. 23).
  • a masked implantation follows to form an n-doped well (not shown).
  • the polysilicon filling 63 is etched up to the main surface 41 by etching with SF 6 .
  • Isolation structures 64 are subsequently produced which surround and thus define active areas. For this purpose, a mask is created that defines the active areas (not shown).
  • a mask is created that defines the active areas (not shown).
  • the etching time being set so that polysilicon is etched by 200 nm by removing one used in the process Lacquer mask with 0 2 / N 2 , by wet chemical etching of 3 nm dielectric layer, by oxidation and deposition of a 5 nm thick Si 3 N 4 layer and by deposition in a TEOS process of a 250 nm thick Si0 2 layer and subsequent chemical - Mechanical polishing, the insulation structures 64 are completed.
  • the Si 3 N 4 layer 44 is subsequently removed by etching in hot H 3 PO 4 and the Si0 2 layer 43 is removed by etching in DHF (dilute hydrofluoric acid) (see FIG. 24).
  • a scattering oxide is subsequently formed by a sacrificial oxidation.
  • Masks and implantations generated by photolithography are used to form n-doped wells, p-doped wells and to carry out Threshold voltage implantations in the area of the periphery and the selection transistors of the cell array (not shown in detail).
  • a p-doped well 65 with a dopant concentration of 5 ⁇ 10 ⁇ cm -3 is produced in the region of the active areas, which is intended for receiving the selection transistors (see FIG. 25).
  • a gate oxide 66 is formed in a layer thickness of 6 nm by thermal oxidation.
  • a polysilicon layer 67 and a tungsten silicide layer 68 are formed by integrated deposition.
  • the polysilicon layer 67 is doped in situ and has a thickness of 80 nm.
  • the tungsten silicide layer 68 has a thickness of 60 nm (see FIG. 25).
  • An Si 3 N 4 layer 69 is then deposited in a layer thickness of 200 nm.
  • gate electrodes comprising word lines which are stMailför ig and parallel to each other, defining the SiN 4 layers 69 with CHF 3/0 2 / CF 4, the tungsten Silicide layer 68 etched with HC1 / C1 2 / NF 3 and the polysilicon layer with HC1 / C1 2 .
  • Gate electrodes 70 are each formed from the tungsten silicide layer 68 and the polysilicon layer 67 (see FIG. 26).
  • the side walls of the gate electrodes 70 are provided with an SiO 2 layer 71 by oxidation. A masked implantation follows to form source / drain regions 72.
  • a 23 nm thick oxynitride layer 74 is subsequently deposited.
  • a planar surface is achieved by depositing a BPSG layer 75 in a layer thickness of 550 nm, flowing the BPSG layer 75 and chemical-mechanical polishing, the oxynitride layer 74 acting as an etching stop (see FIG. 26).
  • An SiO 2 layer 76 with a layer thickness of 450 nm is applied to this planar surface in a TEOS process.
  • contact holes 77 are produced in the SiO 2 layer 76, which extend to the source / drain region 72 of the selection transistors and the transistors in the periphery that do not contain the n + -doped Area 57 is connected (see Figure 27).
  • anisotropic etching is used to open the contact hole 76 with 0 2 / C 4 F 8 / CO, the oxynitride layer 74 acts as an etching stop. In the area of the contact holes 77, the oxynitride layer 74 is removed with 0 2 / CHF 3 .
  • a polysilicon filling 78 is formed in the contact holes 77 by depositing an in-situ doped polysilicon layer and anisotropic etching with CF / SF 6 (see FIG. 27).
  • CF 4 / CHF 3 is etched into the SiO 2 layer 76. Doing so. etched to a depth of 270 nm.
  • the memory cell arrangement is completed in a known manner by the formation of further wiring levels.

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

In einer Speicherzellenanordnung mit Speicherkondensatoren, die jeweils eine untere Kondensatorelektrode (53), ein Kondensatordielektrikum (54) und eine obere Kondensatorelektrode (61) aufweisen, die mindestens teilweise in einem Graben (45) angeordnet sind, ist mindestens eine der Kondensatorelektroden (53, 61) als metallische Elektrode, insbesondere aus Wolfram-Silizid ausgebildet. Die Speicherzellenanordnung ist mit einem Platzbedarf pro Speicherzelle von 8F<2> herstellbar.

Description

Beschreibung
Speicherzellenanordnung und Verfahren zu deren Herstellung
In Speicherzellenanordnungen mit dynamischem, wahlfreiem Zugriff werden fast ausschließlich sogenannte Eintransistor- Speicherzellen eingesetzt. Eine Eintransistor-Speicherzelle umfaßt einen Auslesetransistor und einen Speicherkondensator. In dem Speicherkondensator ist die Information in Form einer elektrischen Ladung gespeichert, die eine logische Größe, 0 oder 1, darstellt. Durch Ansteuerung des Auslesetransistors über eine Wortleitung kann diese Information über eine Bitleitung ausgelesen werden. Zur sicheren Speicherung der Ladung und gleichzeitigen Unterscheidbarkeit der ausgelesenen Information muß der Speicherkondensator eine Mindestkapazität aufweisen. Die untere Grenze für die Kapazität des Speicherkondensators wird derzeit bei 25 fF gesehen.
Da von Speichergeneration zu Speichergeneration die Speicher- dichte zunimmt, muß die benötigte Fläche der Eintransistor- Speicherzelle von Generation zu Generation reduziert werden. Gleichzeitig muß die Mindestkapazität des Speicherkondensators erhalten bleiben.
Bis zur ein MBit-Generation wurden sowohl der Auslesetransi- stor als auch der Speicherkondensator als planare Bauelemente realisiert. Ab der 4 MBit-Speichergeneration wurde eine weitere Flächenreduzierung der Speicherzelle durch eine dreidimensionale Anordnung von Auslesetransistor und Speicherkon- densator erzielt. Eine Möglichkeit besteht darin, den Speicherkondensator in einem Graben zu realisieren (siehe z. B. K. Ya ada etal, Proc. Intern. Electronic Devices and Materials IEDM 85, S. 702 ff). Als Elektroden des Speicherkondensators wirken in diesem Fall ein an die Wand des Grabens an- grenzendes Diffusionsgebiet sowie eine dotierte Polysilizium- füllung, die sich im Graben befindet. Die Elektroden des Speicherkondensators sind somit entlang der Oberfläche des Grabens angeordnet. Dadurch wird die effektive Fläche des Speicherkondensators, von der die Kapazität abhängt, gegenüber dem Platzbedarf für den Speicherkondensator an der Oberfläche des Substrats, der dem Querschnitt des Grabens ent- spricht, vergrößert. Durch Reduktion des Querschnitts des
Grabens läßt sich die Packungsdichte weiter erhöhen. Der Vergrößerung der Tiefe des Grabens sind dabei aus technologischen Gründen jedoch Grenzen gesetzt.
Der Erfindung liegt das Problem zugrunde, eine Speicherzellenanordnung mit Speicherzellen, die jeweils einen Speicherkondensator und einen Auswahltransistor aufweisen, anzugeben, bei der der Speicherkondensator an einem Graben angeordnet ist und bei gleichbleibender Querschnittsfläche und Tiefe des Grabens im Vergleich zum Stand der Technik eine vergrößerte Kapazität aufweist. Ferner soll ein Verfahren zur Herstellung einer derartigen Speicherzellenanordnung angegeben werden.
Diese Aufgabe wird gelöst durch eine Speicherzellenanordnung gemäß Anspruch 1 sowie ein Verfahren zu deren Herstellung gemäß Anspruch 7. Weitere Ausgestaltungen der Erfindung gehen aus den übrigen Ansprüchen hervor.
In der erfindungsgemäßen Speicherzellenanordnung weisen die Speicherzellen jeweils einen Speicherkondensator und einen Auswahltransistor auf. Der Speicherkondensator umfaßt eine untere Kondensatorelekrode, ein Kondensatordielektrikum und eine obere Kondensatorelektrode, die mindestens teilweise in einem Graben angeordnet sind. Dabei grenzt die untere Konden- satorelektrode an eine Wand des Grabens an. Mindestens eine der Kondensatorelektroden ist dabei als metallische Elektrode ausgebildet. Dadurch wird die Ausbildung einer Verarmungszone in der als metallische Elektrode ausgebildeten Kondensatorelektrode vermieden, was zu einer Erhöhung der spezifischen Kapazität führt. Diese Maßnahme hat darüber hinaus den Vorteil, daß der Elektrodenwiderstand der als metallischer Elektrode ausgebildeten Kondensatorelektrode reduziert wird. Vorzugsweise wird die metallische Elektrode aus Wolfram- Silizid, Wolfram, Wolfram-Nitrid, Ruthenium oder Ruthenium- Oxid gebildet, da diese Metalle durch eine CVD-Abscheidung in den Graben eingebracht werden können. Ferner kann die metallische Elektrode auch aus Iridium oder Iridu -Oxid gebildet werden.
Es kann sowohl die untere Kondensatorelektrode als auch die obere Kondensatorelektrode oder beide Kondensatorelektroden als metallische Elektrode ausgebildet werden.
Ist nur die untere Kondensatorelektrode als metallische Elektrode ausgebildet, so liegt es im Rahmen der Erfindung, daß die obere Kondensatorelektrode dotiertes Polysilicium enthält.
Ist nur die obere Kondensatorelektrode als metallische Elek- tode ausgebildet, so liegt es im Rahmen der Erfindung, daß die untere Kondensatorelektrode als an den Graben angrenzendes Diffusionsgebiet ausgebildet ist.
Eine weitere Flächenvergrößerung läßt sich dadurch erzielen, daß sich der Graben von einer Hauptfläche eines Halbleiter- Substrats in das Halbleitersubstrat hinein erstreckt und der Graben im Bereich der Hauptfläche parallel zur Hauptfläche einen kleineren Querschnitt als in einem der Hauptfläche abgewandten Bereich des Grabens aufweist. Bei dieser Ausgestaltung werden darüber hinaus Hohlräume beim Auffüllen des Gra- bens vermieden.
Die Speicherzellenanordnung hat den Vorteil, daß sie nur geringfügige Modifikationen an einem konventionellen Prozeß- sche a zu ihrer Herstellung erfordert. Im folgenden wird die Erfindung anhand von Ausführungsbei- spielen, die in den Figuren dargestellt sind, näher erläutert.
Figur 1 bis Figur 7 zeigt Schritte zur Herstellung einer
Speicherzellenanordnung, bei der eine obere Kondensatorelektrode als Metallelektrode ausgebildet ist.
Figur 8 und Figur 9 zeigen Herstellschritte für eine Variante der Speicherzellenanordnung, bei der die obere Kondensatorelektrode als metallische Elektrode ausgebildet ist.
Figur 10 bis 13 zeigt Herstellschritte zur Bildung eines Aus- wahltransistors.
Figur 14 zeigt ein Layout in einer 8F2-Zellenarchitektur .
Figur 15 bis Figur 21 zeigen Schritte zur Herstellung eines Speicherkondensators, bei dem die untere Kondensatorelektrode als metallische Elektrode ausgebildet ist.
Figur 22 und 23 zeigen Schritte zur Herstellung eines Speicherkondensators, bei dem die untere und die obere Kondensatorelektrode als Metallelektrode ausgebildet sind.
Figur 24 bis Figur 27 zeigt Herstellschritte für einen Auswahltransistor .
Auf eine Hauptfläche 1 eines Halbleitersubstrats 2 werden eine 8 n dicke Siθ2 (Oxid) -Schicht 3 und eine 220 nm dicke Si3N4-Schicht 4 aufgebracht. Darauf wird eine 620 nm dicke BPSG-Schicht (nicht dargestellt) aufgebracht.
Unter Verwendung einer fotolithographisch erzeugten Maske (nicht dargestellt) werden die BPSG-Schicht, die Si3N4- Schicht 4 und die Si02-Schicht 3 in einem Plasma-Ätz-Prozeß mit CF4/CHF3 strukturiert, so daß eine Hartmaske gebildet wird. Unter Verwendung dieser Hartmaske als Ätzmaske werden in einem weiteren Plasma-Ätz-Prozeß mit HBr/NF3 Gräben 5 in die Hauptfläche 1 geätzt. Nachfolgend wird durch eine nasse Ätzung mit H2SO4/HF die BPSG-Schicht entfernt.
Die Gräben 5 weisen eine Tiefe von 7 μm, eine Weite von 100 x 250 nm und einen gegenseitigen Anstand von 100 nm auf.
Durch thermische Oxidation wird nachfolgend eine 10 nm dicke Si02-Schicht 6 erzeugt, die mindestens die Wände der Gräben 5 bedeckt. Durch Abscheidung einer 70 nm dicken Polysilizium- schicht, chemisch-mechanisches Polieren bis zur Oberfläche der Si3N4-Schicht 4 und Zurückätzen der Polysiliziumschicht mit ΞF6 wird in den Gräben 5 jeweils eine Polysiliziumfüllung 7 erzeugt, deren Oberfläche 1100 nm unterhalb der Hauptfläche 1 angeordnet ist. Das chemisch-mechanische Polieren kann dabei gegebenenfalls entfallen. Durch thermische Oxidation wird an der Oberfläche der Polysiliziumfüllung 7 eine 10 nm dicke Si02-Schicht 8 gebildet.
Nachfolgend wird in einem CVD-Verfahren eine 10 nm dicke Si3N4-Schicht abgeschieden und in einem anisotropen Plas- maätzprozeß selektiv zu Si02 mit CHF3 geätzt. Dabei entstehen oberhalb der Polysiliziumfüllung 7 an den Flanken der Gräben 5 Si3N4-Spacer 9.
In einem naßchemischen Ätzschritt mit NH4F/HF, der Si02 se- lektiv zu Si3N4 und Silizium angreift wird die Si02-Schicht 8 entfernt. Die Ätzzeit wird so bemessen, daß etwa 25 nm Si02 entfernt werden. Dadurch entstehen an der Oberfläche der Polysiliziumfüllung 7 Unterätzungen, in denen die an das Halbleitersubstrat 2 angrenzenden Seitenwände der Gräben 5 frei- gelegt werden, (siehe Figur 2) . Durch CVD-Äbscheidung von
Si3N4 in einer Schichtdicke von 5 nm und anschließendes anisotropes Ätzen mit CHF3 werden diese Unterätzungen mit Si3N- Füllungen 10 aufgefüllt. Die Ätzdauer für diesen anisotopen Ätzschritt wird so bemessen, daß 5 nm Si3N4 weggeätzt werden.
Mit SF6 wird nachfolgend Polysilizium selektiv zu Si3N4 und Si02 geätzt. Dabei wird die Polysiliziumfüllung 7 jeweils aus dem Graben 5 entfernt. Durch eine Ätzung mit NH4F/HF wird der freiliegende Teil der Si02-Schicht 6 entfernt. Die Ätzdauer wird so bemessen, daß 10 nm Si02 geätzt werden. Nachfolgend wird ein isotroper Ätzschritt mit Ammoniak durchgeführt, bei dem Silizium selektiv zu Nitrid geätzt wird. Die Ätzdauer wird so bemessen, daß 20 nm Silizium geätzt werden. Dabei wird der Querschnitt der Gräben 5 im unteren Bereich der Gräben 5, d. h. in dem der Hauptfläche 1 abgewandten Bereich, um 40 nm aufgeweitet (siehe Figur 3) .
Durch Abscheidung einer Arsen-dotierten Silikatglasschicht in einer Schichtdicke von 50 nm und einer TEOS-Si02-Schicht in einer Dicke von 20 nm und einen anschließenden Temperschritt bei 1000 Grad Celsius, 120 Sekunden wird durch Ausdiffusion aus der Arsen-dotierten Silikatglasschicht in dem Halbleitersubstrat 2 ein n+-dotiertes Gebiet 11, das in der fertigen Speicherzellenanordnung als untere Kondensatorelektrode eines einzelnen Kondensators wirkt, gebildet. Über das n+-dotierte Gebiet 11 werden die unteren Kondensatoreiektroden benachbar- ter Kondensatoren miteinander verbunden. Alternativ kann auch eine Gasphasendotierung durchgeführt werden, zum Beispiel mit folgenden Parametern: 900°C, 3 Torr Tributylarsin (TBA) [33 Prozent], 12 min.
Bei der Ausdiffusion aus der Arsen-dotierten Silikatglasschicht wirken die Si3N4-Füllung 10 und die Si3N4-Spacer 9 als Diffusionsbarriere, so daß das n+-dotierte Gebiet 11 etwa 1000 nm unterhalb der Hauptfläche 1 begrenzt ist.
In einem zu Si3N4 und Silizium selektiven Ätzschritt mit
NH4F/HF werden die Arsen-dotierte Silikatglasschicht und die TEOS-Si02-Schicht entfernt. In einem Atzschritt mit HF/Ethylenglycol, m dem Sι3N4 selektiv zu Sι02 Silizium angegriffen wird und dessen Atzdauer so bemessen wird, daß 15 nm Sι3N4 geatzt werden, werden die Sι3N4-Fullung 10 und die Sι3N4-Spacer 9 entfernt (siehe Figur 4) . Nachfolgend wird eine 5 nm dicke dielektrische Schicht 12 abgeschieden, die Sι02 und Sι3N4 enthalt. Alternativ enthalt die dielektrische Schicht 12 AI2O3 (Aluminium-Oxid) , T1O2
(Titan-Oxid) , Ta2θ5 (Tantal-Oxid) . Durch CVD-Abscheidung wird eine 30 nm dicke Wolfram-Silizid-Schicht 13 abgeschieden
(siehe Figur 4) .
Der verbliebene Freiraum in den Graben 5 wird mit Fotolack 14 gefüllt und mit N2/02 zuruckgeatzt . Durch anisotropes Atzen mit HCI/CI2/NF3 in einem Plasma-unterstutzten Atzprozeß wird Wolfram-Silizid anschließend selektiv zu Sι3N4 und der dielektrischen Schicht 12 geatzt. Dabei entsteht eine obere Kondensatorelektrode 15 aus Wolfram-Silizid (siehe Figur 5) .
Nach Entfernen der Fotolackfullung 14 in einem Atzprozeß mit 02/N2 wird verbliebener Freiraum m den Graben 5 durch Abscheidung einer 70 nm dicken Polysiliziumschicht und chemisch-mechanisches Polieren bis auf die Oberflache der Sι3N4- Schicht 4 mit einer Polysiliziumfüllung 16 versehen (siehe Figur 6) .
In einem Atzschritt mit SF6 wird die Polysiliziumfüllung 16 um 100 nm unter die Hauptflache 1 zuruckgeatzt. Es folgt ein Sι3N4 angreifender Atzschritt mit HF/Ethylenglycol, bei dem Nitrid geatzt wird. Mit Hilfe von NH4F/HF werden freiliegende Teile der dielektrischen Schicht 12 und der SiO^-Schicht 6 entfernt (siehe Figur 7) . Nach einer thermischen Oxidation (Sacπficial oxidation) folgt eine Implantation mit Phosphor mit einer Dosis von 2 x 1013 cm~2 und einer Energie von 10 keV zur Bildung eines ^-dotierten Gebietes 17, das im oberen Bereich des Grabens 5 an die Hauptflache 1 angrenzt. Die Tiefe des n+-dotιerten Gebietes 17 ist so bemessen, daß zwischen dem n+-dotierten Gebiet 17 und dem n+-dotierten Gebiet 11 die Grunddotierung des Halbleitersubstrats 2 an die Oberfläche des Grabens 5 angrenzt (siehe Figur 7) . Nachfolgend wird das vor der Implantation erzeugte Si02 wieder entfernt. Durch Ab- Scheidung von Polysilizium und anisotropes Ätzen mit SF6 wird der Graben 5 mit einer Polysiliziumfüllung 18 im wesentlichen aufgefüllt.
Die Polysiliziumfüllungen 16, 18 werden bei der Abscheidung insitu-dotiert mit Arsen. Dadurch wirken die Polysiliziumfüllungen 16, 18 als Anschlußstruktur zwischen der oberen Kondensatorelektrode 15 und dem nτ-dotierten Gebiet 17. Das n"- dotierte Gebiet 17 wird im weiteren Herstellungsverfahren mit einem Source-/Drain-Gebiet eines Auswahltransistors verbun- den.
Alternativ zu dem anhand von Figur 7 geschilderten Prozeßverlauf kann im Hinblick auf einen niederomigen Anschluß der oberen Kondensatorelektrode 15 zunächst eine 20 nm dicke Wolfram-Silizid-Schicht 15' und darauf eine 50 nm dicke Poly- siliziumschicht 16 'auf die Struktur, wie sie in Figur 6 dar- gestell ist, abgeschieden werden (siehe Figur 8) .
Durch chemisch-mechanisches Polieren von Polysilizium und Wolfram-Silizid bis auf die Oberfläche der Si3N4-Schicht 4 und anschließendes Ätzen mit HC1/C12/NF3, bei dem die Ätzrate von Si0 und Polysilizium höher als diejenige von Wolfram- Silizid ist, werden die Wolfram-Silizid-Schicht 15', die Po- lysiziumschicht 16', die Si02-Schicht 6 und die dielektrische Schicht 12 100 nm unter die Hauptfläche 1 zurückgeätzt. Dadurch entsteht eine obere Kondensatorelektrode 15'', die über die Höhe des n+-dotierten Gebietes 11 hinausragt und eine Polysiliziumfüllung 16'', die verbliebenen Freiraum des Grabens 5 innerhalb der oberen Kondensatorelektrode 15'' auffüllt (siehe Figur 9) . Analog wie anhand von Figur 7 geschildert folgt eine Si3N4- Ätzung um 10 nm mit HF/Ethylenglycol, eine isotrope Ätzung von dielektrischem Material um 5 nm, eine Sacrificial oxidation und eine gewinkelte Implantation mit Phosphor, um das n+-dotierte Gebiet 17 zu bilden. Nach Entfernen der vor der Implantation gebildeten Oxidschicht mit DHF (verdünnte Flußsäure) , wird durch Abscheidung von 80 nm Polysilizium und chemisch-mechanisches Polieren bis auf die Oberfläche der Si3N-Schicht 4 die Polysiliziumfüllung 18 gebildet.
Mit Hilfe einer fotolithographisch erzeugten Maske (nicht dargestellt) und Implantation mit Phosphor mit 1.3 MeV und 10^3 Cm~2 wird eine n-dotierte Wanne 19 gebildet (siehe Figur 9) .
Durch Ätzung mit SF6 wird die Polysiliziumfüllung 18 bis zur Hauptfläche 1 geätzt.
Zur Definition aktiver Gebiete werden nachfolgend Isolations- Strukturen 20 erzeugt, die aktive Gebiete seitlich begrenzen (siehe Figur 10) . Dazu wird eine fotolithographisch erzeugte Maske (nicht dargestellt) gebildet, die die aktiven Gebiete bedeckt. Es folgt ein nicht-selektiver Ätzschritt mit CHF3/N/NF3, bei dem Silizium, Wolfram-Silizid, Si02 und Poly- silizium geätzt wird. Die Ätzdauer wird dabei so eingestellt, daß 200 nm Polysilizium geätzt werden. Nach Entfernen der Fotolackmaske mit 02/N2 und naß-chemischem Ätzen der dielektrischen Schicht 12 in einer Tiefe von 3 nm wird eine Oxidation durchgeführt und 5 nm SiN4 abgeschieden. Es folgt eine TEOS- Abscheidung von Si02 in einer Dicke von 250 nm. Durch chemisch-mechanisches Polieren bis auf die Oberfläche der Si3N4- Schicht 4, einen Ätzschritt in heißer H3P04, der Si3N4 angreift, und einen Ätzschritt mit DHF, der Si02 angreift, werden die Isolationsstruktur 20 fertiggestellt und die SiN4- Schicht 4 sowie die Si02-Schicht 3 entfernt (siehe Figur 10) . CO LO ) P>
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ke (nicht dargestellt) und Implantationsschritten werden Source-/Drain-Gebiete 28 für Auswahltransistoren erzeugt. Die Implantation erfolgt mit Phosphor mit einer Energie von 25 keV und einer Dosis von 3 x 1013 cm-2.
Durch Abscheidung einer Si3N4-Schicht mit einer Schichtdicke von 35 nm und anisotopes Ätzen mit CHF3 werden an den Flanken der Gate-Elektroden 26 und der Si3N4-Schicht 25 Si3N4-Spacer 29 erzeugt.
Nachfolgend wird ganzflächig eine Oxinitrid-Schicht 30 in einer Schichtdicke von 23 nm abgeschieden. Darauf folgt die Abscheidung einer BPSG-Schicht 31 in einer Dicke von 550 nm. In einem Temperschritt bei 850°C wird die BPSG-Schicht 31 ver- flössen. Durch chemisch-mechanisches Polieren, bei dem die Oxinitridschicht 30 als Ätzstop wirkt, wird eine planare Oberfläche erzeugt (siehe Figur 12) .
Es wird ganzflächig durch TEOS-Abscheidung eine Si02-Schicht 32 in einer Schichtdicke von 450 nm gebildet (siehe Figur 13) . In der Si02-Schicht 32 und der BPSG-Schicht 31 werden Kontaktlöcher 33 zu Source-/Drain-Gebieten 28 geöffnet. Die Kontaktlöcher 33 werden jeweils zu dem Source-/Drain-Gebiet eines Auswahltransistors geöffnet, das nicht mit dem n+- dotierten Gebiet 17 in Kontakt steht. Zur Öffnung der Kontaktlöcher 33 wird eine fotolithographisch erzeugte Maske (nicht dargestellt) verwendet. Die Ätzung erfolgt mit 02/C4F8/CO. Dabei wirkt die Oxinitridschicht 30 als Ätzstop. Zur Fertigstellung der Kontaktlöcher 33 wird die Oxinitrid- schicht 30 mit 02/CHF3 entfernt.
Die Kontaktlöcher 33 werden durch insitu-dotierte Abscheidung von Polysilizium und Rückätzen des Polysiliziums mit CF4/SF6 mit Polysiliziumfüllungen 34 versehen (siehe Figur 13) . Mit Hilfe einer fotolithographisch erzeugten Maske (nicht dargestellt) , die das Zellenfeld der Speicherzellenanordnung abdeckt, wird im Bereich der Peripherie die Si02-Schicht 32 durch Ätzen mit CF4/CHF3 entfernt und es wird eine HDD- Implantation für Transistoren der Peripherie durchgeführt.
Nach Bildung einer fotolithographisch erzeugten Maske, die den Verlauf von streifenförmigen Bitleitungen BL, die untereinander parallel verlaufen und die bezüglich der Wortleitungen WL senkrecht verlaufen, erfolgt eine Ätzung in die Si02- Schicht 32 mit CF4/CHF3. Nach Entfernen der Maske mit 02/N2 werden die Bitleitungen durch Abscheidung von Titan und Wolf- ram und anschließendes chemisch-mechanisches Polieren erzeugt.
Zur Fertigstellung der Speicherzellenanordnung werden in bekannter Weise Verdrahtungsebenen gebildet.
Die Speicherzellenanordnung weist je Speicherzelle einen in einem der Gräben 5 angeordneten Speicherkondensator und einen planaren Auswahltransistor auf. Pro Speicherzelle ist ein Platzbedarf von 8F2 erforderlich, wobei F die kleinste her- stellbare Strukturgröße in der jeweiligen Technologie ist. In Figur 14 ist das Layout der Speicherzellenanordnung dargestellt. Die Bitleitungen BL verlaufen streifenförmig und parallel zu einander, wobei die Breite der Bitleitungen BL jeweils F und ihr gegenseitiger Abstand ebenfalls F beträgt. Senkrecht dazu verlaufen die Wortleitungen WL, die ebenfalls eine Breite von F und einen gegenseitigen Abstand von F aufweisen. Unterhalb der Bitleitungen BL sind aktive Gebiete A angeordnet, wobei oberhalb jedes aktiven Gebietes zwei Wortleitungen WL kreuzen. Die aktiven Gebiete A sind unterhalb banachbarter Bitleitungen BL jeweils versetzt gegeneinander angeordnet. In der Mitte der aktiven Gebiete A ist ein Bitleitungskontakt BLK angeordnet, der eine elektrische Verbindung zwischen der jeweiligen Bitleitung BL und dem aktiven Gebiet A ermöglicht. Die Gräben 5 sind unterhalb der Wortlei- tungen WL angeordnet. Die Aufweitung der Gräben 5 im unteren Bereich ist als gepunktete Kontur eingetragen und mit dem Bezugszeichen 5' versehen. Am Kreuzungspunkt zwischen einer der Bitleitungen BL und einer der Wortleitungen WL ist jeweils die Gateelektrode 26 des zugehörigen Auswahltransistors angeordnet (siehe Figur 14) .
Die aktiven Gebiete A erstrecken sich jeweils zwischen zwei Gräben 5. Sie umfassen zwei Auswahltransistoren, die über einen gemeinsamen Bitleitungskontakt BLK mit der zugehörigen Bitleitung BL verbunden sind. Je nach dem, welche der Wortleitungen WL angesteuert wird, wird die Information aus dem Speicherkondensator der in dem einen der Gräben 5 angeordnet ist oder dem anderen der Gräben 5 angeordnet ist, ausgelesen.
Gemäß einer weiteren Ausgestaltung der Erfindung wird auf einer Hauptfläche 41 eines Halbleitersubstrats 42 aus monokri- stallinem Silizium eine Si02-Schicht 43 in einer Dicke von 8 nm und eine SiN4-Schicht 44 in einer Dicke von 220 nm aufgebracht. Darauf wird eine BPSG-Schicht in einer Dicke von 620 nm abgeschieden (nicht dargestellt) . Mit Hilfe einer fotolithographisch strukturierten Maske (nicht dargestellt) , die die Anordnung von Speicherkondensatoren definiert, wird durch Plasmaätzen mit CF4/CHF3 die BPSG-Schicht, die Si3N4-Schicht 44 und die Si02-Schicht 43 strukturiert. Nach Entfernen der Maske mit 02/N; wird unter Verwendung der BPSG-Schicht als Hartmaske durch Plasmaätzen mit HBr/NF je Speicherzelle ein Graben 45 gebildet. Der Graben 45 weist eine Tiefe von 7 um und eine Weite von 100 nm x 250 nm auf (siehe Figur 15) .
Durch naßchemisches Ätzen mit H2S04/HF wird die BPSG-Schicht entfernt. Durch thermische Oxidation wird eine Si02-Schicht 46 in einer Schichtdicke von 10 nm gebildet, die mindestens die Wände der Gräben 45 bedeckt.
Es folgt die Abscheidung einer 70 nm dicken Polysilizium- schicht, aus der durch chemisch-mechanisches Polieren bis auf die Oberfläche der Si3N4-Schicht 44 und Ätzen mit SF6 eine Polysiliziumfüllung 47 gebildet wird, die 1100 nm unterhalb der Hauptfläche 41 angeordnet ist. An der Oberfläche der Polysi- liziumschicht 47 wird durch Oxidation eine 10 nm dicke Si02- Schicht 48 gebildet.
Durch CVD-AbScheidung einer 10 nm dicken Si3N4-Schicht und anisotropes Plasmaätzen mit CHF3, wobei Si3N4 selektiv zu Si02 geätzt wird, werden oberhalb der Polysiliziumfüllung 47 Si3N4-Spacer 49 erzeugt (siehe Figur 15) .
Durch naßchemisches Ätzen von Si02 selektiv zu Si3N4 und Sili- zium mit NH4F/HF werden die Si02-Schicht 48 und dabei freigelegte Teile der Si02-Schicht 46 entfernt. Die Ätzdauer wird so eingestellt, daß 25 nm Si02 geätzt werden. Durch CVD- Abscheidung einer 5 nm Si3N-Schicht und anisotropes Ätzen mit CHF3, wobei die Ätzdauer so eingestellt wird, daß 5 nm Si3N4 geätzt werden, werden bei der naßchemischen Oxidätzung entstandene Unterätzungen mit einer Si3N4-Füllung 50 aufgefüllt (siehe Figur 16) .
Mit Hilfe von SF6 wird nachfolgend die Polysiliziumfüllung 47 selektiv zu Si3N4 und Si02 entfernt. Durch naßchemisches Ätzen mit NH4F/HF wird der freiliegende Teil der Si02-Schicht 46 entfernt. Durch isotropes Ätzen mit Ammoniak, wobei Silizium selektiv zu Si3N4 angegriffen wird, wird der Querschnitt der Gräben 45 unterhalb der Si3N4-Spacer 49 und der Si3N4-Füllung 50 aufgeweitet. Die Ätzdauer wird so eingestellt, daß 20 nm
Silizium geätzt werden. Das bedeutet, daß der Querschnitt des jeweiligen Grabens 45 um 40 nm aufgeweitet wird (siehe Figur 17) .
Durch naßchemisches Ätzen mit HF/Ethylenglycol werden die
Si3N4-Spacer 49 und die Si3N4-Füllung 50 selektiv zu Si02 und Silizium entfernt. Die Ätzdauer wird so eingestellt, daß 15 nm Si3N4 geätzt werden. Durch insitu-dotierte Abscheidung von Wolfram-Silizid wird eine 30 nm dicke, Arsen-dotierte Wolf- ram-Silizid-Schicht 51 erzeugt (siehe Figur 18) . Durch Abscheiden eines Fotolacks werden die Gräben 45 im unteren Bereich, indem der Querschnitt der Gräben 45 durch die isotrope Siliziumätzung aufgeweitet wurde, mit einer Lackfüllung 52 versehen. Die Höhe der Lackfüllung 52 wird über eine Ätzung mit N2/02 eingestellt. Durch eine anisotrope Ätzung mit HC1/C12/NF3, bei der Wolfram-Silizid selektiv zu Si3N4 und Si02 geätzt wird, werden in den Gräben 45 durch Strukturierung der Wolframsilizid-Schicht 51 jeweils untere Kondensatorelektroden 53 gebildet. Die unteren Kondensatorelektroden 53 sind jeweils entlang der Oberfläche des jeweiligen Grabens 45 im Bereich der Aufweitung angeordnet. Teile der Arsen- dotierten Wolfram-Silizid-Schicht 51, die oberhalb des aufgeweiteten Querschnitts des jeweiligen Grabens 55 angeordnet sind oder die an der Oberfläche der Siliziumnitrid-Schicht 44 angeordnet sind, werden dabei entfernt (siehe Figur 19) . Nachfolgend wird die Lackfüllung 52 mit 02/N2 entfernt.
Es folgt die Abscheidung einer dielektrischen Schicht 54 in einer Schichtdicke von 5 nm. Die dielektrische Schicht 54 enthält Si02 und Si3N4 oder die im Zusammenhang mit dem ersten Ausführungsbeispiel aufgeführten alternativen Dielektrika und dient in der fertigen Speicherzellenanordnung als Kondensatordielektrikum. Durch Abscheidung einer 70 nm dicken insitu-dotierten Polysiliziumschicht, einen Temperschritt bei 1100 Grad Celsius, 60 Sekunden und chemisch-mechanisches Polieren der Polysiliziumschicht bis auf die Oberfläche der Si3N4-Schicht 44 werden durch Ausdiffusion aus der unteren Kondensatorelektrode 53 ein n+-dotiertes Gebiet 55, das benachbarte untere Kondensatorelektroden 53 miteinander verbin- det, und durch Strukturierung der Polysiliziumschicht eine Polysiliziumfüllung 56 gebildet (siehe Figur 20) .
Durch Ätzung mit SF6 wird die Polysiliziumfüllung 56 um 100 nm unter die Hauptfläche 41 zurückgeätzt. Es folgt eine Si3N4_ Ätzung mit HF/Ethylenglycol, bei der 10 nm Si3N4 geätzt werden und eine Ätzung mit NH4F/HF, mit der Si02 und dielektrisches Material geätzt werden. Nach einer Sacrificial oxidati- on zur Bildung eines Streuoxids (nicht dargestellt) wird eine Implantation durchgeführt, bei der ein
Figure imgf000018_0001
Gebiet 57 in der Seitenwand jedes Grabens 45 im Bereich der Hauptflache 41 gebildet wird (siehe Figur 21) . Oberhalb der Polysil zium- fullung 56 verbliebener Freiraum in dem jeweiligen Graben 45 wird durch Abscheidung von msitu-dotiertem Polysilizium und Ruckatzen des Polysiliziu s mit SFb mit einer Polysiliziumfüllung 58 aufgefüllt. Die Polysiliziumfüllung 56 wirkt im fertigen Speicherkondensator als obere Kondensatorelektrode. Die Polysiliziumfüllung 58 wirkt als Anschlußstruktur zwischen dem n+-dotιerten Gebiet 57 und der als obere Kondensatorelektrode wirkenden Polysiliziumfüllung 56.
Zur Herstellung einer oberen Kondensatorelektrode aus Wolf- ram-Silizid kann alternativ nach Abscheidung der dielektrischen Schicht 54 eine 20 nm dicke Wolfram-Silizid-Schicht 59 und darauf eine 30 nm dicke, msitu-dotierte Polysiliziumschicht 60 abgeschieden werden (siehe Figur 22) . In einem Temperschritt bei 1100 Grad Celsius, 60 Sekunden wird die Po- lysiliziumschicht 60 ausgeheilt und es wird durch Ausdiffusi- on aus der Arsen-dotierten Wolfram-Silizium-Schicht 51 das N+-dotιerte Gebiet 55 gebildet, das die unteren Kondensatorelektroden 53 miteinander verbindet (siehe Figur 22) .
Die Wolfram-Silizid-Schicht 59 und die Polysiliziumschicht 60 werden durch chemisch-mechanisches Polieren bis auf die Oberflache der Sι3N4-Schιcht 44 strukturiert. Nachfolgend wird mit HCI/CI2/NF3 Polysilizium, Wolfram-Silizid und Sι02 selektiv zu Sι3N4 geatzt. Dabei sind die Ätzraten von S1O2 und Po- lysilizium etwas hoher als von Wolfram-Silizid. Mit
HF/Ethylenglycol werden 10 nm Sι3N4 geatzt. Dadurch wird im oberen Bereich der Graben 45 die Oberflache des Halbleiter- substrats 42 freigelegt. Es folgt eine isotrope Atzung der dielektrischen Schicht 54 mit DHF. Die Atzdauer wird so ein- gestellt, daß 5 nm geatzt werden. Nach Bildung eines Streuoxids wird durch gewinkelte Phosphorimplantation mit einer Energie von 10 keV und einer Dosis von 2 x 1013 cm-2 das n+-dotierte Gebiet 57 gebildet (siehe Figur 23) .
Nach Entfernen des Streuoxids mit DHF wird eine 80 nm dicke insitu-dotierte Polysiliziumschicht abgeschieden und durch CMP strukturiert. Dabei wird eine Polysiliziumfüllung 63 erzeugt, die den jeweiligen Graben 45 im wesentlichen auffüllt (siehe Figur 23) .
Es folgt eine maskierte Implantation zur Bildung einer n- dotierten Wanne (nicht dargestellt) . Durch eine Ätzung mit SF6 wird die Polysiliziumfüllung 63 bis zur Hauptfläche 41 geätzt.
Nachfolgend werden Isolationsstrukturen 64 erzeugt, die aktive Gebiete umgeben und damit definieren. Dazu wird eine Maske gebildet, die die aktiven Gebiete definiert (nicht darge- stellt) . Durch nicht-selektives Plasma-Ätzen von Silizium, Wolfram-Silizid, Si02 und Polysilizium mit Hilfe von CHF3/N2/NF3, wobei die Ätzdauer so eingestellt wird, daß Polysilizium um 200 nm geätzt wird, durch Entfernen einer dabei verwendeten Lackmaske mit 02/N2, durch naßchemisches Ätzen von 3 nm dielektrischer Schicht, durch Oxidation und Abscheidung einer 5 nm dicken Si3N4-Schicht und durch Abscheidung in einem TEOS-Verfahren einer 250 nm dicken Si02-Schicht und anschließendes chemisch-mechanisches Polieren werden die Isolationsstrukturen 64 fertiggestellt. Durch Ätzen in heißer H3P04 wird nachfolgend die Si3N4-Schicht 44 und durch Ätzen in DHF (verdünnte Flussäure) die Si02-Schicht 43 entfernt (siehe Figur 24) .
Durch eine Sacrificial oxidation wird nachfolgend ein Streuoxid gebildet. Es werden fotolithographisch erzeugte Masken und Implantationen eingesetzt zur Bildung von n- dotierten Wannen, p-dotierten Wannen und zur Durchführung von Einsatzspannungsimplantationen im Bereich der Peripherie und der Auswahltransistoren des Zellenfeldes (nicht im einzelnen dargestellt) . Dabei wird insbesondere eine p-dotierte Wanne 65 mit einer Dotierstoffkonzentration von 5 x 10^^ cm-3 im Bereich der aktiven Gebiete erzeugt, die zur Aufnahme der Auswahltransistoren bestimmt ist (siehe Figur 25) .
Nach Entfernen des Streuoxids mit DHF wird durch thermische Oxidation ein Gateoxid 66 in einer Schichtdicke von 6 nm ge- bildet. Nachfolgend wird durch integrierte Abscheidung eine Polysiliziumschicht 67 und eine Wolfram-Silizidschicht 68 gebildet. Die Polysiliziumschicht 67 ist insitu-dotiert und weist eine Dicke von 80 nm auf. Die Wolfram-Silizid-Schicht 68 weist eine Dicke von 60 nm auf (siehe Figur 25) .
Es folgt die Abscheidung einer Si3N4-Schicht 69 in einer Schichtdicke von 200 nm.
Mit Hilfe einer fotolithographisch erzeugten Maske (nicht dargestellt) , die die Anordnung von Gateelektroden enthaltenden Wortleitungen, die streifenför ig sind und parallel zueinander verlaufen, definiert, werden die SiN4-Schichten 69 mit CHF3/02/CF4, die Wolfram-Silizid-Schicht 68 mit HC1/C12/NF3 und die Polysiliziumschicht mit HC1/C12 geätzt. Dabei werden aus der Wolfram-Silizid-Schicht 68 und der Polysiliziumschicht 67 jeweils Gateelektroden 70 gebildet (siehe Figur 26) .
Durch Oxidation werden die Seitenwände der Gateelektroden 70 mit einer Si02-Schicht 71 versehen. Es folgt eine maskierte Implantation zur Bildung von Source-/Drain-Gebieten 72.
Nach Entfernung der zuletzt verwendeten Eotolackmasken wird durch Abscheidung einer 35 nm dicken Si3N4-Schicht und ani- sotropes Ätzen mit CHF3 an den Flanken der Gateelektroden 70 sowie der Si3N4-Schicht 69 Si3N4-Spacer 73 gebildet. Nachfolgend wird eine 23 nm dicke Oxinitridschicht 74 abgeschieden. Durch Abscheidung einer BPSG-Schicht 75 in einer Schichtdicke von 550 nm, Verfließen der BPSG-Schicht 75 und chemischmechanisches Polieren, wobei die Oxinitridschicht 74 als Ätzstop wirkt, wird eine planare Oberfläche erzielt (siehe Figur 26) .
Auf diese planare Oberfläche wird in einem TEOS-Verfahren eine Si02-Schicht 76 in einer Schichtdicke von 450 nm aufgebracht. Mit Hilfe einer fotolithographisch erzeugten Maske (nicht dargestellt) werden in der Si02~Schicht 76 Kontaktlöcher 77 erzeugt, die auf dasjenige Source-/Drain-Gebiet 72 der Auswahltransistoren und der Transistoren in der Peripherie reichen, das nicht mit dem n+-dotierten Gebiet 57 verbunden ist (siehe Figur 27) . Bei der anisotropen Ätzung zur Öff- nung des Kontaktloches 76 mit 02/C4F8/CO wirkt die Oxinitridschicht 74 als Ätzstop. Im Bereich der Kontaktlöcher 77 wird die Oxinitridschicht 74 mit 02/CHF3 entfernt.
Mit Hilfe einer fotolithographisch erzeugten Maske, die das Zellenfeld der Speicherzellenanordnung abdeckt, wird eine
HDD-Implantation für Transistoren im Bereich der Peripherie durchgeführt (nicht dargestellt) .
In den Kontaktlöchern 77 wird durch Abscheidung einer insitu- dotierten Polysiliziumschicht und anisotropes Ätzen mit CF/SF6 eine Polysiliziumfüllung 78 gebildet (siehe Figur 27) .
Mit Hilfe einer weiteren fotolithographisch erzeugten Maske (nicht dargestellt) , die die Anordnung von streifenförmigen, parallel zueinander verlaufenden Bitleitungen, die senkrecht zu den Wortleitungen verlaufen, definiert, wird mit CF4/CHF3 in die Si02-Schicht 76 geätzt. Dabei wird. bis in eine Tiefe von 270 nm geätzt.
Nach Entfernen der fotolithographisch erzeugten Maske mit 02/N2 werden Titan und Wolfram abgeschieden und durch ehe- misch-mechanisches Polieren strukturiert. Dadurch werden Bitleitungen 79 erzeugt.
Die Speicherzellenanordnung wird in bekannter Weise durch die Bildung weiterer Verdrahtungsebenen fertiggestellt.

Claims

Patentansprüche
1. Speicherzellenanordnung
- mit Speicherzellen, die jeweils einen Speicherkondensator und einen Auswahltransistor aufweisen,
- bei der der Speicherkondensator eine untere Kondensatorelektrode, ein Kondensatordielektrikum und eine obere Kon- densatorelektrode aufweist, die mindestens teilweise in einem Graben angeordnet sind, wobei die untere Kondensato- relektrode an eine Wand der Grabens angrenzt,
- bei der mindestens eine der Kondensatorelektroden als metallische Elektrode ausgebildet ist.
2. Speicherzellenanordnung nach Anspruch 1, bei der die metallische Elektrode Wolframsilizid, Wolfram, Wolfram-Nitrid, Ruthenium, Ruthenium-Oxid oder Iridium oder Iridium-Oxid enthält.
3. Speicherzellenanordnung nach Anspruch 1 oder 2, bei der die untere Kondensatorelektrode und die obere Kondensatorelektrode als metallische Elektroden ausgebildet sind.
4. Speicherzellenanordnung nach Anspruch 1 oder 2, bei der die untere Kondensatorelektrode als metallische Elek- trode ausgebildet ist und die obere Kondensatorelektrode dotiertes Polysilizium enthält.
5. Speicherzellenanordnung nach Anspruch 1 oder 2, bei der die untere Kondensatorelektrode als an den Graben an- grenzendes Diffusionsgebiet ausgebildet ist und die obere Kondensatorelektrode als metallische Elektrode ausgebildet ist.
6. Speicherzellenanordnung nach einem der Ansprüche 1 bis 5, bei der sich der Graben von einer Hauptfläche eines Halbleitersubstrates in das Halbleitersubstrat hinein erstreckt und der Graben im Bereich der Hauptfläche parallel zur Hauptflä- ehe einen kleineren Querschnitt als in einem der Hauptfläche abgewandten Bereich des Grabens aufweist.
7. Verfahren zur Herstellung einer Speicherzellenanordnung mit einem Speicherkondensator und einem Auswahltransistor,
- bei dem in eine Hauptfläche eines Halbleitersubstrats ein Graben geätzt wird,
- bei dem eine untere Kondensatorelektrode, die an eine Wand des Grabens angrenzt, ein Speicherdielektrikum und eine obere Kondensatorelektrode, die mindestens teilweise in dem Graben angeordnet ist, gebildet werden,
- bei dem mindestens eine der Kondensatorelektroden durch CVD-Abscheidung eines Metalls gebildet wird.
8. Verfahren nach Anspruch 7, bei dem mindestens die eine der Kondensatorelektroden durch CVD-Abscheidung von Wolframsilizid, Wolfram, Wolfram-Nitrid, Ruthenium, Ruthenium-Oxid oder Iridium oder Iridium-Oxid gebildet wird.
9. Verfahren nach Anspruch 7 oder 8,
- bei dem zur Bildung des Grabens zunächst anisotrop in das Halbleitersubstrat geätzt wird,
- bei dem ein der Hauptfläche benachbarter Teil der Wand des Grabens mit einem schützenden Spacer versehen wird,
- bei dem der Graben durch eine isotrope Ätzung selektiv zu dem schützenden Spacer in dem der Hauptfläche abgewandten Bereich aufgeweitet wird.
10. Verfahren nach einem der Ansprüche 7 bis 9,
- bei dem die untere Kondensatorelektrode durch Ausdiffusion aus einer in den Graben eingebrachten Diffusionsquelle als an die Wand der Grabens angrenzendes Diffusionsgebiet gebildet wird, - bei dem die obere Kondensatorelektrode durch CVD- Abscheidung eines Metalls gebildet wird.
11. Verfahren nach einem der Ansprüche 7 bis 9,
- bei dem die untere Kondensatorelektrode durch CVD- Abscheidung eines Metalls gebildet wird,
- bei dem die obere Kondensatorelektrode aus dotiertem Poly- Silizium gebildet wird.
12. Verfahren nach einem der Ansprüche 7 bis 9, bei dem die untere Kondensatorelektrode und die obere Kondensatorelektrode durch CVD-Abscheidung eines Metalls gebildet werden.
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