DE19914490C1

DE19914490C1 - Speicherzellenanordnung und Verfahren zu deren Herstellung

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Publication number: DE19914490C1
Application number: DE19914490A
Authority: DE
Inventors: Bernhard Sell; Josef Willer; Dirk Schumann; Hans Reisinger
Original assignee: Siemens Corp
Current assignee: Siemens Corp
Priority date: 1999-03-30
Filing date: 1999-03-30
Publication date: 2000-07-06
Anticipated expiration: 2019-03-31
Also published as: KR20010110478A; JP3875493B2; JP2002541667A; US6627940B1; WO2000060667A1; EP1175701A1; TW465088B; KR100465040B1

Abstract

Ein Transistor einer Speicherzelle weist ein oberes (S/Do) und ein unteres Source/Drain-Gebiet auf, die zwischen zwei ersten Gräben (G1) und zwei dazu quer verlaufenden zweiten Gräben angeordnet sind. Eine isolierte Wortleitung (W) überlappt das obere Source/Drain-Gebiet (S/Do) und weist Ausstülpungen auf, die in die zweiten Gräben (G2) hineinreichen. Eine leitende Struktur (L), die in einem der ersten Gräben (G1) angeordnet ist und seitlich an das obere Source/Drain-Gebiet (S/Do) angrenzt, wird von oben durch einen Kontakt (K) kontaktiert, der zwischen zueinander benachbarten Wortleitungen (W) angeordnet ist. Der Kontakt (K) ist mit einem Kondensator der Speicherzelle verbunden.

Description

Die Erfindung betrifft eine Speicherzellenanordnung und ein Verfahren zu deren Herstellung.

Als Speicherzelle einer DRAM-Zellenanordnung, d. h. eine Speicherzellenanordnung mit dynamischen wahlfreien Zugriff, wird derzeit fast ausschließlich eine sogenannte Ein- Transistor-Speicherzelle eingesetzt, die einen Transistor und einen Kondensator umfaßt. Die Information der Speicherzelle ist in Form einer Ladung auf dem Kondensator gespeichert. Der Kondensator ist mit dem Transistor so verbunden, daß bei An steuerung des Transistors über eine Wortleitung die Ladung des Kondensators über eine Bitleitung ausgelesen werden kann.

Es wird allgemein angestrebt, eine DRAM-Zellenanordnung zu erzeugen, die eine hohe Packungsdichte aufweist.

In EP 0852396 A2 wird eine DRAM-Zellenanordnung beschrieben, die Ein-Transistor-Speicherzellen umfaßt. Der Transistor ei ner Speicherzelle ist als vertikaler Transistor ausgestaltet und ist an einer Flanke einer Vertiefung eines Substrats an geordnet. Die Vertiefung ist in einem rechteckigen Bereich angeordnet, der von einer isolierenden Struktur umgeben wird, und grenzt mit einer ersten Flanke an die isolierende Struk tur an. An einer zweiten, der ersten Flanke gegenüberliegen den Flanke der Vertiefung grenzen ein oberes Source/Drain- Gebiet und ein unteres Source/Drain-Gebiet des Transistors an, die im Substrat angeordnet sind. In einem unteren Teil der Vertiefung ist ein Speicherknoten eines Kondensators der Speicherzelle angeordnet, der an das untere Source/Drain- Gebiet angrenzt. Auf dem oberen Source/Drain-Gebiet ist eine Bitleitung angeordnet. Über der Bitleitung ist eine isolierte Wortleitung angeordnet, die nach unten gerichtete Ausstülpun gen aufweist, die in die Vertiefungen der Speicherzellen rei chen und als Gateelektroden der Transistoren der Speicherzel len wirken.

In US 4630088 ist eine DRAM-Zellenanordnung beschrieben, die Ein-Transistor-Speicherzellen umfaßt. Der Transistor einer Speicherzelle ist als vertikaler Transistor ausgestaltet. Ein oberes und ein unteres Source/Drain-Gebiet sind Teile eines quaderförmigen Vorsprunges eines Substrats und werden von ei ner Gateelektrode ringförmig umgeben. Das obere Source/Drain- Gebiet dient gleichzeitig als Kondensatorelektrode eines Kon densators der Speicherzelle. Eine Bitleitung ist über der Kondensatorelektrode angeordnet und dient gleichzeitig als weitere Kondensatorelektrode des Speicherkondensators.

Der Erfindung liegt das Problem zugrunde, eine weitere Spei cherzellenanordnung anzugeben, bei der eine Speicherzelle ei nen Transistor und einen Kondensator umfaßt. Ferner soll ein Herstellungsverfahren für eine solche Speicherzellenanordnung angegeben werden.

Das Problem wird gelöst durch eine Speicherzellenanordnung, bei der eine Speicherzelle einen Transistor und einen Konden sator umfaßt und folgende Merkmale aufweist:

In einem Substrat sind zueinander parallele erste Gräben und quer zu den ersten Gräben verlaufende zweite Gräben vorgese hen. Ein oberes Source/Drain-Gebiet des Transistors ist im Substrat angeordnet und grenzt an zwei der ersten und an zwei der zweiten Gräben an. Unter dem oberen Source/Drain-Gebiet ist ein unteres Source/Drain-Gebiet des Transistors im Sub strat angeordnet. Der Transistor ist also als vertikaler Transistor ausgestaltet. In den ersten Gräben zwischen den zweiten Gräben sind leitende Strukturen angeordnet, die je weils bei einer ersten Flanke des zugehörigen ersten Grabens an eines der oberen Source/Drain-Gebiete angrenzen und durch eine im ersten Graben angeordnete isolierende Struktur von einer zweiten Flanke und vom Boden des ersten Grabens iso liert sind. Eine Wortleitung verläuft parallel zu den ersten Gräben und weist Ausstülpungen auf, die in die zweiten Gräben hineinreichen. Teile der Wortleitung, die zwischen den zwei ten Gräben angeordnet sind, sind über einer isolierenden Schicht angeordnet. Die isolierende Schicht ist über dem obe ren Source/Drain-Gebiet angeordnet. Auf der Wortleitung ist eine weitere isolierende Schicht angeordnet. Isolierende Spacer grenzen seitlich an die Wortleitung an. Der Kondensa tor ist über einen Kontakt, der auf der leitenden Struktur und zwischen Wortleitungen angeordnet ist, mit dem oberen Source/Drain-Gebiet verbunden.

Das Problem wird ferner gelöst durch ein Verfahren zur Her stellung einer Speicherzellenanordnung, bei dem in einem Sub strat im wesentlichen parallel zueinander verlaufende erste Gräben erzeugt werden. Die ersten Gräben werden mit isolie rendem Material gefüllt. Das isolierende Material wird teil weise durch leitendes Material so ersetzt, daß das leitende Material an erste Flanken der ersten Gräben und das isolie rende Material an zweite Flanken und an Böden der ersten Grä ben angrenzen. Eine isolierende Schicht wird erzeugt, die das leitende Material bedeckt. Im Substrat werden zweite Gräben, die im wesentlichen parallel zueinander und quer zu den er sten Gräben verlaufen, so erzeugt, daß aus dem leitenden Ma terial voneinander getrennte leitende Strukturen aus dem iso lierenden Material voneinander getrennte isolierende Struktu ren erzeugt werden. Im Substrat werden obere Source/Drain- Gebiete von vertikalen Transistoren und darunter angeordnete untere Source/Drain-Gebiete der Transistoren so erzeugt, daß die oberen Source/Drain-Gebiete jeweils an eine Oberfläche des Substrats, an zwei der ersten Gräben und an zwei der zweiten Gräben angrenzen. Parallel zu den ersten Gräben wer den Wortleitungen so erzeugt, daß sie Ausstülpungen aufwei sen, die in die zweiten Gräben reichen und jeweils zwei der ersten Gräben teilweise überlappen. Die Wortleitungen werden durch eine darüber erzeugte weitere isolierende Schicht und durch Spacer isoliert. Die isolierende Schicht wird selektiv zur weiteren isolierenden Schicht und zu den Spacern geätzt, so daß die leitenden Strukturen freigelegt werden. Kondensa toren werden erzeugt, die über Kontakte mit den leitenden Strukturen verbunden werden.

Die leitende Struktur grenzt seitlich an das obere Sour ce/Drain-Gebiet an und ist vom restlichen Substrat durch die isolierende Struktur getrennt. Die leitende Struktur ermög licht die Kontaktierung des oberen Source/Drain-Gebiets von oben, obwohl die Wortleitung über dem oberen Source/Drain- Gebiet angeordnet ist. Da die leitende Struktur und das obere Source/Drain-Gebiet sich auf einer großen Fläche überlappen, ist ein Kontaktwiderstand zwischen dem Kondensator und dem Transistor besonders klein.

Die Speicherzellenanordnung ist mit einer hohen Packungsdich te herstellbar, da das Herstellungsverfahren viele selbstju stierte Prozeßschritte, d. h. Prozeßschritte ohne zu justie rende Masken, oder Prozeßschritte mit großen Justiertoleran zen aufweist. Beispielsweise kann das obere Source/Drain- Gebiet durch den Kondensator ohne genaue Justierung kontak tiert werden. Da die Wortleitung die leitende Struktur nicht bedeckt, kann selektiv zur weiteren isolierenden Schicht und zu den isolierenden Spacern geätzt werden, so daß die Kontak te selbst dann zwischen zueinander benachbarten Wortleitungen erzeugt werden, wenn die Justierung der Kontakte bezüglich den oberen Source/Drain-Gebieten ungenau ist. Das obere Sour ce/Drain-Gebiet kann selbstjustiert zu den ersten Gräben und zu den zweiten Gräben erzeugt werden. Dazu kann beispielswei se nach Erzeugung der ersten Gräben und der zweiten Gräben eine Implantation des Substrats durchgeführt werden. Alterna tiv wird vor Erzeugung der ersten Gräben und/oder der zweiten Gräben durch Implantation eine dotierte Schicht im Substrat erzeugt, die durch die ersten Gräben und die zweiten Gräben strukturiert wird, so daß die oberen Source/Drain-Gebiete aus dem dotierten Gebiet erzeugt werden. Auch die unteren Sour ce/Drain-Gebiete können selbstjustiert unter den oberen Sour ce/Drain-Gebieten erzeugt werden. Beispielsweise ist das un tere Source/Drain-Gebiet Teil einer vergrabenen dotierten Schicht des Substrats. Die Justiertoleranz der Wortleitung ist groß, da lediglich die Bedingung erfüllt werden muß, daß die Ausstülpungen in die zweiten Gräben hineinreichen, wo sie als Gateelektroden der Transistoren wirken können, und daß beim selektiven Ätzen zur Erzeugung des Kontakts einer Spei cherzelle das obere Source/Drain-Gebiet der benachbarten Speicherzelle nicht freigelegt wird.

Um die letztgenannte Bedingung zu erfüllen, ist eine Breite der Wortleitung vorzugsweise größer als eine Breite des obe ren Source/Drain-Gebiets. Dadurch wird die Justiertoleranz zur Erzeugung der Wortleitung vergrößert und folglich die Prozeßsicherheit erhöht. Die Wortleitung überlappt in diesem Fall die zwei ersten Gräben teilweise.

Der Platzbedarf pro Speicherzelle der Speicherzellenanordnung kann 4F² betragen, wobei F die minimale, in der verwendeten Technologie herstellbare Strukturgröße ist. Dazu weisen die ersten Gräben und die zweiten Gräben eine Breite von F auf. Abstände zwischen benachbarten ersten Gräben bzw. benachbar ten zweiten Gräben betragen dann ebenfalls F.

Zur Erzeugung einer besonders breiten Wortleitung kann zu nächst leitendes Material ganzflächig abgeschieden werden. Anschließend wird eine streifenförmige Wortleitungsmaske er zeugt, deren Streifen eine Breite von F aufweisen und ein Ab stand von F voneinander aufweisen. Die Streifen der Wortlei tungsmaske werden anschließend verbreitert indem Material ab geschieden und rückgeätzt wird, so daß an seitlichen Flächen der Wortleitungsmaske Spacer entstehen. Mit Hilfe der ver breiterten Wortleitungsmaske kann anschließend das leitende Material zu den Wortleitungen strukturiert werden.

Die Speicherzellenanordnung ist so herstellbar, daß die Wort leitung eine hohe elektrische Leitfähigkeit aufweist, da Tei le der Wortleitung nicht im Substrat vergraben sind und folg lich aus Metall herstellbar sind. Zur Erzeugung einer solchen Wortleitung wird zunächst dotiertes Polysilizium abgeschieden und anschließend ein Metall oder ein Metallsilizid. Beide Ma terialien werden anschließend mit der Wortleitungsmaske strukturiert. Das untere Source/Drain-Gebiet kann mit einer Bitleitung verbunden sein, die quer zur Wortleitung verläuft. Die Bitleitung ist in einem unteren Teil des zweiten Grabens angeordnet und grenzt bei einer ersten Flanke des zweiten Grabens an das untere Source/Drain-Gebiet an.

Um Floating-Body-Effekte zu vermeiden, grenzt das untere Source/Drain-Gebiet vorzugsweise nur an den einen der beiden zweiten Gräben an und ist vom anderen der beiden zweiten Grä ben beabstandet. Das untere Source/Drain-Gebiet kann zum Bei spiel durch Ausdiffusion von Dotierstoff aus der Bitleitung erzeugt werden.

Das untere Source/Drain-Gebiet kann alternativ aus der ver grabenen dotierten Schicht des Substrats erzeugt werden, die durch die zweiten Gräben strukturiert wird.

Zur Vermeidung von Leckströmen sind untere Source/Drain- Gebiete von Transistoren, die entlang des zweiten Grabens zu einander benachbart sind, vorzugsweise durch die ersten Grä ben voneinander getrennt.

Alternativ sind die ersten Gräben nur so tief, daß sie die oberen Source/Drain-Gebiete dieser Transistoren voneinander trennen, die unteren Source/Drain-Gebiete dieser Transistoren jedoch nicht.

Zur Erhöhung der elektrischen Leitfähigkeit der Bitleitung kann die Bitleitung Metall enthalten. Vorzugsweise besteht ein unterer Teil der Bitleitung aus Metall und ein oberer Teil der Bitleitung, der an das untere Source/Drain-Gebiet angrenzt, aus Polysilizium. Eine Diffusionsbarriere trennt die beiden Teile voneinander.

Die Bitleitung kann als Teil einer Kondensatorelektrode aus gestaltet sein. In diesem Fall verläuft sie oberhalb des Sub strats. Untere Source/Drain-Gebiete von Transistoren, die entlang eines der ersten Gräben zueinander benachbart sind, können in diesem Fall miteinander verbunden sein. Vorzugswei se ist die vergrabene dotierte Schicht vorgesehen, das durch die ersten Gräben und die zweiten Gräben nicht durchgetrennt wird.

Die leitenden Strukturen können beispielsweise erzeugt wer den, indem zunächst vor Erzeugung der ersten Gräben eine Schutzschicht auf dem Substrat erzeugt wird. Die Schutz schicht besteht beispielsweise aus Siliziumnitrid oder aus einem anderen Material, das vorzugsweise isolierend ist. Das Ersetzen des isolierenden Materials durch das leitende Mate rial wird so durchgeführt, daß mit Hilfe einer streifenförmi gen Maske, deren Streifen parallel zu den ersten Gräben ver laufen und jeweils einen der ersten Gräben teilweise überlap pen, das isolierende Material selektiv zur Schutzschicht bis zu einer Tiefe geätzt wird, die oberhalb der Böden der ersten Gräben liegt und anschließend das leitende Material abge schieden und rückgeätzt wird, bis die Schutzschicht freige legt wird.

Die Speicherzellenanordnung kann eine DRAM-Zellenanordnung sein. Zur Erhöhung der Kapazitäten der Kondensatoren, weisen die Kondensatoren ein Kondensatordielektrikum auf, das vor zugsweise eine Dielektrizitätskonstante aufweist, die mehr als 20 beträgt. Z. B. besteht das Kondensatordielektrikum aus einem Ferroelektrikum mit einer Curietemperatur unter -50°C, wie z. B. Bariumstrontiumtitanat, oder aus Ta₂O₅.

Die Speicherzellenanordnung kann eine FRAM- Speicherzellenanordnung sein. In diesem Fall weisen die Kon densatoren ein Kondensatordielektrikum auf, das ein Ferro elektrikum mit einer Curietemperatur vorzugsweise über 200°C.

Im folgenden wird ein Ausführungsbeispiel der Erfindung an hand der Figuren näher erläutert.

Fig. 1a zeigt einen Querschnitt durch ein Substrat, nachdem eine Schutzschicht, erste Gräben, zweite Gräben (in Fig. 1b dargestellt), obere Source/Drain-Gebiete isolierende Strukturen und leitende Strukturen er zeugt wurden. Ferner wird die Position einer Foto lackmaske schematisch dargestellt.

Fig. 1b zeigt einen zum Querschnitt aus Fig. 1a senkrechten Querschnitt durch das Substrat nach den Prozeß schritten aus Fig. 1a.

Fig. 2 zeigt den Querschnitt aus Fig. 1b, nachdem ein er ster Teil einer isolierenden Schicht und Bitleitun gen erzeugt wurden.

Fig. 3a zeigt den Querschnitt aus Fig. 1a, nachdem ein zweiter Teil der isolierenden Schicht, untere Sour ce/Drain-Gebiete, eine Wortleitungsmaske, Wortlei tungen, eine zweite isolierende Schicht und Spacer erzeugt wurden.

Fig. 3b zeigt den Querschnitt aus Fig. 1b nach den Prozeß schritten aus Fig. 3a.

Fig. 4 zeigt den Querschnitt aus Fig. 3a, nachdem eine Iso lation, Kontakte und Speicherknoten von Kondensato ren erzeugt wurden.

Fig. 5 zeigt den Querschnitt aus Fig. 4, nachdem ein Kon densatordielektrikum und eine Kondensatorelektrode der Kondensatoren erzeugt wurden.

Die Figuren sind nicht maßstabsgerecht.

Im Ausführungsbeispiel ist ein Substrat 1 aus monokristalli nem Silizium vorgesehen.

Zur Erzeugung eines ca. 10 nm dicken Streuoxids (nicht darge stellt) wird eine thermische Oxidation durchgeführt.

Mit Hilfe von n-dotierenden Ionen wird eine Implantation mit einer Energie von ca. 10 keV und einer Dosis von ca. 5 . 10¹⁴ cm^-2 ganzflächig durchgeführt, so daß eine dotierte Schicht er zeugt wird, die an eine Oberfläche des Substrats 1 angrenzt. Anschließend wird eine Schutzschicht I1 erzeugt, indem Sili ziumnitrid in einer Dicke von ca. 30 nm abgeschieden wird (siehe Fig. 1a und 1b).

Mit Hilfe einer streifenförmigen ersten Fotolackmaske (nicht dargestellt) werden ca. 400 nm tiefe erste Gräben G1 im Sub strat 1 erzeugt. Die ersten Gräben G1 sind ca. 100 nm breit und weisen einen Abstand von ca. 100 nm voneinander auf (sie he Fig. 1a).

Anschließend wird SiO₂ in einer Dicke von ca. 100 nm abge schieden und durch chemisch-mechanisches Polieren planari siert, bis die Schutzschicht I1 freigelegt wird.

Mit Hilfe einer zweiten Fotolackmaske F2, die der ersten Fo tolackmaske entspricht, jedoch senkrecht zu den ersten Gräben um ca. 35 nm verschoben ist, so daß ihre Streifen jeweils ei nen der ersten Gräben nur teilweise überlappen, wird SiO₂ ca. 50 nm tief geätzt. Die zweite Fotolackmaske F2 wird entfernt. Das entfernte SiO₂ wird durch leitendes Material ersetzt, in dem in situ dotiertes Polysilizium in einer Dicke von ca. 50 nm abgeschieden und durch chemisch-mechanisches Polieren planarisiert wird, bis die Schutzschicht I1 freigelegt wird.

Mit Hilfe einer streifenförmigen dritten Fotolackmaske (nicht dargestellt), deren Streifen quer zu den ersten Gräben G1 verlaufen, ca. 100 nm breit sind und einen Abstand von ca. 100 nm voneinander aufweisen, wird die Schutzschicht I1 durchtrennt und das Substrat 1 ca. 500 nm geätzt. Dadurch werden zweite Gräben G2 erzeugt, die tiefer als die ersten Gräben G1 sind (siehe Fig. 1b). Die dotierte Schicht wird durch die ersten Gräben G1 und die zweiten Gräben G2 struktu riert. Übrigbleibende Teile der dotierten Schicht sind als obere Source/Drain-Gebiete S/Do von Transistoren geeignet. Durch die zweiten Gräben G2 wird SiO₂ und das Polysilizium in den ersten Gräben G1 strukturiert, so daß isolierende Struk turen I und leitende Strukturen L erzeugt werden (siehe Fig. 1a). Bei der Erzeugung der zweiten Gräben G2 werden Polysili zium und SiO₂ mit näherungsweise derselben Ätzrate geätzt.

Die dritte Fotolackmaske wird entfernt.

Zur Erzeugung eines ersten Teils einer isolierenden Schicht I2 wird SiO₂ in einer Dicke von ca. 15 nm abgeschieden. Das SiO₂ bedeckt die leitenden Strukturen L und Flanken und Böden der zweiten Gräben G2.

Anschließend wird in situ dotiertes Polysilizium in einer Dicke von ca. 50 nm abgeschieden und durch chemisch- mechanisches Polieren planarisiert, bis die Schutzschicht I1 freigelegt wird. Anschließend wird Polysilizium ca. 400 nm tief rückgeätzt.

Mit Hilfe einer vierten streifenförmigen Fotolackmaske (nicht dargestellt), deren Streifen erste Flanken der zweiten Gräben G2 nicht bedecken, wird freiliegendes SiO₂ mit z. B. Flußsäure entfernt. Übrigbleibendes SiO₂ bildet den ersten Teil der isolierenden Schicht I2 (siehe Fig. 2).

Die vierte Fotolackmaske wird entfernt.

Anschließend wird weiteres in situ dotiertes Polysilizium in einer Dicke von ca. 50 nm abgeschieden und ca. 300 nm tief rückgeätzt, so daß in den zweiten Gräben G2 jeweils eine Bit leitung B erzeugt wird, die bei einer zweiten Flanke des zu gehörigen zweiten Grabens G2 an das Substrat 1 angrenzt (sie he Fig. 2).

Die Schutzschicht I1 wird entfernt (siehe Fig. 2).

Zur Erzeugung eines zweiten Teils der isolierenden Schicht I2 wird eine thermische Oxidation durchgeführt. Die isolierende Schicht I2 bedeckt auch die Bitleitungen B (siehe Fig. 3b). Die thermische Oxidation wirkt als Temperschritt, durch den Dotierstoff aus den Bitleitungen B in das Substrat 1 diffun diert und dort untere Source/Drain-Gebiete S/Du der Transi storen bildet (siehe Fig. 3b). Jedes der unteren Sour ce/Drain-Gebiete S/Du grenzt an jenen zweiten Graben G2 an, in dem jene Bitleitung B angeordnet ist, aus der der Dotier stoff, mit dem das untere Source/Drain-Gebiet erzeugt wurde, diffundiert ist. Das untere Source/Drain-Gebiet S/Du ist zwi schen diesem zweiten Graben G2 und einem benachbarten zweiten Graben G2 angeordnet und ist vom benachbarten zweiten Graben G2 beabstandet.

Anschließend wird in situ dotiertes Polysilizium in einer Dicke von ca. 40 nm abgeschieden, so daß die zweiten Gräben G2 gefüllt werden. Darüber wird Wolframsilizid in einer Dicke von ca. 50 nm abgeschieden.

Zur Erzeugung einer weiteren isolierenden Schicht 13 wird Si liziumnitrid in einer Dicke von ca. 50 nm abgeschieden (siehe Fig. 3a und 3b).

Zur Erzeugung einer Wortleitungsmaske WM wird SiO₂ in einer Dicke von ca. 50 nm aufgebracht und durch ein fotolithografi sches Verfahren streifenförmig strukturiert, so daß die Streifen parallel zu den ersten Gräben G1 verlaufen und zwi schen den Gräben G1 angeordnet sind. Die Streifen weisen eine Breite von ca. 100 nm und einen Abstand von ca. 100 nm von einander auf. Zur Verbreiterung der Streifen wird SiO₂ abge schieden und rückgeätzt. Dadurch wird die Wortleitungsmaske erzeugt, deren Streifen eine Breite von ca. 140 nm aufweisen. Die Streifen der Wortleitungsmaske WM überlappen jeweils zwei zueinander benachbarte erste Gräben G1 (siehe Fig. 3a und 3b).

Mit Hilfe der Wortleitungsmaske WM wird die weitere isolie rende Schicht I3, Wolframsilizid und Polysilizium geätzt, bis Teile der isolierenden Schicht I2, die auf den Bitleitungen B angeordnet sind, freigelegt werden. Aus dem Polysilizium und dem Wolframsilizid entstehen dadurch quer zu den Bitleitungen B verlaufende Wortleitungen W, die nach unten gerichtete Aus stülpungen aufweisen, welche in die zweiten Gräben G2 reichen (siehe Fig. 3a und 3b).

Zur Verkleinerung von Leckströmen wird eine thermische Oxida tion so durchgeführt, daß die isolierende Schicht I2 ab schnittsweise bis unter die Wortleitungen W verdickt werden. Im Bereich von Kanten der Wortleitungen W ist die isolierende Schicht I2 also verdickt. Diese thermische Oxidation ent spricht dem sogenannten Reoxidationsschritt bei planaren Transistoren.

Zur Erzeugung von isolierenden Spacern Sp wird Siliziumnitrid in einer Dicke von ca. 10 nm abgeschieden und rückgeätzt (siehe Fig. 3a). Die Spacer Sp bedecken seitliche Flächen der Wortleitungen W.

Zur Erzeugung einer Isolation I4 wird SiO₂ in einer Dicke von ca. 1000 nm abgeschieden. Mit Hilfe einer fünften Fotolackmas ke (nicht dargestellt) werden voneinander getrennte Vertie fungen so erzeugt, daß sie jeweils eine der leitenden Struk turen L freilegen (siehe Fig. 4). Dazu wird SiO₂ selektiv zu Siliziumnitrid geätzt. Die Justiertoleranz der Vertiefungen ist groß, da die weitere isolierende Schicht I3 und die Spacer Sp die Wortleitungen W schützen.

Zur Erzeugung von Kontakten K und von Speicherknoten P1 von Kondensatoren in den Vertiefungen wird zunächst Titan und TiN in einer Gesamtdicke von ca. 20 nm abgeschieden. Anschießend wird Wolframnitrid in einer Dicke von ca. 50 nm abgeschieden, so daß die Vertiefungen gefüllt werden. Durch chemisch- mechanisches Polieren werden Wolframnitrid, Titan und Titan nitrid abgetragen, bis die Isolation I4 freigelegt wird. Zwi schen den Wortleitungen W werden dadurch in den Vertiefungen die Kontakte K erzeugt. Über den Kontakten K entstehen aus dem Wolframnitrid die Speicherknoten P1 erzeugt (siehe Fig. 4).

Anschließend wird SiO₂ bis zu einer Ätztiefe von ca. 1000 nm mit Flußsäure geätzt, so daß Teile der Isolation I4, die über den Wortleitungen W angeordnet sind, sowie die Wortleitungs maske WM entfernt werden (siehe Fig. 5). Titan und Titanni trid an den Speicherknoten P1 werden anschließend z. B. mit H₂O₂/NH₄OH entfernt.

Zur Erzeugung eines Kondensatordielektrikums Kd der Kondensa toren wird Ta₂O₅ in einer Dicke von ca. 10 nm abgeschieden (siehe Fig. 5).

Zur Erzeugung einer gemeinsamen Kondensatorelektrode P2 der Kondensatoren wird Titannitrid in einer Dicke von ca. 50 nm abgeschieden (siehe Fig. 5).

Die erzeugte Speicherzellenanordnung ist eine DRAM- Zellenanordnung, deren Speicherzellen jeweils einen Transi stor und einen Kondensator umfaßt. Die Ausstülpungen der Wortleitungen W wirken als Gateelektroden der Transistoren.

Es sind viele Variationen des Ausführungsbeispiels denkbar, die ebenfalls im Rahmen der Erfindung liegen. So können Ab messungen der Schichten, Gräben und Masken an die jeweiligen Erfordernisse angepaßt werden. Dasselbe gilt für die Wahl von Materialien.

Claims

1. Speicherzellenanordnung,

- bei der eine Speicherzelle einen Transistor und einen Kon densator umfaßt,
- bei der in einem Substrat (1) zueinander parallele erste Gräben (G1) und quer zu den ersten Gräben (G1) verlaufende zweite Gräben (G2) vorgesehen sind,
- bei der ein oberes Source/Drain-Gebiet (S/Do) des Transi stors im Substrat (S) angeordnet ist und an zwei der ersten (G1) und an zwei der zweiten Gräben (G2) angrenzt,
- bei der unter dem oberen Source/Drain-Gebiet (S/Do) im Sub strat (1) ein unteres Source/Drain-Gebiet (S/Du) des Tran sistors angeordnet ist,
- bei der in den ersten Gräben (G1) zwischen den zweiten Grä ben (G2) leitende Strukturen (L) angeordnet sind, die je weils bei einer ersten Flanke des zugehörigen ersten Gra bens (G1) an eines der oberen Source/Drain-Gebiete (S/Do) angrenzen und durch eine im ersten Graben (G1) angeordnete isolierende Struktur (I) von einer zweiten Flanke und vom Boden des ersten Grabens (G1) isoliert sind,
- bei der eine Wortleitung (W) parallel zu den ersten Gräben (G1) verläuft, Ausstülpungen aufweist, die in die zweiten Gräben (G2) hineinreichen, zwischen den zweiten Gräben (G2) über einer isolierenden Schicht (I2) angeordnet ist und die über dem oberen Source/Drain-Gebiet (S/Do) angeordnet ist,
- bei der auf der Wortleitung (W) eine weitere isolierende Schicht (I3) angeordnet ist, und isolierende Spacer (Sp) seitlich an die Wortleitung (W) angrenzen,
- bei der der Kondensator über einen Kontakt (K), der auf der leitenden Struktur (L) und zwischen Wortleitungen (W) ange ordnet ist, mit dem oberen Source/Drain-Gebiet (S/Do) ver bunden ist.

2. Speicherzellenanordnung nach Anspruch 1,

- bei der das untere Source/Drain-Gebiet (S/Du) bei einer er sten Flanke eines der beiden zweiten Gräben (G2) an eine Bitleitung (B) angrenzt, die in einem unteren Teil des zweiten Grabens (G2) angeordnet ist.

3. Speicherzellenanordnung nach Anspruch 1 oder 2,

- bei der die ersten Gräben (G1) so tief sind, daß sie die unteren Source/Drain-Gebiete (S/Du) von Transistoren, die entlang des zweiten Grabens (G2) zueinander benachbart sind, voneinander trennen.

4. Verfahren zur Herstellung einer Speicherzellenanordnung,

- bei dem in einem Substrat (1) im wesentlichen parallel zu einander verlaufende erste Gräben (G1) erzeugt werden,
- bei dem die ersten Gräben (G1) mit isolierendem Material gefüllt werden,
- bei dem das isolierende Material teilweise durch leitendes Material so ersetzt wird, daß das leitende Material an er ste Flanken und das isolierende Material an zweite Flanken und an Böden der ersten Gräben (G1) angrenzen,
- bei dem eine isolierende Schicht (I2) erzeugt wird, die das leitende Material bedeckt,
- bei dem im Substrat (1) zweite Gräben (G2), die im wesent lichen parallel zueinander und quer zu den ersten Gräben (G1) verlaufen, so erzeugt werden, daß aus dem leitenden Material voneinander getrennte leitende Strukturen (L) und aus dem isolierenden Material voneinander getrennte isolie rende Strukturen (I) erzeugt werden,
- bei dem im Substrat (1) obere Source/Drain-Gebiete (S/Do) von vertikalen Transistoren und darunter untere Sour ce/Drain-Gebiete (S/Du) der Transistoren so erzeugt werden, daß die oberen Source/Drain-Gebiete (S/Do) jeweils an eine Oberfläche des Substrates (1), an zwei der ersten Gräben (G1) und an zwei der zweiten Gräben (G2) angrenzen,
- bei dem parallel zu den ersten Gräben (G1) Wortleitungen (W) so erzeugt werden, daß sie Ausstülpungen aufweisen, die in die zweiten Gräben (G2) reichen, und jeweils zwei der ersten Gräben (G1) teilweise überlappen,
- bei dem die Wortleitungen (W) durch eine darüber erzeugte weitere isolierende Schicht (I3) und durch Spacer (Sp) iso liert werden,
- bei dem die isolierende Schicht (I2) selektiv zur weiteren isolierenden Schicht (I3) und zu den Spacern (Sp) geätzt wird, so daß die leitenden Strukturen (L) freigelegt wer den,
- bei dem Kondensatoren erzeugt werden, die über Kontakte (K) mit den leitenden Strukturen (L) verbunden werden.

5. Verfahren nach Anspruch 4,

- bei dem in unteren Teilen der zweiten Gräben (G2) jeweils eine Bitleitung (B) so erzeugt wird, daß sie bei einer er sten Flanke des zugehörigen zweiten Grabens (G2) an die un teren Source/Drain-Gebiete (S/Du) angrenzt, die an den zweiten Graben (G2) angrenzen.

6. Verfahren nach Anspruch 5,

- bei dem die ersten Gräben (G1) so tief erzeugt werden, daß sie die unteren Source/Drain-Gebiete (S/Du) von Transisto ren, die entlang des zweiten Grabens (G2) zueinander be nachbart sind, voneinander trennen.

7. Verfahren nach einem der Ansprüche 4 bis 6,

- bei dem vor Erzeugung der ersten Gräben (G1) eine Schutz schicht (I1) auf dem Substrat (1) erzeugt wird,
- bei dem das isolierende Material teilweise durch das lei tende Material ersetzt wird, indem mit Hilfe einer strei fenförmigen Maske, deren Streifen parallel zu den ersten Gräben (G1) verlaufen und jeweils einen der ersten Gräben (G1) teilweise überlappen, das isolierende Material selek tiv zur Schutzschicht (I1) bis zu einer Tiefe geätzt wird, die oberhalb der Böden der ersten Gräben (G1) liegt, und anschließend das leitende Material abgeschieden und rückge ätzt wird, bis die Schutzschicht (I1) freigelegt wird.