WO2001017017A1 - Memoire ferroelectrique remanente et son procede de fabrication - Google Patents

Description

明 細 書

強誘電体不揮発性メ モ リ およびその製造方法

技術分野

本 発 明 は 、 強 誘 電 体 不 揮 発 性 メ モ リ （nonvolatile ferroelectric memory)に係わ り 、 特に M O S や M I S 構造の 電界効果 ト ラ ン ジス タ の ゲー ト 側 に 強誘電体キ ャ パ シ タ (ferroelectic capacitors)を接続 した強誘電体不揮発性メ モ リ およびその製造方法に関する。

背景技術

近年、 強誘電体を M O S型電界効果 ト ラ ンジス タ （ F E T ) の ゲ ー ト 絶 縁 膜 に 用 レヽ た M F S - F E T (metal/ferroelectric/semiconductor field-effect transistor)は、 読み出 し毎の再書き込み動作を必要と しない次世代の強誘電 体メ モ リ を実現する キーデバイ ス と して期待されている。 し かし、 S i な どの半導体基板上に強誘電体膜を直接堆積 して M F S キャパシタ或レ、は M F S -F E T を作成する と 、 構成 元素（components)の相互拡散が生 じ て電気的 な 良好な界面 (interface)が开 成でき ない。

そのため、 一般には強誘電体膜と 半導体基板と の間に常誘 電性のバッ フ ァ層を挿入 した M F I S構造

materials/insulating

materials /semiconductor structure) _Λ 或レヽ ±弓 δ Is tt体膜とノヽッ フ ァ層 と の間に さ らに導電性の拡散防止層を挿入 した M F M I S構造 (metal/ferroelectric mate rial /metal /insulating

material/semiconductor structure)力 用レヽ られる。 特に、 後者 の構造は通常の M O S型或いは M I S型 F E Tの上に、 強誘 電体キャパシタ を接続した構造になってお り 、 両者の面積比 を最適化でき る と レ、 う 特徴がある。

M O S型或いは M I S型 F E Tのゲー ト部分の面積と強誘 電体キャパシタ の面積と の比を最適化する検討は、 文献 （ T. Kawasaki, Y. Akiyama，S .Fujita,and S .Satoh;"MFMIS Structure for Nonvolatile Ferroelectric Memory Using PZT Thin

Film",IEICE TRANS .ELECTRON., VOL. E81-C, NO.4, PP584- 589(APRIL 1998)) などにも認め られるが、 本発明者らの実 験から も次の図 8 に示す結果が確認されている。

図 8 Aお よ び 8 B は、 S r B i ₂ T a O ₉ 及び P t 電極か らなる強誘電体キ ャパシタ と M O S キ ャ パシタ と を直列接続 して、 C 一 V (容量一電圧） 特性を測定 した結果の一例であ る。 同図の C — V特性には、 S r B i ₂T a 〇 ₉膜の強誘電性 に基づく ヒ ステ リ シスが観測 されている。 図 8 Aは両キャパ シタ の面積が等 しい場合で、 ヒ ステ リ シス の幅が狭い。 一方、 図 8 B は M O S キャパシタの面積が強誘電体キャパシタの面 積の 4倍の場合で、 ヒ ステ リ シス の幅が広く 特性が良好であ る。

この実験結果に示すよ う に、 メ モ リ 用途に通常用い られる 強誘電体膜は、 バ ッ フ ァ層 と して代表的に用い られる S i O

2 層な どに比べて比誘電率が高 く 、 且つ単位面積当た り に誘 起でき る電荷量も大き い。 故に、 強誘電体膜に電圧を有効に 印加 し、 且つ電荷量のノくラ ンス を取る ためには、 M O S キヤ パシタ の面積を大き く し、 強誘電体キ ャ パシタ の面積を小さ く する こ と が重要である。 この よ う な関係は、 M O S キ ャ パ シタカ S F E T に変わっても全く 同様であ り 、 M F M I S型 F E Tの高性能化のためには、 ゲー ト部分の面積を大き く する 必要がある。 ゲー ト部分と 強誘電体キ ャ パシタ と の面積比の 最適値は、 用いる材料や構造によ って異なるが、 一般には 3 〜 1 0程度である。

M O S型又は M I S型 F E Tのゲー ト部分の面積を大き く する方法と しては、 1 . F E Tのチャネル長を長 く する方法、 2 . F E Tのチャネル幅を広 く する方法、 3 . チャネル長， チャ ネル幅はそのままで、 ゲー ト電極を ソース · ド レイ ンの 領域にまで拡張する方法の 3 つが考え られる。 こ の う ち、 第 1 の方法は F E Tの駆動電流が低下する と い う 問題がある。 また、 第 3 の方法は寄生容量が大き く な り 、 動作が遅く なる と言 う 問題がある。 従って、 これらの問題を生 じる こ と な く ゲー ト部分の面積を大き く する ためには、 第 2 の方法のよ う にチャネル幅、 即ちゲー ト幅を広く する こ と が重要である。 絶縁性基板上にス ト ライ プ状に形成 した S i 薄膜を用いて M O S型又は M I S型 F E T を作成 し、 その上に強誘電体キ ャパシタ を積層 した構成の強誘電体不揮発性メ モ リ と しては、 例えば本発明者ら によ り 既に 日 本出願 した特願平 1 0 — 2 4 2 8 5 6 号に開示されてレヽる メ モ リ 力 Sある。 し力 し、 こ のメ モ リ 構造では、 それぞれの M O S型又は M I S型 F E Tのゲ ― ト幅の方向は、 S i ス ト ライ プに平行な方向になる ので、 ゲー ト幅を広く する と 1 つの F E T力 S S i ス ト ライ プの長い 部分を 占める こ と にな り 、 高密度に集積化 した強誘電体メ モ リ が作成でき な く なる。 具体的には、 強誘電体キ ャ パシタ の 面積の 1 ◦ 倍のゲー ト面積を確保 しょ う と する と 、 集積度は 約 1 1 0 に低下する。

このよ う に、 従来の強誘電体不揮発性メ モ リ においては、 高性能化のためには強誘電体キ ャ パシタ に比べてゲー ト部分 の面積を大き く する必要がある が、 ゲー ト部分の面積を大き く するためにゲー ト幅を広く する と 、 集積度の低下を招 く 問 題があった。

発明の開示

本発明は、 集積度を低下させる こ と な く 、 M O S型又は M I S型 F E T のゲー ト幅を広く する こ と ができ 、 素子構造の 最適化， 高性能化をはか り 得る強誘電体不揮発性メ モ リ を提 供する を 目 的 とする。

本発明は、 絶縁性基板上にス ト ライ プ状に形成された S i 薄膜を用いて M O S 型又は M I S 型の電界効果 ト ラ ンジスタ と 、 この ト ラ ンジス タ のシ リ コ ン薄膜の厚さ方向上方に重ね られた強誘電体キ ャパシタ と で構成され、 前記 ト ラ ンジス タ のゲー ト電極と 1 個又は複数個の強誘電体キャパシタ と を接 続し、 前記 S i 薄膜の厚さ方向に前記 ト ラ ンジス タ の ソース ， チャネル， ド レイ ン領域を形成する 強誘電体不揮発性メ モ リ を提供する。

本発明の第 1 例によ る と 、 シ リ コ ン薄膜の厚さ方向に下か ら順に n領域， p領域， n領域 （又は p 領域， n領域， p 領 域） の積層構造を形成 し、 且つ該シ リ コ ン薄膜に少な く と も 下部の n領域 （又は p 領域） にまで到達する よ う に形成 した 穴の側面に絶縁膜を形成 してな り 、 上下の n領域 （又は p 領 域） を ト ラ ン ジス タ の ソース及び ド レイ ン と して用い、 中間 の P 領域 （又は n領域） をチャネルと して用い、 穴の側面の 絶縁膜をゲー ト絶縁膜と して用いる強誘電体不揮発性メ モ リ が提供される。

本発明の第 2 例によ る と 、 シ リ コ ン薄膜の厚さ方向に下か ら順に n領域， p 領域 （又は p 領域， n領域） の積層構造を 形成 し、 該 S i 薄膜をス ト ライ プ状に形成 した方向 と ほぼ直 交する方向に、 導電性電極を該シ リ コ ン薄膜の上面に接触す る よ う に配置 し、 且つ両者の交差部に、 導電性電極の上から 少な く と も下部の n領域 （又は p 領域） に到達する よ う に形 成された穴の側面に絶縁膜を形成 してな り 、 下部の n領域 （ 又は P領域） を ト ラ ン ジス タ の ソース又は ド レイ ンと して用 い、 その上の p 領域 （又は n領域） をチャネル と して用い、 導電性電極を ド レイ ン又はソース と して用い、 穴の側面の絶 縁膜をゲー ト絶縁膜と して用いる強誘電体不揮発性メ モ リ が 提供される。

本発明の第 3 例に よ る と 、 導電性電極中にシ リ コ ン薄膜 に対して ドナー或いはァ クセプタ と なる不純物を混入 してお き 、 熱処理によ り 該不純物を交差部のシ リ コ ン薄膜中に拡散 させる こ と に よ って、 導電性電極と接 した n領域 （又は p領 域） を形成 し、 熱処理によ り 形成 した交差部の n領域 （又は P 領域） を ド レイ ン又は ソ ース と して用いる強誘電体不揮発 性メ モ リ が提供される。

導電性電極は、 多結晶シ リ コ ン， 金属シ リ サイ ド， 純金属 な どによ り 形成される。

本発明によれば、 絶縁性基板上のシ リ コ ン薄膜の厚み方向 に ソース ， チャネル， ド レイ ン領域を形成 し、 いわゆる縦型 ト ラ ンジス タ を形成する こ と に よ っ て 、 集積度を低下させる こ と な く ト ラ ン ジス タ の実質的なゲー ト幅を広 く する こ と が でき る。 これに よ つて、 M O S型又は M I S 型電界効果 ト ラ ンジス タ と 強誘電体キ ャ パシタ を接続 した強誘電体不揮発性 メ モ リ における素子構造の最適化， 高性能化をはかる こ と が 可能と なる。

図面の簡単な説明

図 1 A乃至 1 C は、 第 1 の実施形態に係わる強誘電体不揮 発性メ モ リ の素子構造を示す平面と 断面をそれぞれ示す図。

図 2 A乃至 2 E は、 第 1 の実施形態における強誘電体不揮 発性メ モ リ の製造工程における半導体構造の断面をそれぞれ 示す図。

図 3 は、 第 1 の実施形態における強誘電体不揮発性メ モ リ の製造に用いたマス クパター ンを示す平面図。

図 4 は、 第 1 の実施形態における強誘電体不揮発性メ モ リ の回路構成を示す図。

図 5 は、 第 1 の実施形態の変形例を示す S O I 構造の断面 図。

図 6 は、 第 2 の実施形態に係わる強誘電体不揮発性メ モ リ の素子構造を一部切欠 して示す斜視図。

図 7 は、 第 2 の実施形態における強誘電体不揮発性メ モ リ の回路構成を示す図。 図 8 Aおよび 8 B は、 強誘電体キ ャパシタ と M O S キャパ シタ を直列接続した構造における C 一 V特性を示す図。

発明を実施するための最良の形態

以下、 本発明の詳細を図示の実施形態によって説明する。 図 1 A乃至 1 Cは、 本発明の第 1 の実施形態に係わる強誘 電体不揮発性メ モ リ の素子構造を説明するための図であ り 図 Aはメ モ リ の平面図、 図 1 B は図 1 Aのメ モ リ 構造の 1 B — 1 B に沿った断面図、 図 1 C は図 1 Aのメ モ リ メ モ リ 構造の 1 C 一 1 Cに沿った断面を示す。

S i ウ ェハ 1 1 の表面に S i O ₂ 膜 1 2 を形成 した絶縁性 基板上に、 n ⁺ 領域 1 3 , p 領域 1 4 , n ⁺ 領域 1 5 を積層 した S i 薄膜 1 0 が形成されている。 こ の S i 薄膜 1 0 は、 溝 1 8 を設ける こ と によ り ス ト ライ プ状に配置され、 S i ス ト ライ プにはス ト ライ プ幅よ り も小さい穴 1 7 が周期的に形 成 されている。 各々 の穴 1 7 の側面に S i O ₂ か らなる ゲー ト絶縁膜 1 9 が形成され、 更に こ のゲー ト絶縁膜 1 9 上にゲ ー ト電極 2 1 が形成され、 これに よ り 、 M O S型 F E Tが構 成される。

また、 S i (シ リ コ ン） 薄膜 1 0 の穴 1 7 上には、 下部電 極 2 5 , P Z T等の強誘電体膜 2 6 及び上部電極 2 7 を積層 した強誘電体キ ャ パシタが形成されている。 こ の強誘電体キ ャパシタ の下部電極 2 5 はゲー ト電極 2 1 に接続され、 上部 電極 2 7 は S i ( シ リ コ ン） ス ト ライ プと 直交する方向に延 在して設け られている。

更に、 S i 薄膜 1 0 上に、 S i 薄膜 1 0 を保護するための S i 〇 2膜 （保護絶縁膜） 1 6 が形成 され、 穴 1 7 及び溝 1 8 が S i 0₂膜 （埋め込み絶縁膜） 2 2 に よ っ て埋め込まれ る。

次に、 本実施形態の強誘電体不揮発性メ モ リ の製造工程を、 図 2 A乃至 2 E を参照 して説明する。

まず、 図 2 Aに示すよ う に、 素子形成基板と して、 S i ゥ ェハ 1 1 上の S i 0₂膜 1 2 上に、 n ⁺ 領域 （高不純物濃度 n領域） 1 3 及び p 領域 1 4 を形成 した S O I 基板 （ Silicon on Insulator ： 絶縁物基板上に S i 薄膜を形成 した基板） を 用いる。 こ の基板を作成する ためには、 表面に S i O ₂膜 1 2 を形成 した p 型或いは n型 S i ( シ リ コ ン） ウ ェハ 1 1 と 、 表面に n ⁺ 領域 1 3 を形成 した p 型 S i ウエノ、 1 4 と を、 直 接接着技術によ り 貼 り 合わせればよい。

次いで、 図 2 B に示すよ う に、 p 型 S i ウ エノ、 1 4 を必要 な厚さ にまで薄膜化 して p 領域と し、 その上に n + 領域 1 5 を形成 し、 さ ら に表面に厚さ 0 . 2 〜 0 . 5 / m程度の S i O 2膜 1 6 を形成する。

次いで、 図 3 に示すよ う なス ト ライ プ状開 口 3 1 及び矩形 開 口 3 2 を有するマ ス ク を用い、 S i 薄膜 1 0 をス ト ライ プ 状にエ ッチングする と 共に、 図 2 C に示すよ う に、 ゲー ト部 を形成するための穴 1 7 を形成する。 S i ス ト ライ プに沿つ て多く の穴 1 7 を設けるのは、 F E T をマ ト リ ッ ク ス状に形 成するためである。

こ の場合の穴 1 7 の深さ は、 下部の S 1 0₂膜 1 2 にまで 達するが、 ス ト ライ プの形成 と 同時に穴 1 7 を開ける こ と に よ り 、 マ ス ク 合わせの余裕が必要でな く な り 、 高密度化がは かれる。 なお、 ス ト ラ イ プの形成 と別に穴 1 7 を設ける場合 は、 必ず し も 下部の S i O 2膜 1 2 にま で達する必要はな く 、 n +領域 1 3 に達する深さであればよい。

続いて、 ス ト ライ プ状の S i 薄膜 1 0 の側壁、 並びに穴 1 7 の側壁に厚さ 5 〜 1 0 n mの薄い酸化膜、 或いは窒化膜な どの絶縁膜 1 9 を形成する。 こ こ では、 絶縁膜 1 9 と して熱 酸化膜を用いるが、 こ の膜 1 9 が M O S型 F E T のゲー ト絶 縁膜と なる。

次いで、 図 2 D に示すよ う に、 穴 1 7 が完全に塞が らない よ う な厚さ の導電膜 2 1 が絶縁膜 1 9 上に堆積され、 最後に 穴 1 7 の中心部や S i ス ト ライ プの隙間 （溝 1 8 ) に S i O ₂膜 2 2 が埋め込まれる。 導電膜 2 1 と しては、 金属膜或い は多結晶 S i 膜を用いる こ と ができ るが、 こ こ では多量の不 純物を ドープ した低抵抗の多結晶 S i 膜が用い られている。 S i O ₂膜 2 2 は、 S i ス ト ラ イ プ間の電気的な絶縁性を確 保する こ と を 目 的 と して穴 1 7 の中心部や S i ス ト ライ プの 隙間に埋め込まれてお り 、 S i ス ト ライ プの間隔が広い場合 には、 穴 1 7 を多結晶 S i 膜で完全に塞いでも構わない。

次いで、 図 2 E に示すよ う に、 化学機械研磨法 （ C M P法 ) を用いて、 S i 〇 ₂膜 2 2 と 多結晶 S i 膜 2 1 が研磨され、 S i O ₂膜 1 6 が露出する時点で研磨が止め られる。 こ の部 分の S i O 2膜 1 6 は十分に厚いので、 まず S i O 2膜を効率 的に除去する研磨液を用いて最表面の S i 0 ₂膜 2 2 を除去 し、 次いで研磨液を変えて多結晶 S i 膜 2 1 を研磨する と 、 下側の S i O ₂膜 1 6 で止める こ と は可能である。

研磨後の表面には、 穴 1 7 の中に堆積 した金属膜、 或いは 多結晶 S i 膜 2 1 の上端が出ている。 従って、 その上に強誘 電体キャパシタ の下部電極 2 5 を形成する と 、 強誘電体キヤ パシタ と M O S 型 F E Tのゲー ト電極 2 1 と が接続される こ と になる。

最後に、 P Z T (PbZr_xTi_1-x0₃)か ら な る 強誘電体膜 2 6 と 上部電極 2 7 を堆積 して、 不要部分をエ ッチングする こ と に よ り 、 前記図 1 に示す構造が得られる。 同図において、 上部 電極 2 7 は S i ス ト ライ プに直交する よ う に形成されてお り 、 こ の構造は特願平 1 0 — 2 4 2 8 5 6 号に開示されたメ モ リ の構造の第 1 層の配線のみを用いた構造に対応 している。 ま た、 図 1 A乃至 1 C に示すメ モ リ の等価回路は図 4 に示され てお り 、 その機能は、 通常の強誘電体メ モ リ 、 或いは 自 己学 習型積和演算回路と 同一 と なる。

こ の よ う に本実施形態では、 S i 薄膜 1 0 をその厚み方向 に n + 領域 1 3 、 p 領域 1 4 および n + 領域 1 5 の 3 層構造 に形成し、 S i 薄膜 1 0 に設けた穴 1 7 の側面にゲー ト絶縁 膜 1 9 がゲー ト電極 2 1 を積層 している。 こ の場合、 ゲー ト 電極 2 1 が穴 1 7 の周囲形状に対応する矩形筒状と な り 、 S i 薄膜 1 0 に設けた穴 1 7 の周囲全体がゲー ト幅と なるため、 S i 薄膜 1 0 上にゲー ト電極を形成する構成に比 して、 ゲー ト幅を格段に大き く する こ と ができ る。 従っ て、 集積度を低 下させる こ と な く 、 ゲー ト面積と強誘電体キャパシタ面積と の比を最適化する こ と ができ 、 高性能の強誘電体不揮発性メ モ リ を実現する こ と が可能と なる。

なお、 本実施形態では図 2 B に示すよ う な S O I 基板を用 いて M O S型 F E T を作成する こ と によ り 、 F E Tのゲー ト 幅を大き く したが、 図 5 に示すよ う な S O I 基板を用いる こ と によ り F E Tのゲー ト幅を更に大き く する こ と ができ る。 即ち、 図 2 B の S O I 構造に加え、 更に p 領域 5 1 と n + 領 域 5 2 を積層する こ と によ り 、 F E T を 2 段に重ねた構造で、 上下の n + 領域 1 3 ， 5 2 を ソース と して用い、 中間の n ⁺ 領域 1 5 を ド レイ ンと して用レヽる こ と によ り 、 F E Tのゲー ト幅を さ らに 2倍にする こ と ができ る。

図 6 は、 本発明の第 2 の実施形態に係わる強誘電体不揮発 性メ モ リ の素子構造を一部切欠 して示す斜視図である。 なお、 図 1 と 同一部分には同一符号を付 して、 その詳 しい説明は省 略する。

本実施形態では、 第 1 の実施形態における n + 領域 1 5 の 代わ り に導電性電極 6 1 を使用 している。 こ の導電性電極 6 1 と しては、 多結晶 S i ， 金属シ リ サイ ド， 純金属な どを用 いる こ と ができ るが、 こ こでは多結晶 S i を用いた。

こ の第 2 の実施形態は、 第 1 の実施形態 と 同様に、 S i O 2膜上に下から n + 領域 1 3 及び p 領域 1 4 を形成 した S O I 基板を用いる。 領域 1 3 および 1 4 を含む S i 薄膜 1 0 を ス ト ラ イ プ状にエ ッチング した後に、 溝 1 8 を S i O 2膜 2 2 で埋めて、 S i 0₂膜 2 2 力 S C M P 法に よ り S i ス ト ライ プ 1 0 と面一になる よ う に平坦化される。

次いで、 S i ス ト ライ プ 1 0 にほぼ直交する よ う に、 多結 晶 S i からなる ス ト ライ プ状の導電性電極 6 1 を形成 し、 全 体を酸化膜、 或いは窒化膜な どの絶縁膜 1 6 で覆 う 。 次いで 穴 1 7 の側面に厚さ 5〜 1 0 n mの薄い酸化膜から なる絶縁 膜 1 9 を形成する。 その後は、 穴 1 7 の中に導電膜、 例えば 不純物を ド一プした多結晶 S i 膜 6 2 を堆積 し、 こ の多結晶 S i 膜 6 2 を穴 1 7 の内部だけに残る よ う に C M P 法によ り 研磨する。 その後の工程は第 1 の実施形態と 同様である。 な お、 多結晶 S i 膜 6 2 はゲー ト電極と な り 、 強誘電体キャパ シタの強誘電体膜 2 6 に接続される。

こ のよ う な構造では、 下層の _n ⁺ 領域 1 3 が M O S型 F E Tの ソース又は ド レイ ン 、 p 領域 1 4 がチャネル、 導電性電 極 6 1 力 S ド レイ ン又はソース と なる。 また、 こ の構造の等価 回路は図 7 の よ う にな り 、 個々 の M O S型 F E Tの ソース， ド レイ ンの配線が直交 してレヽる点が、 図 4 と は異なっている こ こで、 導電性電極 6 1 と して金属シ リ サイ ド又は純金属を 用いた場合は、 一方がシ ョ ッ ト キ一障壁型電極の M O S型 F E T と なる。

また、 導電性電極 6 1 を形成する際に、 膜中に P， A s な どの n型不純物原子を予め混入させておき 、 熱処理によ り こ れら をス ト ライ プ状の S i 薄膜 1 0 中に拡散させる よ う に し て も よい。 こ の場合は、 下層の n ⁺ 領域 1 3 が M〇 S 型 F E Tの ソース又は ド レイ ン、 p 領域 1 4 がチャネル、 導電性電 極 6 1 からの不純物原子に よ り 形成 された n + 領域が ド レイ ン又はソース と なる。

このよ う に本実施形態において も、 ゲー ト幅を大き く する こ と ができ 、 第 1 の実施形態と 同様の効果が得られる。

なお、 本発明は上述 した各実施形態に限定される も のでは ない。 実施形態では、 強誘電体キ ャ パシタ の誘電体材料と し て P Z T を用いたが、 これに限らず強誘電体材料であれば強 誘電体キャパシタ に用いる こ と ができ る。 また、 電界効果 ト ラ ンジス タ は M O S型に限る も のではな く 、 ゲ一 ト絶縁膜と して酸化膜以外の絶縁膜を用いた M I S型を用いる こ と も可 能である。 さ ら に、 S i ス ト ライ プは n p n に限る ものでは な く 、 p チ ャ ネル ト ラ ンジス タ を形成する のであれば p n p にすればよい。 その他、 本発明の要旨を逸脱しない範囲で、 種々変形して実施する こ と ができ る。

以上詳述 したよ う に本発明によれば、 S O I の S i 薄膜の 厚み方向に ソース ， チャ ネル， ド レイ ン領域を形成 し、 S i 薄膜に設けた穴にゲー ト絶縁膜を介 してゲー ト電極を形成す る こ と によ り 、 集積度を低下 させる こ と な く 、 M O S型又は M I S型 F E Tのゲー ト幅を広く する こ と ができ る。 従って、 M O S型又は M I S型 F E T と 強誘電体キャパシタ を接続し た強誘電体不揮発性メ モ リ の素子構造の最適化及び高性能化 をはかる こ と が可能と なる。

産業上の利用可能性

以上の よ う に本発明にかかる 、 高密度に集積化 した強誘電 体不揮発性メ モ リ は各種電子装置のための高容量記憶装置と して利用でき る。

Claims

請 求 の 範 囲

1 . 絶縁性基板と 、

前記絶縁性基板上にス ト ライ プ状に形成されたシ リ コ ン薄 膜を用いて組み立て られる M O S 型又は M I S型の電界効果 ト ラ ンジス タ と 、

前記 ト ラ ン ジス タ を構成する前記シ リ コ ン薄膜の厚さ方向 の上方に前記シ リ コ ン薄膜に積層 され、 前記 ト ラ ン ジス タ の ゲー ト に接続される少な く と も 1 つの強誘電体キ ャ パ シタ と 、 で構成され、 前記シ リ コ ン薄膜の厚さ方向に前記 ト ラ ンジ ス タ の ソ ース ， チャ ネル， ド レイ ン領域が形成される 、 強誘 電体不揮発性メ モ リ 。

2 . 前記シ リ コ ン薄膜は、 該シ リ コ ン薄膜の厚さ方向に下 から順に第 1 導電型第 1 領域， 第 2 導電型第 2 領域および第 1 導電型第 3 領域を有する積層構造に形成され、 且つ該シ リ コ ン薄膜に少な く と も前記第 1 導電型第 1 領域に到達する よ う に形成 した穴の側面に形成される絶縁膜を有 し、 前記第 1 導電型第 3 領域および前記第 1 導電型第 1 領域を前記 ト ラ ン ジス タの ソース及び ド レイ ン と して用い、 前記第 2 導電型第 2領域をチャ ネル と して用い、 穴の側面の前記絶縁膜をゲー ト絶縁膜と して用いる請求項 1 記載の強誘電体不揮発性メ モ ジ 。

3 . 前記シ リ コ ン薄膜は、 前記シ リ コ ン薄膜の厚さ方向に 下から順に第 1 導電型第 1 領域および第 2 導電型第 2 領域を 有する積層構造に形成され、 該シ リ コ ン薄膜をス ト ライ プ状 に形成 した方向 と ほぼ直交する方向に、 該シ リ コ ン薄膜の上 面に接触する よ う に配置 した導電性電極および前記ス ト ライ プ状シ リ コ ン薄膜と 前記導電性電極と の交差部に、 前記導電 性電極の上から少な く と も前記第 1 導電型第 1 領域に到達す る よ う に形成 された穴の側面に形成される絶縁膜を有し、 前 記第 1 導電型第 1 領域を前記 ト ラ ン ジス タ の ソース又は ド レ イ ンと して用い、 前記第 2 導電型第 2 領域をチ ャ ネルと して 用い、 前記導電性電極を ド レイ ン又は ソース と して用い、 穴 の側面の前記絶縁膜をゲー ト絶縁膜と して用いる請求項 1 記 載の強誘電体不揮発性メ モ リ 。

4 . 前記導電性電極は、 シ リ コ ンに対して ドナー或いはァ クセプタ と なる不純物を含有 してお り 、 前記第 1 導電型領域 は前記導電性電極に含有された該不純物を前記薄膜中に拡散 させる こ と によ り 形成され、 前記拡散によ り 形成 した前記第 1 導電型第 1 領域を前記 ト ラ ン ジス タ の ド レイ ン又は ソース と して用いる請求項 3 記載の強誘電体不揮発性メ モ リ 。

5 . M O S型又は M I S 型の電界効果 ト ラ ンジス タ と 、 前 記 ト ラ ン ジス タ のゲー ト電極に接続される 1 個又は複数個の 強誘電体キャパシタ と で構成 される強誘電体不揮発性メ モ リ であって、

前記 ト ラ ンジス タは、

絶縁性基板上に行方向に形成され、 各々 が厚み方向に積 層 された第 1 導電型第 1 領域， 第 2 導電型第 2 領域および第 1 導電型第 3領域を有する多数の多層構造シ リ コ ン薄膜と 、 前記シ リ コ ン薄膜に前記第 1 導電型第 1 領域に達する よ う に選択的に設け られた穴の側面に形成される ゲー ト絶縁膜 と 、

前記ゲー ト絶縁膜上に形成されたゲー ト電極と 、 によ り 構成され、

前記強誘電体キ ャパシタ は、 前記シ リ コ ン薄膜上に形成さ れ、 前記ゲー ト電極と接続された電極を有する。

6 . シ リ コ ン ウ エノ、 と こ の シ リ コ ン ウエノ、の表面に形成さ れる酸化膜を形成 した絶縁性基板と 、

前記絶縁性基板上に順次積層 された第 1 導電型第 1 領域， 第 2 導電型第 2 領域および第 1 導電型第 3 領域を含む多層構 造シ リ コ ン薄膜と 、 前記シ リ コ ン薄膜に選択的に溝を設ける こ と によ り 形成される複数のシ リ コ ンス ト ライ プと 、 前記シ リ コ ンス ト ライ プの各々 に少な く と も前記第 2 領域に達する 深さ まで周期的に形成されている複数の穴の各々 の周面に形 成される ゲー ト絶縁膜と 、 前記グー ト絶縁膜上に形成される ゲー ト電極と で構成される電界効果 ト ラ ンジス タ と 、

前記シ リ コ ン薄膜の前記穴の各々 の上に積層 され、 前記ゲ 一 ト電極に接続される第 1 電極， 強誘電体膜及び第 2 電極に よ り 構成される強誘電体キャパシタ と 、

で構成される強誘電体不揮発性メ モ リ 。

7 . 前記強誘電体キ ャパ シタ の前記第 2 電極は前記シ リ コ ンス ト ライ プと 直交する方向に延在 している請求項 6 記載の 強誘電体不揮発性メ モ リ 。

8 . 前記シ リ コ ンス ト ライ プ上に形成された、 前記シ リ コ ンス ト ラ イ プを保護するため の保護絶縁膜と 、 前記穴及び溝 に埋め込まれる埋め込み絶縁膜を更に有する請求項 6 記載の 強誘電体不揮発性メ モ リ 。

9 . 前記シ リ コ ンス ト ライ プに形成 される穴は前記酸化膜 に達している矩形筒状穴であ り 、 前記ゲー ト 電極は前記矩形 筒状穴に対応する矩形筒状である前記請求項 6 の強誘電体不 揮発性メ モ リ 。

1 0 . 第 1 導電型第 1 領域， 第 2 導電型第 2 領域および第 1 導電型第 3 領域は、 n + 領域， p 領域および n ⁺ 領域でそ れぞれ形成される請求項 6 記載の強誘電体不揮発性メ モ リ 。

1 1 . 順次積層 した第 1 導電型領域及び第 2 導電型領域を 有する シ リ コ ン薄膜を含む S O I 基板と 、 前記シ リ コ ン薄膜 に選択的に溝を形成 して生成される複数のシ リ コ ンス ト ライ プと 、 前記溝に埋め込まれる シ リ コ ン酸化膜と 、 前記シ リ コ ンス ト ライ プにほぼ直交する よ う に形成され、 多結晶シ リ コ ンからなるス ト ライ プ状の導電性電極と 、 前記シ リ コ ンス ト ライ プの各々 に選択的に形成される穴の周囲に形成される ゲ 一 ト絶縁膜と 、 前記ゲ一 ト絶縁膜を形成 した穴に埋め込まれ る多結晶シ リ コ ンで形成される ゲ一 ト電極と で構成され、 前 記第 1 導電型領域、 前記第 2 導電型領域および前記導電性電 極を ソース、 チャ ンネルおよび ド レイ ン とする電界効果 ト ラ ンジスタ と 、

前記ゲー ト電極上に形成される強誘電体層 と こ の強誘電体 層上に形成される キャパシタ電極と で成る強誘電体キャパシ タ と 、

で構成される強誘電体不揮発性メ モ リ 。

1 2 . シ リ コ ン ウェハの表面に形成される酸化膜上に順次 積層 された第 1 導電型第 1 領域及び第 2 導電型第 2 領域を有 する シ リ コ ン薄膜を含む S O I ( S il i con o n Insul ato r ) 基板 を準備する ステ ップと 、

前記第 2 導電型第 2 領域に第 1 導電型第 3領域を形成する ステ ッ プ と 、

前記第 1 導電型第 3領域上にシ リ コ ン酸化膜を形成する ス テ ツ プ と 、

ス ト ラ イ プ状開 口及び矩形開 口 を有するマス ク を用い、 前 記シ リ コ ン薄膜をス ト ライ プ状にエ ッチングする と 共にゲー ト部を形成するための穴を前記酸化膜に達する まで形成する ステ ッ プ と 、

前記穴の周囲にゲー ト絶縁膜を形成するステ ッ プ と 、 前記ゲー ト絶縁膜上にゲー ト電極膜を堆積するス テ ッ プ と 、 前記穴の中心部や前記シ リ コ ン ス ト ライ プ間の溝にシ リ コ ン膜を埋め込むステ ップと 、

前記ゲー ト電極上に強誘電体キャパシタ の電極を形成する ステ ッ プ と 、

前記電極上に強誘電体膜を堆積するステ ップと 、

で構成される強誘電体不揮発性メ モ リ を製造する方法。

1 3 . 前記ゲー ト電極膜は、 不純物を ドープ した低抵抗の 多結晶シ リ コ ン膜によ り 形成される請求項 1 2 に記載の方法。