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WO2001095492A1 - Synchronous device - Google Patents

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WO2001095492A1
WO2001095492A1 PCT/JP2000/003638 JP0003638W WO0195492A1 WO 2001095492 A1 WO2001095492 A1 WO 2001095492A1 JP 0003638 W JP0003638 W JP 0003638W WO 0195492 A1 WO0195492 A1 WO 0195492A1
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WO
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potential
circuit
control
transistor
clock
Prior art date
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Ceased
Application number
PCT/JP2000/003638
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English (en)
French (fr)
Inventor
Jingo Nakanishi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
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Priority to KR10-2002-7001516A priority patent/KR100429127B1/ko
Priority to PCT/JP2000/003638 priority patent/WO2001095492A1/ja
Priority to EP00931699A priority patent/EP1292032A4/en
Priority to US10/030,687 priority patent/US6812754B1/en
Priority to TW089113196A priority patent/TW457778B/zh
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Definitions

  • the present invention relates to a clock synchronizer, and more particularly to a clock synchronizer that generates a second clock signal synchronized with a first clock signal.
  • a semiconductor integrated circuit device has a PL t (Phase) that generates an internal clock signal in synchronization with an external clock signal in order to synchronize the outside of the chip with the inside of the chip.
  • PL t Phase
  • FIG. 23 is a circuit block diagram showing a configuration of such a PLL circuit.
  • the PLL circuit includes a phase comparator 121, a charge pump circuit 122, a loop filter 127, a voltage controlled oscillator (hereinafter, referred to as VCO) 130, and a frequency divider 131.
  • VCO voltage controlled oscillator
  • the external clock signal is input to the phase comparator 121 as a reference clock signal RCLK.
  • Phase comparison 3 ⁇ 4: 121 compares the phases of the reference clock signal RCLK and the feedback clock signal FCLK, and outputs the signals UP and DOWN based on the comparison result. If the phase of the clock signal FCLK is ahead of the phase of the reference clock signal RCLK, the signal DOWN is set to the activation level “H” for a time corresponding to the phase difference, and the phase of the clock signal FCLK is changed to the reference clock signal. If the phase is behind the RCLK phase, the signal UP is set to the "L" level of the activation level for a time corresponding to the phase difference. When there is no phase difference between the clock signals FCLK and RCLK, the signals DOWN and UP are set to “H” level and “L” level, respectively, in a panoramic manner.
  • the charge pump circuit 122 includes a P-channel MOS transistor 123 and a switching element 124 connected in series between the power supply potential VCC line and the node N122, and a node N122 connected to the ground potential GND line. Connected in series It includes a switching element ⁇ 25 and a ⁇ channel MOS transistor 126. A constant bias potential VBP is applied to the gate of the P-channel MOS transistor 123 and a constant bias voltage VB.N is applied to the gate of the N-channel MOS transistor 126. Each of the MOS transistors 123 and 126 constitutes a constant current source.
  • the switching element 124 conducts only while the signal UP is at the “L” level of the activation level.
  • the switching element 125 is turned on only while the signal DOWN is at the “H” level of the activation level.
  • Loop filter 127 includes resistor element 128 and capacitor 129 connected in series between node N122 and the ground potential GND line.
  • the capacitor 119 is charged and discharged by the charge pump circuit 122.
  • the voltage at node N122 is provided to VCO130 as control voltage VC.
  • VCO 30 outputs an internal clock signal CLK of a frequency corresponding to the control voltage VC.
  • the internal clock signal CLK is supplied to the internal circuit of the semiconductor integrated circuit device and to the frequency divider 1331.
  • the frequency divider 13 1 divides the clock signal CLK by N (where N is a positive integer) to generate a clock signal FCLK.
  • the clock signal FCLK is fed back to the phase comparator 122.
  • the control voltage VC is adjusted so that the frequency and the phase of the clock signal RCLK and the frequency of the FCLK match, and the frequency and the phase of the clock signal RCLK match the frequency and the phase of the FCLK, and a lock state is reached.
  • the internal clock signal CLK has a frequency N times that of the external clock signal RCLK, and is a signal synchronized with the external clock signal RCLK.
  • the internal circuit of the semiconductor integrated circuit device operates in synchronization with the internal clock signal CLK. Therefore, synchronization between the outside of the chip and the inside of the chip can be achieved.
  • the conventional PLL circuit has the following problems.
  • the signal UP goes to the “L” level in a pulsed manner at a constant time with the same period as the clock signals RCLK and FCLK.
  • the signal D OWN is pulsed to the “H” level for the same period and for the same time as the signal UP.
  • the signals UP and DOWN are pulsed to “low level” and “H” level because of the dead band. (Dead zone).
  • the control voltage VC does not change, and the VCO 130 continues to output the clock signal CLK having the same frequency X (Hz).
  • the: PLL circuit enters the locked state with no phase difference between the clock signal RCLK and FCLK.
  • the lock state does not occur unless there is a phase difference between the clock signals RCLK and FCLK.
  • the charge current I c is larger than the discharge current I d
  • the pulse width of the signals UP and DOWN is the same, the charge amount charged by the charge current I c and the discharge current T d
  • the pulse width of the signal DOWN needs to be larger than the pulse width of the signal UP.
  • the state in which the pulse width of the signal DOWN is larger than the pulse width of the signal UP is a state in which the phase of the feedback cut signal FCLK is delayed with respect to the phase of the reference cut signal RCLK, and The circuit locks in this state. For this reason, a stationary phase difference, that is, an offset occurs between the mouth signal RCLK and the FCLK.
  • the discharge current Id is larger than the charge current Ic. That is, in the PLL circuit, when the magnitudes of the charging current Ic and the discharging current Id do not match, an offset occurs.
  • the magnitudes of the charging current Ic and the discharging current Id do not match.
  • the operating frequency of the PLL circuit is X (Hz)
  • the control voltage Y (V) at which VCO 130 oscillates at (Hz) is obtained
  • the control voltage VC is Y (V).
  • the sizes of the MOS transistors 123 and 126 and the levels of the bias potentials VBP and VBN are determined so that the charge current Ic and the discharge current Id are equal. Therefore, when the PLL circuit is operating as designed, the charging current Ic and the discharging current Id become equal, and the clock signal RCLK and FCLK are completely in phase with each other, and are locked.
  • a main object of the present invention is to provide a clock synchronizer capable of suppressing occurrence of an offset.
  • An object of the present invention is a clock synchronizer that generates a second clock signal synchronized with a first clock signal, detects a phase difference between the first and second clock signals, and responds to the phase difference.
  • a phase difference detection circuit for setting the first control signal to the activation level for a time period, a loop filter connected to a predetermined node, and a loop filter in response to the first control signal from the phase difference detection circuit.
  • a current supply circuit that supplies a current; and a clock generation circuit that generates a second clock signal in accordance with a potential of a predetermined node.
  • the current supply circuit includes a variable current source capable of controlling an output current thereof; A first switching circuit for causing the output current of the variable current source to flow through the loop filter in response to the activation of the signal (1), and the variable current source to the loop filter based on the potential of a predetermined node.
  • a clock synchronizer that includes a first control circuit that controls a variable current source so that a predetermined constant current flows.
  • variable current source is controlled so that a constant current flows from the variable current source to the loop filter based on the potential of a predetermined node.
  • a constant current can be passed from the variable current source to the loop filter, and the occurrence of offset can be suppressed.
  • the variable current source includes a first transistor of a first conductivity type whose input electrode receives a first control potential, and the first switching circuit outputs a first control signal when the first control signal is activated.
  • a first transistor is connected between the first power supply potential line and the loop filter, and the first control circuit controls the first transistor based on a potential of a predetermined node.
  • the first control potential is controlled such that a predetermined constant current flows through the first transistor connected between the line of the first power supply potential and the loop filter.
  • the potential of the input electrode of the first transistor is controlled so that a constant current flows through the first transistor based on the potential of the predetermined node.
  • a constant current can flow through the first transistor, and the occurrence of offset can be suppressed.
  • the first control circuit has a first electrode connected to a first power supply and potential line, an input electrode connected to the second electrode, and a second electrode connected to the second electrode.
  • a second transistor of a first conductivity type that outputs a control potential of 1, a first electrode of which is connected to a second electrode of the second transistor, and an input electrode of which receives a potential of a predetermined node
  • a third transistor of a second conductivity type and a first resistance element connected between an input electrode of the third transistor and a line of a second power supply potential.
  • the first control circuit can be easily configured.
  • the first control circuit further includes a second resistance element connected between the second electrode of the second transistor and a line of the second power supply potential.
  • a second resistance element connected between the second electrode of the second transistor and a line of the second power supply potential.
  • variable current source further includes a fourth transistor of the first conductivity type, which is connected in parallel to the first transistor and whose input electrode receives a constant bias potential.
  • a fourth transistor of the first conductivity type which is connected in parallel to the first transistor and whose input electrode receives a constant bias potential.
  • the clock synchronizer further detects whether the phase difference between the first and second clock signals is smaller than a predetermined level, and when the phase difference is smaller, sets the lock detection signal to an activation level.
  • a lock detection circuit for setting the lock detection signal to a deactivation level when it is large, and the variable current source further includes a second transistor of a first conductivity type whose input electrode receives a constant bias potential. The first switching circuit outputs a lock detection signal in response to the first control signal being set to the activation level. When the signal is at the activation level, the first transistor is connected between the line of the first power supply potential and the loop filter, and when the lock detection signal is at the inactivation level, the second transistor is connected to the second transistor.
  • the clock synchronizer further detects whether or not the phase difference between the first and second clock signals is smaller than a predetermined level, and activates the lock detection signal if smaller.
  • the variable current source further includes a lock detection circuit that sets the level to be inactive, and in the case of a large level, deactivates the lock detection signal.
  • the variable current source further includes a first conductive type whose input electrode receives a second control potential.
  • the first switching circuit includes: a first switching circuit configured to switch the first transistor to the first transistor when the lock detection signal is at the activation level according to the activation of the first control signal; When the lock detection signal is at the inactive level, the second transistor is connected between the first power supply line and the loop filter.
  • the current supply circuit The current flowing through the second transistor connected between the line of the first power supply potential and the loop filter is based on the potential of the predetermined node.
  • a second control circuit that controls the second control potential so as to increase in accordance with a potential difference from the potential.
  • a second transistor that flows a current according to the potential difference between the first power supply potential and the potential of the predetermined node is used, and in the locked state, the predetermined transistor is used. Since the first transistor that generates a constant current is used regardless of the potential of the gate, the lock-in time is shorter than when only the first transistor is used.
  • the first control signal is a signal for advancing the phase of the second clock signal
  • the phase difference detection circuit has a phase of the second clock signal that is later than the phase of the first clock signal.
  • the first control signal is set to the activation level for a time corresponding to the phase difference between the first and second clock signals, and if the phase of the second clock signal is ahead of the first clock signal, To delay the phase of the second 'clock signal
  • the second control signal is set to the activation level for a time corresponding to the phase difference between the first and second clock signals, and when the phases of the first and second clock signals match, the first and second clock signals are activated.
  • the second control signal is set to the activation level for a predetermined time, and the current supply circuit supplies a current of the first polarity to the loop filter in response to the first control signal being set to the activation level, A current of the second polarity is supplied to the loop filter in response to the activation of the second control signal.
  • the phase of the second clock signal can be advanced by the first control signal, and the phase of the second clock signal can be delayed by the second control signal.
  • variable current source further includes a second transistor of a second conductivity type whose input electrode receives a second control potential
  • the current supply circuit further comprises: A second switching circuit that connects a second transistor between the loop transistor and the line of the second power supply potential, and a loop filter and a second filter based on the potential of a predetermined node.
  • a second control circuit that controls the second control potential so that a predetermined constant current flows through a second transistor connected to a power supply potential line.
  • the clock synchronizer further includes a precharge circuit that precharges a predetermined node to a predetermined potential in response to the application of the first and second power supply potentials. In this case, the time from power-on to lock-in can be reduced.
  • the current supply circuit further comprises a second transistor of a second conductivity type whose input electrode receives a constant bias potential, and a second control signal at an activation level. Accordingly, a second switching circuit for connecting the second transistor is included between the loop filter and the line of the second power supply potential.
  • the current flowing through the second transistor fluctuates according to the potential of the predetermined node, but the current flowing through the first transistor is kept constant without depending on the potential of the predetermined node. The occurrence of offset is suppressed.
  • the clock synchronizer further comprises a first power supply potential and a second power supply potential.
  • a precharge circuit for precharging a predetermined node to a first power supply potential in response to the applied signal; In this case, the time from power-on to lock-in can be reduced.
  • the first control signal is a signal for delaying the phase of the second clock signal
  • the phase difference detection circuit causes the phase of the second clock signal to be earlier than the phase of the first clock signal.
  • the first control signal is set to the activation level for a time corresponding to the phase difference between the first and second clock signals, and the phase of the second clock signal lags behind the first clock signal.
  • the second control signal for advancing the phase of the second clock signal to the activation level for a time corresponding to the phase difference between the first and second clock signals When the phase of the second clock signal is coincident, the first and second control signals are set to the activation level for a predetermined time, and the current supply circuit sets the first control signal to the activation level.
  • the current of the first polarity is given to the loop filter
  • the second control signal is supplied to the loop filter in response to the activation level of the second control signal.
  • the phase of the second clock signal can be delayed by the first control signal, and the phase of the second clock signal can be advanced by the second control signal.
  • the current supply circuit further includes a second transistor of a second conductivity type whose input electrode receives a constant bias potential, and a second control signal in response to the second control signal being activated. And a second switching circuit for connecting a second transistor between the loop filter and the second power supply potential line.
  • the current flowing through the second transistor fluctuates according to the potential of the predetermined node, but the current flowing through the first transistor is kept constant without depending on the potential of the predetermined node. The occurrence of offset is suppressed.
  • the clock synchronizer further includes a precharge circuit that precharges a predetermined node to the first power supply potential in response to the application of the first and second power supply potentials. In this case, the time from power-on to lock-in can be reduced.
  • the variable current source includes a variable potential source whose output potential can be controlled, and a transistor whose input electrode receives a constant bias potential.
  • the circuit connects a transistor between the variable potential, the output node of the source and the lube filter in response to the first control signal being set to the activation level, and the first control circuit
  • the variable potential source is controlled based on the potential of the node such that a predetermined constant current flows through a transistor connected between the output node of the variable potential source and the loop filter.
  • the variable potential source is controlled so that a constant current flows through the transistor based on the potential of the predetermined node, a constant current flows through the transistor even when the potential of the predetermined node fluctuates. And the occurrence of offset can be suppressed.
  • the variable current source includes a variable potential source capable of controlling its output potential, and a transistor whose input electrode receives a control potential, wherein the first switching circuit activates the first control signal.
  • the transistor is connected between the output node of the variable potential source and the loop filter, and the first control circuit determines the output of the variable potential source based on the potential of the predetermined node.
  • the control potential and the variable potential source are controlled so that a predetermined constant current flows through a transistor connected between the node and the loop filter.
  • the control potential and the variable potential source are controlled so that a constant current flows through the transistor based on the potential of the predetermined node, so that the transistor remains constant even when the potential of the predetermined node fluctuates. Current can flow, and the occurrence of offset can be suppressed.
  • the loop filter includes a resistance element and a capacitor connected in series between a predetermined node and a line of the reference potential. In this case, the charge supplied from the current supply circuit to the loop filter is charged to the capacitor.
  • Another object of the present invention is a clock synchronizer for generating a second clock signal synchronized with a first clock signal, wherein a phase difference between the first and second clock signals is detected, and the phase difference is detected.
  • a phase difference detection circuit that sets the control signal to the activation level for a corresponding time, a loop filter connected to a predetermined node, and a current supplied to the loop filter in response to a control signal -g- from the phase difference detection circuit.
  • a clock generation circuit for generating a second clock signal in accordance with the control potential.
  • the current supply circuit includes a transistor having an input electrode receiving the control potential, and a control signal for setting the control signal to the activation level. In response to this, a transistor is connected between the power supply potential line and the loop filter.
  • control potential is controlled so that a constant current flows through the transistor based on the potential of the predetermined node. It can flow and can suppress the occurrence of offset. Further, since the control potential is also used for generating the second clock signal, the circuit configuration can be simplified.
  • an object of the present invention is a clock synchronizer that generates a second clock signal synchronized with a first clock signal, wherein a phase difference between the first and second clock signals is detected, and the phase difference is detected.
  • a phase difference detection circuit that sets a control signal to an activation level for a time corresponding to the following: a loop filter including a resistance element and a capacitor connected in series between a predetermined node and a line of a reference potential; A charge pump circuit that supplies a current to the loop filter in response to a control signal from the detection circuit; and a clock generation circuit that generates a second clock signal in accordance with a potential of a predetermined node.
  • a transistor whose input electrode receives a control potential and a transistor which is connected between the power supply potential line and the loop filter in response to the control signal being activated. And a control circuit that controls a control potential such that a predetermined constant current flows through a transistor connected between the power supply potential line and the loop filter based on a potential of a node between the resistance element and the capacitor.
  • a clock synchronizer including:
  • control potential is controlled so that a constant current flows through the transistor based on the potential of the node between the resistance element and the capacitor of the loop filter.
  • a constant current can flow, and the occurrence of offset can be suppressed.
  • FIG. 1 is a circuit block diagram showing a configuration of a PLL circuit according to Embodiment 1 of the present invention
  • FIG. 2 is a time chart showing the operation of the phase comparator shown in FIG.
  • FIG. 3 is another time chart showing the operation of the phase comparator shown in FIG. 1,
  • FIG. 4 is still another time chart showing the operation of the phase comparator shown in FIG. 1
  • FIG. 5 is a circuit block diagram showing the configuration of the control circuit shown in FIG. 1 in detail
  • FIG. 6 is a circuit diagram showing the configuration of V CO shown in FIG. 1,
  • FIG. 7 is a circuit block diagram showing a modification of the first embodiment
  • FIG. 8 is a circuit block diagram showing another modification of the first embodiment
  • FIG. 9 is a circuit block diagram showing still another modification of the first embodiment
  • FIG. 10 is a circuit block diagram showing still another modification of the first embodiment
  • FIG. 11 is a circuit diagram showing a configuration of a charge pump circuit included in a PLL circuit according to a second embodiment of the present invention.
  • FIG. 12 is a circuit diagram showing a configuration of a bias generation circuit for generating the bias potential shown in FIG. 11;
  • FIG. 13 is a circuit diagram showing a configuration of a control circuit included in a PLL circuit according to Embodiment 3 of the present invention.
  • FIG. 14 is a circuit diagram showing a configuration of a precharge circuit included in a PLL circuit according to a fourth embodiment of the present invention.
  • FIG. 15 is a circuit block diagram showing a configuration of a PLL circuit according to a fifth embodiment of the present invention.
  • FIG. 16 is a circuit block diagram showing a configuration of a PLL circuit according to Embodiment 6 of the present invention.
  • FIG. 17 is a circuit block diagram showing a configuration of a PLL circuit according to Embodiment 7 of the present invention.
  • FIG. 18 is a circuit block diagram showing a configuration of a PLL circuit according to an eighth embodiment of the present invention.
  • FIG. 19 is a circuit diagram showing the configuration of the control circuit 86 shown in FIG.
  • FIG. 20 is a circuit diagram showing the configuration of the control circuit 87 shown in FIG.
  • FIG. 21 is a circuit block diagram showing a configuration of a PLL circuit according to Embodiment 9 of the present invention.
  • FIG. 22 is a circuit block diagram showing a configuration of a PLL circuit according to Embodiment 10 of the present invention.
  • FIG. 23 is a circuit block diagram showing the configuration of a conventional PLL circuit. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 is a circuit block diagram showing a configuration of a PLL circuit according to a first embodiment of the present invention.
  • the PLL circuit includes a phase comparator 1, a charge pump circuit 2, control circuits 7, 8, a loop filter 9, a VC012, and a frequency divider 13.
  • the phase comparator 1 compares the phase of the reference clock signal RCLK, which is an external clock signal, with the phase of the feedback clock signal FCLK, and outputs signals UP, DOWN based on the comparison result. If the phase of the feedpack clock signal FC LK is ahead of the phase of the reference clock signal RCLK, as shown in Figure 2, the signal UP responds to the rising edge of the reference clock signal RC LK for a certain period of time. The signal DOWN only goes low, and the signal DOWN rises to the high level in response to the rising edge of the feedback clock signal FCLK, and falls to the low level in response to the rising edge of the signal UP. Therefore, in this case, the pulse width of the signal DOWN is larger than the pulse width of the signal UP.
  • the signal DOWN is pulsed for a certain time in response to the rising edge of the feedback clock signal FCLK, as shown in Figure 3.
  • Signal rises to the “H” level the signal UP falls to the “L” level in response to the rising edge of the reference clock signal RCLK, and responds to the falling edge of the signal DOWN.
  • the pulse width of the signal UP becomes larger than the pulse width of the signal DOWN.
  • the signal UP becomes the clock signal RCLK
  • FC In response to the rising edge of LK, the signal goes pulse-level "L” for a certain time, and the signal DOWN goes pulse-level "H” for a certain time in response to the rising edge of clock signals FCLK and RCLK. Therefore, in this case, the pulse width of the signal UP and the signal DO WN. Loose widths are equal.
  • charge pump circuit 2 is connected to the power supply potential VCC line and node N
  • P-channel MOS transistor 3 and switching element 4 connected in series, and switching element 5 and N-channel M ⁇ S transistor 6 connected in series between node N2 and the ground potential GND line.
  • the gate of P-channel MOS transistor 3 receives control potential V CP generated by control circuit 7.
  • P-channel MOS transistor 3 constitutes variable current source 2a, and allows current Ic having a value corresponding to control potential VCP to flow.
  • the gate of N-channel MOS transistor 6 receives control potential VCN generated by control circuit 8.
  • N-channel MOS transistor 6 forms variable current source 2b, and allows current Id having a value corresponding to control potential VCN to flow.
  • the switching element 4 conducts only while the signal UP is at the “L” level of the active 1 $ activation level.
  • the switching element 4 is connected between the drain of the P-channel MOS transistor 3 and the node N2, and is formed of a P-channel MOS transistor whose gate receives the signal UP.
  • the switching element 5 conducts only while the signal DOWN is at the “H” level of the activation level.
  • the switching element 5 is connected between a drain of an N-channel MOS transistor 6 and a node N2, and has an N-channel MOS transistor whose gate receives the signal DOWN.
  • control circuit 7 includes a P-channel MOS transistor 21, an N-channel MOS transistor 22, and a resistance element 23 connected in series between a power supply potential VCC line and a ground potential GND line.
  • the gate of P-channel MOS transistor 21 is connected to the drain thereof and to the gate of P-channel MOS transistor 3 of charge pump circuit 2.
  • the gate potential of P-channel MOS transistor 21 becomes control potential VCP.
  • the gate of N-channel MOS transistor 22 is connected to node N2.
  • This PLL circuit operates when the potential of the node N2, that is, the control potential VC is equal to the VCC It is designed to be in a lip condition.
  • the control potential VC becomes higher than VCC2
  • the resistance of the N-channel MOS transistor 22 decreases and the control potential VCP decreases. Therefore, the decrease in the current Ic caused by the increase in the drain potential VC of the P-channel MOS transistor 3 and the increase in the current Ic caused by the decrease in the gate potential VCP of the P-channel MOS transistor 3 Is canceled, and the current flowing through the P-channel MOS transistor 3 does not change.
  • the control circuit 8 includes a resistor 24, a P-channel MOS transistor 25, and an N-channel MOS transistor 26 connected in series between the power supply potential VCC line and the ground potential GND line. .
  • the gate of N-channel MOS transistor 26 is connected to its drain and to the gate of N-channel MOS transistor 6 of charge pump circuit 2.
  • the gate potential of N-channel MOS transistor 26 becomes control potential VCN.
  • the gate of P-channel MOS transistor 25 is connected to node N2.
  • the P-channel MOS transistor increases as the resistance value of the resistor 25 decreases. Therefore, the decrease in the current Id caused by the decrease in the drain potential VC of the N-channel MOS transistor 6 and the increase in the current Td caused by the increase in the gate potential VCP of the N-channel MOS transistor 6 increase. The current Id flowing through the N-channel MOS transistor 6 is canceled without being changed. Therefore, regardless of the level of the control potential VC, the current Id flowing through the N-channel MOS transistor 6 does not change when the switching element 5 is turned on. As described above, the charging current Ic and the discharging current Id are always kept at the same value, and no offset occurs unlike the conventional case.
  • Loop filter 9 includes a resistor element 10 and a capacitor 11 connected in series between node N2 and a ground potential GND line. The capacitor 11 is charged and discharged by the charge pump circuit 2.
  • V CO 12 includes inverters 31.1 to 31.n (where n is an odd number equal to or greater than), 32, and P-channel MOS transistors 33, 34, 35.1— 35. n, N-channel MOS transistor 36, 37, 38.1 to 38.n, and p including resistor element 39
  • the P-channel MOS transistor 33, the N-channel MOS transistor 36, and the resistor element 39 are connected in series between the power supply potential VCC line and the ground potential GND line.
  • P-channel MOS transistor 34 and N-channel MOS transistor 37 are connected in series between power supply potential VCC line and ground potential GND line.
  • the gate of N channel MOS transistor 36 receives control potential VC.
  • the gates of P-channel MOS transistors 33 and 34 are both connected to the drain of P-channel MOS transistor 33.
  • P-channel MOS transistors 33 and 34 constitute a current mirror circuit.
  • the gate of the N-channel MOS transistor 37 is connected to its drain.
  • a current having a value corresponding to the control potential VC flows through the N-channel MOS transistor 36.
  • the MOS transistors 36 and 33 are connected in series, the MOS transistors 33 and 34 form a current mirror circuit, and the MOS transistors 34 and 37 are connected in series. Current flows.
  • N is connected in a ring.
  • N-channel MOS transistors 35.1 to 35.n are connected between the power supply potential VCC line and the power supply nodes of inverters 31.1 to 31.n, respectively, and each gate is a P-channel MOS transistor. Connected to 34 gates.
  • P-channel MOS transistors 38.1 to 38.n are connected between the ground potential GND line and the ground nodes of inverters 31.1 to 31.n, respectively, and their gates are both N-channel MOS transistors. Connected to the gate of transistor 37. MOS transistor 3 5.:! ⁇ 35.n, 38.:! ⁇ 38. N flows through the current corresponding to the control potential VC. Inverter 31. The output signal of the inverter is inverted by the inverter 32 to become the internal clock signal CLK.
  • the internal clock signal CLK generated by the VCO 12 is supplied to the internal circuit of the semiconductor integrated circuit device and to the frequency divider 13.
  • the frequency divider 13 divides the internal peak signal CLK by N to generate a peak signal FCLK.
  • the clock signal FCLK is fed back to the phase comparator 1.
  • the operation of the PLL circuit shown in FIGS. 1 to 6 will be described. If the phase of the feedback clock signal FCLK is ahead of the phase of the reference clock signal RCLK, the pulse width of the signal DOWN becomes larger than the pulse width of the signal UP, and the amount of charge flowing into the node N2 becomes The control potential VC gradually decreases when the charge amount becomes smaller than the charge amount flowing out of the circuit. This allows the output clock signal of VCO 1 and 2 The frequency of CLK gradually decreases until the phase of the feedback clock signal FCL: and the phase of the reference clock signal RCLK coincide.
  • buoy one de pack clock signal FC LK phase lags position phase of the reference clock signal RCLK
  • the pulse width of the signal UP is Hero - No. becomes larger than the pulse width of the DOWN
  • Do connection control potential VC larger Ri by the amount of charge charge amount flows out from node N 2 gradually rises.
  • the frequency of the output clock signal “ ⁇ CLK” of VCOI.2 gradually increases, and the feedback clock signal F
  • the frequency of CLK is kept constant.
  • control potential V C when the control potential V C is higher than V C CZ2, the gate potentials VCP and VCN of the MOS transistors 3 and 6 are lowered, and the control potential VC is reduced to VC C
  • 7 is different from the PLL circuit of FIG. 1 in that the positions of the P-channel MOS transistor 3 and the switching element 4 are exchanged, and the positions of the N-channel MOS transistor 6 and the switching element 5 are exchanged. It is a point. Also in this modified example, the same effect as the PLL circuit of FIG. 1 can be obtained.
  • control circuits 7 and 8 generate the control potentials VCP and VCN according to the potential VC 'of the node N11 between the resistance element 10 of the loop filter 9 and the capacitor 11.
  • the potential VC 'of node Nl1 is lower than the potential VC of node N2.
  • the control circuit 7 shown in FIG. 5 has the same configuration as the portion composed of the P-channel MOS transistor 33, the N-channel MOS transistor 36, and the resistance element 39 of the VCO 2 shown in FIG. Therefore, in the modification of FIG. 9, the MOS transistors 33 and 36 and the resistor element 39 of the VCO 12 are omitted, and the control potential V CP generated by the control circuit 7 is applied to the P-channel MOS transistors 34 and 35.1 to 35. n are given to the gate. In this modified example, the same effect as that of the PLL circuit of FIG. 1 can be obtained, and the layout area can be reduced by ⁇ 3 transistors 33 and 36 and the resistance element 39.
  • FIGS. 1 to 9 illustrate the case where the present invention is applied to a PLL circuit
  • the present invention is also applicable to other clock synchronizers such as a DLL (Delay Locked Loop) circuit.
  • FIG. 10 is a circuit block diagram showing a configuration of a DLL circuit to which the present invention is applied. 10
  • the DLL circuit differs from the PLL circuit of FIG. 1 in that the VCO 12 and the frequency divider 13 are replaced by a voltage control delay circuit 40.
  • the voltage control delay circuit 40 delays the reference clock signal RCLK by a time corresponding to the control voltage VC to generate an internal clock signal CLK.
  • the internal clock signal CLK is fed back to the phase comparator 1. 'This modification also prevents offsets from occurring.
  • FIG. 11 is a circuit diagram showing a main part of a PLL circuit according to a second embodiment of the present invention.
  • this PLL circuit differs from the PLL circuit of FIG. 1 in that the charge pump circuit 2 is replaced by a charge pump In] path 41.
  • the charge pump circuit 41 is configured by connecting MOS transistors 42 and 43 in parallel to the P channel / resistor MOS transistors 3 and 6 of the charge pump circuit 2, respectively.
  • the gate of P-channel MOS transistor 42 receives a constant bias potential VBP
  • the gate of N-channel MOS transistor 43 receives a constant bias potential VBN.
  • the P-channel MOS transistors 3 and 42 constitute a variable current source 41a
  • the N-channel MOS transistors 6 and 43 constitute a variable current source 41b.
  • FIG. 12 is a circuit diagram showing a configuration of the bias potential generating circuit 44 that generates the bias potentials VBP and VBN. 12, the bias potential generating circuit 44 includes P-channel MOS transistors 45 and 46, an N-channel MOS transistor 47, and a resistance element 48.
  • the transistors 45 and 47, the P-channel MOS transistor 46 and the resistance element 48 are connected in series between the power supply potential V CC line and the ground potential GND line, respectively.
  • the gates of the P-channel MOS transistors 45 and 46 are both connected to the drain of the P-channel MOS transistor 46.
  • P channel] ⁇ 103 Transistors 45 and 46 form a current mirror circuit.
  • the gate potentials of the P-channel MOS transistors 45 and 46 become the bias potential VBP.
  • the gate of the N-channel MOS transistor 47 is connected to its drain.
  • the gate potential of the N-channel MOS transistor 47 becomes the bias potential VBN.
  • a constant current determined by the resistance of the resistor 48 and the power supply voltage VCC flows through the p-channel MOS transistor 46 and the resistor 48. Since the P-channel MOS transistors 45 and 46 form a current mirror circuit, and the MOS transistors 45 and 47 are connected in series, the current flowing through the P-channel OS transistor 46 and the resistor 48 is connected to the transistors 45 and 47. A constant current flows at a value corresponding to.
  • the gate of the P-channel MOS transistor 42 of the charge pump circuit 41 is connected to the gates of the P-channel MOS transistors 45 and 46, Since the gate of the N-channel MOS transistor 43 of the charge pump circuit 41 is connected to the gate of the N-channel MOS transistor 47, the MOS transistors 42 and 43 receive the current flowing through the P-channel MOS transistor 46 and the resistance element 48. A constant current of a corresponding value flows.
  • FIG. 13 is a circuit diagram showing a main part of a PLL circuit according to Embodiment 3 of the present invention.
  • this PLL circuit differs from the PLL circuit of FIG. 1 in that control circuits 7 and 8 are replaced by control circuits 50 and 51, respectively.
  • the control circuit 50 is such that a resistance element 52 is connected in parallel with the N-channel MOS transistor 22 and the resistance element 33 of the control circuit 7 shown in FIG.
  • the control circuit 51 has a configuration in which a resistance element 53 is connected in parallel with the resistance element 24 and the P-channel MOS transistor 25 of the control circuit 8 shown in FIG.
  • the potential VC of the node N102 before the power is turned on is the ground potential GND, and if it is assumed that the potential VC of the node N102 becomes VCCZ2 in the locked state or when the power is turned on.
  • the current I c flowing through the P-channel MOS transistor ⁇ 03 supplies charges to the node 02 until the lock state is reached from to ⁇ ⁇ ⁇ .
  • the current Ic at this time increases as the potential VC of the node N102 decreases.
  • the conventional PLL circuit has the disadvantage that the currents Ic and Id do not match and an offset occurs, but has the advantage that the time from power-on to the locked state is short.
  • the PLL circuit in Fig. 1 has the advantage that no offset occurs even if the potential VC of the node N2 changes, but the time from when the power supply is turned on until the locked state is longer than before. There is a disadvantage.
  • Embodiment 4 solves this problem.
  • FIG. 14 is a circuit diagram showing a main part of a PLL circuit according to Embodiment 4 of the present invention.
  • this PLL circuit differs from the PLL circuit of FIG. 1 in that a precharge circuit 60 is added.
  • the precharge circuit 60 includes a P-channel MOS transistor 63, resistance elements 64 and 65, an N-channel MOS transistor 66, and an inverter 67 connected in series between the power supply potential VCC line and the ground potential GND line. .
  • Pawa one Onrise' DOO signal ZPOR is directly input to the gate of the P Chiyanenore MOS transistor 63, [pi signals ZP OR input to the gate of the N-channel MOS transistor capacitor 66 through the inverter 67, predetermined from power-man This is a signal that goes low for the activation level only for the time.
  • the node between resistive elements 64 and 65 is connected to node N2.
  • the resistance elements 64 and 65 have the same resistance value.
  • the node N2 Before power-on, it is assumed that the node N2 is at the ground potential GND.
  • the MOS transistors 63 and .66 conduct, and the potential VC of the node N 2 divides the power supply voltage VCC by the resistance elements 64 and 65. The voltage becomes VCCZ2.
  • the potential VC of the node N2 is quickly increased when the power is turned on. It is possible to start up quickly, and the time from power-on to the locked state is shortened.
  • the resistance elements 64 and 65 have the same resistance value. However, by changing the ratio of the resistance values of the resistance elements 64 and 65, the potential VC of the node N2 is changed to the desired potential. Can be pre-charged.
  • FIG. 15 is a circuit block diagram showing a configuration of a PLL circuit according to a fifth embodiment of the present invention.
  • this PLL circuit differs from the PLL circuit of FIG. 1 in that control circuit 8 is removed and a constant bias potential VBN is applied to the gate of N-channel MOS transistor 6.
  • a precharge circuit 70 is added.
  • Precharge circuit 70 includes a P-channel MOS transistor 7 #.
  • P-channel MOS transistor 71 is connected between a line of power supply potential VCC and node N2, and has a gate receiving power-on reset signal / POR. Before power-on, it is assumed that the node N2 is at the ground potential GND.
  • the P-channel MOS transistor 71 When the power is turned on and the signal ZPOR becomes the activation level "Lj level" for a fixed time, the P-channel MOS transistor 71 is pulsed conductive, and the node N2 is precharged to the power supply potential V CC.
  • the time from when the power is turned on to when the potential of the node N2 reaches the potential at the time of opening can be shortened.
  • the current flowing through the P-channel MOS transistor 3 is made constant by the control circuit 7, the current Ic flowing through the P-channel MOS transistor 3 decreases when the current Id flowing through the N-channel MOS transistor 6 decreases.
  • the occurrence of offset can be suppressed as compared with the conventional case.
  • FIG. 16 is a circuit block diagram showing a configuration of a PLL circuit according to Embodiment 6 of the present invention.
  • this PLL circuit differs from the PLL circuit of FIG. 1 in that control circuit 7 is removed and a constant bias potential VBP is applied to the gate of P-channel MOS transistor 3.
  • pre-discharge circuit 72 added That is the point.
  • Pre-discharge circuit 72 includes an N-channel MOS transistor 73.
  • N-channel MOS transistor 73 is connected between node N2 and the line of ground potential GND, and has a gate receiving complementary signal POR of the power-on reset signal.
  • node # 2 is at an arbitrary potential.
  • the N-channel MOS transistor 73 conducts in a pulsed manner and the node N2 is pre-discharged to the ground potential GND.
  • the ⁇ -channel MOS transistor 3 of the charge pump circuit 2 allows a larger current to flow as the potential VC of the node N2 is lower. Therefore, compared to the PLL circuit of Fig. 1 in which the current Id flowing through the P-channel MQS transistor 3 is constant regardless of the level of the potential VC of the node N2, the potential of the node N2 is locked when the power is turned on. The time required to reach the potential of the semiconductor device is short.
  • the current flowing through the N-channel MOS transistor 6 is kept constant by the control circuit 8, the current Id flowing through the N-channel MOS transistor 6 decreases when the current Ic flowing through the P-channel MOS transistor 3 increases and decreases. / The occurrence of offset can be suppressed as compared with the increase in the number of people.
  • FIG. 17 is a circuit block diagram showing a configuration of a PLL circuit according to a seventh embodiment of the present invention.
  • this PLL circuit is different from the PLL circuit of FIG. 1 in that the charge pump circuit 2 is replaced by a charge pump circuit 80, and a peak detector 85 is added. It is a point.
  • the lock detector 85 sets the clock detection signal ⁇ L to the activation level “H” level,
  • the clock detection signal 0 L is set to the “L” level of the inactivation level.
  • the charge pump circuit 80 differs from the charge pump circuit 2 in that a P channel MOS transistor 81, an N channel MOS transistor 84 and selectors 82 and 83 are added.
  • the source of p-channel MOS transistor 81 receives power supply potential VCC, and its gate receives constant bias potential VBP.
  • the P-channel / transistor MOS transistors 3 and 81 constitute a variable current source 80a.
  • the selector 82 is interposed between the drains of the P-channel MOS transistors 3 and 81 and one electrode of the switching element 4. When the signal L is at the “L” level of the deactivation level, the P-channel MOS transistor is provided.
  • the drain of the switching element 4 is connected to the drain of the switching element 4 when the signal ⁇ L is at the “H” level of the activation level, and the drain of the P-channel MOS transistor 3 is connected to the one electrode of the switching element 4.
  • the source of N-channel MOS transistor 84 receives ground potential GND, and its gate receives constant bias potential VBN.
  • the N-channel MOS transistors 6, 84 constitute a variable current source 80b.
  • the selector 83 is interposed between the drains of the N-channel MOS transistors 6, 84 and one electrode of the switching element 5, and when the signal - ⁇ L is at the “L” level of the inactivation level, the N-channel MOS
  • the drain of S transistor 84 is connected to one electrode of switching element 5, and when signal ⁇ L is at the activation level of ⁇ H '' level, the drain of N-channel MOS transistor 6 and one electrode of switching element 5 are connected. Connecting.
  • the operation of the PLL circuit will be described. If the PLL circuit has not reached the locked state, such as when the power is turned on, the signal ⁇ /> L goes to the “L” level at the deactivation level, and the drain of the P-channel MOS transistor 81 is selected by the selector 82. Is connected to one electrode of the switching element 4, and the drain of the N-channel MOS transistor 84 is connected to one electrode of the switching element 5 by the selector 83.
  • the PLL circuit in FIG. 17 has the same configuration as the conventional PLL circuit. Therefore, as in the past, the PLL circuit quickly reaches the locked state. However, an offset has occurred in this state.
  • the PLL circuit in FIG. 17 has the same configuration as the PLL circuit in FIG. I Therefore, no offset occurs even if the control potential vc during lock changes.
  • FIG. 18 is a circuit block diagram showing a configuration of a PLL circuit according to Embodiment 8 of the present invention.
  • this PLL circuit is different from the PLL circuit of FIG. 17 in that control circuits 86 and 87 are added, and the control potentials VCP 'and VCN' generated by the control circuits 86 and 87 are bias potentials. The point is that it is input to the gates of MOS transistors 81 and 84 instead of VBP and VBN.
  • control circuit 86 includes a resistance element 91, P-channel MOS transistors 92 and 93, and N-channel MOS transistors 94 and 95.
  • the MOS transistors 92 and 94, the resistor element 91 and the MOS transistors 93 and 95 are connected in series between the power supply potential VCC line and the ground potential GND line, respectively.
  • the gate of P-channel MOS transistor 93 receives control potential VC.
  • the gates of the N-channel MOS transistors 94 and 95 are both connected to the drain of the N-channel MOS transistor 95.
  • N-channel MOS transistors 94 and 95 constitute a current mirror circuit.
  • the gate of P-channel MOS transistor 92 is connected to its drain.
  • the gate potential of P channel / res MOS transistor 92 becomes control potential VCP '.
  • MOS transistors 94 and 95 form a current mirror circuit.
  • MOS transistors 92 and 94 are connected in series.
  • the gate of P-channel MOS transistor 29 and the gate of P-channel MOS transistor 81 of charge pump circuit 80 are connected. Therefore, a current corresponding to the current flowing through the P-channel MOS transistor 93 flows through the P-channel MOS transistor 81.
  • the control circuit 87 includes MOS transistors 101 and 103, The MOS transistors 102 and 104 and the resistance element 105 are connected in series between the power supply voltage VCC line and the ground potential GND line, respectively.
  • the gate of N-channel MOS transistor 104 receives control potential VC.
  • the gates of the P-channel MOS transistors 101 and ⁇ 02 are both connected to the drain of the ⁇ channel] VIOS transistor 102.
  • ⁇ Channel MOS transistors 101 and 102 constitute a current mirror circuit.
  • the gate of the ⁇ -channel MOS transistor 103 is connected to its drain. (4) The gate potential of the channel MOS transistor 103 becomes the control potential VCN '.
  • the ⁇ channel MOS transistor 101 and “I 0.2 constitute a current mirror circuit, the MOS transistors 101 and 103 are connected in series, and the gate of the ⁇ channel MOS transistor 103 and the ⁇ ⁇ ⁇ channel MOS transistor 84 of the charge pump circuit 80. Since it is connected to the gate, a current having a value corresponding to the current flowing through the ⁇ channel MOS transistor 104 flows through the MOS channel MOS transistor 84. When the control potential VC increases, the resistance value of the ⁇ channel MOS transistor 104 increases.
  • the current flowing through the MOS transistors 102 and 104 and the resistance element 105 increases, and the current flowing through the ⁇ -channel MOS transistor 84 also increases.
  • the control potential VC decreases
  • the resistance of the ⁇ -channel MOS transistor 104 decreases.
  • the current flowing through the MOS transistors 102 and 104 and the resistance element 105 decreases,
  • the current flowing through the ⁇ -channel MOS transistor 84 also decreases.
  • the operation of the PLL circuit will be described.
  • the signal 0 L goes to the “L” level of the deactivation level, and the drain of the p-channel MOS transistor 81 is connected to one electrode of the switching element 4 by the selector 82 and the selector 83 connects the drain of the N-channel MOS transistor 84 to one electrode of the switching element 5.
  • control potential VC When the control potential VC is lower than VCCZ2, the current flowing to the P-channel MOS transistor 81 increases when the control potential VCP 'decreases, and the current flowing to the N-channel MOS transistor 84 decreases when the control potential VCN' decreases. It becomes smaller.
  • Control potential VC is higher than VCC 2! In the case of /, the current flowing through the P-channel MO transistor 81 decreases as the control potential VCP 'increases, and the current flowing through the N-channel MOS transistor 84 increases as the control potential VCN' increases.
  • FIG. 21 is a circuit block diagram showing a configuration of a PLL circuit according to a ninth embodiment of the present invention.
  • this PLL circuit differs from the PLL circuit of FIG. 1 in that the charge pump circuit 2 is replaced by a charge pump circuit 110.
  • the charge pump circuit ⁇ 10 differs from the charge pump circuit 2 in that constant bias potentials VBP and VBN are applied to the gates of the MOS transistors 3 and 6, respectively, instead of the control potentials VCP and VCN.
  • VBP and VBN constant bias potentials
  • VCP and VCN constant bias potentials
  • the point is that the output potentials V1 and V2 of the variable voltage sources 111 and 112 are given to the sources of the MOS transistors 3 and 6, respectively, instead of the power supply potential VCC and the ground potential GND.
  • variable voltage sources 1 1 1 and 1 1 2 are controlled by control circuits 7 and 8, respectively.
  • the variable voltage source 111 and the P-channel MOS transistor 3 constitute a variable current source 110a
  • the variable voltage source 11.2 and the N-channel MOS transistor 6 constitute a variable current source 110b.
  • V 1 — VC and VC — V 2 are always kept constant. Therefore, even if the control potential VC varies, the current Ic flowing through the P-channel MOS transistor 3 when the switching element 4 is conductive and the current Id flowing through the N-channel MOS transistor 6 when the switching element 5 is conductive are as follows. It is always kept at a constant value and no offset occurs.
  • FIG. 22 is a circuit diagram showing a configuration of a PLL circuit according to Embodiment 10 of the present invention.
  • this PLL circuit differs from the PLL circuit of FIG. 1 in that the charge pump circuit 2 is replaced by a charge pump circuit 113.
  • the difference between the charge pump circuit 113 and the charge pump circuit 2 is that instead of the power supply potential V CC and the ground potential GND, the output potentials V 3,
  • variable voltage sources 114 and 115 are controlled by control circuits 7 and 8, respectively.
  • the variable voltage source 114 and the P-channel MOS transistor 3 constitute a variable current source 113a
  • the variable voltage source 115 and the N-channel MOS transistor 6 constitute a variable current source 113b.
  • the variable voltage source 114 finely adjusts the source potential V 3 of the P-channel MOS transistor 3 so that the current I c flowing through the P-channel M ⁇ S transistor 3 when the switching element 4 is turned on is constant regardless of the control potential VC. Keep at the value.
  • the variable voltage source 1 15 finely adjusts the source potential V 4 of the N-channel MOS transistor 6 so that the current I d flowing through the N-channel M ⁇ S transistor 6 when the switching element 5 is turned on is independent of the control potential VC. Keep it constant. Therefore, the current I c,; 1 d can be kept at a constant value more accurately than the PLL circuit in FIG. 1, and the occurrence of an offset can be reliably prevented.
  • the P-channel MOS transistor 3 and the N-channel MOS transistor 6 constitute the variable current sources 2a and 2b, respectively.
  • the variable voltage source 111 and the P-channel MOS transistor 3 and the variable voltage source 112 and the N-channel MOS transistor 6 constitute variable current sources 110a and 110b, respectively.
  • the variable voltage source 114, the F-channel MOS transistor 3, and the variable voltage source are respectively composed of the source 115 and the N-channel MOS transistor 6.
  • the variable current source can control the output current. Any configuration is acceptable.

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

明細書 クロック同期装置 技術分野
本S明はクロック同期装置に関し、 特に、 第 1のクロック信号に同期した第 2 のクロック信号を生成するクロック同期装置に関する。 背景技術
従来より、 半導体集積回路装置には、 チップ外部とチップ内部の同期を取るた め、 外部クロック信号に同期して内部クロック信号を生成する PL t (Phase
Locked Loop) 回路が設けられている。
図 23は、 そのような P L L回路の構成を示す回路ブロック図である。 図 23 において、 この PL L回路は、 位相比較器 1 21、 チャージポンプ回路 1 22、 ループフィルタ 1 27、 電圧制御発振器 （以下、 VCOと称す） 1 30、 および 分周器 131を備える。
外部クロック信号は参照クロック信号 R C L Kとして位相比較器 1 21に入力 される。 位相比較 ¾：1 21は、 参照クロック信号 RCLKとフィードバッククロ ック信号 FCLKとの位相を比較し、 比較結果に基づいて信号 UP, DOWNを 出力する。 クロック信号 F C LKの位相が参照クロック信号 RCLKの位相より も進んでいる場合は位相差に応じた時間だけ信号 D O W Nが活性化レベルの 「H」 レベルにされ、 クロック信号 FCLKの位相が参照クロック信号 RCLK の位相よりも遅れている場合は位相差に応じた時間だけ信号 UPが活性化レベル の 「L」 レベルにされる。 クロック信号 FCLKと RCLKの位相差がない場合 は、 信号 DOWN, UPはそれぞれパノレス的に 「H」 レベルおよび 「L」 レベル にされる。
チヤ一ジポンプ回路 122は、 電源電位 VCCのラインとノード N 1 22との 間に直列接続された Pチャネル MOS トランジスタ 1 23およびスィツチング素 子1 24と、 ノード N1 22と接地電位 GNDのラインとの問に直列接続された スィツチング素子 Ί 2 5および Νチャネル MO S トランジスタ 1 2 6とを含む。 Pチヤネノレ MO S トランジスタ 1 2 3のゲー卜には一定のバイアス電位 VB Pが 与えられ、 Nチヤネノレ MO S トランジスタ 1 2 6のゲートには一定のバイアス電 位 VB.Nが与えられる。 MOS トランジスタ 1 2 3， 1 2 6の各々は定電流源を 構成する。 スイッチング素子 1 24は、 信号 UPが活性化レベルの 「L」 レベル になっている期間だけ導通する。 スイッチング素子 1 2 5は、 信号 DOWNが活 性化レベルの 「H」 レベルになつ.ている期間だけ導通する。
ループフィルタ 1 2 7は、 ノード N 1 2 2と接地電位 GNDのラインとの間に 直列接続された抵抗素子 1 2 8およびキャパシタ 1 2 9を含む。 キャパシタ 1 1 9は、 チャージポンプ回路 1 2 2によって充電および放電される。 ノード N 1 2 2の電圧は、 制御電圧 VCとして V CO 1 3 0に与えられる。
VCO l 3 0は、 制御電圧 VCに応じた周波数の内部クロック信号 C LKを出 力する。 内部クロック信号 C LKは、 半導体集積回路装置の内部回路に与えられ るとともに、 分周器 1 3 1に与えられる。 分周器 1 3 1は、 クロック信号 C LK を N (ただし、 Nは正の整数である） 分周してクロック信号 F CLKを生成する。 クロック信号 F C LKは、 位相比較器 1 2 1に帰還される。
クロック信号 R C L Kと F C L Kの周波数および位相が一致するように制御電 圧 V Cが調整され、 クロック信号 RC LKと F C L Kの周波数およぴ位相は一致 してロック状態に至る。 ロック状態では、 内部ク ック信号 C LKは、 外部クロ ック信号 RC LKの N倍の周波数を有し、 外部クロック信号 RCLKに同期した 信号となる。 半導体集積回路装置の内部回路は、 内部クロック信号 C LKに同期 して動作する。 したがって、 チップ外部とチップ内部の同期を取ることができる。 しかし、 従来の P L L回路には、 以下のような問題があった。
今、 参照クロック信号 R C L Kとフィ一ドバッククロック信号 F C L Kの位相 がー致した場合について考える。 このとき、 信号 UPは、 クロック信号 RCLK, F C LKと同じ周期で一定時問だけパルス的に 「L」 レベルになる。 また信号 D OWNは、 信号 UPと同じ周期で同じ時間だけパルス的に 「H」 レベルになる。 クロック信号 R C JL Kと F C L Kの位相が一致しているにもかかわらず信号 U P， DOWNをパルス的に 「し丄 レベル， 「H」 レベルにするのは、 デッ ドバンド (不感帯） を作らないためである。
このとき、 Pチャネル MOSトランジスタ 123を流れる電流 I cと Nチヤネ ル MOSトランジスタ 126を流れる電流 I dとが同じであれば、 信号 UPと D ◦ WNのパルス幅が等しいため、 全く同じ量の電荷が充電および放電され、 ルー プフィルタ 1 27のキャパシタ 1 29の電荷量は変化しない。 したがって、 制御 電圧 VCは変化せず、 VCO 1 30は同じ周波数 X (H z) のクロック信号 CL Kを出力し続ける。 この結果、 ： PL L回路は、 クロック信号 RCLKと FC LK の位相差がない状態でロック状態となる。
し力 し、 充電電流 I cと放電電流 I dがー致しない場合は、 クロック信号 RC L Kと F C L Kの位相差がない状態では口ック状態にならない。 たとえば充電電 流 I cが放電電流 I dよりも大きい場仓を考えると、 信号 UPと DOWNのパル ス幅が同じならば、 充電電流 I cによって充電される電荷量と放電電流 T dによ つて放電される電荷量は等しくならない。 それらの電荷量を等しくするためには、 信号 DOWNのパルス幅を信号 UPのパルス幅よりも大きくする必要がある。 そして、 信号 DOWNのパルス幅が信号 UPのパルス幅よりも大きい状態とは、 参照ク口ック信号 RCLKの位相に対しフィードバックク口ック信号 F C LKの 位相が遅れている状態であり、 PLL回路は、 この状態でロックする。 このため、 ク口ック信号 R C LKと F C L Kの問に定常的な位相差すなわちオフセットが生 じる。 放電電流 I dが充電電流 I cよりも大きい場合も同様である。 つまり、 P LL回路では、 充電電流 I cと放電電流 I dの大きさが一致しない場合は、 オフ ットが生じることになる。
次に、 充電電流 I cと放電電流 I dの大きさが一致しなくなる場合について考 える。 P L L回路を設計する場合、 P LL回路の動作周波数を X (Hz) とする と、 VCO l 30が (Hz) で発振する制御電圧 Y (V) を求め、 制御電圧 V Cが Y (V) である場合に、 充電電流 I cと放電電流 I dが等しくなるように、 MOS トランジスタ 1 23， 126のサイズおよびバイアス電位 VB P， VBN のレベルを決定する。 したがって、 P L L回路が設計通りに動作している場合は 充電電流 I cと放電電流 I dが等しくなり、 クロック信号 RCLKと FCLKの 位相差が全くなレ、状態でロック状態となる。 し力 し、 製造プロセス、 環境温度、 電源電圧 V C Cなどの変動により、 V C O 1 3 0の出力クロック信号 C L Kが X (H z ) になるときの制御電圧 V Cが Y (V) から容易に変動してしまう。 また、 ？ 回路を (H z ) 以外の周波数 で動作させた場合も、 ロック状態における制御電圧 V Cは Y (V) と異なる値に なる。 したがって、 これらの場合は、 充電電流 I cと放電電流 I dが等しくなら ず、 オフセッ トが生じしまう。 発明め開示
それゆえに、 この発明の主たる目的は、 オフセッ トの発生を抑制することが可 能なクロック同期装置を提供することである。
本発明の目的は、 第 1のクロック信号に同期した第 2のクロック信号を生成す るクロック同期装置であって、 第 1および第 2のクロック信号の位相差を検出し、 その位相差に応じた時間だけ第 1の制御信号を活性化レベルにする位相差検出回 路と、 所定のノードに接続されたループフィルタと、 位相差検出回路からの第 1 の制御信号に応答してループフィルタに電流を与える電流供給回路と、 所定のノ 一ドの電位に従って第 2のクロック信号を生成するクロック発生回路とを備え、 電流供給回路は、 その出力電流の制御が可能な可変電流源と、 第 1の信号が活性 化レベルにされたことに応じて、 可変電流源の出力電流をループフィルタに流す ための第 1の切換回路と、 所定のノードの電位に基づいて、 可変電流源からルー プフィルタに予め定められた定電流が流れるように可変電流源を制御する第 1の 制御回路とを含むクロック同期装置を提供することによって達成される。
そして、 本発明の主たる利点は、 所定のノードの電位に基づいて、 可変電流源 からループフィルタに一定の電流が流れるように可変電流源を制御するので、 所 定のノードの電位が変動した場合でも可変電流源からループフィルタに一定の電 流を流すことができ、 オフセットの発生を抑制することができることにある。 好ましくは、 可変電流源は、 その入力電極が第 1の制御電位を受ける第 1の導 電形式の第 1のトランジスタを含み、 第 1の切換回路は、 第 1の制御信号が活性 ィ匕レベルにされたことに応じて、 第 1の電源電位のラインとル^"プフィルタとの 間に第 1のトランジスタを接続し、 第 1の制御回路は、 所定のノードの電位に基 づいて、 第 1の電源電位のラインとループフィルタとの間に接続された第 1のト ランジスタに予め定められた定電流が流れるように第 1の制御電位を制御する。 この場合は、 所定のノードの電位に基づいて、 第 1のトランジスタに一定の電流 が流れるように第 1のトランジスタの入力電極の電位を制御するので、 所定のノ 一ドの電位が変動した場合でも第 1のトランジスタに一定の電流を流すことがで き、 オフセッ トの発生を抑制することができる。
また好ましくは、 第 1の制御回路は、 その第 1の電極が第 1の電源、電位のライ ンに接続され、 その入力電極がその第 2の電極に接続され、 その第 2の電極から 第 1の制御電位を出力する第 1の導電形式の第 2のトランジスタと、 その第 1の 電極が第 2のトランジスタの第 2の電極に接続され、 その入力電極が所定のノー ドの電位を受ける第 2の導電形式の第 3のトランジスタと、 第 3のトランジスタ の入力電極と第 2の電源電位のラインとの間に接続された第 1の抵抗素子とを含 む。 この場合は、 第 1の制御回路を容易に構成できる。
また好ましくは、 第 1の制御回路は、 さらに、 第 2のトランジスタの第 2の電 極と第 2の電源電位のラインとの間に接続された第 2の抵抗素子を含む。 この場 合は、 所定のノードの電位が第 2の電源電位になって第 3のトランジスタが非導 通になった揚合でも、 第 1および第 2のトランジスタに電流を流すことができる ので、 電流供給回路が動作不能になるのを防止することができる。
また好ましくは、 可変電流源は、 さらに、 第 1のトランジスタに並列接続され、 その入力電極が一定のバイアス電位を受ける第 1の導電形式の第 4のトランジス タを含む。 この場合は所定のノードの電位が第 2の電源電位になって第 3のトラ ンジスタが非導通になった場合でも、 第 4のトランジスタに電流を流すこどがで きるので、 電流供給回路が動作不能になるのを防止することができる。
また好ましくは、 クロック同期装置は、 さらに、 第 1および第 2のクロック信 号の位相差が予め定められたレベルよりも小さいか否かを検出し、 小さい場合は ロック検出信号を活性化レベルにし、 大きい場合はロック検出信号を非活性化レ ベルにするロック検出回路を備え、 可変電流源は、 さらに、 その入力電極が一定 のバイアス電位を受ける第 1の導電形式の第 2のトランジスタを含み、 第 1の切 換回路は、 第 1の制御信号が活性化レベルにされたことに応じて、 ロック検出信 号が活性化レベルの場合は第 1のトランジスタを第 1の電源電位のラインとルー プフィルタとの間に接続し、 口ック検出信号が非活性化レベルの場合は第 2のト ランジスタを第 1の電源電位のラインとループフィルタとの間に接続する。 この 場合は、 ロック状態でない場合は、 所定のノードの電位に応じた電流を流す第 2 のトランジスタを使用し、 ロック状態の場合は、 所定のノードの電位に関係なく 一定の電流を流す第 1のトランジスタを使用するので、 第 1のトランジスタのみ を用いる場合に比べてロックイン時間が短くなる。
また好ましくは、 クロック同期装置は、 さらに、 第 1および第 2のクロック信 号の位相差が予め定められたレベルよりも小さいか否かを検出し、 小さい場合は 口ック検出信号を活性化レべノレにし、 大きい場合は口ック検出信号を非活性化レ ベルにするロック検出回路を備え、 可変電流源は、 さらに、 その入力電極が第 2 の制御電位を受ける第 1の導電形式の第 2のトランジスタを含み、 第 1の切換回 路は、 第 1の制御信号が活性化レベルにされたことに応じて、 ロック検出信号が 活性化レベルの場合は第 1のトランジスタを第 1の電源電位のラインとル一プフ ィルタとの間に接続し、 ロック検出信号が非活性化レベルの場合は第 2のトラン ジスタを第 1の電源電位のラインとループフィルタとの間に接続し、 電流供給回 路は、 さらに、 所定のノードの電位に基づいて、 第 1の電源電位のラインとをル ープフィルタとの間に接続された第 2のトランジスタに流れる電流が、 第 1の電 源電位と所定のノ一ドの電位との電位差に応じて増大するように第 2の制御電位 を制御する第 2の制御回路を含む。 この場合は、 ロック状態でない場合は、 第 1 の電源電位と所定のノ一ドの電位との電位差に応じた電流を流す第 2のトランジ スタを使用し、 ロック状態の場合は、 所定のノ一ドの電位に関係なく一定の電流 をなす第 1のトランジスタを使用するので、 第 1のトランジスタのみを用いる場 合に比べてロックイン時間が短くなる。
また好ましくは、 第 1の制御信号は、 第 2のクロック信号の位相を進めるため の信号であり、 位相差検出回路は、 第 2のクロック信号の位相が第 1のクロック 信号よりも遅れている場合は、 第 1の制御信号を第 1および第 2のクロック信号 の位相差に応じた時間だけ活性化レベルにし、 第 2のクロック信号の位相が第 1 のクロック信号よりも進んでいる場合は第 2 'のクロック信号の位相を遅らせるた めの第 2の制御信号を第 1および第 2のクロック信号の位相差に応じた時間だけ 活性化レベルにし、 第 1および第 2のクロック信号の位相が一致している場合は 第 1および第 2の制御信号を予め定められた時間だけ活性化レベルにし、 電流供 給回路は、 第 1の制御信号が活性化レベルにされたことに応じてループフィルタ に第 1極性の電流を与えるとともに、 第 2の制御信号が活性化レベルにされたこ とに応じてループフィルタに第 2極性の電流を^える。 この場合は、 第 1の制御 信号によって第 2のクロック信号の位相を進めることができ、 第 2の制御信号に よって第 2のクロック信号の位相を遅らせることができる。
また好ましくは、 可変電流源は、 さらに、 その入力電極が第 2の制御電位を受 ける第 2の導電形式の第 2のトランジスタを含み、 電流供給回路は、 第 2の制御 信号が活性化レベルにされたことに応じて、 ループフイノレタと第 2の電源電位の ラインとの間に第 2のトランジスタを接続する第 2の切換回路と、 所定のノード の電位に基づいて、 ループフィルタと第 2の電源電位のラインとの間に接続され た第 2のトランジスタに予め定められた定電流が流れるように第 2の制御電位を 制御する第 2の制御回路を含む。 この場合は、 所定のノードの電位が変動した場 合でも、 電流供給回路からループフィルタに与えられる第 1極性の電流と第 2極 性の電流とを等しくすることができ、 オフセットの発生を防止することができる。 好ましくは、 クロック同期装置は、 さらに、 第 1および第 2の電源電位が与え られたことに応じて所定のノードを予め定められた電位にプリチヤ一ジするプリ チャージ回路を備える。 この場合は、 電源が投入されてからロックインされるま での時間を短縮化することができる。
また好ましくは、 電流供給冋路は、 さらに、 その入力電極が一定のバイアス電 位を受ける第 2の導電形式の第 2のトランジスタと、 第 2の制御信号が活性化レ ベルにされたことに応じて、 ループフィルタと第 2の電源電位のラインとの問に 第 2のトランジスタを接続する第 2の切換回路とを含む。 この場合は、 第 2のト ランジスタに流れる電流は所定のノードの電位に応じて変動するが、 第 1のトラ ンジスタに流れる電流は所定のノードの電位に依存せず一定に保たれるので、 ォ フセットの発生が抑制される。
また好ましくは、 クロック同期装置は、 さらに、 第 1および第 2の電源電位が 与えられたことに応じて所定のノードを第 1の電源電位にプリチャージするプリ チャージ回路を備える。 この場合は、 電源が投入されてからロックインされるま での時間を短縮化することができる。
また好ましくは、 第 1の制御信号は、 第 2のクロック信号の位相を遅らせるた めの信号であり、 位相差検出回路は、 第 2のクロック信号の位相が第 1のクロッ ク信号よりも進んでいる場合は第 1の制御信号を第 1および第 2のクロック信号 の位相差に応じた時間だけ活性化レベルにし、 第 2のクロック信号の位相が第 1 のク口ック信号よりも遅れている場合は第 2のク口ック信号の位相を進ませるた めの第 2の制御信号を第 1および第 2のクロック信号の位相差に応じた時間だけ 活性化レベルにし、 第 1および第 2のクロック信号の位相が一致している場合は 第 1および第 2の制御信号を予め定められた時間だけ活性化レベルにし、 電流供 給回路は、 第 1の制御信号が活性化レベルにされたことに応じてループフィルタ に第 1極性の電流を与えるとともに、 第 2の制御信号が活性化レベルにされたこ とに応じてループフィルタに第 2極性の電流を与える。 この場合は、 第 1の制御 信号によって第 2のクロック信号の位相を遅らせることができ、 第 2の制御信号 によって第 2のク口ック信号の位相を進ませることができる。
また好ましくは、 電流供給回路は、 さらに、 その入力電極が一定のバイアス電 位を受ける第 2の導電形式の第 2のトランジスタと、 第 2の制御信号が活性化レ ベルにされたことに応じて、 ループフィルタと第 2の電源電位のラインとの間に 第 2のトランジスタを接続する第 2の切換回路を含む。 この場合は、 第 2のトラ ンジスタに流れる電流は所定のノードの電位に応じて変動するが、 第 1のトラン ジスタに流れる電流は所定のノードの電位に依存せず一定に保たれるので、 オフ セッ トの発生が抑制される。
また好ましくは、 クロック同期装置は、 さらに、 第 1および第 2の電源電位が 与えられたことに応じて所定のノードを第 1の電源電位にプリチャージするプリ チャージ回路を備える。 この場合は、 電源が投入されてからロックインされるま での時間を短縮化することができる。
また好ましくは、 可変電流源は、 その出力電位の制御が可能な可変電位源と、 その入力電極が一定のバイアス電位を受けるトランジスタとを含み、 第 1の切換 问路は、 第 1の制御信号が活性化レベルにされたことに応じて、 可変電位、源の出 力ノードとルーブフィルタとの間にトランジスタを接続し、 第 1の制御回路は、 所定のノードの電位に基づいて、 可変電位源の出力ノードとループフィルタとの 間に接続されたトランジスタに予め定められた定電流が流れるように可変電位源 を制御する。 この場合は、 所定のノードの電位に基づいて、 トランジスタに一定 の電流が流れるように可変電位源を制御するので、 所定のノ一ドの電位が変動し た場合でもトランジスタに一定の電流を流すことができ、 オフセットの発生を抑 制することができる。 '
また好ましくは、 可変電流源は、 その出力電位の制御が可能な可変電位源と、 その入力電極が制御電位を受けるトランジスタとを含み、 第 1の切換回路は、 第 1の制御信号が活性化レベルにされたことに応じて、 可変電位源の出力ノードと ' ループフィルタとの間にトランジスタを接続し、 第 1の制御回路は、 所定のノー ドの電位に基づいて、 可変電位源の出力ノードとループフィルタとの問に接続さ れたトランジスタに予め定められた定電流が流れるように制御電位および可変電 位源を制御する。 この場合は、 所定のノードの電位に基づいて、 トランジスタに 一定の電流が流れるように制御電位おょぴ可変電位源を制御するので、 所定のノ ードの電位が変動した場合でもトランジスタに一定の電流を流すことができ、 ォ フセットの発生を抑制することができる。
また好ましくは、 ループフィルタは、 所定のノードと基準電位のラインとの間 に直列接続された抵抗素子およびキャパシタを含む。 この場合は、 電流供給回路 からループフィルタに与えられた電荷はキャパシタに充電される。
また本発明の目的は、 第 1のクロック信号に同期した第 2のクロック信号を生 成するクロック同期装置であって、 第 1および第 2のクロック信号の位相差を検 出し、 その位相差に応じた時間だけ制御信号を活性化レベルにする位相差検出回 路と、 所定のノードに接続されたループフィルタと、 位相差検出回路からの制御 信- g-に応答してループフィルタに電流を与える電流供給回路と、 制御電位に従つ て第 2のクロック信号を生成するクロック発生回路とを備え、 電流供給回路は、 その入力電極が制御電位を受けるトランジスタと、 制御信号が活性化レベルにさ れたことに応じて、 電源電位のラインとループフィルタとの間にトランジスタを 接続する切換回路と、 所定のノードの電位に基づいて、 電源電位のラインと/レー プフィルタとの間に接続されたトランジスタに予め定められた定電流が流れるよ うに制御電位を制御する制御回路とを含むク口ック同期装置を提供することによ つて達成される。
この場合は、 所定のノードの電位に基づいて、 トランジスタに一定の電流が流 れるように制御電位を制御するので、 所定のノードの出力電位が変動しナこ場合で もトランジスタに一定の電流を流すことができ、 オフセットの発生を抑制するこ とができる。 また、 制御電位を第 2のクロック信号の生成にも用いるので、 回路 構成の簡単化を図ることができる。
また本発明の Θ的は、 第 1のクロック信号に同期した第 2のクロック信号を生 成するクロック同期装置であって、 第 1および第 2のクロック信号の位相差を検 出し、 その位相差に応じた時間だけ制御信号を活性化レベルにする位相差検出回 路と、 所定のノ一ドと基準電位のラインとの間に直列接続された抵抗素子および キャパシタを含むループフィルタと、 位相差検出回路からの制御信号に応答して ループフィルタに電流を与えるチャージポンプ回路と、 所定のノードの電位に従 つて第 2のクロック信号を生成するクロック発生回路とを備え、 電流供給回路は、 その入力電極が制御電位を受けるトランジスタと、 制御信号が活性化レベルにさ れたことに応じて、 電源電位のラインとループフィルタとの間にトランジスタを 接続する切換回路と、 抵抗素子およびキャパシタ間のノードの電位に基づいて、 電源電位のラインとループフィルタとの間に接続されたトランジスタに予め定め られた定電流が流れるように制御電位を制御する制御回路とを含むクロック同期 装置を提供することによつても達成される。
この場合は、 ループフィルタの抵抗素子およびキャパシタ間のノードの電位に 基づいて、 トランジスタに一定の電流が流れるように制御電位を制御するので、 所定のノ一ドの電位が変動した場合でもトランジスタに一定の電流を流すことが でき、 オフセッ トの発生を抑制することができる。 図面の簡単な説明
図 1はこの発明の実施の形態 1による P L L回路の構成を示す回路ブロック図、 図 2は図 1に示した位相比較器の動作を示すタイムチヤ一ト、
図 3は図 1に示した位相比較器の動作を示す他のタイムチャート、
図 4は図 1に示した位相比較器の動作を示すさらに他のタイムチヤ一ト、 図 5は図 1に示した制御回路の構成を詳細に示す回路プロック図、
図 6は図 1に示した V C Oの構成を示す回路図、
図 7は実施の形態 1の変更例を示す回路プロック図、
図 8は実施の形態 1の他の変更例を示す回路プロック図、
図 9は実施の形態 1のさらに他の変更例を示す回路プロック図、
図 1 0は実施の形態 1のさらに他の変更例を示す回路プロック図、
図 1 1はこの発明の実施の形態 2による P L L回路に含まれるチャージポンプ 回路の構成を示す回路図、
図 1 2は図 1 1に示したバイアス電位を生成するためのバイアス発生回路の構 成を示す回路図、
図 1 3はこの発明の実施の形態 3による P L L回路に含まれる制御回路の構成 を示す回路図、
図 1 4はこの発明の実施の形態 4による P L L回路に含まれるプリチャージ回 路の構成を示す回路図、
図 1 5はこの発明の実施の形態 5による P L L回路の構成を示す回路ブロック 図、
図 1 6はこの発明の実施の形態 6による P L L回路の構成を示す回路ブロック 図、
図 1 7はこの発明の実施の形態 7による P L L回路の構成を示す回路プロック 図、
図 1 8はこの発明の実施の形態 8による P L L回路の構成を示す回路ブロック 図、
図 1 9は図 1 8に示した制御回路 8 6の構成を示す回路図、
図 2 0は図 1 8に示した制御回路 8 7の構成を示す回路図、
図 2 1はこの発明の実施の形態 9による P L L回路の構成を示す回路プロック 図、 図 22はこの発明の実施の形態 10による P L L回路の構成を示す回路プロッ ク図、
図 23は従来の PL L回路の構成を示す回路プロック図である。 発明を実施するための最良の態様
以下、 この発明に係るクロック同期装置を、 図面を参照して詳述する。
[実施の形態 1 ]
図 1は、 この発明の実施の形態 1による P L L回路の構成を示す回路プロック 図である。 図 1において、 この PL L回路は、 位相比較器 1、 チャージポンプ回 路 2、 制御回路 7, 8、 ループフィルタ 9、 VC01 2、 および分周器 1 3を備 える。
位相比較器 1は、 外部クロック信号である参照ク口ック信号 RCLKとフィ一 ドバッククロック信号 F C L Kとの位相を比較し、 比較結果に基づいて信号 U P， DOWNを出力する。 フィードパッククロック信号 F C LKの位相が参照ク口ッ ク信号 RCLKの位相よりも進んでいる場合は、 図 2に示すように、 信号 UPは 参照クロック信号 RC L Kの立上がりエツジに応答して一定時間だけパルス的に 「L」 レベルになり、 信号 DOWNはフィードバッククロック信号 FCLKの立 上がりエッジに応答して 「H」 レベルに立上がり信号 UPの立上がりエッジに応 答して 「L」 レベルに立下がる。 したがって、 この場合は、 信号 DOWNのパル ス幅は信号 UPのパルス幅よりも大きくなる。
フィードバッククロック信号 F C L Kの位相が参照クロック信号 R C L Kの位 相よりも遅れている場合は、 図 3に示すように、 信号 DOWNはフィードバック ク口ック信号 F C L Kの立上がりェッジに応答して一定時間だけパルス的に 「H」 レベルになり、 信号 UPは参照クロック信号 RC LKの立上がりエッジに 応答して 「L」 レベルに立下がり信号 DOWNの立下がりエッジに応答して
「H」 レベルに立上がる。 したがって、 この場合は、 信号 UPのパルス幅は信号 DOWNのパルス幅よりも大きくなる。
フィ一ドバッククロック信号 FCLKと参照クロック信号 RCLKの位相が一 致している場合は、 図 4に示すように、 信号 UPはクロック信号 RCLK, FC LKの立上がりエッジに応答して一定時間だけパルス的に 「L」 レベルになり、 信号 DOWNはクロック信号 FCLK， RCLKの立上がりエッジに応答して一 定時間だけパルス的に 「H」 レベルになる。 したがって、 この場合は、 信号 UP のパルス幅と信号 D O WNのノ、。ルス幅は等しくなる。
図 1に戻って、 チャージポンプ回路 2は、 電源電位 VCCのラインとノード N
2との間に直列接続された Pチャネル M〇 S トランジスタ 3およびスイッチング 素子 4と、 ノード N2と接地電位 GNDのラインとの間に直列接続されたスィッ チング素子 5および Nチャネル M〇 S トランジスタ 6とを む。 Pチャネル MO S トランジスタ 3のゲートは、 制御回路 7で生成された制御電位 V CPを受ける。 Pチャネル MO S トランジスタ 3は、 可変電流源 2 aを構成し、 制御電位 V C P に応じた値の電流 I cを流す。 Nチャネル MO S トランジスタ 6のゲートは、 制 御回路 8で生成された制御電位 VCNを受ける。 Nチャネル MOSトランジスタ 6は、 可変電流源 2 bを構成し、 制御電位 V C Nに応じた値の電流 I dを流す。 スイッチング素子 4は、 信号 UPが活' 1$化レベルの 「L」 レベルになっている 期間だけ導通する。 スイッチング素子 4は、 トランジスタ、 たとえば、 Pチヤネ ノレ MOS トランジスタ 3のドレインとノード N2との間に接続され、 そのゲート が信号 UPを受ける Pチャネル MOS トランジスタで構成される。
スイッチング素子 5は、 信号 DOWNが活性化レベルの 「H」 レベルになって いる期間だけ導通する。 スイッチング素子 5は、 トランジスタ、 たとえば、 Nチ ャネル MOS トランジスタ 6のドレインとノード N2との間に接続され、 そのゲ 一トが信号 D OWNを受ける Nチヤネル MO Sトランジスタで構成される。
制御回路 7は、 図 5に示すように、 電源電位 VCCのラインと接地電位 GND のラインと間に直列接続された Pチャネル MO S トランジスタ 21、 Nチャネル MOS トランジスタ 22および抵抗素子 23を含む。 Pチャネル MOSトランジ スタ 2 1のゲートは、 そのドレインに接続されるとともに、 チャージポンプ回路 2の Pチャネル MOSトランジスタ 3のゲートに接続される。 Pチャネル MOS トランジスタ 21のゲート電位が制御電位 VC Pとなる。 Nチャネル MOSトラ ンジスタ 22のゲートは、 ノード N 2に接続される。
この PL L回路は、 ノード N 2の電位すなわち制御電位 VCが VCCノ 2のと きに口ック状態になるように設計されている。 制御電位 VCが VCCノ 2よりも 高くなると、 Nチャネル MOS トランジスタ 22の抵抗値が小さくなつて制御電 位 V CPが低くなる。 したがって、 Pチヤネノレ MOSトランジスタ 3のドレイン 電位 VCが高くなることによって生ずる電流 I cの減少分と、 Pチャネル MOS トランジスタ 3のゲート電位 V CPが低くなる'ことによって生ずる電流 I cの増 加分とがキャンセルされ、 Pチャネル MOS トランジスタ 3を流れる電流は変化 しない。
逆に、 制御電位 VCが VCCZ2よりも低くなると、 Nチャネル MOS トラン ジスタ 22の抵抗値が大きくなつて制御電位 V CPが高くなる。 したがって、 P チャネル MOS トランジスタ 3のドレイン電位 VCが低くなることによって生ず る電流 I cの増加分と、 Pチャネル MOS トランジスタ 3のゲ一ト電位 VC Pが 高くなることによって生ずる電流 I cの減少分とがキャンセルされ、 Pチャネル MOS トランジスタ 3を流れる電流は変化しない。 したがって、 制御電位 VCの 高低にかかわらず、 スイッチング素子 4の導通時に Pチャネル MO S トランジス タ 3を流れる電流 I cは一定に保たれる。
制御回路 8は、 図 5に示すように、 電源電位 VCCのラインと接地電位 GND のラインとの間に直列接続された抵抗素子 24、 Pチヤネル MO S トランジスタ 25および Nチヤネノレ MO S トランジスタ 26を含む。 Nチャネル MOS トラン ジスタ 26のゲートは、 そのドレインに接続されるとともに、 チャージポンプ回 路 2の Nチャネル MOS トランジスタ 6のゲートに接続される。 Nチャネル MO S トランジスタ 26のゲート電位が制御電位 VCNとなる。 Pチャネル MOS ト ランジスタ 25のゲートは、 ノード N 2に接続される。
制御電位 VCが VCCZ2よりも高くなると、 Pチャネル MOS トランジスタ 25の抵抗値が大きくなって制御電位 VCNが低くなる。 したがって、 Nチヤネ ル MOS トランジスタ 6のドレイ 電位 VCが高くなることによって生ずる電流 I dの増加分と、 Nチャネル MOS トランジスタ 6のゲート電位 V CPが低くな ることによって生ずる電流 I dの減少分とがキャンセルされ、 Nチャネル MOS トランジスタ 6を流れる電流 I dは変化しなレ、。
逆に、 制御電位 VCが VCCZ2より低く くなると、 Pチャネル MOS トラン ジスタ 25の抵抗値が小さくなつて制御電位 VCNが高くなる。 したがって、 N チャネル MOS トランジスタ 6のドレイン電位 VCが低くなることによって生ず る電流 I dの減少分と、 Nチャネル MOS トランジスタ 6のゲート電位 VCPが 高くなることによって生ずる電流 T dの増加分とがキャンセルされ、 Nチャネル MOS トランジスタ 6を流れる電流 I dは変化しない。 したがって、 制御電位 V Cの高低にかかわらず、 スイッチング素子 5の導通時に Nチャネル MOS トラン ジスタ 6を流れる電流 I dは変化しなレ、。 以上より、 充電電流 I cと放電電流 I dは常に同じ値に保たれ、 従来のようにオフセットが生ずることはない。
ループフィルタ 9は、 ノード N 2と接地電位 GNDのラインとの間に直列接続 された抵抗素子 10およびキャパシタ 11を含む。 キャパシタ 1 1は、 チャージ ポンプ回路 2によって充電および放電される。
V CO 1 2は、 図 6に示すように、 インバータ 3 1. 1〜3 1. n (ただし、 nは： 以上の奇数である） ， 32、 Pチャネル MOSトランジスタ 33， 34, 35. 1— 35. n、 Nチャネル MO S トランジスタ 36， 37, 38. 1〜3 8. n、 および抵抗素子 39を含む p
Pチヤネノレ MOS トランジスタ 33、 Nチャネル MOS トランジスタ 36およ び抵抗素子 39は、 電源電位 VCCのラインと接地電位 GNDのラインとの問に 直列接続される。 Pチャネル MOS トランジスタ 34および Nチャネル MOSト ランジスタ 37は、 電源電位 VCCのラインと接地電位 GNDのラインとの間に 直列接続される。 Nチヤネノレ MOSトランジスタ 36のゲートは、 制御電位 VC を受ける。 Pチャネル MOS トランジスタ 33, 34のゲートは、 ともに Pチヤ ネノレ MOS トランジスタ 33のドレインに接続される。 Pチャネル MOS トラン ジスタ 33と 34は、 カレントミラー回路を構成する。 Nチャネル MOS 卜ラン ジスタ 37のゲートは、 そのドレインに接続される。
Nチャネル MO S トランジスタ 36には、 制御電位 V Cに応じた値の電流が流 れる。 MO S トランジスタ 36と 33は直列接続され、 MOS トランジスタ 33 と 34はカレントミラー回路を構成し、 MOS トランジスタ 34と 37は直列接 続されているので、 MOS トランジスタ 34， 37には制御電位 VCに応じた値 の電流が流れる。 インバータ 3 1. 1—31. nは、 リング状に接続される。 Nチャネル MOS トランジスタ 35. 1〜35. nは、 それぞれ電源電位 VCCのラインとインバ ータ 3 1. 1〜31. nの電源ノードとの間に接続され、 各々のゲートはともに Pチャネル MOS トランジスタ 34のゲートに接続される。 Pチャネル MOS ト ランジスタ 38. 1〜38. nは、 それぞれ接地電位 GNDのラインとインバ一 タ 31. 1〜3 1. nの接地ノードとの間に接続され、 各々のゲートはともに N チャネル MOS トランジスタ 37のゲートに接続される。 MOS トランジスタ 3 5. ：!〜 35. n， 38. ：!〜 38. nには、 制御電位 V Cに応じた値の電流が 流れる。 インバ一タ 31. ίιの出力信号は、 インパータ 32で反転されて内部ク ロック信号 CLKとなる。
制御電位 VCが高くなると、 Νチヤネノレ MOS トランジスタ 36の抵抗値が小 さくなつて Ρチャネル MOS トランジスタ 33, 34， 35. ：!〜 35. ηおよ び Νチャネル MOS トランジスタ 36， 37， 38. 1 ~38. ηに流れる電流 が大きくなり、 インバ一タ 31. ：!〜 31. ηの駆動能力が大きくなつて内部ク ロック信号 CLKの周波数が高くなる。
制御電位 VCが低くなると、 Νチャネル MOSトランジスタ 36の抵抗ィ直が大 きくなつて Ρチャネル MOS トランジスタ 33， 34， 35. ：!〜 35. ηおよ び Νチャネル MOS トランジスタ 36， 37, 38. 1〜38. ηに流れる電流 が小さくなり、 インバータ 31. 1〜31. ηの駆動能力が小さくなつて内部ク ロック信号 CLKの周波数が低くなる。
図 1に戻って、 V CO 1 2で生成された内部クロック信号 CLKは、 半導体集 積回路装置の内部回路に与えられるとともに、 分周器 1 3に与えられる。 分周器 1 3は、 内部ク口ック信号 CLKを N分周してク口ック信号 FCLKを生成する。 クロック信号 FCLKは、 位相比較器 1に帰還される。
次に、 図 1〜図 6で示した PL L回路の動作について説明する。 フィードバッ ククロック信号 FCLKの位相が参照クロック信号 RCLKの位相よりも進んで いる場合は、 信号 DOWNのパルス幅は信号 UPのパルス幅よりも大きくなり、 ノード N 2に流入する電荷量がノード N 2から流出する電荷量よりも小さくなつ て制御電位 VCが徐々に低下する。 これにより、 VCO 1 2の出力クロック信号 CLKの周波数が徐々に低下し、 ブイ一ドバッククロック信号 FCL :の位相と 参照クロック信号 RCLKの位相は一致するに至る。
ブイ一ドパッククロック信号 F C LKの位相が参照クロック信号 RCLKの位 相よりも遅れている場合は、 信号 UPのパルス幅が侶-号 DOWNのパルス幅より も大きくなり、 ノード N 2に流入する電荷量がノード N 2から流出する電荷量よ りも大きくなつて制御電位 VCが徐々に上昇する。 これにより、 VCOI. 2の出 カクロック信"^ C LKの周波数が徐々に上昇し、 フィードバッククロック信号 F
C L Kの位相と参照クロック信号 R C.L Kの位相は一致するに至る。
フィードバッククロック信号 F C L Kの位相と参照クロック信号 R C L Kの位 相とがー致しロック状態にある場合は、 信号 UPと DOWNのパルス幅が等しく なり、 ノード N2に流入する電荷量とノード N2から流出する電荷量とが等しく なり、 制御電位 VCは変化しない。 したがって、 VCO 12の出力クロック信号
C LKの周波数は一定に保たれる。
この実施の形態 1では、 制御電位 V Cが V C CZ 2よりも高い場合は MO S ト ランジスタ 3， 6のゲート電位 VCP， VCNを低くし、 制御電位 VCが VC C
/2よりも低い場合は MOSトランジスタ 3， 6のゲート電位 VCP， VCNを 高くするので、 制御電位 VCの高低に関係なく、 スイッチング素子 4， 6の導通 時に MOS トランジスタ 3， 6に流れる電流 I c， I dを一定に保つことができ る。 したがって、 製造プロセス、 環境温度、 電源電圧 VCCなどの変動があった 場合や設計値以外の周波数で動作させる場合でも、 オフセットが生じることはな い。
以ド、 この実施の形態 1の種々の変更例について説明する。 図 7の変更例が図 1の P L L囱路と異なる点は、 Pチャネル MOS トランジスタ 3とスイッチング 素子 4の位置が交換されるとともに、 Nチャネル MOS トランジスタ 6とスィッ チング素子 5の位置が交換されている点である。 この変更例でも、 図 1の PLL 回路と同じ効果が得られる。
m 8の変更例では、 制御回路 7， 8は、 ループフィルタ 9の抵抗素子 10とキ ャパシタ 1 1との間のノード N 1 1の電位 VC' に従って制御電位 VCP， VC Nを生成する。 ノード N2の電位 VCよりもノード Nl 1の電位 VC' の方が安 定しているので、 M〇S トランジスタ 3, 6をより安定して制御することができ る。
図 5で示した制御回路 7と、 図 6で示した VCOl 2のうちの Pチャネル MO S トランジスタ 33、 Nチャネル MOSトランジスタ 36および抵抗素子 39で 構成される部分とは同じ構成である。 そこで、 図 9の変更例では、 VCO l 2の MO S トランジスタ 33， 36および抵抗素子 39が省略され、 制御回路 7で生 成された制御電位 VC Pが VCO 1 2の Pチャネル MOS トランジスタ 34, 3 5. 1〜35. nのゲートに与えられる。 この変更例では、 図 1の P L L回路と 同じ効果が得られるほか、 〇3 トランジスタ 33， 36および抵抗素子 39の 分だけレイアウト面積が小さくて済む。
また、 図 1〜図 9では、 この発明が P L L回路に適用され 場合について説明 したが、 この発明は DLL (Delay Locked Loop) 回路などの他のクロック同期 装置にも適用可能である。 図 10は、 この発明が適用された DLL回路の構成を 示す回路ブロック図である。 図 10において、 この DL L回路が図 1の P L L回 路と異なる点は、 V C O 12および分周器 1 3が電圧制御遅延回路 40で置換さ れている点である。 電圧制御遅延回路 40は、 制御電圧 VCに応じた時間だけ参 照クロック信号 RCLKを遅延させて内部ク口ック信号 CLKを生成する。 内部 クロック信号 CLKは、 位相比較器 1に帰還される。 'この変更例でも、 オフセッ トの発生が防止される。
[実施の形態 2]
図 5において、 何らかの原因でノード N 2が電源電位 VGCになった場 は、 スィツチング素子 4の導通時に Pチャネル MOS トランジスタ 3に流れる電流 I cは最大値になる一方、 スイッチング素子 5が導通しても Nチヤネノレ MO S トラ ンジスタ 6には電流 I dは流れなくなる。 また、 何らかの原因でノード 2が接地 電位 GNDになった場合は、 スイッチング素子 5の導通時に Nチャネル MOS ト ランジスタ 6に流れる電流 I dは最大値になる一方、 スイッチング素子 4が導通 しても Pチャネル M〇Sトランジスタ 3には電流 ΐ cは流れなくなる。 したがつ て、 ノード Ν 2が電源電位 VCCまたは接地電位 GNDになった場合は、 実施の 形態 1の PLL回路は動作しなくなる。 この実施の形態 2では、 この問題が解決 される。
図 1 1は、 この発明の実施の形態 2による PL L回路の要部を示す回路図であ る。 図 1 1.において、 この PLL回路が図 1の PLL回路と異なる点は、 チヤ一 ジポンプ回路 2がチャージポンプ In]路 41で置換されている点である。
チヤ一ジポンプ回路 41は、 チャージポンプ回路 2の Pチヤネ /レ MOS トラン ジスタ 3 , 6にそれぞれ MO S トランジスタ 42， 43を並列接続したものであ る。 Pチャネル MOS トランジスタ 42のゲートが一定のバイアス電位 VB Pを 受け、 Nチヤネ/レ MOS トランジスタ 43のゲートが一定のバイアス電位 VBN を受ける。 Pチャネル MOS トランジスタ 3， 42は可変電流源 41 aを構成し、 Nチヤネノレ MO S トランジスタ 6， 43は可変電流源、 4 1 bを構成する。
図 1 2は、 バイアス電位 VBP， VBNを生成するバイアス電位発生回路 44 の構成を示す回路図である。 図 12において、 このバイアス電位発生回路 44は、 Pチヤネノレ MOS トランジスタ 45， 46、 Nチヤネノレ MOSトランジスタ 47 および抵抗素子 48を含む。
^403 トランジスタ45， 47と、 Pチャネル MO S トランジスタ 46および 抵抗素子 48とは、 それぞれ電源電位 V C Cのラインと接地電位 G N Dのライン との間に直列接続ざれる。 Pチャネル MOS トランジスタ 45, 46のゲ一トは、 ともに Pチャネル MOSトランジスタ 46のドレインに接続される。 Pチャネル ]\103 トランジスタ 45， 46は、 カレントミラー回路を構成する。 Pチャネル MOS トランジスタ 45, 46のゲート電位がバイアス電位 VBPとなる。 Nチ ャネル MO Sトランジスタ 47のゲートは、 そのドレインに接続される。 Nチヤ ネル MO S トランジスタ 47のゲ一ト電位がバイアス電位 VBNとなる。
pチャネル MOS トランジスタ 46および抵抗素子 48には、 抵抗素子 48の 抵抗値および電源電圧 VCCで定まる一定の電流が流れる。 Pチャネル MOSト ランジスタ 45， 46がカレントミラ一回路を構成し、 MOS トランジスタ 45， 47は直列接続されているので、 \103 トランジスタ45， 47には Pチャネル OS トランジスタ 46および抵抗素子 48に流れる電流に応じた値の一定の電 流が流れる。 さらに、 チヤ一ジポンプ回路 41の Pチャネル MOS トランジスタ 42のゲートは Pチャネル MOS トランジスタ 45， 46のゲートと接続され、 チャージポンプ回路 41の Nチャネル MOSトランジスタ 43のゲートが Nチヤ ネル MOS トランジスタ 47のゲートと接続されているので、 MOS トランジス タ 42， 43には Pチャネル MOSトランジスタ 46および抵抗素子 48に流れ る電流に応じた値の一定の電流が流れる。
したがって、 この実施の形態 2では、 ノード N2が電源電位 VCCになって N チャネル MOS トランジスタ 6に電流が流れない場合でも、 Nチャネル MOS ト ランジスタ 43には電流が流れるので、 P L L回路は動作する。 また、 ノード N 2が接地電位 GNDになって: Pチャネル MOS トランジスタ 3に電流が流れない 場合でも Pチャネル MOSトランジスタ 42には電流が流れるので、 P LL回路 は動作する。 他の構成および動作は、 図 1の PL L回路と同じであるので、 その 説明は繰返さない。
[実施の形態 3]
図 13は、 この発明の実施の形態 3による P L L回路の要部を示す回路図であ る。 図 1 3において、 この PLL回路が図 1の P LL回路と異なる点は、 制御回 路 7, 8がそれぞれ制御回路 50， 51で置換されている点である。
制御回路 50は、 図 5で示した制御回路 7の Nチャネル MO S トランジスタ 2 2および抵抗素子 33と並列に抵抗素子 52を接続したものである。 制御回路 5 1は、 図 5で示した制御回路 8の抵抗素子 24および Pチャネル MOS トランジ スタ 25と並列に抵抗素子 53を接続したものである。
したがって、 この実施の形態 3では、 ノード N2が電源電位 VCCになって P チャネル MOS トランジスタ 25に電流が流れない場合でも抵抗素子 53および Nチャネル MOS トランジスタ 26に電流が流れ、 チャージポンプ回路の Nチヤ ネノレ MOS トランジスタ 6に電流が流れるので、 PLL回路は動作する。 また、 ノード N2が電源電位 VCCになって Nチャネル] EOS トランジスタ 22に電流 が流れない場合でも Pチャネル MOSトランジスタ 21および抵抗素子 52に電 流が流れ、 チャージポンプ回路 2の Pチャネル MOS トランジスタ 3に電流が流 れるので、 P LL回路は動作する。 他の構成および動作は、 図 1の PL L回路と 同じであるので、 その説明は繰返さない。
[実施の形態 4] 図 23で示した従来の PL L回路において、 電源投入前のノード N102の電 位 VCは接地電位 GNDになっており、 ロック状態やノード N102の電位 VC は VCCZ2になるものとすると、 電源投入時からロック状態に到達するまでは Pチャネル MOS トランジスタ丄 03を流れる電流 I cがノード: 02に電荷 を供給することとなる。 このときの電流 I cは、 ノード N102の電位 VCが低 いほど大きくなる。 このため、 従来の PL L回路には、 電流 I cと I. dがー致せ ずオフセットが発生するといぅデメリットがある反面、 電源投入からロック状態 に至る時間が短いというメリットがあった。
これに対して図 1の P L L回路では、 ノード N 2の電位 V Cに関係なく電流 I c , I dが一定になるように制御される。 したがって、 図 1の PLL回路には、 ノード N 2の電位 VCが変化してもオフセットが発生しないというメリットがあ る反面、 電?原投入からロック状態になるまでの時間が従来よりも長くなるという デメリットがある。 この実施の形態 4では、 この問題が解決される。
図 14は、 この発明の実施の形態 4による PL L回路の要部を示す回路図であ る。 図 14において、 この PL L回路が図 1の P LL回路と異なる点は、 プリチ ヤージ回路 60が追加されている点である。
プリチャージ回路 60は、 電源電位 VCCのラインと接地電位 GNDのライン との問に直列接続された Pチャネル MOSトランジスタ 63、 抵抗素子 64, 6 5および Nチャネル MOS トランジスタ 66と、 インバータ 67とを含む。 パヮ 一オンリセッ ト信号 ZPORは、 Pチヤネノレ MOS トランジスタ 63のゲートに 直接入力されるとともに、 インバータ 67を介して Nチャネル MOS トランジス タ 66のゲートに入力される π 信号 ZP O Rは、 電源投人から所定時間だけ活性 化レベルの 「L」 レベルになる信号である。 抵抗素子 64と 65の間のノードは、 ノード N 2に接続される。 抵抗素子 64と 65は、 同じ抵抗値を有する。
電源投入前はノード N 2は接地電位 GNDになっているものとする。 電源が投 入きれて信号 ORが活性化レベルの 「L」 レベルになると、 MOS トランジ スタ 63， .66が導通し、 ノード N 2の電位 V Cは電源電圧 V C Cを抵抗素子 6 4と 65で分圧した電位 VCCZ2となる。
したがって、 この実施の形態 4では、 電源投入時にノード N 2の電位 VCを迅 速に立上げることができ、 電源投入からロック状態に至るまでの時間が短くなる。 なお、 この実施の形態 4では、 抵抗素子 64と 65は同じ抵抗値を有するもの としたが、 抵抗素子 64と 65の抵抗値の比を変えることにより、 ノード N 2の 電位 V Cを所望の電位にプリチャージすることができる。
[実施の形態 5 ]
図 15は、 この発明の実施の形態 5による P L L回路の構成を示す回路ブロッ ク図である。 図 1 5を参照して、 この PLL回路が図 1の PLL回路と異なる点 は、 制御回路 8が除去されて Nチャネル MOS トランジスタ 6のゲートに -定の バイアス電位 VBNが与えられている点と、 プリチャージ回路 70が追加されて いる点である。 プリチャージ回路 70は、 Pチャネル MOS トランジスタ 7丄を 含む。 Pチャネル MOS トランジスタ 71は、 電源電位 VCCのラインとノード N 2との間に接続され、 そのゲートはパワーオンリセット信号 /P ORを受ける。 電源投入前はノード N 2は接地電位 GNDになっているものとする。 電源が投 入されて信号 ZP ORがー定時間だけ活性化レベルの 「Lj レベルになると、 P チャネル MOS トランジスタ 71·がパルス的に導通してノード N 2が電源電位 V CCにプリチャージされる。 チャージポンプ回路 2の Nチャネル MOS トランジ ス 6がノード N 2の電位 VCが高いほど大きな電流を流す。 したがって、 ノード N 2の電位 VCの高低に関係なく Nチャネル MOS トランジスタ 6に流れる電流 I cを一定にしていた図 1の PL L回路に比べ、 電源投入からノード N 2の電位 が口ック時の電位に到達するまでの時間が短くて済む。
また、 制御回路 7によって Pチャネル MOS トランジスタ 3に流れる電流を一 定にするので、 Nチャネル MOSトランジスタ 6に流れる電流 I dが増加ノ減少 すると Pチャネル MOS トランジスタ 3に流れる電流 I cが減少 Z増加していた 従来に比べ、 オフセッ トの発生を抑制することができる。
[実施の形態 6 ]
図 1 6は、 この発明の実施の形態 6による P L L回路の構成を示す回路ブロッ ク図である。 図 1 6を参照して、 この P L L回路が図 1の PL L回路と異なる点 は、 制御回路 7が除去されて Pチャネル MOS トランジスタ 3のゲートに一定の バイアス電位 VB Pが与えられている点と、 プリディスチャージ回路 72が追加 されている点である。 プリディスチャージ回路 72は、 Nチャネル MOSトラン ジスタ 73を含む。 Nチャネル MOS トランジスタ 73は、 ノード N2と接地電 位 GNDのラインとの間に接続され、 そのゲートはパワーオンリセット信号の相 補信号 P ORを受ける。
電源投入前はノード Ν 2は任意の電位になっているものとする。 電源が投入さ れて信号 P ORがー定時間だけ活性化レベルの 「H」 レベルになると、 Nチヤネ ル MOS トランジスタ 73がパルス的に導通してノード N 2が接地電位 GNDに プリディスチャージされる ΰ チャージポンプ回路 2の Ρチャネル MOS トランジ スタ 3は、 ノード N 2の電位 VCが低いほど大きな電流を流す。 したがって、 ノ ード N 2の電位 VCの高低に関係なく Pチャネル MQS トランジスタ 3に流れる 電流 I dを一定にしていた図 1の PL L回路に比べ、 電源投入からノード N 2の 電位がロック時の電位に到達するまでの時間が短くて済む。
' また、 制御回路 8によって Nチャネル MOS トランジスタ 6に流れる電流を一 定にするので、 Pチャネル MOS トランジスタ 3に流れる電流 I cが増加ノ減少 すると Nチャネル MOS トランジスタ 6に'流れる電流 I dが減少/増加していた 徒来に比べ、 オフセットの発生を抑制することができ,る。
[実施の形態 7 ]
図 1 7は、 この発明の実施の形態 7による P L L回路の構成を示す回路ブロッ ク図である。 図 1 7を参照して、 この PLL回路が図 1の P LL回路と異なる点 は、 チャージポンプ回路 2がチャージポンプ回路 80で置換されている点と、 口 ック検出器 85が追加されている点である。
ロック検出器 85は、 参照ク口ック信号 R C L Kとフィードバッククロック信 号 FCLKとの位相差が所定レベルよりも小さい場合は口ック検出信号 φ Lを活 性化レベルの 「H」 レベルにし、 参照クロック信号 RCLKとフィードバックク 口ック信号 FCLKとの位相差が所定レベルよりも大きい場合は口ック検出信号 0 Lを非活性化レベルの 「L」 レベルにする。
チャージポンプ回路 80がチャージポンプ回路 2と異なる点は、 Pチヤネノレ M O Sトランジスタ 81、 Nチャネル MOS トランジスタ 84およびセレクタ 82， 83が追加されている点である。 pチャネル MOS トランジスタ 81のソースは電源電位 VCCを受け、 そのゲ ートは一定のバイアス電位 VB Pを受ける。 Pチヤネ /レ MOS トランジスタ 3， 81は、 可変電流源 80 aを構成する。 セレクタ 82は、 Pチャネル MO S トラ ンジスタ 3， 81のドレインとスィツチング素子 4の一方電極との間に介挿され、 信 Lが非活性化レベルの 「L」 レベルの場合は Pチャネル MOS トランジス タ 81のドレインとスィツチング素子 4の一方電極とを接続し、 信号 ψ Lが活性 化レベルの 「H」 レベルの場合は Pチャネル MOS トランジスタ 3のドレインと スィッチング素子 4の一方電極とを接続する。
Nチャネル MOS トランジスタ 84のソースは接地電位 GNDを受け、 そのゲ ートは一定のバイアス電位 VBNを受ける。 Nチャネル MOS トランジスタ 6, 84は、 可変電流源 80 bを構成する。 セレクタ 83は、 Nチャネル MO S トラ ンジスタ 6， 84のドレインとスィツチング素子 5の一方電極との間に介挿され、 信 - φ Lが非活性化レベルの 「 L」 レベルの場合は Nチャネル MO S トランジス タ 84のドレインとスィツチング素子 5の一方電極とを接続し、 信号 φ Lが活性 化レベルの 「H」 レベルの場合は Nチャネル MO Sトランジスタ 6のドレインと スィッチング素子 5の一方電極とを接続する。
次に、 この P L L回路の動作について説明する。 電源投入時のように PL L冋 路がロック状態に至っていない場合は、 信号 </> Lが非活性化レベルの 「L」 レべ ノレになり、 セレクタ 82によって Pチヤネノレ MO S トランジスタ 81のドレイン がスイッチング素子 4の一力電極に接続されるとともに、 セレクタ 83によって Nチャネル MOS トランジスタ 84のドレインがスィツチング素子 5の一方電極 に接続される。 この場合は、 図 1 7の PLL回路は従来の P LL回路と同じ構成 になる。 したがって、 従来と同様、 この P LL回路は素早くロック状態に至る。 ただし、 この状態ではオフセットが生じている。
PLL回路がロック状態になると信号 0 Lが活性化レベルの 「H」 レベルにな り、 セレクタ 82によって Pチャネル MOS トランジスタ 3のドレインがスイツ チング素子 4の一方電極に接続されるとともに、 セレクタ 83によって Nチヤネ ル MOS トランジスタ 6のドレインがスィツチング素子 5の一方電極に接続され る。 この場合は、 図 1 7の PLL回路は図 1の PLL回路と同じ構成になる。 し たがって、 ロック時の制御電位 vcが変動してもオフセットは発生しない。
[実施の形態 8]
図 18は、 この発明の実施の形態 8による PL L回路の構成を示す回路ブロッ ク図である。 図 18において、 この PLL回路が、 図 1 7の P LL回路と異なる 点は、 制御回路 86, 87が追加され、 制御回路 86， 87で生成された制御電 位 VCP' ， VCN' がバイアス電位 VBP， VBNの代わりに MOS トランジ スタ 81， 84のゲートに入力されている点である。
制御回路 86は、 図 1 9に示すように、 抵抗素子 91、 Pチャネル MOS トラ ンジスタ 92, 93および Nチャネル MOS トランジスタ 94， 95を含む。 M OS トランジスタ 92， 94と、 抵抗素子 91および MOS トランジスタ 93， 95とは、 それぞれ電源電位 VCCのラインと接地電位 GNDのラインとの間に 直列接続される。 Pチャネル MOS トランジスタ 93のゲートは、 制御電位 VC を受ける。 Nチヤネノレ MO S トランジスタ 94， 95のゲートは、 ともに Nチヤ ネル MOS トランジスタ 95のドレインに接続される。 Nチャネル MOS トラン ジスタ 94と 95は、 カレントミラー回路を構成する。 Pチャネル MOS トラン ジスタ 92のゲートは、 そのドレインに接続される。 Pチヤネ /レ MO Sトランジ スタ 92のゲート電位が制御電位 V CP' となる。
MOS トランジスタ 94， 95がカレントミラー回路を構成し、 MOS トラン ジスタ 92， 94は直列接続され、 Pチャネル MO S トランジスタ 29のゲート とチャージポンプ回路 80の Pチャネル MOS トランジスタ 81のゲートとは接 続されているので、 Pチャネル MOS トランジスタ 81には Pチャネル MOS ト ランジスタ 93に流れる電流に応じた電流が流れる。
制御電位 V Cが高くなると、 Pチャネル MO S トランジスタ 93の抵抗値が大 きくなつて抵抗素子 91および MOS トランジスタ 93， 95に流れる電流は小 さくなり、 Pチャネル MOS トランジスタ 81に流れる電流も小さくなる。 制御 電位 V Cが低くなると、 Pチャネル MO S トランジスタ 93の抵抗値が小さくな つて抵抗素子 91および MOS トランジスタ 93， 95に流れる電流が大きくな り、 Pチャネル MOS トランジスタ S 1に流れる電流も大きくなる。
制御回路 87は、 図 20に示すように、 MO S トランジスタ 101， 103と、 MO S トランジスタ 102， 104および抵抗素子 105とは、 それぞれ電源電 位 VCCのラインと接地電位 G N Dのラインとの間に直列接続される。 Nチヤネ ル MOS トランジスタ 104のゲートは、 制御電位 VCを受ける。 Pチャネル M OS トランジスタ 101， 丄 02のゲートは、 ともに Ρチャネル] VIOS トランジ スタ 102のドレインに接続される。 Ρチャネル MOS トランジスタ 101と 1 02は、 カレントミラー回路を構成する。 Νチャネル MOS トランジスタ 103 のゲートは、 そのドレインに接続される。 Νチャネル MOS トランジスタ 103 のゲート電位が制御電位 VCN' となる。
Νチャネル MOS トランジスタ 101と " I 0.2はカレントミラー回路を構成し、 MOS トランジスタ 101， 103は直列接続され、 Νチャネル MO S トランジ スタ 103のゲ一トとチャージポンプ回路 80の Νチヤネノレ MOS トランジスタ 84のゲートとは接続されているので、 Νチヤネノレ MOS トランジスタ 84には Νチャネル MOS トランジスタ 104に流れる電流に応じた値の電流が流れる。 制御電位 V Cが高くなると、 Νチャネル MO S トランジスタ 104の抵抗値が 小さくなつて MOS トランジスタ 102， 104および抵抗素子 105に流れる 電流が大きくなり、 Νチャネル MOS トランジスタ 84に流れる電流も大きくな る。 制御電位 VCが低くなると、 Νチャネル MOS トランジスタ 104の抵抗ィ直 が小さくなって MO S トランジスタ 102， 104および抵抗素子 105に流れ る電流が小さくなり、 Νチャネル MOS トランジスタ 84に流れる電流も小さく なる。
次に、 PLL回路の動作について説明する。 P L L回路がロック状態でない場 合は、 信号 0 Lが非活性化レベルの 「L」 レベルになり、 セレクタ 82によって pチャネル MOS トランジスタ 81のドレインがスィツチング素子 4の一方電極 に接続されるとともに、 セレクタ 83によって Nチャネル MO Sトランジスタ 8 4のドレインがスィツチング素子 5の一方電極に接続される。
制御電位 VCが VCCZ2よりも低い場合は、 制御電位 VCP' が低くなつて Pチャネル MOS トランジスタ 81に流れる電流が大きくなるとともに、 制御電 位 VCN' が低くなつて Nチャネル MOS トランジスタ 84に流れる電流が小さ くなる。 制御電位 V Cが V C C 2よりも高！/、場合は、 制御電位 V CP' が高くなつて Pチャネル MO トランジスタ 81に流れる電流が小さくなるとともに、 制御電 位 VCN' が高くなつて Nチャネル MOS トランジスタ 84に流れる電流が大き くなる。
したがって、 MOSトランジスタ 81， 84のゲートに一定のバイアス電位を 与えていた図 1 7の P L L回路に比べ、 短時間で口ック状態に至る。 他の構成お よび動作は、 図 1 7の PLL回路と同じであるので、 その説明は繰返さない。
[実施の形態 9 ]
図 21は、 この発明の実施の形態 9による P L L回路の構成を示す回路ブロッ ク図である。 図 21において、 この PL L回路が図 1の PL L回路と異なる点は、 チャージポンプ回路 2がチャージポンプ回路 1 10で置換されている点である。 チャージポンプ回路丄 10がチャージポンプ回路 2と異なる点は、 制御電位 V CP, VCNの代わりに一定のバイアス電位 VB P， VBNがそれぞれ MOS ト ランジスタ 3， 6のゲートに与えられている点と、 電源電位 VCCおよび接地電 位 GNDの代わりに可変電圧源 1 1 1， 1 1 2の出力電位 V 1, V2がそれぞれ MOS トランジスタ 3， 6のソースに与えられている点である。
可変電圧源 1 1 1， 1 1 2は、 それぞれ制御回路 7， 8によって制御される。 可変電圧源 1 1 1および Pチャネル MOS トランジスタ 3は可変電流源 1 10 a を構成し、 可変電圧源 1 1. 2および Nチャネル MOSトランジスタ 6は可変電流 源 1 10 bを構成する。
制御電位 V Cが高くなると可変電圧源 1 10， 1 1 1の出力電位 V 1 , V 2も 高くなり .、 制御電位 V Cが低くなると可変電圧源 1 10， 1 1 1の出力電位 VI， V 2も低くなり、 V 1— VCおよび VC— V 2は常に一定値に保たれる。 したが つて、 制御電位 VCが変動してもスィツチング素子 4の導通時に Pチャネル MO Sトランジスタ 3に流れる電流 I cと、 スィツチング素子 5の導通時に Nチヤネ ル MOSトランジスタ 6に流れる電流 I dとは常に一定値に保たれ、 オフセット が発生することはない。
[実施の形態 1 0] .
図 22は、 この発明の実施の形態 10による P L L回路の構成を示す回路プロ ック図である。 図 22において、 この P LL回路が図 1の P LL回路と異なる点 は、 チャージポンプ回路 2がチャージポンプ回路 1 13で置換されている点であ る。
チャージポンプ回路 1 1 3がチャージポンプ回路 2と異なる点は、 電源電位 V CCおよび接地電位 GNDの代わりに可変電圧源 1 14， 1 1 5の出力電位 V 3，
V4がそれぞれ MOS トランジスタ 3, 6のソースに与えられている点である。 可変電圧源 1 14， 1 1 5は、 それぞれ制御回路 7， 8によって制御される。 可 変電圧源 1 14および Pチャネル MOSトランジスタ 3は可変電流源 1 13 aを 構成し、 可変電圧源 1 1 5および Nチャネル MOS トランジスタ 6は可変電流源 1 1 3 bを構成する。
可変電圧源 1 14は、 Pチャネル MOS トランジスタ 3のソース電位 V 3を微 調整して、 スイッチング素子 4の導通時に Pチャネル M〇 S トランジスタ 3に流 れる電流 I cを制御電位 VCに関係なく一定値に保つ。 可変電圧源 1 1 5は、 N チャネル MOS トランジスタ 6のソース電位 V 4を微調整して、 スイッチング素 子 5の導通時に Nチャネル M〇 S トランジスタ 6に流れる電流 I dを制御電位 V Cに関係なく一定値に保つ。 したがって図 1の P L L回路よりも精度よく電流 I c， ； 1 dを一定値に保つことができ、 オフセッ トの発生を確実に防止することが できる。
なお、 実施の形態 1では Pチャネル MOSトランジスタ 3.および Nチャネル M O S トランジスタ 6でそれぞれ可変電流源 2 a, 2 bを構成し、 実施の形態 9で は可変電圧源 1 1 1および Pチャネル MOSトランジスタ 3と可変電圧源 1 1 2 および Nチャネル MOSトランジスタ 6でそれぞれ可変電流源 1 10 a， 1 10 bを構成し、 実施の形態 10では可変電圧源 1 14および Fチャネル MOS トラ ンジスタ 3と可変電圧源 1 1 5および Nチャネル MOS トランジスタ 6でそれぞ れ可変電流源 1 1 3 a， 1 13 bを構成したが、 これに限るものではなく、 可変 電流源は出力電流の制御が可能なものであればどのような構成でもよレ、。
今回開示された実施の形態はすべての点で例示であって制限的なものではない と考えられるべきである。 本発明の範囲は上記した説明ではなくて特許請求の範 囲によって示され、 特許請求の範囲と均等の意味および範囲内でのすべての変更 が含まれることが意図される。

Claims

請求の範囲
1. 第 1のクロック信号 （RCLK) に同期した第 2のクロック信号 （FCL K) を生成するクロック同期装置であって、
前記第 1および第 2のクロック信号 （RCLK， FCLK) の位相差を検出し、 その位相差に応じた時間だけ第 1の制御信号 (UP,. DOWN) を活性化レベル にする位相差検出回路 （1) 、
所定のノードに接続されたループフィルタ （9) 、
前記位相差検出回路 （1) からの第 1の制御信号 （UP, DOWN) に応答し て前記ループフィルタ （9) に電流を与える電流供給回路 （2, 7, 8， 41， 80， 86, 87, 1 10, 1 1 3) 、 および
前記所定のノードの電位 (VC) に従って前記第 2のクロック信号 （FCL ' K) を生成するクロック発生回路 （12， 13， 40) を備え、
前記電流供給回路 （2, 7, 8, 41， 80, 86, 87， 11 0， 1 1 3) は、
その出力電流の制御が可能な可変電流源 （2 a, 2 b, 41 a, 41 b, 80 a , 80 b, 1 1 0 a, 1 1 0 b, 1 1 3 a, 1 1 3 b) ,
前記第 1の信号 （UP, DOWN) が活性化レベルにされたことに応じて、 前 記可変電流源 （2 a， 2 b, 41 a, 41 b, 80 a， 80 b, 1 1 0 a， 1 1 O b, 1 1 3 a, 11 3 b) の出力電流を前記ループフィルタ （9) に流すため の第 1の切換回路 （4， 5, 82， 83) 、 および
前記所定のノードの電位 （VC) に基づいて、 前記可変電流源 （2 a, 2 b, 41 a, 41 b, 80 a, 80 b， 1 10 a, 1 1 0 b, 1 1 3 a， 1 1 3 b) から前記ループフィルタ （9) に予め定められた定電流が流れるように前記可変 電流源 (2 a, 2 b , 41 a, 41 b, 80 a, 80 b， 1 1 0 a, 1 1 0 b，
1 1 3 a, 1 1 3 b) を制御する第 1の制御回路 （7， 8， 86, 87) を含む、 クロック同期装置。
2. 前記可変電流源 （2 a, 2 b, 41 a, 41 b, 80 a, 80 b, 110 a, 1 10 b, 1 1 3 a, 1 1 3 b ) は、 その入力電極が第 1の制御電位 (VCP, VCN) を受ける第 1の導電形式の第 1のトランジスタ （3, 6) を含み、 前記第 1の切換回路 （4， 5, 82， 83) は、 前記第 1の制御信号 （UP, DOWN) が活性化レベルにされたことに応じて、 第 1の電源電位 (VCC, G ND) のラインと前記ループフィルタ （9) との間に前記第 1のトランジスタ 5 (3， 6) を接続し、 '
前記第 1の制御回路 （7, 8, 50， 51， 86， 87) は、 前記所定のノ一 ドの電位 (VC> に基づいて、 前記第 1の電源電位 （VCC, GND) のライン と前記ループフィルタ （9) との間に接続された前記第 1のトランジスタ （3， 6) に予め定められた定電流が流れるように前記第 1の制御電位 （VCP， VC 10 N) を制御する、 請求の範囲第 1項に記載のクロック同期装置。
3. 前記第 1の制御回路 （ 7， 8, 50， 51 ) は、
その第 1の電極が前記第 1の電源電位 (VCC, GND) のラインに接続され、 その入力電極がその第 2の電極に接続され、 その第 2の電極から前記第 1の制御 電位 （VCP， VCN) を出力する第 1の導電形式の第 2のトランジスタ （21 , 15 26) 、
その第 1の電極が前記第 2のトランジスタ （21， 26) の第 2の電極に接続 され、 その入力電極が前記所定のノードの電位 （VC) 'を受ける第 2の導電形式 の第 3のトランジスタ （22， 25〉 、 および
' 前記第 3のトランジスタ （22, 25) の第 2の電極と第 2の電源電位 (GN
20 D, VCC) のラインとの間に接続された第 1の抵抗素子 （23， 24) を含む、 請求の範囲第 2項に記載のクロック同期装置。
4. 前記第 1の制御回路 （50， 5 1) は、 さらに、 前記第 2のトランジスタ (21, 26) の第 2の電極と前記第 2の電源電位 (GND, VCC) のライン との間に接続された第 2の抵抗素子 （52, 53) を含む、 請求の範囲第 3項に 25 記載のクロック同期装置。
5. 前記可変電流源 ( 1 a, 41 b) は、 さらに、 前記第 1のトランジスタ (3, 6) に並列接続され、 その入力電極が一定のバイアス電位 （VBP, VB
N) を受ける第 1の導電形式の第 4のトランジスタ （42， 43) を含む、 請求 の範囲第 3項に記載のクロック同期装置。
6. さらに、 前記第 1および第 2のクロック信号 （RCLK, FCLK) の位相 差が予め定められたレベルよりも小さいか否かを検出し、 小さい場合はロック検 出信号 （ し） を活性化レベルにし、 大きい場合は前記ロック検出信号 (Φ U を非活性化レベルにするロック検出回路 （85) を備え、
前記可変電流源 （80 a， 80 b) は、 さらに、 その入力電極が一定のバイァ ス電位 （VBP， VBN) を受ける第 1の導電形式の第 2のトランジスタ （81， 84) を含み、
前記第 1の切換回路 （4, 5， 82, 83) は、 前記第 1の制御信号 （UP, DOWN) が活性化レベルにされたことに応じて、 前記ロック検出信号 (φ が活性化レベルの場合は前記第 1のトランジスタ （3， 6) を前記第 1の電源電 位 （VCC, GND) のラインと前記ループブイルタ （9〉 との間に接続し、 前 記ロック検出信号 （0 L) が非活性化レベルの場合は前記第 2のトランジスタ
(8 1, 84) を前記第 1の電源電位 （VCC， GND) のラインと前記ループ フィルタ （9) との間に接続する、 請求の範囲第 2項に記載のク Pック同期装置。
7. さらに、 前記第 1および第 2のクロック信号 （RCLK, FCLK) の位相 差が予め定められたレベルよりも小さいか否かを検出し、 小さい場合は口ック検 出信号 （0 L) を活性化レベルにし、 大きい場合は前記ロック検出信号 （ L) を非活性化レベルにするロック検出回路 （85) を備え、
前記可変電流源 （80 a, 80 b) は、 さらに、 その入力電極が第 2の制御電 位 （VCP' , VCN' ) を受ける第 1の導電形式の第 2のトランジスタ （81， 84) を含み、
前記第 1の切換回路 （4， 5, 82， 83) は、 前記第 1の制御信号 （UP, DOWN) が活性化レベルにされたことに応じて、 前記ロック検出信号 （0 L) が活性化レベルの場合は前記第 1のトランジスタ （3, 6) を前記第 1の電源電 位 （VCC, GND) のラインと前記ループフィルタ （9) との間に接続し、 前 記ロック検出信号 （0 L) が非活性化レベルの場合は前記第 2のトランジスタ (81, 84) を前記第 1の電源電位 (VCC, GND) のラインと前記ループ フイノレタ （9) との間に接続し、
前記電流供給回路 （7, 8, 80, 86, 87) は、 さらに、 前記所定のノー ドの電位 （VC) に基づいて、 前記第 1の電源電位 （VCC， GND) のライン と前記ループフィルタ （9) との間に接続された前記第 2のトランジスタ （8 1， 84) に流れる電流が、 前記第 1の電源電位 （VCC, GND) と前記所定のノ ードの電位 (VC) との電位差に応じて增大するように前記第 2の制御電位 (V CP' , VCN' ) を制御する第 2の制御回路 （86， 8 7) を含む、 請求の範 囲第 2項に記載のクロック同期装置。
8. 前記第 1の制御信号 （UP) は、 前記第 2のクロック信号 （FCLK) の位 相を進めるための信号であり、
前記位相差検出回路 （1) は、 前記第 2のクロック信号 （FCLK) の位相が 前記第 1のクロック信号 （RCLK) よりも遅れている場合は、 前記第 1の制御 信号 （UP) を前記第 1および第 2のクロック信号 （FC1LK， RC LK) の位 相差に応じた時間だけ活性化レベルにし、 前記第 2のクロック信号 （FCLK) の位相が前記第 1のクロック信号 （RCLK) よりも進んでいる場合は前記第 2 のクロック信号 （FCLK) の位相を遅らせるための第 2の制御信号 （DOW N) を前記第 1および第 2のクロック信号 （RCLK, FCLK) の位相差に応 じた時間だけ活性化レベルにし、 前記第 1および第 2のクロック信号 （RCLK, FCLK) の位相が一致している場合は前記第 1および第 2の制御信号 （UP, DOWN) を予め定められた時間だけ活性化レベルにし、
前記電流供給回路 （2, 7， 8， 4 1， 80， 8 6， 8 7, 1 1 0， 1 1 3) は、 前記第 1の制御信号 （UP) が活性化レベルにされたことに応じて前記ルー プフィルタ （9) に第 1極性の電流を与えるとともに、 前記第 2の制御信号 （D OWN) が活性化レベルにされたことに応じて前記ループフィルタ （9) に第 2 極性の電流を与える、 請求の範囲第 2項に記載のクロック同期装置。 '
9. 前記可変電流源 (2 a, 2 b, 4 1 a, 1 b, 80 a， 80 b， 1 1 0 a, 1 1 0 b, 1 1 3 a, 丄 1 3 b) は、 さらに、 その入力電極が第 2の制御電位
(VCN) を受ける第 2の導電形式の第 2のトランジスタ （6) を含み、 前記電流供給回路 （2, 7， 8， 41， 8 0, 8 6， 8 7， 1 1 0, 1 1 3) は、 前記第 2の制御信号 （DOWN) が活性化レベルにされたことに応じて、 前 記ループフィルタ （9) と前記第 2の電源電位 （GND) のラインとの間に前記 第 2のトランジスタ （6) を接続する第 2の切換回路 （5) 、 および
前記所定のノードの電位 （VC) に基づいて、 前記ループフィルタ （9) と前 記第 2の電源電位 (GND) のラインとの間に接続された前記第 2のトランジス タ （6) に前記予め定められた定電流が流れるように前記第 2の制御電位 (VC N) を制御する第 2の制御回路 （8) を含む、 請求の範囲第 8項に記載のクロッ ' ク同期装置。
1 0. さらに、 前記第 1および第 2の電源電位 (VCC, GND) が与えられた ことに応じて前記所定のノードを予め定められた電位にプリチャージするプリチ ヤージ回路 （60) を備える、 請求の範囲第 9項に記載のクロック同期装置。
1 1. 前記電流供給回路 （2， 7, 8， 41， 80， 86, 87， 1 1 0， 1 1 3) は、
さらに、 その入力電極が一定のバイアス電位 (VBN) を受ける第 2の導電形 式の第 2のトランジスタ （6) 、 および
前記第 2の制御信号 （DOWN) が活性化レべノレにされたことに応じて、 前記 ループフィルタ （9) と前記第 2の電源、電位 (GND) のラインとの間に前記第 2のトランジスタ （6) を接続する第 2の切換回路 （5) を含む、 請求の範囲第 8項に記載のクロック同期装置。
1 2. さらに、 前記第 1および第 2の電源電位 (VCC, GND) が与えられた ことに応じて前記所定のノードを前記第 1の電源電位 (VCC) にプリチャージ するプリチャージ回路 （70) を備える、 請求の範囲第 1 1項に記載のクロック
1 3. 前記第 1の制御信号 （D OWN) は、 前記第 2のクロック信号 （ F C L K) の位相を遅らせるための信号であり、
前記位相差検出回路 （1) は、 前記第 2のクロック信号 （FCLK) の位相が 前記第 1のクロック信号 （RCLK) よりも進んでいる場合は前記第 1の制御信 号 （DOWN) を前記第 1および第 2の ロック信号 （RCLK, FCLK) の 位相差に応じた時間だけ活性化レベルにし、 前記第 2のクロック信号 (FCL K) の位相が前記第 1のクロック信号 （RCLK) よりも遅れている場合は前記 第2のクロック信号 （FCLK) の位相を進ませるための第 2の制御信号 （U P) を前記第 1およぴ第 2のクロック信号 （RCLK， FCLK) の位相差に応 じた時間だけ活性化レベルにし、 前記第 1および第 2のクロック信号 （RCLK, FCLK) の位相が一致している場合は前記第 1および第 2の制御信号 （D〇W N， UP) を予め定められた時間だけ活性化レベルにし、
前記電流供給回路 （2， 7, 8, 41， 80, 86， 87, 1 10, 1 1 3) は、 前記第 1の制御信号 （DOWN) が活性化レベルにされたことに応じて前記 ループフィルタ （9) に第 1極性の電流を与えるとともに、 前記第 2の制御信号 (UP) が活性化レベルにされたことに応じて前記ループフィルタ （9) に第 2 極性の電流を与える、 請求の範囲第 2項に記載のクロック同期装置。
14. 前記電流供給回路 （ 2 , 7， 8， 41， 80, 86， 87, 1 10, 1 1 3) は、
さらに、 その入力電極が一定のバイアス電位 （VBP) を受ける第 2の導電形 式の第 2のトランジスタ （3) 、 および
前記第 2の制御信号 （UP) が活性化レベルにされたことに応じて、 前記ルー プフィルタ （9) と前記第 2の電源電位 (VCC) のラインとの間に前記第 2の トランジスタ （3) を接続する第 2の切換回路 （4) を含む、 請求の範囲第 1 3 項に記載のクロック同期装置。
1 5. さらに、 前記第 1および第 2の電源電位 (GND, VCC) が与えられた ことに応じて前記所定のノードを前記第 1の電源電位 (GND) にプリチャージ するプリチャージ回路 （72) を備える、 請求の範囲第 14項に記載のクロック
16. 前記可変電流源、 (1 10 a, 1 10b) は、
その出力電位 （V I, V 2) の制御が可能な可変電位源 （1 1 1, 1 1 2) 、 および
その入力電極が一定のバイアス電位 （VB P， VBN) を受ける トランジスタ (3， 6) を含み、
前記第 1の切換回路 （4， 5) は、 前記第 1の制御信号 （UP, DOWN) が 活性化レベルにされたことに応じて、 前記可変電位源 （1 1 1, 1 1 2) の出力 ノードと前記ループフィルタ （9) との間に前記トランジスタ （3， 6) を接続 し、
前記第 1の制御回路 （7, 8) は、 前記所定のノードの電位 （VC) に基づい て、 前記可変電位源 （1 1 1， 1 12) の出力ノードと前記ループフィルタ (9) との間に接続された前記トランジスタ （3， 6) に予め定められた定電流 が流れるように前記可変電位源 （1 1 1, 1 1 2) を制御する、 請求の範囲第 1 項に記載のクロック同期装置。
1 7. 前記可変電流源 （1 1 3 a, 1 1 3 b) は、
その出力電位 (V 3, V4) の制御が可能な可変電位源 （1 14, 1 15) 、 および
その入力電極が一定の制御電位 (VC P, VCN) を受けるトランジスタ （3，
6) を含み、
前記第 1の切換回路 （4, 5) は、 前記第 1の制御信号 （UP, DOWN) が 活性化レベルにされたことに応じて、 前記可変電位源 （1 14， 1 1 5) の出力 ノードと前記ループフィルタ （9) との間に前記トランジスタ （3, 6) を接続 し、
前記第 1の制御回路 （7， 8) は、 前記所定のノードの電位 (VC) に基づい て、 前記可変電位源 （1 14， 1 1 5) の出力ノードと前記ループフィルタ
(9) との間に接続された前記トランジスタ （3, 6) に予め定められた定電流 が流れるように前記制御電位 （VCP, VCN) および前記可変電位源 .（ 1 14， 1 1.5) を制御する、 請求の範囲第 1項に記載のクロック同期装置。
18. 前記ループフィルタ （9) は、 前記所定のノードと基準電位 (GND) の ラインとの間に直列接続された抵抗素子 （10) およびキャパシタ （1 1) を含 む、 請求の範囲第 1項に記載のクロック同期装置。
19. 第 1のクロック信号 （RCLK) に同期した第 2のクロック信号 （FCL K) を生成するクロック同期装置であって、
前記第 1および第 2のクロック信号 （RCLK, FCLK) の位相差を検出し、 その位相差に応じた時間だけ制御信号 （UP, DOWN) を活性化レベルにする 位相差検出回路 （1) 、
所定のノードに接続されたループフィルタ （9) 、 前記位相差検出回路 （1) からの制御信号 （UP, DOWN) に応答して前記 ' ループフィルタ （9) に電流を与える電流供給回路 （2， 7， 8, 41， 80, 86， 8 7, 1 1 0， 1 1 3) 、 および
制御電位 （VCP， VCN) に従って前記第 2のクロック信号 （FCLK) を 生成するクロック発生回路 （1 2， 13, 40) を備え、
前記電流供給回路 （2， 7, 8, 41, 80， 86, 87， 1 1 0, 1 1 3) は、
その入力電極が前記制御電位 （VCP， VCN) を受けるトランジスタ （3, 6) 、
前記制御信号 （UP， DOWN) が活性化レベルにされたことに応じて、 電源 電位 （VCC, GND) のラインと前記ループフィルタ （9) との間に前記トラ ンジスタ （3， 6) を接続する切換回路 （4， 5) 、 および
前記所定のノードの電位 （VC) に基づいて、 前記電源電位 （VCC， GN D) のラインと前記ループフィルタ （9) との間に接続された前記トランジスタ (3, 6) に予め定められた定電流が流れるように前記制御電位 （VCP， VC
N) を制御する制御回路 （7, 8, 86， 87) を含む、 クロック同期装置。
20. 第 1のクロック信号 （RCLK) に同期した第 2のクロック信号 （FCL K) を生成するクロック同期装 g;であって、
前記第 1および第 2のクロック信号 （RCLK, FCLK) の位相差を検出し、 その位相差に応じた時間だけ制御信号 （UP, DOWN) を活性化レベルにする 位相差検出回路 （1) 、
所定のノードと基準電位 (GND) のラインとの間に直列接続された抵抗素子 (10) およびキャパシタ （1 1) を含むループフィルタ （9) 、
前記位相差検出回路 （1) からの制御信号 （UP, DOWN) に応答して前記 ループフィルタ （9) に電流を与える電流供給回路 （2， 7 , 8， 41, 80, 86， 87, 1 10, 1 13) 、 および
前記所定のノードの電位 (VC) に従って前記第 2のクロック信号 （FCL K) を生成するクロック発生回路 （12， 1 3, 40) を備え、
前記電流供給回路 （2， 7， 8， 41, 80， 86, 87, 1 10， 1 13) は、
その入力電極が制御電位 （VCP， VCN) を受けるトランジスタ （3， 6) 、 前記制御信号 （UP, DOWN) が活性化レベルにされたことに応じて、 電源 電位 （VCC， GND) のラインと前記ループフィルタ （9) との間に前記トラ ンジスタ （3, 6) を接続する切換回路 （4， 5, 82， 83) 、 および
前記抵抗素子 （10) およびキャパシタ （1 1) 間のノードの電位 （VC' ) に基づいて、 前記電源電位 （VCC, GND) のラインと前記ループフィルタ (9) との間に接続された前記トランジスタ （3， 6) に予め定められた定電流 が流れるように前記制御電位 （VCP, VCN) を制御する制御回路 （7, 8,
86, 87) を含む、 クロック同期装置。
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