JP2014090371A - 同期化回路及びこれを含むクロックデータリカバリ回路 - Google Patents

Abstract

【課題】擬似ロックを生じさせることなく基準クロック信号に同期した再生クロック信号を生成することが可能な同期化回路及びこれを含むクロックデータリカバリ回路を提供する。
【解決手段】入力データ信号中に所定周期毎に現れるデータ遷移点に対応した基準クロック信号に同期したクロック信号を生成するにあたり、以下の如き擬似ロック回避処理を行う。すなわち、チャージポンプによって第１ライン上に送出された位相制御電圧が下限基準電圧を下回ったときに第１ラインに対するプリチャージを開始し、この位相制御電圧が上限基準電圧を上回るまで、このプリチャージ動作を継続する。
【選択図】図９

Description

本発明は、基準クロック信号に同期した再生クロック信号を生成する同期化回路及びこの同期化回路を含むクロックデータリカバリ回路（以下、ＣＤＲ回路と称する）に関する。

現在、高速シリアルデータの通信方式として、データ信号中にクロック信号を重畳させて伝送するエンベデットクロック（embedded clock)方式が採用されている。

エンベデットクロック方式を採用した通信システムの受信装置には、受信データ信号におけるデータ遷移の周期性を利用してこの受信データ信号から、データの遷移点に位相同期した再生クロック信号を取得するＣＤＲ回路が搭載されている（例えば、特許文献１の図５参照）。このＣＤＲ回路は、位相・周波数検出器、チャージポンプ、ループフィルタ、電圧制御発振器及び分周器からなるＰＬＬ（phase locked loop）回路を備えている（例えば、特許文献１の図５参照）。

しかしながら、様々な要因により、再生クロック信号の周波数が所望の周波数よりも高い周波数にロックされてしまう擬似ロック（false lock）が生じる場合があり、この際、正確なデータ受信が保証されなくなるという問題が発生した。

そこで、かかるＣＤＲ回路には、同期化回路としてのＰＬＬ回路に擬似ロックが生じているか否かを検出する擬似ロック検出回路が搭載されている（例えば、特許文献１の図５の符号４０）。この擬似ロック検出回路は、受信データ信号中に含まれる擬似ロック検出用のトレーニングパターンを上記した再生クロック信号のタイミングでサンプリングして得たデータ系列のパターンに基づいて、擬似ロックが生じているか否かを検出する。そして、かかる擬似ロック検出回路によって擬似ロックが検出された場合には、ＰＬＬ回路内の電圧制御発振器に供給する電圧を強制的に低下させることにより、所望の周波数よりも高い周波数にロックしてしまった再生クロック信号の周波数を低下させるのである。

ところで、外来ノイズ等によって、ＰＬＬ回路内の位相・周波数検出器が誤動作して、例えば位相進み（又は遅れ）に対応した信号だけが継続してチャージポンプに供給されるようになると、チャージポンプの出力がゼロレベルに固定されてしまう。よって、その後、新たなデータ信号を受信した際には、チャージポンプの出力がゼロレベルの状態からＰＬＬ回路が初期同期を開始することになるので、この際、ＰＬＬ回路等の帰還ループを有する同期化回路は、所望の周波数とは異なる周波数で擬似ロックしてしまう虞があった。

特開２０１１−３００５８号公報

本発明は、擬似ロックを生じさせることなく基準クロック信号に同期した再生クロック信号を生成することが可能な同期化回路及びこれを含むクロックデータリカバリ回路を提供することを目的とする。

本発明に係る同期化回路は、基準クロック信号に同期した再生クロック信号を生成する同期化回路であって、前記基準クロック信号と前記再生クロック信号との間の位相差に対応した電圧値を有する位相制御電圧を生成しこれを第１ライン上に送出するチャージポンプと、前記位相制御電圧に応じて前記再生クロック信号の位相を制御する位相制御回路と、前記位相制御電圧が下限基準電圧を下回ったときに前記第１ラインに対するプリチャージを開始し、前記位相制御電圧が上限基準電圧を上回るまで前記第１ラインに対するプリチャージ動作を継続する擬似ロック回避回路と、を有する。

また、本発明に係るクロックデータリカバリ回路は、入力データ信号中に所定周期毎に現れるデータ遷移点に同期した基準クロック信号を生成するクロック生成手段と、前記基準クロック信号に同期した再生クロック信号を生成する同期化手段と、を含むクロックデータリカバリ回路であって、前記同期化手段は、前記基準クロック信号と前記再生クロック信号との間の位相差に対応した電圧値を有する位相制御電圧を生成しこれを第１ライン上に送出するチャージポンプと、前記位相制御電圧に応じて前記基準クロック信号の位相を制御する位相制御回路と、前記位相制御電圧が下限基準電圧を下回ったときに前記第１ラインに対するプリチャージを開始し、前記位相制御電圧が上限基準電圧を上回るまで前記第１ラインに対するプリチャージ動作を継続する擬似ロック回避回路と、を有する。

本発明においては、チャージポンプを備えた同期化回路によって基準クロック信号に同期したクロック信号を生成するにあたり、以下の如き擬似ロック回避処理を行う。すなわち、チャージポンプによって第１ライン上に送出された位相制御電圧が下限基準電圧を下回ったときに第１ラインに対するプリチャージを開始し、この位相制御電圧が上限基準電圧を上回るまで第１ラインに対するプリチャージ動作を継続させるのである。

これにより、例え外来ノイズの影響によってチャージポンプ動作が実質的に停止した状態になっても、この際、第１ラインが強制的にプリチャージされるので、位相制御電圧の電圧を高電圧値に維持させておくことが可能となる。

よって、本発明によれば、位相制御電圧が接地電圧近傍の低電圧にある状態から、同期化回路が初期同期を開始した場合に生じてしまう擬似ロックを回避することが可能となる。

本発明に係る同期化回路としてのＤＬＬ回路３を含むクロックデータリカバリ回路１００の構成を示すブロック図である。 クロックデータリカバリ回路１００の内部動作を示すタイムチャートである。 クロック生成部２の内部構成の一例を示す回路図である。 可変遅延ナンドゲート２１、２２及び６２の内部構成を示す回路図である。 多相クロック生成部３０の内部構成を示す回路図である。 可変遅延回路３０１_１〜３０１_ｎ各々の内部構成を示す回路図である。 イネーブル信号生成部６の内部構成の一例を示す回路図である。 イネーブル信号ＥＮの送出タイミング及びイネーブル信号ＥＮを生成する為に用いられるイネーブルクロック信号ＣＫ_（Ｘ）のタイミングを示すタイムチャートの一例である。 擬似ロック回避回路３４の内部構成の一例を示す回路図である。 擬似ロック回避回路３４の内部動作を示すタイムチャートである。 擬似ロック回避回路３４による擬似ロック回避動作の一例を示すタイムチャートである。 擬似ロック回避回路３４の内部構成の他の一例を示す回路図である。 図１２に示す擬似ロック回避回路３４による擬似ロック回避動作の一例を示すタイムチャートである。

図１は、本発明に係る同期化回路としてのＤＬＬ回路３を含むクロックデータリカバリ回路１００を示すブロック図である。

図１に示すクロックデータリカバリ回路１００は、図示せぬ受信装置に搭載されている半導体ＩＣに形成されている。かかる受信装置は、送信装置（図示せぬ）から送信された送信信号を受信して復調し、これを２値化したものを受信データ信号ＤＩＮとして生成する。この際、受信データ信号ＤＩＮには、図２に示す如く、夫々が単位データ周期ＵＩを有する複数のデータビットからなるデータ系列ＤＳ中に、基準遷移周期Ｐ毎に１ビット分のダミービットＤＢが挿入されている。この際、図２に示すように、データ系列ＤＳの先頭のデータビットが論理レベル０である場合にはその直前に論理レベル１のダミービットＤＢが挿入される。一方、先頭のデータビットが論理レベル１である場合にはその直前に論理レベル０のダミービットＤＢが挿入される。これにより、受信データ信号ＤＩＮには、基準遷移周期Ｐ毎に、ダミービットＤＢのリアエッジ部にて論理レベル１から論理レベル０、或いは論理レベル０から論理レベル１に遷移する基準遷移部ＴＣが出現することになる。

遷移検出部１は、かかる受信データ信号ＤＩＮ中からデータビットの値が論理レベル０から論理レベル１に遷移する立ち上がりエッジ部を検出した時、及び論理レベル１から論理レベル０に遷移する立ち下がりエッジ部を検出した時に、図２に示す如き短パルスの遷移検出信号ＣＬＫＸ２を生成し、これをクロック生成部２に供給する。すなわち、遷移検出部１は、受信データ信号ＤＩＮのデータ遷移点を短パルスで表す遷移検出信号ＣＬＫＸ２をクロック生成部２に供給する。

図３は、クロック生成部２の内部構成を示す回路図である。

図３に示すように、クロック生成部２は、可変遅延ナンドゲート２１、２２、ナンドゲート２３、インバータ２４及び２５からなるＲＳフリップフロップ（以下、ＲＳＦＦと称する）によって構成されている。

可変遅延ナンドゲート２１は、遷移検出部１から供給された遷移検出信号ＣＬＫＸ２と、後述するイネーブル信号生成部６から供給された、図２に示す如きイネーブル信号ＥＮとの否定論理積を求め、この否定論理積結果を示すセット信号ＳＴ１をナンドゲート２３の入力端子Ｉ１に供給する。要するに、可変遅延ナンドゲート２１は、イネーブル信号ＥＮが論理レベル１である間にだけ遷移検出信号ＣＬＫＸ２を取り込み、この取り込んだ遷移検出信号ＣＬＫＸ２の論理レベルを反転させた信号を、セット信号ＳＴ１としてナンドゲート２３に供給するのである。尚、可変遅延ナンドゲート２１は、遷移検出信号ＣＬＫＸ２が論理レベル０から論理レベル１の状態に遷移した時点から０．５・ＵＩ（ＵＩ：単位データ周期）だけ遅らせて上記セット信号ＳＴ１をナンドゲート２３に供給する。この際、可変遅延ナンドゲート２１での遅延時間は、後述する遅延調整信号（ＣＴ_Ｐ、ＣＴ_Ｎ）に応じて常に０．５・ＵＩを維持するように調整されている。このように、可変遅延ナンドゲート２１は、イネーブル信号ＥＮに応じて遷移検出信号ＣＬＫＸ２を単位データ周期ＵＩ分だけ遅延させてから取り込む可変遅延取込手段として動作するものである。インバータ２４は、再生クロック信号ＣＫ_２（後述する）の論理レベルを反転させた信号をリセット信号ＲＴ１として可変遅延ナンドゲート２２の入力端子Ｉ２に供給する。可変遅延ナンドゲート２２の入力端子Ｉ１にはナンドゲート２３の出力端子が接続されており、可変遅延ナンドゲート２２の出力端子には、ナンドゲート２３の入力端子Ｉ２及びインバータ２５の入力端子が接続されている。尚、可変遅延ナンドゲート２２は、再生クロック信号ＣＫ_２が論理レベル０から論理レベル１の状態に遷移した時点から０．５・ＵＩだけ遅らせてその出力結果をナンドゲート２３及びインバータ２５各々に供給する。この際、可変遅延ナンドゲート２２での遅延時間は、遅延調整信号（ＣＴ_Ｐ、ＣＴ_Ｎ）に応じて常に０．５・ＵＩを維持するように調整されている。インバータ２５は、可変遅延ナンドゲート２２から送出された信号の論理レベルを反転させた信号を基準クロック信号ＣＬＫとして出力する。

図４は、可変遅延ナンドゲート２１及び２３の内部構成の一例を示す回路図である。

図４に示すように、可変遅延ナンドゲート２１及び２３の各々は、ｎチャネルＭＯＳ（metal-oxide semiconductor）型のトランジスタ２０１及び２０２と、ｐチャネルＭＯＳ型のトランジスタ２０３及び２０４と、可変抵抗２０５〜２０７と、を有する。

トランジスタ２０１のゲート端子は入力端子Ｉ１に接続されており、そのソース端子はトランジスタ２０２のドレイン端子に接続されている。トランジスタ２０１のドレイン端子は出力ラインＬ０を介してトランジスタ２０３及び２０４各々のドレイン端子に接続されている。トランジスタ２０２のゲート端子は入力端子Ｉ２に接続されており、そのソース端子は可変抵抗２０５の一端に接続されている。可変抵抗２０５の他端には接地電圧ＧＮＤが印加されている。可変抵抗２０５は、遅延調整信号ＣＴ_Ｎ（後述する）に応じてその抵抗値を変更する。トランジスタ２０３のゲート端子は入力端子Ｉ１に接続されており、そのソース端子は可変抵抗２０６の一端に接続されている。可変抵抗２０６の他端には電源電圧ＶＤＤが印加されている。トランジスタ２０４のゲート端子は入力端子Ｉ２に接続されており、そのソース端子は可変抵抗２０７の一端に接続されている。可変抵抗２０７の他端には電源電圧ＶＤＤが印加されている。これら可変抵抗２０６及び２０７は、遅延調整信号ＣＴ_Ｐ（後述する）に応じて、その抵抗値を変更する。よって、入力端子Ｉ１又はＩ２に論理レベル０に対応した電圧が印加されると、トランジスタ２０３又は２０４がオン状態となり、可変抵抗２０６及びトランジスタ２０３、または可変抵抗２０７及びトランジスタ２０４を介して電流が出力ラインＬ０に流れ込む。これにより、出力ラインＬ０が充電され、この出力ラインＬ０上の電圧が時間経過につれて上昇する。この際、入力端子Ｉ１又はＩ２に印加されていた電圧が論理レベル１から論理レベル０に遷移してから０．５・ＵＩだけ経過した時点で出力ラインＬ０上の電圧が閾値電圧以上となり、論理レベル０から論理レベル１に遷移する信号が出力端子Ｙを介して送出される。

ここで、遅延調整信号ＣＴ_Ｐに応じて可変抵抗２０６及び２０７の抵抗値が増加すると、出力ラインＬ０を充電する電流量が低下し、時間経過に伴う出力ラインＬ０上の電圧上昇率が低下する。よって、その電圧が閾値電圧を超えるまでの時間が長くなり、それ故、出力端子Ｙを介して送出される信号の遅延時間が増加する。一方、遅延調整信号ＣＴ_Ｐに応じて可変抵抗２０６及び２０７の抵抗値が低下すると、出力ラインＬ０を充電する電流量が増加し、時間経過に伴う出力ラインＬ０上の電圧上昇率が高くなる。よって、その電圧が閾値電圧を超えるまでの時間が短くなり、それ故、出力端子Ｙを介して送出される信号の遅延時間が減少する。又、入力端子Ｉ１及びＩ２に共に論理レベル１に対応した電圧が印加されると、トランジスタ２０１及び２０２がオン状態となり、出力ラインＬ０からトランジスタ２０１、２０２及び可変抵抗２０５に電流が引き込まれる。これにより、出力ラインＬ０が放電し、この出力ラインＬ０上の電圧が時間経過につれて下降する。この際、入力端子Ｉ１及びＩ２に共に論理レベル１に対応した電圧が印加開始されてから０．５・ＵＩだけ経過した時点で出力ラインＬ０上の電圧が閾値電圧未満となり、論理レベル１から論理レベル０に遷移する信号が出力端子Ｙを介して送出される。ここで、遅延調整信号ＣＴ_Ｎに応じて可変抵抗２０５の抵抗値を増加すると、出力ラインＬ０を放電させる電流量が低下するので、時間経過に伴う出力ラインＬ０上の電圧下降率が低くなる。よって、その電圧が閾値電圧を下回るまでの時間が長くなり、それ故、出力端子Ｙを介して送出される信号の遅延時間を増大させるような調整が施されることになる。一方、遅延調整信号ＣＴ_Ｎに応じて可変抵抗２０５の抵抗値が低下すると、出力ラインＬ０を放電する電流量が増加するので、時間経過に伴う出力ラインＬ０上の電圧下降率が高くなる。よって、その電圧が閾値電圧を下回るまでの時間が短くなり、それ故、出力端子Ｙを介して送出される信号の遅延時間を減少させるような調整が施されることになる。

上記した構成により、クロック生成部２は、イネーブル信号ＥＮが論理レベル１の状態にある場合にだけ遷移検出信号ＣＬＫＸ２を取り込む。そして、クロック生成部２は、図２に示す如く、遷移検出信号ＣＬＫＸ２の立ち上がりエッジタイミングで論理レベル０から論理レベル１の状態に遷移し、その後、再生クロック信号ＣＫ_２の立ち上がりエッジタイミングで論理レベル０の状態に遷移するというパルス波形を有する基準クロック信号ＣＬＫを生成する。尚、クロック生成部２は、上記した可変遅延ナンドゲート２１及び２２を備えることにより、図２に示すように、遷移検出信号ＣＬＫＸ２又は再生クロック信号ＣＫ_２の立ち上がりエッジタイミングから、１．０・ＵＩだけ遅延させたタイミングで基準クロック信号ＣＬＫを出力する。この際、クロック生成部２での遅延時間は、可変遅延ナンドゲート２１及び２２により、遅延調整信号（ＣＴ_Ｐ、ＣＴ_Ｎ）に応じて常に１．０・ＵＩを維持するように調整されている。

クロック生成部２は、かかる基準クロック信号ＣＬＫを遅延ロックループ（以下、ＤＬＬと称する）回路３に供給する。

ここで、イネーブル信号ＥＮは、図２に示すように、基準遷移周期Ｐにて論理レベル０から論理レベル１の状態に遷移するパルスの列からなる信号である。

よって、上記した遷移検出部１及びクロック生成部２からなるクロック生成手段は、入力データ信号ＤＩＮ中において所定の基準遷移周期Ｐ毎に現れるデータ遷移点に同期した基準クロック信号ＣＬＫを生成し、これをＤＬＬ回路３に供給するのである。

同期化回路としてのＤＬＬ回路３は、多相クロック生成部３０、位相比較器３１、チャージポンプ３２、位相制御回路３３及び擬似ロック回避回路３４を含む。

位相比較器３１は、基準クロック信号ＣＬＫと再生クロック信号ＣＫ_ｎ（後述する）との位相を比較する。この際、位相比較器３１は、基準クロック信号ＣＬＫに対して再生クロック信号ＣＫ_ｎが遅れ位相である場合にはチャージアップ信号ＵＰをチャージポンプ３２に供給する一方、基準クロック信号ＣＬＫに対して再生クロック信号ＣＫ_ｎが進み位相である場合にはチャージダウン信号ＤＮをチャージポンプ３２に供給する。

チャージポンプ３２は、チャージアップ信号ＵＰが供給されている間は徐々にその電圧が増加する一方、チャージダウン信号ＤＮが供給されている間は徐々にその電圧が下降する位相制御電圧ＣＴＲを生成し、これをラインＬＰに送出する。チャージポンプ３２から出力された位相制御電圧ＣＴＲは、ラインＬＰを介して位相制御回路３３及び擬似ロック回避回路３４に夫々供給される。

位相制御回路３３は、位相制御電圧ＣＴＲが増加している間は遅延量を徐々に低下させるべき遅延調整信号ＣＴ_Ｐ及びＣＴ_Ｎを生成する。一方、位相制御電圧ＣＴＲが下降している間は、位相制御回路３３は、その遅延量を徐々に増加させるべき遅延調整信号ＣＴ_Ｐ及びＣＴ_Ｎを生成する。位相制御回路３３は、かかる遅延調整信号ＣＴ_Ｐ及びＣＴ_Ｎをクロック生成部２、イネーブル信号生成部６及び多相クロック生成部３０に供給する。すなわち、位相比較器３１、チャージポンプ３２及び位相制御回路３３からなる位相制御手段は、再生クロック信号ＣＫ_１〜ＣＫ_ｎの内の１の再生クロック信号ＣＫ_ｎと基準クロック信号ＣＬＫとの間の位相差に対応した遅延調整信号ＣＴ_Ｐ及びＣＴ_Ｎに応じて、クロック生成部２、イネーブル信号生成部６及び多相クロック生成部３０各々の遅延量（位相）を制御する。

図５は、多相クロック生成部３０の内部構成を示す回路図である。

図５に示すように、多相クロック生成部３０は、直列に接続された可変遅延回路３０１_１〜３０１_ｎからなる。

図６は、可変遅延回路３０１_１〜３０１_ｎ各々の内部構成を示す回路図である。

図６において、ｐチャネルＭＯＳ（metal-oxide semiconductor）型のトランジスタ３１１及びｎチャネルＭＯＳ型のトランジスタ３１２各々のゲート端子は、入力端子Ｉに接続されており、夫々のドレイン端子はラインＬ１を介してインバータ３１３の入力端子に接続されている。トランジスタ３１１のソース端子には可変抵抗３１４を介して電源電圧ＶＤＤが印加されている。可変抵抗３１４は、遅延調整信号ＣＴ_Ｐに応じてその抵抗値を変更する。トランジスタ３１２のソース端子には可変抵抗３１５を介して接地電圧ＧＮＤが印加されている。可変抵抗３１５は、遅延調整信号ＣＴ_Ｎに応じてその抵抗値を変更する。 よって、入力端子Ｉに論理レベル０に対応した電圧が印加されると、トランジスタ３１１及び３１２の内のトランジスタ３１１がオン状態となり、可変抵抗３１４及びトランジスタ３１１を介して電流がラインＬ１に流れ込む。これにより、ラインＬ１が充電され、このラインＬ１上の電圧が時間経過につれて上昇する。ここで、入力端子Ｉに論理レベル１に対応した電圧が印加開始されてから０．５・ＵＩだけ経過するとラインＬ１上の電圧がインバータ３１３の閾値電圧を超える。よって、インバータ３１３は論理レベル１から論理レベル０に遷移する信号を出力端子Ｙを介して送出する。この際、遅延調整信号ＣＴ_Ｐに応じて可変抵抗３１４の抵抗値が増加すると、ラインＬ１を充電する電流量が低下するので、時間経過に伴うラインＬ１上の電圧上昇率が低下する。よって、その電圧がインバータ３１３の閾値電圧を超えるまでの時間が長くなり、インバータ３１３が論理レベル０に対応した電圧をその出力端子Ｙに送出するタイミングが遅くなる。一方、入力端子Ｉに論理レベル１に対応した電圧が印加されると、トランジスタ３１１及び３１２の内のトランジスタ３１２がオン状態となり、トランジスタ３１２及び可変抵抗３１５を介してラインＬ１から電流が引き出される。これにより、ラインＬ１が放電し、このラインＬ１上の電圧が時間経過につれて下降する。ここで、入力端子Ｉに論理レベル０に対応した電圧が印加開始されてから０．５・ＵＩだけ経過するとラインＬ１上の電圧がインバータ３１３の閾値電圧を下回る。よって、インバータ３１３は論理レベル０から論理レベル１に遷移する信号を出力端子Ｙを介して送出する。この際、遅延調整信号ＣＴ_Ｎに応じて可変抵抗３１５の抵抗値が増加すると、ラインＬ１を放電する電流量が低下するので、時間経過に伴うラインＬ１上の電圧下降率が低下する。よって、その電圧がインバータ３１３の閾値電圧を下回るまでの時間が長くなり、インバータ３１３が論理レベル１に対応した電圧をその出力端子Ｙに送出するタイミングが遅くなる。

上記した構成により、可変遅延回路３０１_１は、その入力端子Ｉに供給された、上記基準クロック信号ＣＬＫを図２に示す如く０．５・ＵＩだけ遅延させたものを再生クロック信号ＣＫ_１として出力端子Ｙから送出すると共に、これを次段の可変遅延回路３０１_２の入力端子Ｉに供給する。可変遅延回路３０１_２は、再生クロック信号ＣＫ_１を図２に示す如く０．５・ＵＩだけ遅延させたものを再生クロック信号ＣＫ_２として出力端子Ｙから送出すると共に、これを次段の可変遅延回路３０１_３の入力端子Ｉに供給する。可変遅延回路３０１_３は、再生クロック信号ＣＫ_２を図２に示す如く０．５・ＵＩだけ遅延させたものを再生クロック信号ＣＫ_３として出力端子Ｙから送出すると共に、これを次段の可変遅延回路３０１_４の入力端子Ｉに供給する。以下、同様に、可変遅延回路３０１_４〜３０１_ｎ−１の各々は、前段の可変遅延回路３０１から供給された再生クロック信号ＣＫを図２に示す如く０．５・ＵＩだけ遅延させたものを再生クロック信号ＣＫ_４〜ＣＫ_ｎ−１として夫々の出力端子Ｙから送出すると共に、次段の可変遅延回路３０１の入力端子Ｉに供給する。更に、最終段の可変遅延回路３０１_ｎは、前段の可変遅延回路３０１_ｎ−１から供給された再生クロック信号ＣＫ_ｎ−１を図２に示す如く０．５・ＵＩだけ遅延させたものを再生クロック信号ＣＫ_ｎとして出力端子Ｙから送出する。

このように、可変遅延回路３０１_１〜３０１_ｎは、上記した位相制御回路３３から供給された遅延調整信号ＣＴ_Ｐ及びＣＴ_Ｎに応じて夫々の遅延時間（０．５・ＵＩ）を調整する。これにより、可変遅延回路３０１_１〜３０１_ｎからなる多相クロック生成部３０は、基準クロック信号ＣＬＫと再生クロック信号ＣＫ_ｎとの間の位相差をゼロに収束させるべき位相補正処理を施した再生クロック信号ＣＫ_１〜ＣＫ_ｎを出力する。

すなわち、多相クロック生成部３０、位相比較器３１、チャージポンプ３２及び位相制御回路３３を含むＤＬＬ回路３は、基準クロック信号ＣＬＫとの位相誤差をゼロに収束させるべき位相補正を施しつつ、図２に示す如く０．５・ＵＩ分ずつ順次位相を遅らせた再生クロック信号ＣＫ_１〜ＣＫ_ｎを生成する。この際、ＤＬＬ回路３は、再生クロック信号ＣＫ_１〜ＣＫ_ｎの内のＣＫ_ｎを位相比較器３１に供給し、ＣＫ_２をクロック生成部２に供給する。更に、ＤＬＬ回路３は、再生クロック信号ＣＫ_１〜ＣＫ_ｎの内のＣＫ_１及びＣＫ_２をイネーブルクロック選定部４に供給すると共に、再生クロック信号ＣＫ_１〜ＣＫ_ｎをクロックセレクタ５に供給する。

イネーブルクロック選定部４は、先ず、再生クロック信号ＣＫ_１及びＣＫ_２同士の位相差を検出し、その位相差に基づいて図２に示す如き単位データ周期ＵＩを検出する。例えば、再生クロック信号ＣＫ_１及びＣＫ_２同士の位相差は可変遅延回路３０１_２の遅延時間である０．５ＵＩに相当するから、イネーブルクロック選定部４は、上記の如く検出した位相差を２倍することにより単位データ周期ＵＩが求まる。次に、イネーブルクロック選定部４は、かかる単位データ周期ＵＩに基づいて、以下の数式を満たすクロック位相係数ＺＺを選択する。

２．７・ＵＩ−Ｗ_ＣＬＫ＞ＺＺ・ＵＩ＞２．３・ＵＩ
Ｗ_ＣＬＫ：ＣＬＫＸ２のパルス幅

尚、クロック位相係数ＺＺとは、再生クロック信号ＣＫ_１〜ＣＫ_ｎ各々の立ち上がりエッジタイミングを、基準クロック信号ＣＬＫの立ち上がりエッジタイミングを基点として相対的に表す為の係数である。例えば、図２において、再生クロック信号ＣＫ_ｎは基準クロック信号ＣＬＫと同一位相であるので、クロック位相係数ＺＺは０となる。また再生クロック信号ＣＫ_ｎ−１は基準クロック信号ＣＬＫに対して０．５・ＵＩだけ位相が進んでいるので、クロック位相係数ＺＺは０．５となる。すなわち、再生クロック信号ＣＫ_１〜ＣＫ_ｎの各々には、夫々に対応したクロック位相係数ＺＺが予め割り当てられているのである。そこで、イネーブルクロック選定部４は、再生クロック信号ＣＫ_１〜ＣＫ_ｎ各々に割り当てられているクロック位相係数ＺＺの内から上記数式を満たすものを選択し、この選択したクロック位相係数ＺＺに対応した１の再生クロック信号ＣＫを、イネーブル信号の立ち上がりエッジ、つまりフロントエッジ生成用のイネーブルクロック信号ＣＫ_（Ｘ）として選定する。そして、イネーブルクロック選定部４は、このイネーブルクロック信号ＣＫ_（Ｘ）を選択させるべきクロック選択信号Ｓ_ＣＫをクロックセレクタ５に供給する。

クロックセレクタ５は、再生クロック信号ＣＫ_１〜ＣＫ_ｎの内から、クロック選択信号Ｓ_ＣＫにて示されるイネーブルクロック信号ＣＫ_（Ｘ）を選択し、このイネーブルクロック信号ＣＫ_（Ｘ）をイネーブル信号生成部６に供給する。更に、クロックセレクタ５は、再生クロック信号ＣＫ_１〜ＣＫ_ｎの内から、上記の如く選択した再生クロック信号ＣＫよりも１・ＵＩ分だけ位相が遅れている再生クロック信号ＣＫ_{（Ｘ−２）}を選択しこれをイネーブル信号生成部６に供給する。

図７は、イネーブル信号生成部６の内部構成を示す回路図である。

図７に示すように、イネーブル信号生成部６は、可変遅延インバータ６１、可変遅延ナンドゲート６２、ナンドゲート６３、インバータ６４及び６５からなるＲＳＦＦによって構成されている。

可変遅延インバータ６１は、クロックセレクタ５から供給されたイネーブルクロック信号ＣＫ_（Ｘ）の論理レベルを反転させた反転セット信号をナンドゲート６３の入力端子Ｉ１に供給する。尚、可変遅延インバータ６１は、イネーブルクロック信号ＣＫ_（Ｘ）が論理レベル０から論理レベル１の状態に遷移した時点から０．５・ＵＩだけ遅らせて、上記した反転セット信号をナンドゲート６３に供給する。この際、可変遅延インバータ６１での遅延時間は、遅延調整信号（ＣＴ_Ｐ、ＣＴ_Ｎ）に応じて常に０．５・ＵＩを維持するように調整されている。インバータ６４は、クロックセレクタ５から供給された再生クロック信号ＣＫ_{（Ｘ−２）}の論理レベルを反転させた反転リセット信号を可変遅延ナンドゲート６２に供給する。可変遅延ナンドゲート６２の入力端子Ｉ１にはナンドゲート６３の出力端子が接続されており、可変遅延ナンドゲート６２の出力端子には、ナンドゲート６３の入力端子Ｉ２及びインバータ６５の入力端子が接続されている。尚、可変遅延ナンドゲート６２は、再生クロック信号ＣＫ_{（Ｘ−２）}が論理レベル０から論理レベル１の状態に遷移した時点から０．５・ＵＩだけ遅らせてその出力結果をナンドゲート６３及びインバータ６５各々に供給する。この際、可変遅延ナンドゲート６１での遅延時間は、遅延調整信号（ＣＴ_Ｐ、ＣＴ_Ｎ）に応じて常に０．５・ＵＩを維持するように調整されている。インバータ６５は、可変遅延ナンドゲート６２から送出された信号の論理レベルを反転させた信号をイネーブル信号ＥＮとして出力する。尚、可変遅延ナンドゲート６２の内部構成は図４に示すものと同一であり、可変遅延インバータ６１の内部構成は、図６に示される構成からインバータ３１３を省いたものである。

かかる構成により、イネーブル信号生成部６は、図２に示す如く、イネーブルクロック信号ＣＫ_（Ｘ）に応じて論理レベル０から論理レベル１の状態に遷移し、再生クロック信号ＣＫ_{（Ｘ−２）}に応じて論理レベル１から論理レベル０の状態に遷移するパルス波形を有するイネーブル信号ＥＮを生成する。すなわち、イネーブル信号生成部６は、再生クロック信号ＣＫ_１〜Ｃｋ_ｎの内の１のイネーブルクロック信号ＣＫ_（Ｘ）に応じて、図２に示す如き基準遷移部ＴＣを含む区間を示すイネーブル信号ＥＮのフロントエッジ部を生成し、再生クロック信号ＣＫ_{（Ｘ−２）}に応じて、このイネーブル信号ＥＮのリアエッジ部を生成するのである。尚、イネーブル信号生成部６は、上記した可変遅延インバータ６１及び可変遅延ナンドゲート６２を備えることにより、図２に示すように、イネーブルクロック信号ＣＫ_（Ｘ）又はＣＫ_{（Ｘ−２）}のフロントエッジタイミングから、１．０・ＵＩだけ遅延させてイネーブル信号ＥＮを出力する。この際、かかる遅延時間は、遅延調整信号（ＣＴ_Ｐ、ＣＴ_Ｎ）に応じて常に１．０・ＵＩを維持するように調整される。すなわち、これら可変遅延インバータ６１及び可変遅延ナンドゲート６２は、イネーブルクロック信号ＣＫ_（Ｘ）を単位データ周期ＵＩだけ遅延させたタイミングで送出する可変遅延送出手段として動作する。イネーブル信号生成部６は、上記の如く生成したイネーブル信号ＥＮをクロック生成部２に供給する。

以下に、図１に示すクロックデータリカバリ回路１００による再生クロック信号（ＣＫ）の生成動作について説明する。

先ず、遷移検出部１は、受信データ信号ＤＩＮ中からデータビットの値が遷移するフロントエッジ部及びリアエッジ部を検出し、各エッジ部の検出時点で論理レベル０から論理レベル１の状態に遷移する短パルスの波形を有する、図２に示す如き遷移検出信号ＣＬＫＸ２を生成する。

次に、この遷移検出信号ＣＬＫＸ２中から基準遷移部ＴＣに対応したパルスのみを取り込ませるべき論理レベル１のイネーブル信号ＥＮに応じて、クロック生成部２が、図２に示す如き基準遷移部ＴＣに同期した基準クロック信号ＣＬＫを生成する。

そして、ＤＬＬ回路３により、この基準クロック信号ＣＬＫに同期させて０．５・ＵＩ分ずつ位相を遅らせた多相の再生クロック信号ＣＫ_１〜ＣＫ_ｎを生成して出力するのである。

この際、上記したイネーブル信号ＥＮを生成するにあたり、イネーブルクロック選定部４、クロックセレクタ５及びイネーブル信号生成部６からなるイネーブル生成手段は、先ず、再生クロック信号（ＣＫ_１、ＣＫ_２）に基づいて、図２に示す単位データ周期ＵＩを求める。そして、イネーブル生成手段は、単位データ周期ＵＩに基づき、そのフロントエッジ部が図８に示す如き時点ｔ１〜ｔ２までの範囲ＴＷ内に現れるイネーブル信号ＥＮを生成する。尚、時点ｔ１とは、０．３・ＵＩ分のジッターマージンを付加した状態で、イネーブル信号ＥＮのフロントエッジ部が、遷移検出信号ＣＬＫＸ２中の基準遷移部ＴＣに対応したパルスＣＰの直前のパルスＣＰ_Ｆと時間的に重複しない限界の時点である。つまり、時点ｔ１よりも前の時点でイネーブル信号ＥＮのフロントエッジ部が現れると、本来取り込むべきパルスＣＰの直前のパルスＣＰ_Ｆを取り込んでしまい、基準クロック信号ＣＬＫの精度低下を招くことになる。また、時点ｔ２とは、上記したパルスＣＰのフロントエッジ部よりも、０．３・ＵＩ分のジッターマージンを考慮したセットアップタイムの分だけ時間的に前方の時点である。つまり、時点ｔ２よりも後の時点でイネーブル信号ＥＮのフロントエッジ部が現れると、パルスＣＰを確実に取り込むことができなくなり、基準クロック信号ＣＬＫの精度低下を招くことになる。

そこで、イネーブル生成手段（４〜６）では、上記したイネーブル信号ＥＮを生成すべく、先ず、イネーブルクロック選定部４及びクロックセレクタ５が、再生クロック信号ＣＫ_１〜ＣＫ_ｎの内の１つをイネーブル信号生成用のイネーブルクロック信号ＣＫ_（Ｘ）として選定する。そして、イネーブル信号生成部６が、イネーブルクロック信号ＣＫ_（Ｘ）に応じてイネーブル信号ＥＮのフロントエッジ部を生成すると共に、再生クロック信号ＣＫ_{（Ｘ−２）}に応じてイネーブル信号ＥＮのリアエッジ部を生成する。すなわち、選定したイネーブルクロック信号ＣＫ_（Ｘ）に対して、イネーブル信号生成部６による処理遅延時間の経過後にイネーブル信号ＥＮのフロントエッジ部が現れることになる。この際、イネーブル信号生成部６による処理遅延時間は、このイネーブル信号生成部６内に設けられている可変遅延インバータ６１及び可変遅延ナンドゲート６２により、１．０・ＵＩとなっている。従って、イネーブルクロック選定部４及びクロックセレクタ５は、図８に示す如き、イネーブル信号ＥＮのフロントエッジ部が含まれるべき時点ｔ１〜ｔ２の範囲ＴＷをそのまま１．０・ＵＩだけ時間的に前にシフトした範囲（ＺＺ・ＵＩ）内に、そのフロントエッジ部が含まれることになるイネーブルクロック信号ＣＫ_（Ｘ）を選定するのである。この際、再生クロック信号ＣＫ_１〜ＣＫ_ｎ各々のフロントエッジ部のタイミングは、上述した如く、基準クロック信号ＣＬＫのフロントエッジタイミングを基点としたクロック位相係数ＺＺによって表されている。また、基準クロック信号ＣＬＫは、クロック生成部２に形成されている可変遅延ナンドゲート２１及び２２により、図８に示す如く、遷移検出信号ＣＬＫＸ２中のパルスＣＰのフロントエッジ部から１．０・ＵＩだけ遅延して出力される。そこで、イネーブルクロック選定部４及びクロックセレクタ５は、図８に示す範囲ＴＷ内にそのフロントエッジ部が含まれるイネーブル信号ＥＮを生成させるべく、再生クロック信号ＣＫ_１〜ＣＫ_ｎの内から、図８に示す如く上記数式を満たす範囲（ＺＺ・ＵＩ）内にそのフロントエッジ部が含まれるイネーブルクロック信号ＣＫ_（Ｘ）を選定するのである。

よって、イネーブル生成手段（４〜６）によれば、単位データ周期ＵＩに追従させて、遷移検出信号ＣＬＫＸ２中から基準遷移部ＴＣに対応したパルスＣＰだけを確実に取り込めるタイミング（範囲ＴＷ内）で、基準遷移部（ＴＣ）に対応した区間を示すイネーブル信号のフロントエッジ部が生成される。

従って、高速通信動作に伴い単位データ周期ＵＩが短縮されても、受信データ信号ＤＩＮ中の基準遷移部ＴＣだけに同期させた精度の高い基準クロック信号ＣＬＫが得られ、この基準クロック信号ＣＬＫに基づき夫々位相が異なる多相の再生クロック信号（ＣＫ_１〜ＣＫ_ｎ）を再生することが可能となる。

次に、ＤＬＬ回路３に含まれる擬似ロック回避回路３４による擬似ロックの回避動作について説明する。

図９は、擬似ロック回避回路３４の内部構成の一例を示す回路図である。

図９に示されるように、擬似ロック回避回路３４は、分圧回路３４１、コンパレータ３４２及び３４３、ｐチャネルＭＯＳ型のトランジスタ３４４、ナンドゲート３４５及び３４６、インバータ３４７を有する。

分圧回路３４１は、電源電圧ＶＤＤ及び接地電圧ＧＮＤ間に直列に接続された複数の抵抗により、図１０に示す如き、電源電圧ＶＤＤより低い上限基準電圧値ＶＨ_ＲＥＦ、及びこのＶＨ_ＲＥＦよりも更に低い下限基準電圧値ＶＬ_ＲＥＦを夫々生成する。

コンパレータ３４２は、上記した上限基準電圧値ＶＨ_ＲＥＦと、チャージポンプ３２から送出された位相制御電圧ＣＴＲとの大小比較を行う。コンパレータ３４２は、図１０に示すように、位相制御電圧ＣＴＲが上限基準電圧値ＶＨ_ＲＥＦ以下であるときには論理レベル１を示し、位相制御電圧ＣＴＲが上限基準電圧値ＶＨ_ＲＥＦより大なるときには論理レベル０を示す上限オーバー信号Ｘ_ＯＶをナンドゲート３４５の入力端子Ｉ１に供給する。

コンパレータ３４３は、上記した上限基準電圧値ＶＬ_ＲＥＦと、チャージポンプ３２から送出された位相制御電圧ＣＴＲとの大小比較を行う。コンパレータ３４３は、図１０に示すように、位相制御電圧ＣＴＲが下限基準電圧値ＶＬ_ＲＥＦ以上であるときには論理レベル１を示し、位相制御電圧ＣＴＲが下限基準電圧値ＶＬ_ＲＥＦより小なるときには論理レベル０を示す下限アンダー信号Ｘ_ＵＤをナンドゲート３４６の入力端子Ｉ２に供給する。

ナンドゲート３４５の出力端子には、ナンドゲート３４６の入力端子Ｉ１が接続されている。ナンドゲート３４６の出力端子には、ナンドゲート３４５の入力端子Ｉ２及びインバータ３４７の入力端子が接続されている。インバータ３４７は、ナンドゲート３４６から送出された信号の論理レベルを反転させた信号をプリチャージ制御信号Ｘ_ＡＬＫとし、これをプリチャージ用のトランジスタ３４４のゲート端子に供給する。

すなわち、ナンドゲート３４５、３４６及びインバータ３４７からなるＲＳＦＦは、論理レベル０を示す下限アンダー信号Ｘ_ＵＤに応じてリセット状態となる。つまり、このＲＳＦＦは、位相制御電圧ＣＴＲが下限基準電圧値ＶＬ_ＲＥＦ以上にある状態からこのＶＬ_ＲＥＦを下回る状態に遷移したときにリセット状態となり、プリチャージ実行を示す論理レベル０のプリチャージ制御信号Ｘ_ＡＬＫをトランジスタ３４４のゲート端子に供給する。一方、かかるＲＳＦＦは、論理レベル０を示す上限オーバー信号Ｘ_ＯＶに応じてセット状態となる。つまり、このＲＳＦＦは、位相制御電圧ＣＴＲが上限基準電圧値ＶＨ_ＲＥＦ以下にある状態からこのＶＨ_ＲＥＦより大なる状態に遷移したときにセット状態となり、プリチャージ停止を示す論理レベル１のプリチャージ制御信号Ｘ_ＡＬＫをトランジスタ３４４のゲート端子に供給する。

トランジスタ３４４のソース端子には電源電圧ＶＤＤが供給されており、そのドレイン端子は、位相制御電圧ＣＴＲの供給ラインであるラインＬＰに接続されている。トランジスタ３４４は、プリチャージ実行を示す論理レベル０のプリチャージ制御信号Ｘ_ＡＬＫが供給された場合にだけオン状態となり、ラインＬＰを電源電圧ＶＤＤによってプリチャージする。

図１１は、外来ノイズの影響によってイネーブル信号ＥＮに遅延が生じたが故に、遷移検出信号ＣＬＫＸ２中から基準遷移部ＴＣに対応したパルスＣＰを取り込めなくなった場合に擬似ロック回避回路３４によって実施される擬似ロックの回避動作の一例を示すタイムチャートである。

図１１に示すように、基準遷移部ＴＣに対応したパルスＣＰを取り込めなくなると、クロック生成部２は、クロックパルスを含まない基準クロック信号ＣＬＫを送出することになる。この際、かかるパルスＣＰに同期した新たな再生クロック信号ＣＫの生成は為されなくなるものの、前回、取り込まれた遷移検出信号ＣＬＫＸ２中のパルスＣＰに同期した再生クロック信号ＣＫ_ｎが位相比較器３１に供給される。よって、位相比較器３１は、再生クロック信号ＣＫ_ｎによるクロックパルスだけが供給されることから、図１１に示すように、チャージアップ信号ＵＰ及びチャージダウン信号ＤＮの内のＤＮだけをチャージポンプ３２に供給開始する。かかるチャージダウン信号ＤＮに応じて、チャージポンプ３２は、図１１に示すように、位相制御電圧ＣＴＲの電圧値を低下させる。ここで、位相制御電圧ＣＴＲの電圧値がＶＬ_ＲＥＦを下回ると、擬似ロック回避回路３４のコンパレータ３４３は、図１１に示すように論理レベル０の状態に遷移する下限アンダー信号Ｘ_ＵＤを生成する。この下限アンダー信号Ｘ_ＵＤに応じて、擬似ロック回避回路３４のＲＳＦＦ（３４５〜３４７）はリセット状態となり、論理レベル０のプリチャージ制御信号Ｘ_ＡＬＫをプリチャージ用のトランジスタ３４４に供給する。よって、この間、トランジスタ３４４は、ラインＬＰを電源電圧ＶＤＤによってプリチャージする。これにより、位相制御電圧ＣＴＲの電圧値が図１１に示す如く徐々に増加する。ここで、位相制御電圧ＣＴＲの電圧値がＶＨ_ＲＥＦを上回ると、擬似ロック回避回路３４のコンパレータ３４２は、図１１に示すように論理レベル０の状態に遷移する上限オーバー信号Ｘ_ＯＶを生成する。この上限オーバー信号Ｘ_ＯＶに応じて、擬似ロック回避回路３４のＲＳＦＦ（３４５〜３４７）はセット状態となり、論理レベル１のプリチャージ制御信号Ｘ_ＡＬＫをプリチャージ用のトランジスタ３４４に供給する。よって、かかる論理レベル１のプリチャージ制御信号Ｘ_ＡＬＫに応じて、トランジスタ３４４は、ラインＬＰに対するプリチャージ動作を停止する。

従って、上記した如きラインＬＰに対するプリチャージ動作により、位相制御電圧ＣＴＲの電圧値は、図１１に示す如く所定の上限基準電圧値ＶＨ_ＲＥＦ近傍の比較的、高電圧の状態に維持される。すなわち、外来ノイズの影響により、位相比較器３１がチャージダウン信号ＤＮだけを継続してチャージポンプ３２に送出する状態、つまりチャージポンプ動作が停止した状態になっても、この際、ラインＬＰがプリチャージされるので、位相制御電圧ＣＴＲの電圧値をＶＨ_ＲＥＦ近傍の高電圧値に維持させておくことが可能となる。

これにより、その後、遷移検出信号ＣＬＫＸ２中から基準遷移部ＴＣに対応したパルスＣＰの取り込みが為されるようになった際には、位相制御電圧ＣＴＲが上限基準電圧値ＶＨ_ＲＥＦ近傍の高電圧値にある状態から、ＤＬＬ回路３が初期同期を開始することになる。

よって、擬似ロック回避回路３４によれば、位相制御電圧ＣＴＲが接地電圧ＧＮＤ近傍の低電圧にある状態から、ＤＬＬ回路３が初期同期を開始した場合に生じてしまう擬似ロックを回避することが可能となる。

尚、外来ノイズが生じていない場合にも、電源投入直後はチャージポンプ３２の動作が不安定となるので、供給される電源電圧値又は環境温度によっては擬似ロックが発生する場合がある。

図１２は、電源投入直後に生じ得る擬似ロックをも防ぐことが可能な擬似ロック回避回路３４の内部構成の他の一例を示す回路図である。

尚、図１２に示す構成では、ｐチャネルＭＯＳ型のトランジスタ３４８、ｎチャネルＭＯＳ型のトランジスタ３４９及びパワーオンリセット回路３５０を追加した点を除く他の構成は図９に示すものと同一である。

すなわち、図１２に示す構成では、トランジスタ３４４のドレイン端子がトランジスタ３４８のソース端子に接続されており、このトランジスタ３４８のドレイン端子がラインＬＰに接続されている。また、トランジスタ３４９のドレイン端子がラインＬＰに接続されており、そのソース端子には接地電圧ＧＮＤが印加されている。パワーオンリセット回路３５０は、電源投入に応じて図１３に示す如き期間ＴＱの間だけ高レベルとなるワンパルスのパワーオンリセット信号ＰＯＲを生成し、これをトランジスタ３４８及び３４９各々のゲート端子に供給する。

図１３は、かかる擬似ロック回避回路３４において、電源投入直後に実施される擬似ロックの回避動作の一例を示すタイムチャートである。

先ず、クロックデータリカバリ回路１００の電源が投入が開始されると、電源電圧ＶＤＤの電圧値が時間経過に伴い徐々に増加し、時点ｔ１で所望のピーク電圧値に到る。かかる電源電圧ＶＤＤの電圧値の推移に追従して、パワーオンリセット信号ＰＯＲ、上限基準電圧値ＶＨ_ＲＥＦ及び下限基準電圧値ＶＬ_ＲＥＦも図１３に示すように徐々に増加し、時点ｔ１において夫々のピーク電圧値に到り、その状態を維持する。ここで、パワーオンリセット信号ＰＯＲに関しては、時点ｔ１から期間ＴＱ経過した時点でその電圧値が接地電圧ＧＮＤ（０ボルト）のレベルに遷移する。尚、パワーオンリセット信号ＰＯＲが高電圧値の状態にある間は、トランジスタ３４８がオフ状態、トランジスタ３４９がオン状態となっている。これにより、ラインＬＰに接地電圧ＧＮＤが印加された状態、つまり放電状態となり、それ故、チャージチャージポンプ３２の出力値である位相制御電圧ＣＴＲの電圧値は、接地電圧ＧＮＤ（０ボルト）の状態を維持する。尚、この間、トランジスタ３４８がオフ状態となっているので、トランジスタ３４４、３４８及び３４９なる電流路に流れる貫通電流が阻止される。

その後、パワーオンリセット信号ＰＯＲの電圧値が０ボルトに遷移すると、トランジスタ３４９がオフ状態、トランジスタ３４８がオン状態となるので、ラインＬＰに対するプリチャージが開始される。これにより、位相制御電圧ＣＴＲの電圧値が図１３に示す如く徐々に増加する。そして、位相制御電圧ＣＴＲの電圧値が上限基準電圧値ＶＨ_ＲＥＦを超えるとコンパレータ３４２が論理レベル０を示す上限オーバー信号Ｘ_ＯＶを送出する。これに応じて、ＲＳＦＦ（３４５〜３４７）はセット状態となり、論理レベル１のプリチャージ制御信号Ｘ_ＡＬＫをプリチャージ用のトランジスタ３４４に供給する。かかる論理レベル１のプリチャージ制御信号Ｘ_ＡＬＫに応じて、トランジスタ３４４は、ラインＬＰに対するプリチャージ動作を停止する。従って、その後、ＤＬＬ回路３が初期同期を実行する場合には、位相制御電圧ＣＴＲが電源電圧ＶＤＤを有する状態からその初期同期が開始されるので、擬似ロックが発生することはない。

このように、図１２に示す構成では、電源投入時にチャージポンプ３２からラインＬＰ上に送出される位相制御電圧ＣＴＲが不定にならないように、電源投入直後の期間ＴＱに亘り一端、ラインＬＰを放電状態（トランジスタ３４９をオン状態）に設定してから、ラインＬＰをプリチャージするようにしている。

よって、かかる構成によれば、電源投入直後は不安定となるチャージポンプ３２の出力電圧値（ＣＴＲ）を、電源電圧ＶＤＤ近傍の高電圧値に維持させることが可能となるので、その電源投入後に最初に実施されるＤＬＬ回路３の初期同期では擬似ロックが回避される。

尚、図１に示されるクロックデータリカバリ回路１００では、同期化回路としてＤＬＬ回路（３）を用いているが、ＤＬＬ回路に代えてＰＬＬ回路（phase locked loop）回路を採用した場合にも同様に、図９又は図１３に示す擬似ロック回避回路３４によって、上記した擬似ロックの回避を行うことが可能である。

要するに、本発明に係るクロックデータリカバリ回路（１００）は、入力データ信号（ＤＩＮ）中に所定周期（Ｐ）毎に現れるデータ遷移点（ＴＣ）に同期した基準クロック信号（ＣＬＫ）をクロック生成手段（１、２）によって生成する。そして、本発明に係る同期化回路（３）により、かかる基準クロック信号に同期した再生クロック信号（ＣＫ）を生成する。この際、同期化回路は、上記した基準クロック信号と再生クロック信号との間の位相差に対応した電圧値を有する位相制御電圧（ＣＴＲ）を生成しこれを第１ライン（ＬＰ）上に送出するチャージポンプ（３２）と、かかる位相制御電圧に応じて基準クロック信号の位相を制御する位相制御回路（３３）と、以下の如き擬似ロック回避回路（３４）を含む。擬似ロック回避回路は、位相制御電圧（ＣＴＲ）が下限基準電圧（ＶＬ_ＲＥＦ）を下回ったときに第１ライン（ＬＰ）に対するプリチャージを開始し、この位相制御電圧が上限基準電圧（ＶＨ_ＲＥＦ）を上回るまで第１ラインに対するプリチャージ動作を継続することにより、位相制御電圧の電圧値を高電圧の状態に維持させる。

これにより、例え外来ノイズの影響によってチャージポンプ動作が実質的に停止した状態になっても、この際、第１ラインが強制的にプリチャージされるので、位相制御電圧の電圧を高電圧値に維持させておくことが可能となる。よって、その後、同期化回路によって初期同期を開始する際には、位相制御電圧（ＣＴＲ）が上限基準電圧（ＶＨ_ＲＥＦ）近傍の高電圧値にある状態から、この同期化回路（３）が初期同期を開始することになる。従って、擬似ロック回避回路（３４）によれば、位相制御電圧が接地電圧近傍の低電圧にある状態から、が初期同期を開始した場合に生じてしまう擬似ロックを回避することが可能となるのである。

１ 遷移検出部
２ クロック生成部
３ ＤＬＬ回路
３１ 位相比較器
３２ チャージポンプ
３３ 位相制御回路
３４ 擬似ロック回避回路
３４２、３４３ コンパレータ
３４４ トランジスタ

Claims (6)

1. 基準クロック信号に同期した再生クロック信号を生成する同期化回路であって、
   前記基準クロック信号と前記再生クロック信号との間の位相差に対応した電圧値を有する位相制御電圧を生成しこれを第１ライン上に送出するチャージポンプと、
   前記位相制御電圧に応じて前記再生クロック信号の位相を制御する位相制御回路と、
   前記位相制御電圧が下限基準電圧を下回ったときに前記第１ラインに対するプリチャージを開始し、前記位相制御電圧が上限基準電圧を上回るまで前記第１ラインに対するプリチャージ動作を継続する擬似ロック回避回路と、を有することを特徴とする同期化回路。
2. 前記擬似ロック回避回路は、前記位相制御電圧と前記下限基準電圧との大小比較を行い、前記位相制御電圧が前記下限基準電圧よりも小である時に下限アンダー信号を生成する第１コンパレータと、
   前記位相制御電圧と前記上限基準電圧との大小比較を行い、前記位相制御電圧が前記上限基準電圧よりも大である時に上限オーバー信号を生成する第２コンパレータと、
   前記下限アンダー信号に応じて電源電圧を前記第１ラインに印加することにより前記第１ラインに対するプリチャージを行う一方、前記上限オーバー信号に応じて前記第１ラインへの前記電源電圧の印加を停止することによりプリチャージを停止させるプリチャージトランジスタと、を含むことを特徴とする請求項１記載の同期化回路。
3. 電源投入に応じてワンパルスのパワーオンリセット信号を生成するパワーオンリセット回路と、
   前記パワーオンリセット信号に応じて所定期間に亘り前記第１ラインを放電させるディスチャージトランジスタと、を更に含むことを特徴とする請求項１又は２記載の同期化回路。
4. 入力データ信号中に所定周期毎に現れるデータ遷移点に同期した基準クロック信号を生成するクロック生成手段と、前記基準クロック信号に同期した再生クロック信号を生成する同期化手段と、を含むクロックデータリカバリ回路であって、
   前記同期化手段は、
   前記基準クロック信号と前記再生クロック信号との間の位相差に対応した電圧値を有する位相制御電圧を生成しこれを第１ライン上に送出するチャージポンプと、
   前記位相制御電圧に応じて前記基準クロック信号の位相を制御する位相制御回路と、
   前記位相制御電圧が下限基準電圧を下回ったときに前記第１ラインに対するプリチャージを開始し、前記位相制御電圧が上限基準電圧を上回るまで前記第１ラインに対するプリチャージ動作を継続する擬似ロック回避回路と、を有することを特徴とするクロックデータリカバリ回路。
5. 前記擬似ロック回避回路は、前記位相制御電圧と前記下限基準電圧との大小比較を行い、前記位相制御電圧が前記下限基準電圧よりも小である時に下限アンダー信号を生成する第１コンパレータと、
   前記位相制御電圧と前記上限基準電圧との大小比較を行い、前記位相制御電圧が前記上限基準電圧よりも大である時に上限オーバー信号を生成する第２コンパレータと、
   前記下限アンダー信号に応じて電源電圧を前記第１ラインに印加することにより前記第１ラインに対するプリチャージを行う一方、前記上限オーバー信号に応じて前記第１ラインへの前記電源電圧の印加を停止することによりプリチャージを停止させるプリチャージトランジスタと、を含むことを特徴とする請求項４記載のクロックデータリカバリ回路。
6. 電源投入に応じてワンパルスのパワーオンリセット信号を生成するパワーオンリセット回路と、
   前記パワーオンリセット信号に応じて所定期間に亘り前記第１ラインを放電させるディスチャージトランジスタと、を更に含むことを特徴とする請求項４又は５記載のクロックデータリカバリ回路。

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