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WO2000004684A1 - System zum übertragen von daten über einen differentiellen bus - Google Patents

System zum übertragen von daten über einen differentiellen bus Download PDF

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Publication number
WO2000004684A1
WO2000004684A1 PCT/IB1999/001210 IB9901210W WO0004684A1 WO 2000004684 A1 WO2000004684 A1 WO 2000004684A1 IB 9901210 W IB9901210 W IB 9901210W WO 0004684 A1 WO0004684 A1 WO 0004684A1
Authority
WO
WIPO (PCT)
Prior art keywords
line
comparator
output
potential
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/IB1999/001210
Other languages
English (en)
French (fr)
Inventor
Mathias Muth
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Philips Intellectual Property and Standards GmbH
Koninklijke Philips NV
Original Assignee
Philips Corporate Intellectual Property GmbH
Koninklijke Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Corporate Intellectual Property GmbH, Koninklijke Philips Electronics NV filed Critical Philips Corporate Intellectual Property GmbH
Publication of WO2000004684A1 publication Critical patent/WO2000004684A1/de
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/08—Modifications for reducing interference; Modifications for reducing effects due to line faults ; Receiver end arrangements for detecting or overcoming line faults

Definitions

  • the invention relates to a system for transmitting binary data according to the preamble of patent claim 1.
  • the system describes a number of measures to nevertheless enable data transmission via the bus in the event of different error states on the two lines of the differential bus.
  • the object of the invention is therefore to design a system of the type mentioned in the introduction such that data transmission via the bus is still possible even in the event of a short circuit between the first line of the bus and the operating voltage of the electrical circuit in the station.
  • this object is achieved by a specific evaluation of the signal at the output of the third comparator.
  • the two lines of the bus transmit constant signals, the maximum duration of such a segment always being limited. If the error described at the beginning occurs, this is first recognized by the fact that the signal at the output of the first comparator has the first value for a longer period than the predetermined period. In the known arrangement, the data output is thus separated from the output of the first comparator and connected to the output of the second comparator. Only when it is determined that data transmission is no longer being carried out can the data output be switched over to the output of the third comparator. It is expedient that the first delay time, after which the faulty output signal of the second comparator takes effect, is longer than the second delay time, with which a faulty output signal of the first comparator is evaluated.
  • the two lines of the bus are each connected to a potential via a switch and a resistor, which corresponds to the first logical value of the binary data.
  • the lines are connected to the other potential via further switches.
  • the first value of the binary data corresponds to a low potential on the first line, i.e. the line is connected via the series connection of a resistor and a switch with the low potential, in particular ground. If this first line is now short-circuited to the lower operating voltage, a current flows continuously through this resistor, in each of the stations connected to the bus, which unnecessarily stresses the energy source for the entire system.
  • the output of the second comparator is coupled to the switch in order to open this switch in the event of a signal at the output of the second comparator with the first value after the first delay time. After this first delay time it is clear that the first value of the signal at the output of the second comparator was not generated by a signal transmission, but can only be caused by an error.
  • the known system mentioned at the outset can be put into a standby state in which the power consumption of the stations is significantly reduced.
  • a further comparator coupled to the first line is active, the compares the potential on the first line with a predetermined threshold value. It is expedient if the output of the further comparator is coupled to the switch via a further delay element. This further delay element causes a delay which is in particular longer than the delay which is provided in order to evaluate the fault in which both lines of the bus are short-circuited.
  • the invention also relates to a station for the system according to the invention.
  • FIG. 2 is a block diagram of some parts of a station
  • FIG. 3 shows a block diagram of the error detection circuit in FIG. 2
  • FIG. 4 shows the control of the data output and the terminating resistors
  • Fig. 1 three stations 1, 2 and 3 are shown schematically, which are connected to one another via three lines 11, 12 and 13.
  • the line 13 is connected here to a higher supply voltage, from which the individual stations derive the operating voltage for the electronic circuit contained therein.
  • Lines 11 and 12 form the differential bus over which the data are transmitted.
  • the line 11 is connected to ground via a resistor 14 and a switch.
  • line 12 is connected via a resistor 15 and a further switch to the operating voltage Vc, which is derived in the station from the supply voltage on line 13.
  • Vc operating voltage
  • a control arrangement 5 is provided in station 2, which controls two switches 6 and 7 together, switch 6 connecting line 11 to the operating voltage Vc and switch 7 connecting line 12 to ground.
  • lines 11 and 12 can be connected to the voltage instead of to ground or to the operating voltage Vc with a voltage slightly higher than ground or somewhat lower than Vc, as long as the difference between the two voltages is large enough.
  • the circuit for evaluating the data transmitted via lines 11 and 12 in a station is shown in FIG. 2.
  • the two lines 11 and 12 lead to a first comparator 21, which forms the difference between the potentials on lines 11 and 12, more precisely, subtracts the potential on line 12 from that of line 11, and the sign-corrected difference with one compares the first threshold.
  • This threshold value is chosen such that a low output signal is generated on line 31 only in the recessive state of both lines 11 and 12.
  • the line 31 is connected to a multiplexer 29 which switches the line 31 through to the data output 40 in the fault-free case and in the event of certain faults.
  • the line 31 also leads to an error detection circuit 27, which will be explained later.
  • the line 11 also leads to a comparator 22 which compares the potential on this line with a threshold value which lies between the dominant and the recessive potential on the line 11, taking tolerances into account. Comparator 22 generates a high signal on line 32 when the potential on line 11 is above the threshold.
  • This line 32 leads to the error detection circuit 27 and to the circuit 29 which connects this line to the data output 40 in the event of certain errors.
  • Fe he leads line 11 to another comparator 24, which compares the potential on this line with a voltage between the operating voltage of the circuit and the higher supply voltage on line 13 in Fig. 1 and generates a high signal on line 34, if the potential on line 11 is higher than the operating voltage.
  • This line 34 also leads to the error detection circuit 27.
  • the line 12 also leads to a comparator 23 which compares the potential on this line with a threshold value which is also between the dominant and recessive potential. Comparator 23 produces a high signal on line 33 when the potential on line 12 is below the threshold.
  • the line 33 is connected to the circuit 29, which connects this line to the data output 40 in the event of a specific fault, as will be explained later.
  • the line 12 also leads to a comparator 25, which compares the potential on this line with a threshold value between the operating voltage and the higher supply voltage, in the same way as does the comparator 24 with the potential on the line 11.
  • the output line of the comparator 25 is also connected to the error detection circuit 27. In the event that a higher supply voltage, rather than the operating voltage is fed to the individual stations on line 13, a short circuit between line 12 and the operating voltage acts as an interruption in line 12 and can also be treated in this way.
  • the error detection circuit 27 generates an on an output line 36
  • the error detection circuit 27 also generates a signal on an output line 37 if the two lines 11 and 12 have a short circuit with one another or if the line 12 has a short circuit to ground or if the line 11 has a short circuit with the supply voltage. In this latter case, an error signal is also generated on line 38. An error signal is generated on line 39 when line 12 has a short circuit with the supply voltage.
  • Lines 36 to 39 lead to a priority circuit 28, since in the event of certain faults more than one of these lines carries a high signal, but clear control signals are required for circuit 29.
  • Line 38 has the highest priority, line 36 the second highest, line 39 the third highest and line 37 the lowest priority. The structure of such a priority circuit 28 is generally known.
  • the signals on lines 36 to 39 are indicated according to their priority on lines 36a to 39a.
  • circuit 29 there are further switches, as indicated in FIG. 1 in the station 2, which connect the resistor 14 connected to line 11 to ground and the resistor 15 connected to line 12 to the operating voltage Vc.
  • FIG. 3 The structure of the error detection circuit 27 in FIG. 2 is shown in more detail in FIG. 3.
  • This contains three memories 61, 62 and 63, each of which is made up of two cross-coupled NOR gates, the further inputs of the NOR gates forming the inputs of the memory. For clarity, this structure is only shown for the memory 61. Other so-called R-S flip-flops can also be used.
  • a delay element 67a is provided.
  • the upper input of the memory 61 is connected to the line 31 via a delay element 64.
  • line 31 carries a high signal for a continuous period of time greater than the delay time of delay element 64, the output of this delay element 64 goes high and a high signal is generated on output line 37.
  • This persistent high signal on line 31 occurs when one of the two lines is in a dominant state due to an error, e.g. the line 11 due to a short circuit with the operating voltage, or if the lines alternately have a dominant state.
  • the delay time of delay element 64 must therefore be greater than the length of time that a maximum number of transmitted data with the same value can have.
  • an inverter 65 and a delay element 66 which is connected to the lower input of the memory 61, reset it and brought the signal on line 37 low.
  • the delay element 66 is intended to prevent the memory 61 from being erroneously reset by short-term interference signals in the event of an error.
  • One input of the memory 62 is connected to the line 34 via a delay element 67 and the other input is connected to the delay element 66. Both delay elements preferably have approximately the same delay time. As soon as line 11 has a short circuit to the supply voltage, a high signal appears on line 34, and if this signal is present longer than the delay time of delay element 67, memory 62 is set and a high signal is generated on line 38. Incidentally, this state is the dominant state for line 11, and while this exists, for example in the event of a fault when the line 11 is short-circuited with the operating voltage, no signal transitions are generated on the line 31, so that the memory 62 remains set. Only when the error has been eliminated and signals appear again on line 31 is the memory 62 reset, so that the signal on line 38 then becomes low again. Instead, the memory 62 can also be reset from the signal on line 34 via an inverter (not shown).
  • One input of the memory 63 is connected via a delay element 68 to the line 35, which carries a high signal when the line 12 has a short circuit with the supply voltage. If this short circuit lasts longer than the delay time of the delay element 68, which is otherwise advantageously chosen to be approximately equal to the delay time of the delay elements 67 and 66, the memory 63 is set and a high signal appears on line 39.
  • the other input of the memory 63 is connected to the line 35 via a further delay element 69 and an inverter 60.
  • the delay element 67a is connected to the line 32 and emits a high signal on this line 32 after a fixed delay time at the output 36. This delay time is longer than the delay time of the delay element 64, so that when the line 11 is short-circuited with the operating voltage, a high signal constantly appearing on both the line 31 and the line 32, first at the output 37 and only after the longer one Delay time at output 36 a high signal appears.
  • the structure of the circuit 29 in FIG. 2 is shown in more detail in FIG. 4. The
  • Line 37a leads to an input of an OR gate 71 and an OR gate 72.
  • the output signal of the OR gate 72 opens the switch 73 and thus interrupts the connection from the line 31 to the data output 40, so that the signal at the data output 40 now is no longer derived from the comparator 21 in FIG. 2.
  • the OR gate 71 generates a signal on the line 78 which closes the switch 74, so that the line 32 is now connected to the data output 40 and the signal at the data output is thus derived from the comparator 22 in FIG. 2.
  • the signal on line 78 opens a switch 77, which connects line 12 via resistor 15 to the operating voltage Vc.
  • Line 39a which carries a signal when line 12 has a short circuit to the higher supply voltage, is connected to an input of OR gates 71 and 72, i.e. in the same way as line 37a, i.e. the switches 73 and 77 are opened and the switch 74 is closed and thus the line 32 is connected to the data output 40.
  • Line 38a which carries a signal when line 11 has a short circuit with the higher supply voltage
  • line 36a which carries a signal when line 11 has a short circuit with that derived from the supply voltage
  • a system of the type described is used in an environment in which the source that supplies the higher supply voltage contains only a limited amount of energy.
  • a station for example if no data has been transmitted during a predetermined period of time, can be put into an operating state with very low power consumption, namely the standby state, but can be returned to the normal transmission state at any time in a controlled manner via the transmission lines.
  • the power consumption in standby mode should be as low as possible, since the total energy consumption increases proportionally with the number of stations in a system.
  • FIG. 5 An error detection circuit which is effective during the standby state is provided and is shown in FIG. 5.
  • the line 11 leads to two comparators 91 and 92, which compare the potential on the line 11 with different threshold values.
  • the comparator 91 emits a signal when the potential on line 11 rises above a value which is slightly below the supply voltage on line 13. This is the case if the line 11 has a short circuit with the supply voltage.
  • the comparator 93 compares the potential on the line 12 with a threshold value between the dominant and the recessive potential and emits a signal when this potential is undershot. This signal leads via the OR gate 97 and a delay element 98 to the switch 77 in FIG. 4, so that no current can flow from the supply voltage to ground.
  • a comparator 92 which compares the potential on line 11 with a threshold value which is also between the dominant and the recessive potential. This comparator 92 emits a signal when in particular the line 11 has a short circuit with the operating voltage.
  • the signal at the output of the comparator 92 is fed to an input of an AND gate 94 and a delay element 99. Its output, like the output of the comparator 91, is connected to the inputs of an OR gate 100, the output of which leads to the switch 76 in FIG. 4 via a delay element 95.
  • the output signal of the comparator 92 first generates a signal via the AND gate 94, whose blocking input is released by the OR gate 100 when the signal is still missing, and the OR gate 97 and the delay element 98 to open switch 77, since a short circuit between lines 11 and 12 is first assumed, in which either comparator 92 or comparator 93 or both produce an output signal. Only after the delay time of delay element 99, which is longer than the delay times of delay elements 95 and 98, does OR gate 100 generate a signal on line 101, which blocks AND gate 94. As a result, a signal is then only generated at the output of the AND gate 96, which opens the switch 76, as a result of which no current from the
  • Supply voltage or operating voltage can flow to ground, as previously mentioned.
  • comparator 91 can basically be saved, since if line 11 is short-circuited with the supply voltage, an output signal is also generated at comparator 92. This error would then no longer lead to the opening of the switch 76, but only after the delay time of the delay element 99. If the comparator 91 is omitted, the OR gate 100 and the delay element 95 are also omitted.

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Abstract

Bei der Übertragung von Daten über einen differentiellen Bus mittels Gegentaktsignalen ist es bekannt, auch bei verschiedenen Fehlerzuständen des Busses, wie Leitungsunterbrechung oder Leitungskurzschlüsse, noch eine Datenübertragung aufrechtzuerhalten. Bei dem bekannten Übertragungssystem ist jedoch der Fehlerfall, das eine Leitung des Busses einen Kurzschluss mit der Betriebsspannung hat, nicht berücksichtigt. Erfindungsgemäss werden Massnahmen angegeben, mit denen auch bei diesem bisher nicht berücksichtigten Fehlerfall eine Datenübertragung weiterhin möglich ist.

Description

System zum Übertragen von Daten über einen differentiellen Bus.
Die Erfindung betrifft ein System zum Übertragen von binären Daten nach dem Oberbegriff des Patentanspruchs 1.
Ein derartiges System ist bekannt aus der DE 195 23 031 AI. Dieses bekannte
System beschreibt eine Anzahl Maßnahmen, um bei verschiedenen Fehlerzuständen der beiden Leitungen des differentiellen Busses dennoch eine Datenübertragung über den Bus zu ermöglichen. Insbesondere ist dabei auch berücksichtigt, daß nicht alle Stationen oder gar keine der Stationen mit einer eigenen Stromversorgung ausgerüstet ist, sondern beispielsweise parallel zu den beiden Leitungen des Busses wenigstens eine weitere Leitung geführt wird, die eine höhere Versorgungsspannung führt, von der in jeder Station eine niedrigere Betriebsspannung zum Betrieb der elektrischen Schaltung in der Station abgeleitet ist. Dabei ist es möglich, daß eine beliebige der beiden Leitungen des Busses mit der höheren Versorgungsspannung einen Kurzschluß haben kann. Lediglich der Fall, daß die erste Leitung einen Kurzschluß mit der niedrigeren Betriebsspannung hat, ist nicht berücksichtigt. Ein solcher Fehlerfall würde bei dem bekannten System zu einer Fehlfunktion führen, bei der keine Datenübertragung über den Bus mehr möglich ist.
Aufgabe der Erfindung ist es daher, ein System der eingangs genannten Art derart auszugestalten, daß auch bei einem Kurzschluß zwischen der ersten Leitung des Busses und der Betriebsspannung der elektrischen Schaltung in der Station noch eine Datenübertragung über den Bus möglich ist.
Diese Aufgabe wird erfindungsgemäß durch eine bestimmte Auswertung des Signals am Ausgang des dritten Komparators gelöst. Dadurch ist es mit geringem Aufwand möglich, bei dem bekannten System auch den angegebenen Fehlerfall zu berücksichtigen und mit einer kurzen Verzögerungszeit nach Auftreten des Fehlers, innerhalb derer ein unvermeidlicher Datenverlust auftreten kann, wieder eine Datenübertragung durchzuführen, wenn auch mit geringerer Störsicherheit, wie dies auch bei einigen anderen Fehlerfällen der Fall ist.
Abhängig von der verwendeten Codierung der zu übertragenden Daten können längere Zeitabschnitte vorkommen, in denen die beiden Leitungen des Busses konstante Signale übertragen, wobei die maximal vorkommende Zeitdauer eines solchen Abschnitts stets begrenzt ist. Wenn der eingangs beschriebene Fehler auftritt, wird dies zunächst daran erkannt, daß das Signal am Ausgang des ersten Komparators für einen längeren als den vorgegebenen Zeitabschnitt den ersten Wert hat. Damit wird bei der bekannten Anordnung der Datenausgang vom Ausgang des ersten Komparators getrennt und mit dem Ausgang des zweiten Komparators verbunden. Erst wenn festgestellt wird, daß auch nun keine Datenübertragung mehr erfolgt, kann der Datenausgang weiter auf den Ausgang des dritten Komparators umgeschaltet werden. Dabei ist es zweckmäßig, daß die erste Verzögerungszeit, nach der das fehlerhafte Ausgangssignal des zweiten Komparators wirksam wird, länger als die zweite Verzögerungszeit ist, mit der ein fehlerhaftes Ausgangssignal des ersten Komparators ausgewertet wird.
Die beiden Leitungen des Busses sind im fehlerfreien Zustand über je einen Schalter und einen Widerstand mit einem Potential verbunden, das dem ersten logischen Wert der binären Daten entspricht. Um den anderen logischen Wert zu übertragen, werden die Leitungen über weitere Schalter mit dem jeweils anderen Potential verbunden. Dies bedeutet, daß der erste Wert der binären Daten einem niedrigen Potential auf der ersten Leitung entspricht, d.h. die Leitung ist über die Reihenschaltung eines Widerstandes und eines Schalters mit dem niedrigen Potential, insbesondere Masse, verbunden. Wenn diese erste Leitung nun einen Kurzschluß mit der niedrigeren Betriebsspannung hat, fließt dauernd ein Strom durch diesen Widerstand, und zwar in jeder der an den Bus angeschlossenen Stationen, wodurch die Energiequelle für das gesamte System unnötig belastet wird. Um diese Belastung zu vermeiden bzw. zu verringern, ist es zweckmäßig, daß der Ausgang des zweiten Komparators mit dem Schalter gekoppelt ist, um diesen Schalter bei einem Signal am Ausgang des zweiten Komparators mit dem ersten Wert nach der ersten Verzögerungszeit zu öffnen. Nach dieser ersten Verzögerungszeit steht nämlich fest, daß der erste Wert des Signals am Ausgang des zweiten Komparators nicht durch eine Signalübertragung erzeugt worden ist, sondern nur durch einen Fehlerfall hervorgerufen sein kann.
Das eingangs genannte bekannte System ist in einen Bereitschaftszustand setzbar, in dem die Stromaufnahme der Stationen wesentlich verringert ist. In diesem Bereitschaftszustand ist ein weiterer, mit der ersten Leitung gekoppelter Komparator aktiv, der das Potential auf der ersten Leitung mit einem vorgegebenen Schwellwert vergleicht. Dabei ist es zweckmäßig, wenn der Ausgang des weiteren Komparators über ein weiteres Verzögerungsglied mit dem Schalter gekoppelt ist. Dieses weitere Verzögerungsglied bewirkt eine Verzögerung, die insbesondere länger ist als die Verzögerung, die vorgesehen ist, um den Fehler, bei dem beide Leitungen des Busses kurzgeschlossen sind, auszuwerten.
Die Erfindung betrifft auch eine Station für das erfindungsgemäße System.
Ausführungsbeispiele der Erfindung werden nachfolgend anhand der Zeichnung näher erläutert. Es zeigen
Fig. 1 schematisch ein System mit mehreren Stationen und deren Leitungsverbindungen,
Fig. 2 ein Blockschaltbild einiger Teile einer Station,
Fig. 3 ein Blockschaltbild der Fehlererkennungsschaltung in Fig. 2, Fig. 4 die Steuerung des Datenausgangs und der Abschlußwiderstände,
Fig. 5 eine weitere Fehlererkennungsschaltung für den Bereitschaftszustand.
In Fig. 1 sind drei Stationen 1 , 2 und 3 schematisch dargestellt, die über drei Leitungen 11, 12 und 13 miteinander verbunden sind. Die Leitung 13 ist hier mit einer höheren Versorgungsspannung verbunden, von denen die einzelnen Stationen die Betriebsspannung für die darin enthaltene elektronische Schaltung ableiten. Die Leitungen 11 und 12 bilden den differentiellen Bus, über den die Daten übertragen werden.
Bei der Station 2 sind weitere Einzelheiten dargestellt, die der Übersichtlichkeit halber bei den Stationen 1 und 3 weggelassen sind. Die Leitung 11 ist über einen Widerstand 14 und über einen Schalter mit Masse verbunden. Entsprechend ist die Leitung 12 über einen Widerstand 15 und einen weiteren Schalter mit der Betriebsspannung Vc verbunden, die in der Station von der Versorgungsspannung auf der Leitung 13 abgeleitet ist. Die Funktion der beiden Schalter, die normalerweise geschlossen sind, wird später erläutert. Ferner ist in der Station 2 eine Steueranordnung 5 vorgesehen, die zwei Schalter 6 und 7 gemeinsam ansteuert, wobei der Schalter 6 die Leitung 11 mit der Betriebsspannung Vc und der Schalter 7 die Leitung 12 mit Masse verbindet. Wenn die Schalter 6 und 7 offen sind, liegt die Leitung 11 über den Widerstand 14 auf einem niedrigen Potential und die Leitung 12 über den Widerstand 15 auf der Betriebsspannung Vc. Dies entspricht gleichzeitig dem einen logischen Wert der zu übertragenden binären Datensignale. Wenn der andere logische Wert übertragen werden soll, werden von der Steuereinheit 5 beide Schalter 6 und 7 geschlossen, so daß die Leitung 11 nun ein hohes Potential und die Leitung 11 über den Widerstand 14 auf einem niedrigen Potential und die Leitung 12 über den Widerstand 15 auf der Betriebsspannung Vc. Dies entspricht gleichzeitig dem einen logischen Wert der zu übertragenden binären Datensignale. Wenn der andere logische Wert übertragen werden soll, werden von der Steuereinheit 5 beide Schalter 6 und 7 geschlossen, so daß die Leitung 11 nun ein hohes Potential und die Leitung 12 ein niedriges Potential hat. Auf diese Weise können von jeder der Stationen 1 bis 3 Daten über die Leitungen 11 und 12 übertragen werden. Der Zustand bzw. die Potentiale auf den Leitungen 11 und 12 bei offenen Schaltern 6 und 7 werden im folgenden daher als rezessiv und der Zustand bei geschlossenen Schaltern 6 und 7 wird als dominant bezeichnet.
Es sei bemerkt, daß die Leitungen 11 und 12 anstelle mit Masse bzw. mit der Betriebsspannung Vc auch mit einer Spannung etwas höher als Masse bzw. etwas niedriger als Vc über die Schalter verbunden werden können, solange der Unterschied zwischen beiden Spannungen groß genug ist.
Die Schaltung zur Auswertung der über die Leitungen 11 und 12 übertragenen Daten in einer Station ist in Fig. 2 dargestellt. Die beiden Leitungen 11 und 12 führen auf einen ersten Komparator 21, der die Differenz zwischen den Potentialen auf den Leitungen 11 und 12 bildet, genauer gesagt, das Potential auf der Leitung 12 von dem der Leitung 11 subtrahiert, und der die vorzeichenrichtige Differenz mit einem ersten Schwellwert vergleicht. Dieser Schwellwert ist derart gewählt, daß nur bei dem rezessiven Zustand beider Leitungen 11 und 12 ein niedriges Ausgangssignal auf der Leitung 31 erzeugt wird. Die Leitung 31 ist mit einem Multiplexer 29 verbunden, der die Leitung 31 im fehlerfreien Fall und bei bestimmten Fehlem zum Datenausgang 40 durchschaltet. Femer führt die Leitung 31 auf eine Fehlererkennungsschaltung 27, die später erläutert wird.
Die Leitung 11 führt außerdem auf einen Komparator 22, der das Potential auf dieser Leitung mit einem Schwellenwert vergleicht, der zwischen dem dominanten und dem rezessiven Potential auf der Leitung 11 unter Berücksichtigung von Toleranzen liegt. Der Komparator 22 erzeugt auf der Leitung 32 ein hohes Signal, wenn das Potential auf der Leitung 11 über dem Schwellenwert liegt. Diese Leitung 32 führt auf die Fehlererkennungsschaltung 27 sowie auf die Schaltung 29, die diese Leitung bei bestimmten Fehlem mit dem Datenausgang 40 verbindet. Fe er führt die Leitung 11 auf einen weiteren Komparator 24, der das Potential auf dieser Leitung mit einer Spannung zwischen der Betriebsspannung der Schaltung und der höheren Versorgungsspannung auf der Leitung 13 in Fig. 1 vergleicht und ein hohes Signal auf der Leitung 34 erzeugt, wenn das Potential auf der Leitung 11 höher ist als die Betriebsspannung. Diese Leitung 34 führt ebenfalls auf die Fehlererkennungsschaltung 27. Entsprechend führt die Leitung 12 auch auf einen Komparator 23, der das Potential auf dieser Leitung mit einem Schwellenwert vergleicht, der ebenfalls zwischen dem dominanten und rezessiven Potential liegt. Der Komparator 23 erzeugt ein hohes Signal auf der Leitung 33, wenn das Potential auf der Leitung 12 unter dem Schwellwert liegt. Die Leitung 33 ist mit der Schaltung 29 verbunden, die diese Leitung bei einem bestimmten Fehler, wie später erläutert wird, mit dem Datenausgang 40 verbindet.
Femer führt die Leitung 12 auf einen Komparator 25, der das Potential auf dieser Leitung mit einem Schwellenwert zwischen der Betriebsspannung und der höheren Versorgungsspannung vergleicht, und zwar in gleicher Weise, wie dies beim Komparator 24 mit dem Potential auf der Leitung 11 erfolgt. Die Ausgangsleitung des Komparators 25 ist ebenfalls mit der Fehlererkennungsschaltung 27 verbunden. Für den Fall, daß auf der Leitung 13 nicht eine höhere Versorgungsspannung, sondern direkt die Betriebsspannung den einzelnen Stationen zugeführt wird, wirkt ein Kurzschluß zwischen der Leitung 12 und der Betriebsspannung wie eine Unterbrechung der Leitung 12 und kann auch so behandelt werden. Die Fehlererkennungsschaltung 27 erzeugt auf einer Ausgangsleitung 36 ein
Signal, wenn die Leitung 11 länger als eine vorgegebene Zeitdauer, die während einer normalen Datenübertragung nicht vorkommt, ein hohes Potential hat, also wenn die Leitung 11 Kurzschluß mit der von der Versorgungsspannung abgeleiteten niedrigeren Betriebsspannung hat. Femer erzeugt die Fehlererkennungsschaltung 27 auf einer Ausgangsleitung 37 ein Signal, wenn die beiden Leitungen 11 und 12 miteinander Kurzschluß haben oder wenn die Leitung 12 einen Kurzschluß gegen Masse oder wenn die Leitung 11 einen Kurzschluß mit der Versorgungsspannung hat. In diesem letzteren Fall wird auch auf der Leitung 38 ein Fehlersignal erzeugt. Auf der Leitung 39 wird ein Fehlersignal erzeugt, wenn die Leitung 12 einen Kurzschluß mit der Versorgungsspannung hat. Die Leitungen 36 bis 39 führen auf eine Prioritätschaltung 28, da bei bestimmten Fehlem mehr als eine dieser Leitungen ein hohes Signal führt, jedoch eindeutige Ansteuersignale für die Schaltung 29 benötigt werden. Dabei hat die Leitung 38 die höchste Priorität, die Leitung 36 die zweithöchste, die Leitung 39 die dritthöchste und die Leitung 37 die niedrigste Priorität. Der Aufbau einer solchen Prioritätsschaltung 28 ist allgemein bekannt. Die Signale auf den Leitungen 36 bis 39 werden entsprechend ihrer Priorität auf den Leitungen 36a bis 39a angegeben.
In der Schaltung 29 sind femer Schalter vorhanden, wie in Fig. 1 in der Station 2 angedeutet, die den mit der Leitung 11 verbundenen Widerstand 14 mit Masse und den mit der Leitung 12 verbundenen Widerstand 15 mit der Betriebsspannung Vc verbinden.
Der Aufbau der Fehlererkennungsschaltung 27 in Fig. 2 ist in Fig. 3 näher dargestellt. Diese enthält drei Speicher 61,62 und 63, von denen jeder aus zwei kreuzgekoppelten NOR-Gattern aufgebaut ist, wobei die weiteren Eingänge der NOR-Gatter die Eingänge des Speichers bilden. Der Übersichtlichkeit ist dieser Aufbau nur bei dem Speicher 61 dargestellt. Es können auch andere sogenannte R-S-Flipflops verwendet werden. Fe er ist ein Verzögerungsglied 67a vorgesehen.
Von dem Speicher 61 ist der obere Eingang über ein Verzögerungsglied 64 mit der Leitung 31 verbunden. Sobald die Leitung 31 ein hohes Signal während eines durchgehenden Zeitraums führt, der größer ist als die Verzögemngszeit des Verzögemngsgliedes 64, wird der Ausgang dieses Verzögemngsgliedes 64 hoch, und auf der Ausgangsleitung 37 wird ein hohes Signal erzeugt. Dieses dauernde hohe Signal auf der Leitung 31 tritt auf, wenn durch einen Fehler eine der beiden Leitungen dauernd einen dominanten Zustand hat, z.B. die Leitung 11 durch einen Kurzschluß mit der Betriebsspannung, oder wenn die Leitungen abwechselnd einen dominanten Zustand haben. Die Verzögemngszeit des Verzögemngsgliedes 64 muß also größer sein als die Zeitdauer, die eine maximale Anzahl von übertragenen Daten mit gleichem Wert haben kann.
Wenn ein derartiger Fehler behoben ist und das Signal auf der Leitung 31 bei einem rezessiven Zustand auf beiden Leitungen 11 und 12 auftritt, wird über einen Inverter 65 und ein Verzögerungsglied 66, das mit dem unteren Eingang des Speichers 61 verbunden ist, dieser wieder zurückgesetzt und das Signal auf der Leitung 37 auf einen niedrigen Wert gebracht. Das Verzögerungsglied 66 soll verhindern, daß durch kurzzeitige Störsignale im Fehlerfall der Speicher 61 fälschlich zurückgesetzt wird.
Von dem Speicher 62 ist der eine Eingang über ein Verzögerungsglied 67 mit der Leitung 34 und der andere Eingang mit dem Verzögerungsglied 66 verbunden. Beide Verzögerungsglieder haben vorzugsweise etwa gleiche Verzögemngszeit. Sobald die Leitung 11 einen Kurzschluß gegen die Versorgungsspannung hat, erscheint auf der Leitung 34 ein hohes Signal, und wenn dieses Signal länger als die Verzögemngszeit des Verzögemngsgliedes 67 ansteht, wird der Speicher 62 gesetzt und ein hohes Signal auf der Leitung 38 erzeugt. Dieser Zustand ist im übrigen der dominante Zustand für die Leitung 11, und während dieser besteht, z.B. im Fehlerfall bei einem Kurzschluß der Leitung 11 mit der Betriebsspannung, werden auf der Leitung 31 auch keine Signalübergänge erzeugt, so daß der Speicher 62 gesetzt bleibt. Erst wenn der Fehler behoben ist und wieder Signale auf der Leitung 31 erscheinen, wird der Speicher 62 zurückgesetzt, so daß dann das Signal auf der Leitung 38 wieder niedrig wird. Stattdessen kann das Rücksetzen des Speichers 62 auch über einen nicht dargestellten Inverter von dem Signal auf der Leitung 34 erfolgen.
Der eine Eingang des Speichers 63 ist über ein Verzögerungsglied 68 mit der Leitung 35 verbunden, die ein hohes Signal führt, wenn die Leitung 12 einen Kurzschluß mit der Versorgungsspannung hat. Wenn dieser Kurzschluß länger als die Verzögemngszeit des Verzögemngsglieds 68 dauert, die im übrigen zweckmäßig etwa gleich der Verzögemngszeit der Verzögerungsglieder 67 und 66 gewählt ist, wird der Speicher 63 gesetzt, und auf der Leitung 39 erscheint ein hohes Signal. Der andere Eingang des Speichers 63 ist über ein weiteres Verzögerungsglied 69 und einen Inverter 60 mit der Leitung 35 verbunden.
Das Verzögemngsglied 67a ist mit der Leitung 32 verbunden und gibt ein hohes Signal auf dieser Leitung 32 nach einer festen Verzögemngszeit am Ausgang 36 ab. Diese Verzögemngszeit ist länger als die Verzögemngszeit des Verzögemngsgliedes 64, so daß bei einem Kurzschluß der Leitung 11 mit der Betriebsspannung, wobei sowohl auf der Leitung 31 als auch auf der Leitung 32 dauernd ein hohes Signal erscheint, zunächst am Ausgang 37 und erst nach der längeren Verzögemngszeit am Ausgang 36 ein hohes Signal erscheint. Der Aufbau der Schaltung 29 in Fig. 2 ist in Fig. 4 näher dargestellt. Die
Leitung 37a führt auf einen Eingang eines ODER-Gatters 71 und eines ODER-Gatters 72. Das Ausgangssignal des ODER-Gatters 72 öffnet den Schalter 73 und unterbricht damit die Verbindung von der Leitung 31 zum Datenausgang 40, so daß das Signal am Datenausgang 40 nun nicht mehr von dem Komparator 21 in Fig. 2 abgeleitet wird. Das ODER-Gatter 71 erzeugt auf der Leitung 78 ein Signal, das den Schalter 74 schließt, so daß nun die Leitung 32 mit dem Datenausgang 40 verbunden ist und das Signal am Datenausgang somit vom Komparator 22 in Fig. 2 abgeleitet wird. Außerdem öffnet das Signal auf der Leitung 78 einen Schalter 77, der die Leitung 12 über den Widerstand 15 mit der Betriebsspannung Vc verbindet. Dadurch wird verhindert, daß, wenn die Leitung 12 einen Kurzschluß gegen Masse aufweist, ständig ein Strom von der Betriebsspannung über den Widerstand 15 abfließt, oder wenn die Leitung 12 Kurzschluß mit der Leitung 11 hat, daß das rezessive Potential auf beiden Leitungen zu sehr angehoben wird. Es bleibt lediglich eine Verbindung von der Leitung 12 über den Widerstand 15 und einen sehr hochohmigen Widerstand 17 zur Betriebsspannung Vc bestehen, um zu erreichen, daß nach Beendigung des Fehlers die Leitung 12 kein Undefiniertes Potential annimmt.
Die Leitung 39a, die ein Signal führt, wenn die Leitung 12 einen Kurzschluß mit der höheren Versorgungsspannung hat, ist mit einem Eingang der ODER-Gatter 71 und 72 verbunden, also in gleicher Weise wie die Leitung 37a, d.h. die Schalter 73 und 77 werden geöffnet und der Schalter 74 wird geschlossen und damit die Leitung 32 mit dem Datenausgang 40 verbunden.
Die Leitung 38a, die ein Signal führt, wenn die Leitung 11 einen Kurzschluß mit der höheren Versorgungsspannung hat, sowie die Leitung 36a, die ein Signal führt, wenn die Leitung 11 einen Kurzschluß mit der von der Versorgungsspannung abgeleiteten
Betriebsspannung hat, führen beide auf ein ODER-Gatter 70. Dessen Ausgang führt auf einen Eingang des ODER-Gatters 72, so daß auch bei diesen Fehlem die Verbindung zwischen der Leitung 31 und dem Datenausgang 40 unterbrochen wird. Außerdem steuert das Signal am Ausgang des ODER-Gatters 70 einen Schalter 75 an, der nun die Leitung 33 mit dem Datenausgang'40 verbindet, so daß die weitere Datenübertragung nur über die Leitung 11 erfolgt. Der Schalter 74 ist bei einem Signal auf der Leitung 36a oder 38a nicht geschlossen, da über die Prioritätsschaltung 29 in Fig. 2 dann keine Signale auf den Leitungen 37a und 39a auftreten können. Femer wird ein Schalter 76 geöffnet, so daß die Leitung 11 über den Widerstand 14 nicht mehr mit Masse verbunden ist und somit ein unnötiger Strom durch den Widerstand 14 vermieden wird. Die Leitung 11 ist nur noch über die Reihenschaltung des Widerstands 14 und eines sehr hochohmigen Widerstandes 16 mit Masse verbunden, aus den gleichen Gründen, wie für die Leitung 12 und die Reihenschaltung der Widerstände 15 und 17 beschrieben wurde.
Aus der vorstehenden Beschreibung ist zu erkennen, daß ein Kurzschluß der Leitung 11 mit der Versorgungsspannung ebenso behandelt wird wie ein Kurzschluß mit der von der Versorgungsspannung abgeleiteten Betriebsspannung, abgesehen von den unterschiedli-chen Verzögerungszeiten der Verzögemngsglieder 67 und 67a in Fig. 3. Da auch bei einem Kurzschluß der Leitung 11 mit der Versorgungsspannung der Komparator 22 in Fig. 2 ein hohes Signal auf der Leitung 32 abgibt, kann also der Komparator 24 in Fig. 2 weggelassen werden, und entsprechend kann auch der Speicher 62 in Fig. 3 weggelassen werden bzw. die Leitung 32 über das Verzögemngsglied 67a mit dem Eingang des Speichers 62 verbunden werden. Das ODER-Gatter 70 in Fig. 4 entfällt dann ebenfalls. In diesem Falle kann lediglich ein Kurzschluß der Leitung 11 mit der Versorgungsspannung nicht sofort ausgewertet werden, sondern erst nach der längeren Verzögemngszeit, die für die Auswertung des Kurzschlusses der Leitung 11 mit der Betriebsspannung gilt.
Manchmal wird ein System der beschriebenen Art in einer Umgebung eingesetzt, bei der die Quelle, die die höhere Versorgungsspannung liefert, nur eine begrenzte Energie enthält. In diesem Fall kann eine Station, beispielsweise wenn während einer vorgegebenen Zeitspanne keine Daten übertragen worden sind, in einen Betriebszustand mit sehr geringem Stromverbrauch, nämlich den Bereitschaftszustand versetzt werden, jedoch über die Übertragungsleitungen gesteuert jederzeit wieder in den normalen Ubertragungszustand zurückversetzt werden. Die Stromaufnahme im Bereitschaftszustand soll möglichst gering sein, da der gesamte Energieverbrauch mit der Anzahl der Stationen in einem System proportional ansteigt.
Nun können aber auch während des Bereitschaftszustandes aller Stationen Fehler auf den Leitungen 11 und 12 auftreten bzw. vorhanden sein, die jedoch nicht zu einer erhöhten Stromaufnahme führen dürfen. Um eine solche zu verhindern, wird eine während des Bereitschaftszustandes wirksame Fehlererkennungsschaltung vorgesehen, die in Fig. 5 dargestellt ist. Darin führt die Leitung 11 auf zwei Komparatoren 91 und 92, die das Potential auf der Leitung 11 mit verschiedenen Schwellenwerten vergleichen. Der Komparator 91 gibt ein Signal ab, wenn das Potential auf der Leitung 11 über einen Wert steigt, der etwas unterhalb der Versorgungsspannung auf der Leitung 13 liegt. Dies ist der Fall, wenn die Leitung 11 einen Kurzschluß mit der Versorgungsspannung hat.
Der Komparator 93 vergleicht das Potential auf der Leitung 12 mit einem Schwellwert zwischen dem dominanten und dem rezessiven Potential und gibt ein Signal ab, wenn dieses Potential unterschritten wird. Dieses Signal führt über das ODER-Gatter 97 und ein Verzögemngsglied 98 auf den Schalter 77 in Fig. 4, so daß kein Strom von der Versorgungsspannung gegen Masse fließen kann.
Weiterhin ist ein Komparator 92 vorgesehen, der das Potential auf der Leitung 11 mit einem Schwellenwert vergleicht, der ebenfalls zwischen dem dominanten und dem rezessiven Potential liegt. Dieser Komparator 92 gibt ein Signal ab, wenn insbesondere die Leitung 11 einen Kurzschluß mit der Betriebsspannung hat. Das Signal am Ausgang des Komparators 92 wird einem Eingang eines UND-Gatters 94 sowie einem Verzögemngsglied 99 zugeführt. Dessen Ausgang ist ebenso wie der Ausgang des Komparators 91 mit den Eingängen eines ODER-Gatters 100 verbunden, dessen Ausgang über ein Verzögemngsglied 95 auf den Schalter 76 in Fig. 4 führt. Dieser trennt den Widerstand 14 von Masse, so daß bei diesem Fehler kein Strom von der Versorgungsspannung oder der Betriebsspannung über den Widerstand 14 bzw. die Widerstände 14 in allen Stationen fließen kann, da alle Stationen den gleichen Fehler feststellen und den Widerstand 14 von Masse trennen. Diese Trennung erfolgt bei einem Kurzschluß der Leitung 11 mit der Versorgungsspannung durch das Ausgangssignal des Komparators 91 schnell, da das Verzögemngsglied 95 nur eine kurze Verzögemngszeit hat, die für die Beseitigung von Störsignalen ausreichend ist. Bei einem Kurzschluß der Leitung 11 mit der niedrigeren Betriebsspannung erzeugt das Ausgangssignal des Komparators 92 zunächst über das UND-Gatter 94, dessen Sperreingang bei noch fehlendem Signal vom ODER-Gatter 100 freigegeben ist, und das ODER-Gatter 97 und das Verzögemngsglied 98 ein Signal zum Öffnen des Schalters 77, da zunächst ein Kurzschluß zwischen den Leitungen 11 und 12 angenommen wird, bei dem entweder der Komparator 92 oder der Komparator 93 oder beide ein Ausgangssignal erzeugen. Erst nach der Verzögemngszeit des Verzögemngsgliedes 99, die länger als die Verzögemmgszeiten der Verzögerungsglieder 95 und 98 ist, erzeugt das ODER-Gatter 100 auf der Leitung 101 ein Signal, das das UND-Gatter 94 sperrt. Dadurch wird dann nur noch am Ausgang des UND- Gatters 96 ein Signal erzeugt, das den Schalter 76 öffnet, wodurch kein Strom von der
Versorgungsspannung bzw. Betriebsspannung gegen Masse fließen kann, wie vorher bereits erwähnt wurde.
Auch hier kann grundsätzlich der Komparator 91 eingespart werden, da bei einem Kurzschluß der Leitung 11 mit der Versorgungsspannung auch am Komparator 92 ein Ausgangssignal erzeugt wird. Dieser Fehler würde dann nicht mehr sofort zum Öffnen des Schalters 76 führen, sondern erst nach der Verzögemngszeit des Verzögemngsgliedes 99. Beim Wegfall des Komparators 91 entfällt auch das ODER-Gatter 100 sowie das Verzögemngsglied 95.

Claims

PATENTANSPRÜCHE:
1. System zum Übertragen von binären Daten zwischen einer Anzahl Stationen
(1, 2, 3), die über eine gemeinsame erste und eine gemeinsame zweite Leitung (11, 12) miteinander verbunden sind, wobei bei einem ersten logischen Wert der binären Daten die erste Leitung (11) ein niedriges Potential und die zweite Leitung (12) ein hohes Potential und bei einem zweiten logischen Wert der binären Daten die erste Leitung (11) ein hohes Potential und die zweite Leitung (12) ein niedriges Potential hat und der logische Wert der binären Daten zum Abgeben an einem Datenausgang von dem Potential wenigstens einer der Leitungen (11, 12) abgeleitet ist, wobei in wenigstens einer ersten Station vorgesehen sind
• ein erster Komparator (21), der mit beiden Leitungen (11, 12) gekoppelt ist, um das Potential auf der ersten Leitung (11) vom Potential auf der zweiten Leitung (12) zu subtrahieren und ein Signal mit einem ersten Wert an einem ersten Ausgang (31) des ersten Komparators (21) abzugeben, wenn die durch die Subtraktion gebildete Differenz einen ersten Schwellwert übersteigt, der so gewählt ist, daß das Signal am Ausgang (31) des ersten Komparators (21) auch dann seinen Wert ändert, wenn nur auf einer der beiden Leitungen (11, 12) ein Potentialwechsel auftritt und die andere der beiden Leitungen (12,
11) ein Potential entsprechend dem ersten logischen Wert der binären Daten hat,
• ein zweiter Komparator, der mit der ersten Leitung (11) gekoppelt ist, um ein Signal mit dem ersten Wert an einem Ausgang (32) des zweiten Komparators (22) zu erzeugen, wenn das Potential auf der ersten Leitung (11) unterhalb eines zweiten Schwellwerts liegt, und • ein dritter Komparator (23), der mit der zweiten Leitung (12) gekoppelt ist, um ein
Ausganssignal mit dem ersten Wert an einen Asugang (33) des dritten Komparators (23) zu erzeugen, wenn das Potential auf der zweiten Leitung (12) oberhalb eines dritten Schwellwerts liegt, dadurch gekennzeichnet, daß der Ausgang (33) des dritten Komparators (23) über ein erstes Verzögemngsglied (67a) mit einer ersten Verzögemngszeit mit einer Umschaltanordnung (73, 74, 75) gekoppelt ist, um bei einem Signal am Ausgang (32) des zweiten Komparators (22) mit dem ersten Wert nach der ersten Verzögemngszeit den Datenausgang (40) mit dem sgang (33) des dritten Komparators (23) zu koppeln.
2. System nach Anspmch 1, wobei ein Signal am Ausgang (31) des ersten Komparators (21) nach einer zweiten Verzögemngszeit die Umschaltanordnung (73, 74, 75) ansteuert, um den Datenausgang (40) mit dem Ausgang (32) des zweiten Komparators (22) zu verbinden, dadurch gekennzeichnet, daß die erste Verzögemngszeit länger als die zweite Verzögemngszeit ist.
3. System nach Anspmch 1 oder 2, wobei in jeder ersten Station (1, 2, 3) die erste Leitung (11) über einen Widerstand (14) mit dem niedrigen Potential gekoppelt ist und in Reihe mit dem Widerstand (14) ein Schalter (76) angeordnet ist, dadurch gekennzeichnet, daß der Ausgang (32) des zweiten Komparators (22) mit dem Schalter (76) gekoppelt ist, um diesen Schalter (76) bei einem Signal am Ausgang (32) des zweiten Komparators (22) mit dem ersten Wert nach der ersten Verzögemngszeit zu öffnen.
4. System nach Anspmch 3, bei dem wenigstens eine erste Station (1, 2, 3) in einen Bereitschaftszustand setzbar ist, in dem die Stromaufnahme insbesondere durch
Abschalten der Betriebsspannung für wenigstens einen Teil der Elemente dieser Station wesentlich verringert ist, wobei ein weiterer Komparator (92) vorgesehen ist, der im Bereitschaftszustand aktiv ist und der mit der ersten Leitung (11) gekoppelt ist, um ein Ausgangssignal mit einem ersten Wert am Ausgang des weiteren Komparators (92) zu erzeugen, wenn das Potential auf der ersten Leitung (11) einen vorgegebenen vierten Schwellwert überschreitet, dadurch gekennzeichnet, daß der Ausgang des weiteren Komparators (92) über ein weiteres Verzögemngsglied (99) mit dem Schalter (76) gekoppelt ist.
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