[go: up one dir, main page]

WO1998013881A1 - Dispositif a semi-conducteur et son procede de production - Google Patents

Dispositif a semi-conducteur et son procede de production Download PDF

Info

Publication number
WO1998013881A1
WO1998013881A1 PCT/JP1996/002741 JP9602741W WO9813881A1 WO 1998013881 A1 WO1998013881 A1 WO 1998013881A1 JP 9602741 W JP9602741 W JP 9602741W WO 9813881 A1 WO9813881 A1 WO 9813881A1
Authority
WO
WIPO (PCT)
Prior art keywords
resistance layer
low
conductivity type
semiconductor device
type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP1996/002741
Other languages
English (en)
French (fr)
Inventor
Futoshi Tokunoh
Yasuo Tanaka
Tokumitsu Sakamoto
Nobuhisa Nakasima
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to EP96931292A priority Critical patent/EP0863553B1/en
Priority to US09/068,974 priority patent/US6020603A/en
Priority to DE69626299T priority patent/DE69626299T2/de
Priority to PCT/JP1996/002741 priority patent/WO1998013881A1/ja
Priority to JP10515472A priority patent/JP3058456B2/ja
Publication of WO1998013881A1 publication Critical patent/WO1998013881A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D18/00Thyristors
    • H10D18/60Gate-turn-off devices 
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D18/00Thyristors
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/104Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices having particular shapes of the bodies at or near reverse-biased junctions, e.g. having bevels or moats

Definitions

  • the present invention relates to a high-breakdown-voltage semiconductor device such as a gate-turn-off thyristor and a method for manufacturing the same, and more particularly to an increase in the breakdown voltage and an increase in capacity.
  • bevel formation is used to weaken the electric field by inclining the exposed portion of the PN junction.
  • the beveled and ⁇ -beveled type can achieve a higher withstand voltage than the non-beveled type.
  • an edge portion formed at a boundary between the outer peripheral portion and the beveled portion is liable to generate a zigzag at the time of manufacturing, and a strain electric field generated at the zigzag portion.
  • chipping has a large effect on a large-capacity semiconductor device in which the diameter of the semiconductor element is large, that is, the peripheral length of the semiconductor element is long.
  • the present invention has been made in view of the above-described conventional circumstances, and has as its object to stably provide a high-voltage, large-capacity semiconductor device having a main PN junction. It is a thing.
  • At least one of the beveled surface and the outer peripheral surface is chamfered at the boundary between the beveled surface and the boundary surface having a predetermined radius of curvature.
  • the present invention provides a method for reducing the depth of beveling from the low resistance end of the second conductivity type to the low resistance debris of the first conductivity type and the low resistance debris of the second conductivity type. Since the end of the depletion layer generated when a voltage is applied between the end and the end face of the second conductive low-resistance layer is deeper than the end, the beveled edge is formed. The depletion layer is bent as shown by the dashed line in the vicinity of, and as a result, the boundary strength of the surface is reduced as compared with the case without the beveled surface, and the This has the effect of increasing the breakdown voltage and increasing the capacity.
  • the present invention provides a method for controlling the electric field strength of a beveled surface formed from a low resistance layer of the second conductivity type to a high resistance layer of the first conductivity type inside the low resistance debris of the second conductivity type. Since the configuration is made smaller than the generated electric field strength, it is possible to prevent a decrease in withstand voltage due to electric field concentration in the outer peripheral portion, and as a result, it is possible to increase the withstand voltage of the semiconductor shield. Has the effect.
  • the present invention provides a method for converting a first conductive type low resistance layer to a first conductive high resistance layer.
  • the angle 01 between the beveled surface formed toward the outer end surface of the low-resistance debris of the first conductivity type is 0.5 ° to 5 °
  • the angle from the low resistance layer of the second conductivity type is 0.5 ° to 5 °.
  • the angle 0 2 formed between the beveled surface formed toward the high resistance layer of the first conductivity type and the outer end surface of the low resistance layer of the second conductivity type is 1 ° to 20 °. Therefore, at the angle 01, a withstand voltage reduction rate of about 80% in the range of 0.5 ° to 5 °, that is, about 80% of the theoretical value, can be ensured.
  • angle 0 2 as in the case of angle 0 1, a withstand voltage of about 80% of the logical value can be ensured in the range of 1 ° to 20 °. It is effective for conversion.
  • the present invention is configured such that the length of the beveled surface in the S direction is longer than the low resistance layer side of the first conductivity type than the low resistance layer side of the second conductivity type.
  • the present invention also provides a bevel formed at a boundary between the beveled surface and the outer peripheral portion, or a boundary having a predetermined radius of curvature is added before the beveled surface is formed.
  • the edge portion formed at the boundary between the beveled surface and the outer periphery is chamfered compared to the conventional method. The chipping at the boundary can be reduced, and as a result, there is an effect that the withstand voltage and the capacity of the semiconductor device can be increased.
  • FIG. 1 is a schematic configuration diagram of Embodiment 1 of the present invention.
  • FIG. 2 (a) and FIG. 2 (b) are explanatory diagrams of Embodiment 1 of the present invention. is there.
  • FIG. 3 is a schematic configuration diagram of Embodiment 2 of the present invention.
  • FIG. 4 is an explanatory diagram of Embodiment 4 of the present invention.
  • FIG. 5 is an explanatory diagram of Embodiment 4 of the present invention.
  • FIG. 6 is an explanatory diagram of Embodiment 5 of the present invention.
  • FIG. 7 is an explanatory diagram of Embodiment 6 of the present invention.
  • FIG. 8 is an explanatory diagram of Embodiment 6 of the present invention. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 is a diagram showing the configuration of the first embodiment of the present invention, in which 1 is a 1 ⁇ -type single crystal 3 having a specific resistance of 450 to 900 ⁇ cm and a thickness of 700 to 111.
  • a uranium and substrate are used to form a high-resistance layer (N-layer) of the first conductivity type.
  • Reference numeral 2 denotes a first conductivity type low-resistance layer 2 (N + layer) formed by diffusing an N-type impurity consisting of phosphorus on the-principal surface of the first conductivity type high resistance ⁇ 1. ).
  • reference numeral 3 denotes a low-resistance eyebrow (P +) of the second conductive layer formed by diffusing a PS impurity made of boron into the other layer of the first conductive high-resistance layer 1 [[! Layer).
  • a force electrode 7 and a gate electrode 8 are formed on the surface of the low resistance layer 3 of the second conductivity type.
  • the outer surface of the low-resistance layer 2 of the first conductivity type extends over the outer circumference of the low-resistance layer 2 of the first conductivity type so as to increase the cross-sectional area, and Beveled surface where angle 6> 1 is adjusted to 2.5 °, and 10 is a surface formed so as to be located at the boundary between beveled surface 9 and outer peripheral surface It is a take.
  • 11 is a second conductive type low-resistance layer 3 so that the cross-sectional area increases from the second conductive type low-resistance layer 3 to the first conductive type high-resistance debris 1.
  • a beveled surface which is formed so that an angle ⁇ 2 formed over the outer periphery of the first conductive type high-resistance layer 1 and the outer end surface of the second conductive type low-resistance layer 3 is 5 °, 1 2 Is a chamfer formed so as to be located at the boundary between the bevel processing surface 11 and the outer peripheral surface.
  • 13 is a well-known innovation rubber which integrally covers the surfaces 9 and 11 and the outer peripheral surface between them.
  • the low-resistance layer 2 of the first conductivity type and the low-resistance layer 3 of the second conductivity ffi may be formed by epitaxial growth and then diffused.
  • the anode electrode 6 and the power source electrode 7 are connected to a load circuit (not shown), and the power supply voltage is applied to the anode electrode 6 and the power source electrode 7. Electric When a forward gate current is passed from the pole 8 to the cathode electrode 7, the anode electrode 6 and the force source wire 7 turn on and shift to the on state. When a reverse gate current is passed from the gate electrode 8 to the cathode electrode 7, the turn-off state is established between the anode electrode 6 and the force source electrode 7 and the state changes. It is well known that the loading circuit is closed and opened corresponding to the turn-on and turn-off of the above.
  • the surface electric field strength at the boundary between the beveled surfaces 9 and 11 and the outer peripheral portion is larger on the side of the low resistance layer 3 of the second conductivity type than on the side of the low resistance layer 2 of the first conductivity type.
  • the chamfering effect is effective on the low-resistance third side of the second conductivity type, that is, on the beveled surface 11 side. That is, by forming the chamfer 12 as shown in FIG. 2 (a), the surface distance ⁇ £ corresponding to the width of the depletion debris is reduced to the chamfer in FIG. 2 (b).
  • the surface electric field strength decreases in proportion to the ifij distance ⁇ ⁇ in the table, since it becomes longer than that of the one.
  • the edge portion is eliminated, and There is no occurrence of chipping in the boundary region, which is more effective in reducing the electric field concentration, and is extremely effective in increasing the breakdown voltage and increasing the capacity.
  • FIG. 3 shows a second embodiment of the present invention.
  • the depletion debris 14 indicated by a broken line is reduced.
  • the configuration is such that both end positions are located within the range of the bevel processing surfaces 9 and 11, and the other configuration is the same as that of the first embodiment.
  • the electrolytic strength generated on the beveled surface is the resistance of the first ⁇ high-resistance layer 1, the first conduction type resistance layer 2, and the second conduction type low resistance layer 3.
  • the electric field intensity of the beveled surface 11 is smaller than the electric field intensity generated inside the low-resistance layer 3 of the second conductivity type by utilizing the elongation due to the ratio, thickness, and shape of the bevel processing.
  • the other configuration is the same as that of the first embodiment.
  • Embodiment 4 of the present invention is limited to the angle 0 1 ⁇ 2 of the bevel processing, and the other configuration is the same as that of Embodiment 1.
  • the withstand voltage reduction rate (measured withstand voltage with respect to the theoretical withstand voltage value of the first conductive type resistive layer 1) It can be seen that the higher the value, the higher the withstand voltage can be obtained in the ratio of the value), but the withstand voltage of about 80% of the theoretical value can be ensured and put to practical use.
  • FIG. 5 shows the withstand voltage reduction rate
  • the withstand voltage reduction rate of the angle ⁇ 1 shows the withstand voltage reduction rate when the angle 0 2 is changed at the angle 0 1 of the beak value.
  • FIG. 6 shows a fifth embodiment of the present invention, in which the beveled surfaces 9 and 11 are configured so that the beveled surface 9> the beveled surface 11.
  • Other configurations are the first and second embodiments.
  • the sixth [3 ⁇ 4] shows the withstand voltage characteristics obtained by experiments for the bevel addition specifications of the models 100, 200, and 300 with a withstand voltage characteristic of 6 KV.
  • the model 200 ie, the 3 ⁇ 4-direction length (equivalent) of the beveled surface 9 is 3 mm, and the ⁇ ⁇ -direction length (equivalent) of the beveled surface 11 is 2 mm, ie, beveled.
  • the length of the machined surface 9 in the radial direction> the beveled surface 11 is the same as the radial length, and when a voltage of 6 KV ⁇ is applied between the anode electrode 6 and the cathode electrode 7, the resistance is increased. It can be seen that the peak current reaches 6 mA (measured based on point P2).
  • the applied voltage is slightly more than 4 KV and the leakage current increases significantly.
  • the fact that it cannot be used for a withstand voltage of 6 KV is evident from the photo PH-3 of the oscilloscope.
  • the model 200 that is, the radial length of the beveled surface 9> the radial length of the beveled surface 11 It can be seen that with this configuration, the breakdown voltage can be improved.
  • FIG. 7 and 8 show a sixth embodiment, in which a chamfer formed at a boundary between the beveled surface and the outer peripheral portion is performed before the beveled surface is formed.
  • Other configurations are the same as those of the first embodiment. That is, with the minimum radial length of the beveled surfaces 9 and 11 secured, the g-direction length of the beveled surface 9 and the beveled surface as shown in Model 10 ° and Model 300 If the radial length of the beveled surface 9 is increased by ⁇ as in Model 200, as compared to the case where the radial length of 11 is the same as the radial length of the beveled surface 11 In the same comparison, the -2 dimension shown in Fig.
  • the semiconductor device S according to the present invention can be used as a semiconductor device such as a variable speed control ID converter for a motor, for example, a railway vehicle, a steel plant, a power plant, or the like. It is suitable for use in control equipment K such as electric motors.

Landscapes

  • Thyristors (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

明 細 書 半導体装置およびその製造方法 技術分野
こ の発明は、 ゲー ト タ ー ンオフサイ リ ス タ 等の高耐圧用半導体装置及 びその製造方法に関す る も ので、 特に、 そ の高耐圧化、 大容量化に関す る も のであ る。 W ¾技術
高耐圧用 ダイ ォー ド ゃ卨耐圧用 ゲー ト タ ー ンオ フサイ リ ス 夕 等の高耐 圧用半導体装置は主 P N接合の表面電界を弱めな い と P N接合本来の実 力 の耐圧 よ り も低い電圧でアバラ ン シ ェ降伏が起こ り、 高耐圧用半導体 装置を製造で き ない こ と が知 られて い る。
こ のため、 ベベル形成 と呼ばれ、 P N接合の露出部に傾斜付けを して 電界を弱め る こ とが知 られて い る。
と こ ろ 力 こ のよ う に傾斜付け、 β ちベベル加工 した も のは、 そ のべ ベル加工 しな い も のに比 して 高耐圧化を達成す る こ と が出来 る も のの、 そ の外周部 と前記べベル加工部と の境界部に形成さ れるエ ッ ジ部に製造 時にチ ヅ ビ ン グが発生 し易 く、 該チ ヅ ビ ン グ部に発生す るひずみ電界に よ る電界集中が発生 し、 高耐圧化が阻害さ れ、 結果的に高耐圧の半導体 装置の安定提供が困難であ る と い う 問題があ っ た。
特にチ ッ ビ ン グは半導体素子の口径が大 き い、 即ち半導体素子の外周 長が長い大容量の半導体装置において は、 その影響が大き く、 結果的に 高耐圧大容量の半導体装 Εの安定提供が困難であ る と い う 問題があ っ た この発明は、 以上のよ う な従来の実情に鑑みて な さ れた も ので、 主 P N接合を有す る 高耐圧、 大容量の半導体装置の安定提供を図る こ と を 目 的 と す る も のであ る。
発明の開示
本発明は、 少な く と も 一方のベベル加工面 と外周面 と の境界部に 面取 り、 も し く は所定の曲率半径の境界面を形成 し構成 した ので、 前記べベ ル加工面 と 前記外周部 と の境界部に従来発生 して いた チ ッ ビ ン グの発生 を従来に比 し著 し く 低減で き、 該チ ッ ビ ン グ部のひずみ電界に よ り 従来 発生 して いた電界集中の発生が防止さ れ、 結果的に高耐圧化を図 る こ と が出来る だ けで な く、 その効果は半導体素子の口 ¾が大 き い、 即ち半導 体素子の外周長が長い大容最のも のにおいて極めて 有効であ り、 結果的 に大容量の半導体装置の安定提供を可能と す る効果があ る。
ま た、 本発明は、 第 2 導電型の低抵抗 の端 [ffiか ら のべベル加工の深 さ を、 第 1 導電型の低抵抗屑 と前 ffi第 2 導電 ¾の低抵抗屑 と の間に電圧 を 印加 し た時に 生ず る空乏層の一端の前記第 2 導 の低抵抗層の端面 か らの位置よ り 深 く な る よ う に構成 したので、 前記べベル加丁. ίίιίの近傍 に おいて空乏層が前記破線で示すよ う に曲げ ら れ、 そ の結果、 表面の ¾ 界強度が前記べベル加工面を有 しな い も のに比 して低減 し半導体装置の 高耐圧化、 大容量化を図 り 得 る効 があ る。
ま た、 本発明は、 第 2 導電型の低抵抗層か ら 第 1 導電型の高抵抗層に 向かっ て形成さ れたべベル加工面の電界強度を前記第 2 導電型の低抵抗 屑内部に生 じ る電界強度よ り 小さ く し構成 したので、 外周部におけ る電 界集中に よ る耐圧低下を阻止する こ と がで き、 結果的に半導体装匿の高 耐圧化を図 り 得 る効果があ る。
ま た、 本発明は、 第 1 導電型の低抵抗層か ら第 1 導 の高抵抗層に 向かっ て形成さ れたべベル加工面の前記第 1 導電型の低抵抗屑の外側端 面 とのな す角度 0 1 を 0. 5 ° ~ 5 、 ま た第 2 導電型の低抵抗層か ら 第 1 導電型の高抵抗層に 向かって形成さ れたべベル加工面の前記第 2 導 電型の低抵抗層の外側端面 と のな す角度 0 2 を 1 ° ~ 2 0 ° と し構成 し た ので、 角度 0 1 においては 0. 5 ° 〜 5 ° の範囲において は耐圧低減 率約 8 0 %、 即ち理論値の約 8 0 %の耐圧を確保す る こ とがで き、 ま た、 角度 0 2 においては 1 ° 〜 2 0 ° の範囲に おいて角度 0 1 同様に論理値 の約 8 0 %の耐圧を確保す る こ と がで き、 半導体装置の高耐圧化、 大容 tt化に お効であ る。
ま た、 本発明は、 ベベル加工面の S方向長さ 力 前 ¾第 1 導電型の低 抵抗層側が、 前記第 2 導電型の低抵抗層側 よ り 長 く な る よ う 構成 した の で、 侄方向 βさ を長 く したべベル加工面 と 対を な すべベル加工面の ¾方 向 βさ が同一の比較において、 ベペル加工表面におけ る空乏層の幅に対 応す る 表面距離が長 く な り 表面電解強度が低下 し表面 リ ーク 電流が低減 す る こ と で、 半導体装置の高耐圧化、 大容量化を有効に行い得 る効果が あ る。
ま た、 本発明は、 ベベル加工面 と 前記外周部 と の境界部に形成す る 面 取 り、 も し く は所定の曲率半径の境界面を前記べベル加工面形成前に加 ェする よ う 構成 したので、 ベベル加工面形成後に、 そのべペル加工面 と 外周 と の境界に形成された エ ッ ジ部の面取 り 加工を行 う 従来の方法に比 し前記面取 り 時の前記境界部のチ 'ソ ビ ン グを低減す る こ とが出来、 結果 的に半導体装置の高耐圧化、 大容量化を図 り 得 る効果があ る。 図面の簡単な説明
第 1 図は こ の発明の実施の形態 1 の概略構成図であ る。
第 2 図 ( a ) 及び第 2 図 ( b ) は こ の発明の実施の形態 1 の説明図で あ る。
第 3 図は こ の発明の実施の形態 2 の概略構成図であ る。
第 4 図は こ の発明の実施の形態 4 の説明図であ る。
5 図は こ の発明の実施の形態 4 の説明図であ る。
第 6 図は こ の発明の実施の形態 5 の説明図であ る。
第 7 図は こ の発明の実施の形態 6 の説明図であ る。
第 8 図は こ の発明の実施の形態 6 の説明図であ る。 発明を実施す る ための最 ^の形態
こ の発明を よ り 詳細に説述す る ために、 添付の図 tfflに従っ て これを説 明す る。
第 1 図は こ の発明の実施の形態 1 の構成を示す図で、 図に おいて 1 は 比抵抗 4 5 0 ~ 9 0 0 Ω c m、 厚み 7 0 0 〃 111の 1^型単結晶 3 i ウ エノ、 基板で、 第 1 導電型の高抵抗層 ( N —層) を構成す る も のであ る。 2 は リ ンか ら な る N型不純物を、 第 1 導電型の高抵抗^ 1 の -方の主面に拡 散 して形成さ れた第 1 導電型の低抵抗層 2 ( N +層) を構成す る も ので あ る。 ま た 3 は第 1 導 ¾型の高抵抗層 1 の他方の ¾ [ [!にボ ロ ンか ら な る P S不純物を拡散 して形成さ れた第 2 導電 ¾の低抵抗眉 ( P +層) であ る。
その後、 半導体製造プロ セ ス と して周知の写 rt製版:に程、 拡散:!:程、 メ タ ラ イ ズ工程等に よ っ て第 1 導電型の低抵抗層 2 の表面に周知のァ ノ — ド エ ミ ッ タ 4、 ア ノ ー ド シ ョ ー ト 領域 5、 ア ノ ー ド ¾極 6 が形成さ れ て な る も のであ る。
ま た、 第 2 導電型の低抵抗層 3 の表面には力 ソー ド 逭極 7、 ゲー ト 電 極 8 が形成さ れて な る も のであ る。
9 は第 1 導電型の低抵抗屑 2 か ら第 1 導電型の高抵抗層 1 に 向かっ て 断面積が増大す る よ う、 且つ第 1 導電型の低抵抗層 2 と第 1 導電型の高 抵抗層 1 と の外周に跨 り、 且つ第 1 導電型の低抵抗層 2 の外側端面 との な す角度 6> 1 が 2 . 5 ° に力 tlェさ れたベベル加工面、 1 0 はべベル加工 面 9 と外周面 と の境界部に位置す る よ う に形成さ れた面取 り であ る。 ま た、 1 1 は第 2 導電型の低抵抗層 3 か ら第 1 導電型の高抵抗屑 1 に 向かっ て断面積が増大す る よ う、 Πつ第 2 導電型の低抵抗層 3 と第 1 導 電型の高抵抗層 1 と の外周に跨 り、 且つ第 2 導電型の低抵抗層 3 の外側 端面 と のなす角度 Θ 2 が 5 ° に加工さ れたべベル加工面、 1 2 はべベル 加 工面 1 1 と外周面 と の境界部に位置す る よ う に形成さ れた 面取 り であ る。
次に 前記べベル加 -ェ程の時朋等について説明す る。 先に述べた第 1 導電型の低抵抗層 2 の表面へのァ ノ ー ド エ ミ ッ タ 4、 ァ ノ ー ド シ ョ ー ト 領域 5、 ア ノ ー ド電極 6 の形成、 及び笫 2 導電型の低抵抗履 3 の表面へ の 力 ソ ー ド電極 7、 ゲー ト 電極 8 の形成がいずれも完 ; T後、 サ ン ド ブラ ス ト 又は ダイ ヤモ ン ド カ ッ タ ーで外周の切 り 出 しを行う。 その後、 ベべ ル加丄面 9 、 1 1 を ダイ ヤ モ ン ド 砥石 で に し、 引 き続 き ダイ ヤ モ ン ド 砥石で面取 り 1 0、 1 2 を行う。 そ の後べベル加工 ffl 9、 1 1、 及び面 取 り 1 0、 1 2 部を含め外周 をアル ミ ナ砥粒ゃダイ ヤモ ン ド砥粒で ラ ッ ビ ン グ し加工 を 完 了 す る。
1 3 はべベル加:に面 9、 1 1 と その間の外周面を一体旳に覆 う 周知の ノ ヅ シ ベー シ ョ ン ゴ ム で あ る。
なお、 第 1 導電型の低抵抗層 2、 及び第 2 導電 ffiの低抵抗層 3 はェ ビ タ キシ ャ ル成長に よ り 形成 した後に拡散を ¾施 して も 良い。
次に、 こ のよ う に構成さ れた 導体装置の動作について説明す る。 ァ ノ ー ド電極 6 と 力 ソー ド電極 7 を負荷回路 (図示せず) に接続す る と 共 に、 ア ノ ー ド電極 6 と 力 ソー ド電極 7 問に電源電圧を印加 し、 ゲー ト 電 極 8 か ら カ ソ一 ド電極 7 に順方向ゲー ト 電流を流す と ァ ノ ー ド電極 6 と 力 ソー ド 電掖 7 間がタ ー ン オ ン しオ ン状態に移行 し、 ま た、 ゲー ト 電極 8 か ら カ ソー ド電極 7 に逆方向ゲー ト 電流を流す と ァ ノ ー ド電極 6 と 力 ソ ー ド 電極 7 間がタ ー ンオ フ しオ フ状態に移行 し、 こ れ らのタ ー ンオ ン 、 タ ー ンオ フ に対応 し前記 Λ荷回路が閉路、 開路さ れる こ と は周知の通 り であ る。
ま た、 面取 り 1 0、 1 2 を行っ たので、 ベベル加工面 9、 1 1 と外周 部 と の境界部に従来発生 して いたチ ッ ビ ン グの発生を従来に比 し ^ し く 低減で き、 該チ ッ ビ ン グ部のひずみ電界に よ り 従来発生 して いた ¾界集 中の発生が防止さ れ、 結果的に高耐圧化を図る こ とが出来 る だ けで な く 、 その効 ¾は半導体素了-の U gが大き い、 即ち 半導体素子の外周 が ½ ぃ大容量の も のにおいて極めて有効で あ り、 結 的に 大容量の半導体装 Kの安定提供が可能と な っ た。
ま た、 ベベル加工面 9、 1 1 と、 外周部 と の境界部の表面電界強度は 、 第 1 導電型の低抵抗層 2 側よ り 第 2 導電型の低抵抗層 3 側が大であ る こ とが第 2 図 ( a ) の シユ ミ レ一 シ ヨ ン の結 ¾ (図中の破線は印加電圧 を変化さ せた場合の空乏層の延びの変化を、 ま た、 ¾線は電界分布の変 ィ匕を示 し、 第 2 導電型の低抵抗層 3 のべベル加 τ· iftj 1 1 と外周 と の境界 部近傍の表面電界強度が大で あ る こ と を示す) か ら確認さ れてお り、 面 取 り 効果は第 2 導電型の低抵抗^ 3 側、 即ちべベル加工-面 1 1 側が効果 的であ る。 即ち、 笫 2 図 ( a ) に示す よ う に面取 り 1 2 を形成す る こ と で、 空乏屑の幅に対応 した表面距離■£が、 第 2 図 ( b ) の面取 り 無 しの も のに比 し長 く な る ため、 表面電界強度は表 ifij距離 ^增に比例 し低減す る。
なお、 面取 り 1 0、 1 2 に代え所定の曲率半径の境界領域で、 前 idベ ベル加工面 と前記外周部 と を連続的に繋げる と エ ッ ジ部が無 く な り、 前 記境界領域のチ ッ ビ ン グの発生も無 く 電界集中低減上更に効果的であ り、 高耐圧化、 大容量化上極めて 有効であ る。
第 3 図は こ の発明の実施の形態 2 を示す も ので、 ア ノ ー ド電極 6 を正 に、 カ ゾ ー ド電極 7 を負にバイ アス した場合に、 破線で示す空乏屑 1 4 の両端位置がベベル加工面 9、 1 1 の範囲内に位置す る よ う に構成 した も ので、 その他の構成は実施の形態 1 と 同一であ る。
空乏層 1 4 の広が り 方は、 こ の領域に も と も と存在 していた P側の正 孔数と N側の電子数 とがつ り 合う よ う にな る た め、 P側 と N側の ¾度 領域、 即ち第 2 導電型の低抵抗層 3 と第 1 導電型の低抵抗層 2 の外周部 をべベル加工面 1 1 、 9 の形成に よ って除去す る と、 ベベル加工面 1 1 、 9 の近傍において空乏層 1 4 が破線で示すよ う に曲げ られ、 その結果、 表面の電界強度がベベル加工面 9、 1 1 を有 しな い も のに比 して低減 し 高耐圧化、 大容量化を図 る こ とが出来 る。
こ の実施の形態 3 はべベル加工面に発生する電解強度は第 1 ^電型の 高抵抗層 1、 第 1 導 ¾型の抵抗層 2 及び第 2 導電型の低抵抗層 3 各層の 抵抗率、 厚み、 ベベル加工の形状に よ っ て泱ま る こ と を利用 してベベル 加工面 1 1 の電界強度が前記第 2 導電型の低抵抗層 3 内部に生 じ る電界 強度よ り 小さ く な る よ う 構成された も ので、 その他の構成は実施の形態 1 と 同一であ る。
こ の よ う に構成す る こ と で、 外周部におけ る電界集中に よ る耐圧低下 を阻止す る こ と がで き、 結果的に高耐圧化を図る こ と が出来る。
この発明の実施の形態 4 は、 ベベル加工の角度 0 1 ヒ Θ 2 を限定 した も ので、 その他の構成は実施の形態 1 と 同一であ る。
即ち第 4 図及び第 5 図に示すよ う にべベル加工の角度 0 1 と 0 2 はそ の角度が大き す ぎて も、 小さ すぎて も 耐圧が低減す る こ とが実験の結果 確認さ れて お り、 角度 0 1 において は 0 . 5 ° ~ 5 ° 、 角度 0 2 におい て は 1 ° 〜 2 0 ° の範囲が突用に供す る こ と を実験の結果確認 した も の で あ る。
即ち角度 0 1 において は第 4 図に示すよ う に 0 . 5 ° ~ 5 ° の範囲に おいて は耐圧低減率 (第 1 の導電型の卨抵抗層 1 の理論耐圧値に対す る 実測耐圧値の割合で、 こ の値が高い程高耐圧を得 る こ と がで き る ) が理 論値の約 8 0 %の耐圧を確保で き実用 に供する こ と が分かる。
ま た、 角度 0 2 においては第 5 図に示す よ う に 1 ~ 2 0 ° の範囲にお いて角度 θ 1 同様に理論値の約 8 0 % の耐 D:-を確保す る こ とがで き、 実 用 に供す る こ とが分か る。
なお、 第 4 図及び第 5 図は実験を繰 り 返 し、 第 4 図に おいて は 度 Θ 2 の耐圧低減率がピー ク 値の角度 0 2 において角度 0 1 を変化さ せた時 の耐圧低減率を、 ま た第 5 図において は角度 θ 1 の耐圧低減率が ビー ク 値の角度 0 1 において 角度 0 2 を変化さ せた時の耐圧低減率 を 示す も の で あ る。
第 6 図は こ の発明の実施の形態 5 を示す も ので、 ベベル加工面 9、 1 1 のおさ がべベル加工面 9 〉 ベベル加工面 1 1 と な る よ う に構成 した も ので、 そ の他の構成は突施の形態 1 と 'であ る。
第 6 [¾は耐圧特性 6 K V のモデル 1 0 0、 2 0 0、 3 0 0 のべベル加 ェ仕様について耐圧特性を実験よ り 求めた も のであ る。
先ずモデル 1 0 0、 即ちべベル加工面 9、 1 1 の径方向長さ (相当 ) が共に 2 m mで等 しい場合において、 ア ノ ー ド ' ,β極 6 と 力 ソ ー ド 電極 7 問に電圧 6 Κ V を印力!]す る と、 オ シ ロ ス コ 一ブの写 rt Ρ Η — 1 か ら明 ら かな よ う に リ ーク電流が 1 0 m A ( P 1 点を ¾準に 測) に達す る こ と が分かる。
次にモデル 2 0 0、 即ちべベル加工面 9 の ¾方向長さ (相 当 ) が 3 m m、 ベベル加工面 1 1 の ί 方向長さ (相当 ) が 2 m m、 即ち、 ベベル加 工面 9 の径方向長さ > ベベル加工面 1 1 の径方向長さ に構成 し ァ ノ ー ド 電極 6 と カ ソ一 ド電極 7 間に電圧 6 K V ·を 印力 []す る と、 リ ー ク電流が 6 m A ( P 2 点を基準に計測) に達す る こ と が分か る。
ま た モデル 3 0 0、 即ちべベル加工面 9、 1 1 の径方向長さ (相当 ) が共に 3 m mで等 しい場合において は印加電圧が 4 K V強で リ ー ク電流 が著 し く 増大 し耐圧 6 K V用 と して利用出来な い こ と がオ シ ロ ス コ ー プ の写真 P H — 3 か ら 明 ら かで あ る。
こ の よ う な モデル 1 0 0、 2 0 0、 3 0 0 の実験結果よ り、 モデル 2 0 0、 即ち、 ベベル加工面 9 の径方向長'さ 〉 ベベル加工面 1 1 の径方向 長さ に構成す る こ とで耐圧向上を 図 り 得 る こ と が分か る。
第 7 図及び第 8 図は実施の形態 6 を示す図で、 前記べベル加工面 と 前 記外周部 と の境界部に形成す る面取 り を、 前記べベル加工面形成前に行 う よ う に構成 した も ので、 そ の他の構成は実施の形態 1 と同一であ る。 即ちべベル加工面 9、 1 1 の径方向長さ の最低値を確保 した状態にお い てモデル 1 0 ◦、 モデル 3 0 0 の様にベベル加工面 9 の g方向長さ と ベベル加工面 1 1 の径方向長さ と を 同一に した場合に 比 し、 モデル 2 0 0 の様にベベル加工面 9 の径方向長さ を β く す る と、 ベベル加工面 1 1 の径方向長さ 同一の比較において第 2 図 ( a ) に示す - 2寸法、 即ち表面 に おけ る空乏層の幅に 対応す る表面距離 ^ が長 く な り、 その距離 ^ の増 大に比例 しベベル加工面 9 の表面電界強度が低下 し表面 リ ー ク 電流が低 減す る た め、 ベベル加工面 9 の径方向長さ > ベベル加工面 1 1 の径方向 長さ と す る こ と で、 結果的に半導体装置の耐圧向上を図る こ と がで き る。 先ず第 7 図に示すよ う に面取 り 1 0、 1 2 を形成 し、 その後、 第 8 図 に 示すよ う に べベル力 工面 9、 1 1 を加工す る も ので、 その加工方法に つ いて は実施の形態 1 と 同 じであ る。
こ のよ う に、 面取 り 1 0、 1 2 をべベル力 Π工面 9、 1 1 を加工前に行 う こ と で、 前記べベル加工後に、 そ のべベル加工面 と外周 と の境界に形 成されたエ ッ ジ部の前記面取 り 加工を行 う 時に誘発さ れ る チ ッ ビ ン グを 防止す る こ と が出来、 結果的に高耐圧化、 大容量化を図 る こ と が出来 る
5 なお、 前記面取 り に 代え、 所定の曲率半 Sの境界部を形成す る も ので あ って も 良い こ と は言 う ま で も な い。 産業上の利用可能性
以上の よ う に、 本発明にかか る半導体'装 Sは、 亀動機の可変速制御 ィ I D ン バー タ 等の半導体装置 と して、 例えば鉄道車両、 鉄鋼プラ ン ト、 電力 プラ ン ト 等に おけ る 電動機等の制御装 Kにおいて用 い る のに適 して い る。

Claims

請求の範囲
1. 第 1 導電型の低抵抗層 ( 2 ) と、 こ の低抵抗層 ( 2 ) に隣接 し配設 さ れる 第 1 導電型の高抵抗層 ( 1 ) と、 こ の第 1 導電型の高抵抗層 ( 1 ) を前記第 1 導電型の低抵抗層 ( 2 ) とで挟むよ う に前記第 1 導電型の 高抵抗層 ( 1 ) に隣接 し配設される第 2 導電型の低抵抗層 ( 3 ) と を有 し板状を な す と共に、 その外周が、 前記第 1 導電型の低抵抗層 ( 2 ) か ら 前記第 1 導電型の高抵抗屑 ( 1 ) に 向かって、 ま た、 前記第 2 導電型 の低抵抗層 ( 3 ) か ら 前記第 1 導電型の高抵抗層 ( 1 ) に向か っ て夫々 断面積が増大す る よ う にべベル加工さ れた半導体装置において、 少な く と も 一方のベベル加工面 ( 9 , 1 1 ) と前記外周部に形成さ れる外周面 と の境界部に面取 り ( 1 0 , 1 2 ) 、 も し く は所定の曲率半径の境界面 を形成 し た こ と を特徴 と す る 半導体装置。
2. 第 2 導電型の低抵抗層 ( 3 ) の端面か ら のベベル加工の深さ を、 第 1 導電型の低抵抗層 ( 2 ) と第 2 導電型の低抵抗層 ( 3 ) と の間に ¾圧 を 印加 した時に生ず る空乏屑 ( 1 4 ) の一端の前記第 2 導電型の低抵抗 層 ( 3 ) の端面か ら の位置よ り 深 く な る よ う に構成 した こ と を特徴 と す る 請求項第 1 項記載の半導体装置。
3. 第 2 導電型の低抵抗層 ( 3 ) か ら第 1 導電型の高抵抗層 ( 1 ) に 向 か って形成さ れたべベル加工面 ( 1 1 ) の電界強度を前記第 2 導電型の 低抵抗層 ( 3 ) 内部に生 じ る 電界強度よ り 小さ く な る よ う 構成 した こ と を特徴と す る 請求項第 1 項記載の半導体装置。
4. 第 1 導電型の低抵抗屑 ( 2 ) か ら第 1 導電型の高抵抗層 ( 1 ) に 向 か って形成さ れたべベル加工面 ( 9 ) の前記第 1 導電型の低抵抗層 ( 2 ) の外側端面 と のな す角度 ( 0 1 ) を 0. 5 ° ~ 5 ° 、 ま た第 2 導電型 の低抵抗層 ( 3 ) か ら 第 1 導電型の高抵抗層 ( 1 ) に 向かっ て形成さ れ たべベル加工面 ( 1 1 ) の前記第 2 導電せ-!の低抵抗屑 ( 3 ) の外側端面 と のな す角度 ( 0 2 ) を 1 ° 〜 2 0 ° と した こ と を特徴とす る 請求頃第 1 項、 又は第 2 ¾記載の半導体装置。
5. ベベル加工面 ( 9 , 1 1 ) の ί圣方向長さが、 前記第 1 導電型の低抵 抗層 ( 2 ) 側が、 前記第 2 導 S型の低抵抗層 ( 3 ) 側よ り 長 く 構成さ れ た こ と を特徴 と す る 請求項第 4項記載の半導体装置。
6. 第 1 導電型の低抵抗層 ( 2 ) と、 こ の低抵抗屑 ( 2 ) に隣接 し配設 さ れる第 1 導電型の高抵抗層 ( 1 ) と、 こ の第 1 導電型の高抵抗層 ( 1 ) を前記第 1 導電型の低抵抗層 ( 2 ) と で挟むよ う に前記第 1 導 « 3-!の 高抵抗層 ( 1 ) に隣接 し配設される第 2 導電 51の低抵抗^ ( 3 ) と を有 し 円板状を な す と共に、 そ の外周力 前記第 1 導電型の低抵抗 ¾ ( 2 ) か ら前記第 1 導電型の高抵抗層 ( 1 ) に 向かっ て、 ま た、 前 Μ第 2 導電 型の低抵抗層 ( 3 ) か ら前記第 1 導電型の高抵抗/ ( 1 ) に 向か っ て 々断面積が增大する よ う にべベル加工さ れ、 少な く と も 一方のベベル加 工面 ( 9 , 1 1 ) と 前記外周部に形成さ れ る外周面 と の境界部に 面取 り ( 1 0 , 1 2 ) 、 も し く は所 ^の曲率半径の境界面 を形成す る 半導体装 置の製造方法に おいて、 前記境界面 を前記ベベル加 に t'! に加ェす る こ と を特徴 と す る 半導体装置の製造方法。
PCT/JP1996/002741 1996-09-24 1996-09-24 Dispositif a semi-conducteur et son procede de production Ceased WO1998013881A1 (fr)

Priority Applications (5)

Application Number Priority Date Filing Date Title
EP96931292A EP0863553B1 (en) 1996-09-24 1996-09-24 Semiconductor device and production method thereof
US09/068,974 US6020603A (en) 1996-09-24 1996-09-24 Semiconductor device with a beveled and chamfered outer peripheral portion
DE69626299T DE69626299T2 (de) 1996-09-24 1996-09-24 Halbleiteranordnung und verfahren zur herstellung
PCT/JP1996/002741 WO1998013881A1 (fr) 1996-09-24 1996-09-24 Dispositif a semi-conducteur et son procede de production
JP10515472A JP3058456B2 (ja) 1996-09-24 1996-09-24 半導体装置およびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP1996/002741 WO1998013881A1 (fr) 1996-09-24 1996-09-24 Dispositif a semi-conducteur et son procede de production

Publications (1)

Publication Number Publication Date
WO1998013881A1 true WO1998013881A1 (fr) 1998-04-02

Family

ID=14153871

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP1996/002741 Ceased WO1998013881A1 (fr) 1996-09-24 1996-09-24 Dispositif a semi-conducteur et son procede de production

Country Status (5)

Country Link
US (1) US6020603A (ja)
EP (1) EP0863553B1 (ja)
JP (1) JP3058456B2 (ja)
DE (1) DE69626299T2 (ja)
WO (1) WO1998013881A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CZ301460B6 (cs) * 2007-10-22 2010-03-10 Polovodice, A. S. Výkonová polovodicová soucástka pro obvody s rychlými spínacími soucástkami
JP2013544022A (ja) * 2010-10-20 2013-12-09 ナショナル セミコンダクター コーポレーション フローティングおよびグランドされた基板領域を備えるhemt
JP2023545217A (ja) * 2020-11-27 2023-10-26 ヒタチ・エナジー・スウィツァーランド・アクチェンゲゼルシャフト 異なる部分領域を有する側面を備えた半導体装置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6797992B2 (en) * 2001-08-07 2004-09-28 Fabtech, Inc. Apparatus and method for fabricating a high reverse voltage semiconductor device
JP3530158B2 (ja) * 2001-08-21 2004-05-24 沖電気工業株式会社 半導体装置及びその製造方法
JP3872319B2 (ja) 2001-08-21 2007-01-24 沖電気工業株式会社 半導体装置及びその製造方法
US20070269604A1 (en) * 2006-01-13 2007-11-22 Daniel Francis Method for manufacturing smooth diamond heat sinks
JP6130995B2 (ja) * 2012-02-20 2017-05-17 サンケン電気株式会社 エピタキシャル基板及び半導体装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54127686A (en) * 1978-03-28 1979-10-03 Mitsubishi Electric Corp Semiconductor device and its manufacture
JPS5944869A (ja) * 1982-09-07 1984-03-13 Toshiba Corp 半導体装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3024939C3 (de) * 1979-07-02 1994-08-11 Hitachi Ltd Halbleiteranordnung
JPS5744562A (en) * 1980-08-27 1982-03-13 Tomisaburou Mikami Coupling hood for car
JPS5784175A (en) * 1980-11-13 1982-05-26 Mitsubishi Electric Corp Semiconductor device
JPS58141563A (ja) * 1982-02-17 1983-08-22 Toshiba Corp 半導体装置
JPH01318263A (ja) * 1988-06-20 1989-12-22 Meidensha Corp 半導体素子
JPH02202061A (ja) * 1989-01-31 1990-08-10 Mitsubishi Electric Corp 逆導通ゲートターンオフサイリスタ
JPH0624200B2 (ja) * 1989-04-28 1994-03-30 信越半導体株式会社 半導体デバイス用基板の加工方法
JPH0744191B2 (ja) * 1989-12-15 1995-05-15 三菱電機株式会社 半導体装置およびそのための電極ブロック
US5281847A (en) * 1990-06-12 1994-01-25 Mitsubishi Denki Kabushik Kaisha Groove structure for isolating elements comprising a GTO structure
JPH0488677A (ja) * 1990-07-31 1992-03-23 Meidensha Corp 半導体素子
JP3241526B2 (ja) * 1994-04-04 2001-12-25 三菱電機株式会社 ゲートターンオフサイリスタおよびその製造方法
JP3211604B2 (ja) * 1995-02-03 2001-09-25 株式会社日立製作所 半導体装置
JP3319227B2 (ja) * 1995-06-29 2002-08-26 三菱電機株式会社 電力用圧接型半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54127686A (en) * 1978-03-28 1979-10-03 Mitsubishi Electric Corp Semiconductor device and its manufacture
JPS5944869A (ja) * 1982-09-07 1984-03-13 Toshiba Corp 半導体装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP0863553A4 *

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CZ301460B6 (cs) * 2007-10-22 2010-03-10 Polovodice, A. S. Výkonová polovodicová soucástka pro obvody s rychlými spínacími soucástkami
JP2013544022A (ja) * 2010-10-20 2013-12-09 ナショナル セミコンダクター コーポレーション フローティングおよびグランドされた基板領域を備えるhemt
JP2023545217A (ja) * 2020-11-27 2023-10-26 ヒタチ・エナジー・スウィツァーランド・アクチェンゲゼルシャフト 異なる部分領域を有する側面を備えた半導体装置
JP7432100B2 (ja) 2020-11-27 2024-02-16 ヒタチ・エナジー・リミテッド 異なる部分領域を有する側面を備えた半導体装置
US12513949B2 (en) 2020-11-27 2025-12-30 Hitachi Energy Ltd Semiconductor device with a side surface having different partial regions

Also Published As

Publication number Publication date
EP0863553A4 (en) 1999-05-19
JP3058456B2 (ja) 2000-07-04
DE69626299T2 (de) 2003-12-11
DE69626299D1 (de) 2003-03-27
EP0863553B1 (en) 2003-02-19
US6020603A (en) 2000-02-01
EP0863553A1 (en) 1998-09-09

Similar Documents

Publication Publication Date Title
CN107251205A (zh) 半导体装置和半导体装置的制造方法
JP6026418B2 (ja) バイポーラノンパンチスルー電力半導体デバイス
JP2016131224A (ja) 半導体装置
CN109755293A (zh) 半导体装置
CN108074977A (zh) 半导体装置及其制造方法
TWI543381B (zh) 半導體裝置
JP5310291B2 (ja) 半導体装置およびその製造方法
JP5737021B2 (ja) 半導体装置
WO1998013881A1 (fr) Dispositif a semi-conducteur et son procede de production
JP2003224281A (ja) 半導体装置およびその製造方法
JP6467882B2 (ja) 半導体装置、および、半導体装置の製造方法
WO2020054446A1 (ja) 半導体装置
US10186573B2 (en) Lateral power MOSFET with non-horizontal RESURF structure
JP2018142578A (ja) Mosfet
JPWO1998013881A1 (ja) 半導体装置およびその製造方法
CN111164759A (zh) 具有高电流容量的馈线设计
CN115084237B (zh) 具有密集元胞的碳化硅沟槽型mosfet晶体管及其制造方法
CN108336129B (zh) 超级结肖特基二极管与其制作方法
CN216054719U (zh) 半导体结构
JP6362702B2 (ja) バイポーラノンパンチスルーパワー半導体デバイス
JP2003124478A (ja) 半導体装置
CN101019238A (zh) 用于电压限制的半导体结构
JP3789580B2 (ja) 高耐圧半導体装置
CN219998228U (zh) 一种高可靠性半导体器件
CN113675256A (zh) 一种高压功率半导体器件复合终端

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): JP US

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): AT BE CH DE DK ES FI FR GB GR IE IT LU MC NL PT SE

WWE Wipo information: entry into national phase

Ref document number: 1996931292

Country of ref document: EP

Ref document number: 09068974

Country of ref document: US

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWP Wipo information: published in national office

Ref document number: 1996931292

Country of ref document: EP

WWG Wipo information: grant in national office

Ref document number: 1996931292

Country of ref document: EP