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WO2020054446A1 - 半導体装置 - Google Patents

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Publication number
WO2020054446A1
WO2020054446A1 PCT/JP2019/033934 JP2019033934W WO2020054446A1 WO 2020054446 A1 WO2020054446 A1 WO 2020054446A1 JP 2019033934 W JP2019033934 W JP 2019033934W WO 2020054446 A1 WO2020054446 A1 WO 2020054446A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
collector
semiconductor device
carrier concentration
collector layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2019/033934
Other languages
English (en)
French (fr)
Inventor
征典 宮田
秀司 米田
裕貴 薬師川
賢 妹尾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to CN201980059059.9A priority Critical patent/CN112689902B/zh
Publication of WO2020054446A1 publication Critical patent/WO2020054446A1/ja
Priority to US17/198,807 priority patent/US20210217845A1/en
Anticipated expiration legal-status Critical
Priority to US19/224,607 priority patent/US20250294826A1/en
Ceased legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/112—Constructional design considerations for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layers, e.g. by using channel stoppers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/441—Vertical IGBTs
    • H10D12/461—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions
    • H10D12/481—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions having gate structures on slanted surfaces, on vertical surfaces, or in grooves, e.g. trench gate IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/60—Impurity distributions or concentrations

Definitions

  • the present disclosure relates to a semiconductor device in which an insulated gate bipolar transistor (hereinafter, simply referred to as IGBT) element is formed.
  • IGBT insulated gate bipolar transistor
  • this semiconductor device has an N ⁇ type drift layer, and a P type base layer is formed on the drift layer.
  • a plurality of trenches are formed so as to penetrate the base layer.
  • a gate insulating film is formed so as to cover the wall surface of the trench, and a gate electrode is formed on the gate insulating film.
  • an N + -type emitter region is formed in the surface portion of the base layer so as to be in contact with the side surface of the trench.
  • a P-type collector layer is formed on the opposite side of the drift layer from the base layer.
  • an upper electrode electrically connected to the base layer and the emitter region is formed, and a lower electrode electrically connected to the collector layer is formed.
  • an N-type field stop layer (hereinafter simply referred to as an FS layer) having a higher carrier concentration than the drift layer is formed on the collector layer in order to improve the breakdown voltage.
  • the semiconductor device since the FS layer is formed, the end of the depletion layer tends to be far from the collector layer during a short circuit. For this reason, in the semiconductor device, the number of holes injected into the end portion of the depletion layer is reduced, so that the number of electrons becomes excessive, and a peak of the electric field intensity may be generated on the lower electrode side. Then, when a peak of the electric field strength occurs on the lower electrode side, the semiconductor device may be avalanche-breakdown near the peak portion and may be destroyed. That is, in the semiconductor device having the FS layer as described above, the short-circuit withstand capability may be reduced.
  • the present disclosure aims to provide a semiconductor device capable of improving short-circuit withstand capability.
  • a semiconductor device includes a drift layer of a first conductivity type, a base layer of a second conductivity type formed on the drift layer, and a first layer formed on a surface portion of the base layer.
  • a second conductivity type collector layer formed on the opposite side, a first conductivity type FS layer formed between the collector layer and the drift layer and having a higher carrier concentration than the drift layer, a base layer and an emitter
  • a first electrode electrically connected to the region; and a second electrode electrically connected to the collector layer.
  • the FS layer and the collector layer constitute the FS layer by setting the distance between the maximum peak position where the carrier concentration in the FS layer becomes maximum and the maximum peak position where the carrier concentration in the collector layer becomes maximum X [ ⁇ m]. Assuming that the total amount of impurities, which is the ratio of the dose constituting the collector layer to the dose, is Y, the configuration satisfies Y ⁇ 0.69X 2 + 0.08X + 0.86.
  • a semiconductor device is formed on a first conductivity type drift layer, a second conductivity type base layer formed on the drift layer, and a surface layer of the base layer.
  • a first conductivity type emitter region, a gate insulating film formed between the drift layer and the emitter region of the base layer, a gate electrode formed on the gate insulating film, and a base layer of the drift layer A second conductivity type collector layer formed on the side opposite to the first side, a first conductivity type FS layer formed between the collector layer and the drift layer and having a higher carrier concentration than the drift layer, and a base layer And a first electrode electrically connected to the emitter region, and a second electrode electrically connected to the collector layer.
  • the maximum peak position where the carrier concentration in the collector layer becomes maximum is located closer to the drift layer than the center of the collector layer.
  • holes are easily injected at the time of short-circuit, so that an increase in the electric field strength on the lower electrode side can be suppressed. Therefore, the short-circuit tolerance can be improved.
  • the reference numerals in parentheses attached to the respective components and the like indicate an example of a correspondence relationship between the components and the like and specific components and the like described in the embodiments described later.
  • FIG. 2 is a cross-sectional view of the semiconductor device according to the first embodiment.
  • FIG. 4 is a diagram illustrating a relationship between a depth from another surface of the semiconductor substrate and a carrier concentration. 6 is a timing chart illustrating an operation of the semiconductor device.
  • FIG. 4 is a diagram showing the electric field strength of the semiconductor device.
  • FIG. 4 is a diagram illustrating a circuit configuration when performing short-circuit evaluation.
  • FIG. 9 is a diagram for explaining the principle that a peak of the electric field intensity occurs on the lower electrode side during a short circuit.
  • FIG. 4 is a diagram showing the electric field strength of the semiconductor device.
  • FIG. 9 is a diagram for explaining a principle that a peak of an electric field intensity is less likely to be generated on a lower electrode side during a short circuit.
  • FIG. 1 It is a figure which shows the relationship between the peak distance between FS layer and collector layers, and the electric field intensity of a lower part. It is a figure which shows the relationship between the peak distance between FS layer and collector layers, and the electric field intensity of a lower part. It is a figure which shows the relationship between the peak distance between FS layer and collector layers, and the electric field intensity of a lower part. It is a figure which shows the relationship between the peak distance between FS layer and collector layers, and the electric field intensity of a lower part. It is a figure which shows the relationship between the peak distance between FS layer and collector layers, and the electric field intensity of a lower part. FIG.
  • FIG. 4 is a diagram illustrating a relationship between a peak-to-peak distance between an FS layer and a collector layer and an impurity total amount ratio.
  • FIG. 13 is a diagram illustrating a relationship between a depth from another surface of the semiconductor substrate and a carrier concentration in the second embodiment.
  • FIG. 14 is a diagram illustrating a relationship between a depth from another surface of the semiconductor substrate and a carrier concentration in the third embodiment.
  • FIG. 13 is a diagram illustrating a relationship between a depth from the other surface of the semiconductor substrate and a carrier concentration in the fourth embodiment.
  • FIG. 11 is a diagram illustrating a relationship between a depth from another surface of a semiconductor substrate and a carrier concentration in another embodiment.
  • the semiconductor device 1 of the present embodiment is preferably used as a power switching element used in a power supply circuit such as an inverter and a DC / DC converter.
  • the semiconductor device 1 has an N ⁇ type semiconductor substrate 10 functioning as a drift layer 11. Then, a P-type base layer 12 is formed on the drift layer 11 (that is, on one surface 10a side of the semiconductor substrate 10).
  • the semiconductor substrate 10 has a plurality of trenches 13 formed therethrough to reach the drift layer 11 through the base layer 12, and the base layer 12 is divided by the plurality of trenches 13.
  • the plurality of trenches 13 are formed at regular intervals in a stripe shape along one direction of the one surface 10a of the semiconductor substrate 10 (that is, the depth direction in the drawing of FIG. 1).
  • the plurality of trenches 13 are buried with a gate insulating film 14 formed to cover the wall surfaces of the trenches 13 and a gate electrode 15 formed on the gate insulating film 14. Thereby, a trench gate structure is formed.
  • the gate insulating film 14 is made of an oxide film or the like
  • the gate electrode 15 is made of doped polysilicon or the like.
  • N + -type emitter region 16 and a P + -type body region 17 are formed in the surface portion of the base layer 12.
  • emitter region 16 is formed with a higher carrier concentration than drift layer 11, is formed in base layer 12, and is formed so as to be in contact with the side surface of trench 13.
  • body region 17 has a higher carrier concentration than base layer 12, and is formed to terminate in base layer 12, similarly to emitter region 16.
  • the emitter region 16 is extended in a rod shape along the longitudinal direction of the trench 13 in a region between the trenches 13 so as to be in contact with the side surface of the trench 13 and terminated inside the tip of the trench 13
  • the body region 17 extends in a rod shape along the longitudinal direction of the trench 13 (that is, the emitter region 16) between the two emitter regions 16.
  • the body region 17 of the present embodiment is formed deeper than the emitter region 16 with reference to one surface 10a of the semiconductor substrate 10.
  • an interlayer insulating film 18 made of BPSG (abbreviation of boro-phospho-silicate-glass) or the like is formed on one surface 10a of the semiconductor substrate 10.
  • the interlayer insulating film 18 includes a part of the emitter region 16 and a body.
  • a contact hole 18a exposing region 17 is formed.
  • An upper electrode 19 is formed on interlayer insulating film 18 to be electrically connected to emitter region 16 and body region 17 through contact hole 18a.
  • N + -type FS layer 20 having a higher carrier concentration than the drift layer 11 is formed on the side of the drift layer 11 opposite to the side of the base layer 12 (that is, on the side of the other surface 10 b of the semiconductor substrate 10). I have.
  • a P + -type collector layer 21 constituting the other surface 10b of the semiconductor substrate 10 is formed on the opposite side of the FS layer 20 from the drift layer 11.
  • a lower electrode 22 that is electrically connected to the collector layer 21 is formed on the collector layer 21 (that is, on the other surface 10b of the semiconductor substrate 10).
  • the FS layer 20 and the collector layer 21 of the present embodiment are formed by performing a heat treatment after the impurity is ion-implanted from the other surface 10b side of the semiconductor substrate 10. Therefore, the carrier concentration of the FS layer 20 and the collector layer 21 has a normal distribution, as shown in FIG. In this case, the carrier concentration has a distribution having one peak, and this peak is the maximum peak. Further, as described later in detail, in the present embodiment, a distance X between the maximum peak position in the carrier concentration of the FS layer 20 and the maximum peak position in the carrier concentration of the collector layer 21 is defined.
  • the distance X between the maximum peak position in the carrier concentration of the FS layer 20 and the maximum peak position in the carrier concentration of the collector layer 21 is simply referred to as a distance X between the FS layer 20 and the collector layer 21.
  • N-type, N - -type, N + -type corresponds to a first conductivity type
  • P-type the P + -type
  • the upper electrode 19 corresponds to a first electrode
  • the lower electrode 22 corresponds to a second electrode
  • the semiconductor substrate 10 of the present embodiment is configured to include the collector layer 21, the FS layer 20, the drift layer 11, the base layer 12, the emitter region 16, and the body region 17.
  • the gate electrode 15 at the time point 1 has a predetermined threshold or more.
  • a voltage is applied.
  • the gate-emitter voltage Vge increases, and an N-type inversion layer (that is, a channel) is formed in a portion of the base layer 12 that contacts the trench 13.
  • electrons are supplied from the emitter region 16 to the drift layer 11 via the inversion layer, holes are supplied from the collector layer 21 to the drift layer 11, and the resistance of the drift layer 11 is changed by conductivity modulation. Is reduced to be in the ON state.
  • the collector-emitter voltage Vce decreases and the current Ic flows through the semiconductor device 1.
  • the voltage equal to or higher than the predetermined threshold is a voltage that makes the gate-emitter voltage Vge higher than the threshold voltage Vth of the MOS gate.
  • FIG. 4 is a diagram showing a simulation result when short-circuit evaluation is performed in a state where the semiconductor device 1 is connected to the power supply 30 via the coil 40 as shown in FIG.
  • FIG. 4 shows that the FS layer 20 has a dose of 2.0 ⁇ 10 12 cm ⁇ 2 and the collector layer 21 has a dose of 3.56 ⁇ 10 12 cm ⁇ 2.
  • FIG. 9 is a diagram illustrating a simulation result when a distance X between peaks to a collector layer 21 is 1.5 ⁇ m.
  • the off-state electric field intensity of the semiconductor device 1 has a peak near a junction between the base layer 12 and the drift layer 11 and gradually decreases toward the collector layer 21 side.
  • the electric field intensity at the time of short circuit in the semiconductor device 1 has a peak in the FS layer 20 which is closer to the lower electrode 22 than near the junction between the base layer 12 and the drift layer 11.
  • the peak of the electric field strength occurs in the FS layer 20 at the time of the short circuit, as shown in FIG. 6, in the portion of the FS layer 20 which is the end on the lower electrode 22 side in the electric field strength. This is because a small number of holes are injected into the semiconductor and electrons are in an excessive state.
  • the semiconductor device 1 may be damaged by avalanche breakdown. In FIG. 6, holes are indicated by h, and electrons are indicated by e.
  • FIG. 7 shows that the FS layer 20 has a dose of 2.0 ⁇ 10 12 cm ⁇ 2 , the collector layer has a dose of 1.65 ⁇ 10 13 cm ⁇ 2 , FIG. 14 is a diagram illustrating a simulation result when a distance X between a peak and a layer 21 is 1.5 ⁇ m.
  • the electric field strength of the semiconductor device 1 in the off state hardly changes.
  • the electric field strength at the time of the short circuit in the semiconductor device 1 does not have a peak in the FS layer 20 and has a peak near the junction between the base layer 12 and the drift layer 11.
  • the reason why the peak of the electric field strength is unlikely to be generated in the FS layer 20 is that the carrier concentration of the collector layer 21 is increased as shown in FIG. This is because the number of holes to be injected into a position that can be a peak increases, and the excess state of electrons is reduced. In FIG. 8, holes are indicated by h and electrons are indicated by e.
  • the number of holes injected into the FS layer 20 at a position where the electric field strength can be peaked is increased. I just need to do it.
  • the position of the FS layer 20 that can become the peak of the electric field strength depends on the carrier concentration of the FS layer 20 and the maximum peak position of the carrier concentration of the FS layer 20.
  • the amount of holes injected into the FS layer 20 at a position where the peak of the electric field strength can be obtained depends on the carrier concentration of the collector layer 21 and the distance X between the peaks between the FS layer 20 and the collector layer 21. .
  • the present inventors conducted further detailed studies on the carrier concentration of the FS layer 20, the carrier concentration of the collector layer 21, and the peak distance X between the FS layer 20 and the collector layer 21.
  • the present inventors have performed more detailed studies on the dose constituting the FS layer 20, the dose constituting the collector layer 21, and the peak-to-peak distance X between the FS layer 20 and the collector layer 21.
  • the inventors obtained simulation results shown in FIGS. 9A to 9C.
  • FIGS. 9A to 9C are diagrams showing the case where the dose forming the collector layer 21 is fixed at 3.82 ⁇ 10 12 cm ⁇ 2 and the dose forming the FS layer 20 is changed. That is, FIGS. 9A to 9C are diagrams in the case where the carrier concentration of the collector layer 21 is fixed and the carrier concentration of the FS layer 20 is changed.
  • 9A to 9C are simulation results when the power supply voltage is 757 V and the voltage applied to the gate electrode 15 is 16 V, and show the electric field strength on the lower electrode 22 side during a short circuit.
  • the electric field strength on the lower electrode 22 side during a short circuit is also simply referred to as the lower electric field strength.
  • the first to fourth positions indicate the positions of the peaks of the carrier concentration in the FS layer 20, and the first position is closest to the other surface 10b side, and the second, third, and The positions are separated from the other surface 10b in the order of the fourth position.
  • 9A to 9C is a ratio of the dose of the collector layer 21 to the dose of the FS layer 20.
  • the carrier concentration of the FS layer 20 depends on the dose constituting the FS layer 20
  • the carrier concentration of the collector layer 21 depends on the dose constituting the collector layer 21. Therefore, the total impurity ratio Y can be said to be the ratio of the carrier concentration of the collector layer 21 to the carrier concentration of the FS layer 20.
  • the semiconductor device 1 When the distance X between the peaks becomes 0.4 ⁇ m or more, the lower electric field intensity starts to increase.
  • the phrase “the lower electric field strength starts to increase” means that avalanche breakdown is likely to occur during a short circuit.
  • the semiconductor device 1 has a configuration in which the dose amount when forming the FS layer 20 is 2 ⁇ 10 12 cm ⁇ 2, that is, when the total impurity amount ratio Y is 1.910.
  • the distance X between the peaks becomes 1.2 ⁇ m or more, the electric field intensity in the lower part starts to increase.
  • the dose when forming the FS layer 20 is 2 ⁇ 10 12 cm ⁇ 2
  • the dose when forming the collector layer 21 is 5.22.
  • the lower electric field intensity starts to increase. That is, in the semiconductor device 1, when the total impurity amount ratio Y is 1.305, the electric field intensity in the lower part starts to increase when the peak-to-peak distance X becomes 0.7 ⁇ m or more.
  • the dose when forming the FS layer 20 is 1 ⁇ 10 12 cm ⁇ 2
  • the dose when forming the collector layer 21 is 3.12.
  • the electric field intensity in the lower part starts to increase. That is, in the semiconductor device 1, when the total impurity amount ratio Y is 3.120, the electric field intensity of the lower portion starts to increase when the peak-to-peak distance X becomes 1.7 ⁇ m or more.
  • FIG. 11 is a diagram plotting the distance X between the peaks of the FS layer 20 and the collector layer 21 at which the electric field intensity below the total impurity amount ratio Y in FIGS. 9A to 9C, 10A and 10B starts to increase. is there.
  • the FS layer 20 and the collector layer 21 are formed so as to satisfy Y ⁇ 0.69X 2 + 0.08X + 0.86. Thereby, it is possible to suppress an increase in the electric field strength in the lower portion, and it is possible to improve short-circuit withstand capability.
  • the short-circuit withstand capability can be improved. Switching speed may decrease. For this reason, it is preferable that the total impurity amount ratio Y is appropriately designed according to the application. For example, when importance is placed on the switching speed, it is close to the value set by 0.69X 2 + 0.08X + 0.86. Is preferable. According to this, it is possible to improve the short-circuit withstand capability while suppressing a decrease in the switching speed.
  • the collector layer 21 has a carrier concentration of 1 ⁇ 10 16 in a portion constituting the other surface 10b. It is preferably set to be not less than cm ⁇ 3 . Thus, the collector layer 21 can be brought into an ohmic contact with the lower electrode 22.
  • the FS layer 20 and the collector layer 21 are formed so as to satisfy Y ⁇ 0.69X 2 + 0.08X + 0.86. For this reason, in the semiconductor device 1 of the present embodiment, it is possible to suppress an increase in the electric field strength in the lower portion during a short circuit, and to improve the short-circuit withstand capability.
  • the second embodiment is different from the first embodiment in that the distribution of the carrier concentration in the collector layer 21 is changed.
  • the rest is the same as in the first embodiment, and a description thereof will not be repeated.
  • the semiconductor device 1 of the present embodiment has the same basic configuration as that of the first embodiment.
  • the collector layer 21 is configured so that the carrier concentration has a plurality of peaks. Specifically, assuming that the stacking direction of the collector layer 21 and the FS layer 20 is the thickness direction, the maximum peak position of the carrier concentration in the thickness direction is closer to the drift layer 11 side than the center C1. It is formed so that.
  • the collector layer 21 is formed such that an auxiliary peak smaller than the maximum peak in the carrier concentration is located closer to the other surface 10b than the center C1 in the thickness direction. That is, the collector layer 21 is formed such that the carrier concentration distribution is asymmetric with respect to the center C1 in the thickness direction.
  • Such a collector layer 21 is formed, for example, by performing ion implantation a plurality of times while changing the acceleration voltage.
  • the collector layer 21 is formed such that the maximum peak position of the carrier concentration is located closer to the drift layer 11 than the center C1. For this reason, in the semiconductor device 1, the distance X between the peaks between the FS layer 20 and the collector layer 21 is easily reduced. Therefore, for example, as compared with the case where the maximum peak position of the carrier concentration in the collector layer 21 is located on the other surface 10b side of the center C1, the injection into the FS layer 20 can be performed at a position where the peak of the electric field intensity can be obtained. It is easy to increase the number of holes to be formed, and it is possible to improve short-circuit withstand capability.
  • the collector layer 21 is formed so as to have an auxiliary peak on the other surface side from the center C1 of the collector layer 21. For this reason, even if the collector layer 21 is formed deep from the other surface 10b, the carrier concentration of the portion constituting the other surface 10b in the collector layer 21 can be easily set to 1.0 ⁇ 10 16 cm ⁇ 3 or more. Further, since the collector layer 21 can be easily formed deep from the other surface 10b, the interface between the FS layer 20 and the collector layer 21 can be easily set at a position deep from the other surface 10b. That is, the distance between the FS layer 20 and the other surface 10b can be easily increased.
  • the semiconductor device 1 as described above is manufactured by performing a predetermined manufacturing process, and in the manufacturing process, for example, the semiconductor substrate 10 is thinned by grinding or the like from the other surface 10b side, or is conveyed. Or In this case, a scratch may be introduced on the other surface 10b side of the semiconductor substrate 10.
  • the FS layer 20 is formed, the FS layer 20 is damaged, or when the FS layer 20 is formed before the FS layer 20 is formed, the semiconductor device 1 is damaged by the damage.
  • the withstand voltage changes. That is, the characteristics of the semiconductor device 1 change. In particular, if the damage reaches the portion where the end of the depletion layer is located at the time of off, the characteristics of the semiconductor device 1 greatly change.
  • the semiconductor device 1 of the present embodiment by forming the collector layer 21 as described above, the distance between the FS layer 20 and the other surface 10b can be easily increased. For this reason, in the semiconductor device 1 of the present embodiment, it is possible to adopt a configuration in which the FS layer 20 is hardly damaged. Therefore, in the present embodiment, it is possible to suppress a change in the characteristics of the semiconductor device 1. In other words, in this embodiment, the efficiency of the non-defective product of the semiconductor device 1 can be improved.
  • a third embodiment will be described.
  • the third embodiment is different from the first embodiment in that the distribution of the carrier concentration in the FS layer 20 is changed.
  • the rest is the same as in the first embodiment, and a description thereof will not be repeated.
  • the semiconductor device 1 of the present embodiment has the same basic configuration as that of the first embodiment.
  • the FS layer 20 is configured such that the carrier concentration has a plurality of peaks as shown in FIG. Specifically, the FS layer 20 is formed such that the maximum peak position of the carrier concentration is located closer to the drift layer 11 than the center C2 in the thickness direction.
  • the maximum peak position of the FS layer 20 is located closer to the drift layer 11 than the center C2 of the FS layer 20 is. Therefore, for example, the end of the depletion layer can be located closer to the drift layer 11 than when the maximum peak position is located at the center C2 of the FS layer 20. Therefore, it is difficult for the flaw to reach the end of the depletion layer, and a change in the characteristics of the semiconductor device 1 can be suppressed.
  • the fourth embodiment is different from the first embodiment in that the distribution of the carrier concentration in the FS layer 20 is changed.
  • the rest is the same as in the first embodiment, and a description thereof will not be repeated.
  • the semiconductor device 1 of the present embodiment has the same basic configuration as that of the first embodiment.
  • the FS layer 20 is configured such that the carrier concentration has a plurality of peaks as shown in FIG. Specifically, the FS layer 20 is formed such that the maximum peak position of the carrier concentration is located closer to the collector layer 21 than the center C2 in the thickness direction.
  • the maximum peak position of the FS layer 20 is located closer to the collector layer 21 than the center C2 of the FS layer 20 is. Therefore, for example, the distance X between the peaks between the FS layer 20 and the collector layer 21 can be easily reduced as compared with the case where the maximum peak position is located at the center C2 of the FS layer 20. Therefore, it is easy to improve short-circuit withstand capability.
  • the first conductivity type may be P-type and the second conductivity type may be N-type.
  • the above embodiments may be applied to an RC (Reverse-Conducting) -IGBT in which an N-type cathode layer is formed on the other surface 10b side of the semiconductor substrate 10.
  • the trench 13 may not be formed, and the gate electrode 15 may be formed on one surface 10a of the semiconductor substrate 10. That is, each of the above embodiments can be applied to the planar semiconductor device 1.
  • the collector layer 21 may be configured to have a plurality of auxiliary peaks smaller than the maximum peak in the carrier concentration distribution. Further, in the second embodiment, the collector layer 21 may be configured to have no auxiliary peak.
  • the second embodiment may be combined with the third and fourth embodiments so that the collector concentration of the collector layer 21 has a plurality of peaks.

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Bipolar Transistors (AREA)

Abstract

ドリフト層（１１）と、ドリフト層（１１）上に形成されたベース層（１２）と、ドリフト層（１１）のうちのベース層（１２）側と反対側に形成されたコレクタ層（２１）と、コレクタ層（２１）とドリフト層（１１）との間に形成され、ドリフト層（１１）よりも高キャリア濃度とされたフィールドストップ層（２０）とを備える半導体装置において、フィールドストップ層（２０）におけるキャリア濃度の最大ピークとコレクタ層（２１）におけるキャリア濃度の最大ピークとの間の距離をＸ［μｍ］、フィールドストップ層（２０）を構成するドーズ量に対するコレクタ層（２１）を構成するドーズ量の比である不純物総量比をＹとすると、Ｙ≧０．６９Ｘ２＋０．０８Ｘ＋０．８６を満たすように、フィールドストップ層（２０）およびコレクタ層（２１）を構成する。

Description

半導体装置 関連出願への相互参照
　本出願は、２０１８年９月１３日に出願された日本特許出願番号２０１８－１７１７３２号に基づくもので、ここにその記載内容が参照により組み入れられる。
　本開示は、絶縁ゲートバイポーラトランジスタ（以下では、単にＩＧＢＴという）素子が形成された半導体装置に関する。
　従来より、インバータ等に使用されるスイッチング素子として、ＩＧＢＴ素子が形成された半導体装置を用いることが提案されている（例えば、特許文献１参照）。具体的には、この半導体装置は、Ｎ－型のドリフト層を有し、このドリフト層上にＰ型のベース層が形成されている。そして、半導体装置では、ベース層を貫通するように複数のトレンチが形成されている。各トレンチには、トレンチの壁面を覆うようにゲート絶縁膜が形成され、ゲート絶縁膜上にゲート電極が形成されている。さらに、ベース層の表層部には、トレンチの側面に接するようにＮ＋型のエミッタ領域が形成されている。
　ドリフト層を挟んでベース層と反対側には、Ｐ型のコレクタ層が形成されている。また、半導体装置には、ベース層およびエミッタ領域と電気的に接続される上部電極が形成されていると共に、コレクタ層と電気的に接続される下部電極が形成されている。
　さらに、この半導体装置では、耐圧を向上するため、コレクタ層上にドリフト層よりも高キャリア濃度とされたＮ型のフィールドストップ層（以下では、単にＦＳ層という）が形成されている。
特開２０１７－１１０００号公報
　しかしながら、上記半導体装置では、ＦＳ層が形成されていることにより、短絡時において、空乏層の端部がコレクタ層から遠くなり易い。このため、半導体装置では、空乏層の端部となる部分に注入される正孔が減少することによって電子が過多状態となり、電界強度のピークが下部電極側で発生する可能性がある。そして、半導体装置は、電界強度のピークが下部電極側で発生すると当該ピーク部分の近傍でアバランシェ降伏が発生し、破壊されてしまう可能性がある。つまり、上記のようにＦＳ層を有する半導体装置では、短絡耐量が低くなる可能性がある。
　本開示は、短絡耐量を向上できる半導体装置を提供することを目的とする。
　本開示の１つの観点によれば、半導体装置は、第１導電型のドリフト層と、ドリフト層上に形成された第２導電型のベース層と、ベース層の表層部に形成された第１導電型のエミッタ領域と、ベース層のうちのドリフト層とエミッタ領域との間に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ドリフト層のうちのベース層側と反対側に形成された第２導電型のコレクタ層と、コレクタ層とドリフト層との間に形成され、ドリフト層よりも高キャリア濃度とされた第１導電型のＦＳ層と、ベース層およびエミッタ領域と電気的に接続される第１電極と、コレクタ層と電気的に接続される第２電極と、を備えている。そして、ＦＳ層およびコレクタ層は、ＦＳ層におけるキャリア濃度が最大となる最大ピーク位置とコレクタ層におけるキャリア濃度が最大となる最大ピーク位置との間の距離をＸ［μｍ］、ＦＳ層を構成するドーズ量に対するコレクタ層を構成するドーズ量の比である不純物総量比をＹとすると、Ｙ≧０．６９Ｘ２＋０．０８Ｘ＋０．８６を満たす構成とされている。
　また、本開示の別の観点によれば、半導体装置は、第１導電型のドリフト層と、ドリフト層上に形成された第２導電型のベース層と、ベース層の表層部に形成された第１導電型のエミッタ領域と、ベース層のうちのドリフト層とエミッタ領域との間に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ドリフト層のうちのベース層側と反対側に形成された第２導電型のコレクタ層と、コレクタ層とドリフト層との間に形成され、ドリフト層よりも高キャリア濃度とされた第１導電型のＦＳ層と、ベース層およびエミッタ領域と電気的に接続される第１電極と、コレクタ層と電気的に接続される第２電極と、を備えている。そして、コレクタ層は、コレクタ層とＦＳ層との積層方向において、コレクタ層におけるキャリア濃度が最大となる最大ピーク位置が当該コレクタ層の中心よりドリフト層側に位置している。
　これら本開示の観点によれば、短絡時に正孔が注入され易くなるため、下部電極側の電界強度が高くなることを抑制できる。したがって、短絡耐量の向上を図ることができる。
　なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
第１実施形態における半導体装置の断面図である。 半導体基板の他面からの深さと、キャリア濃度との関係を示す図である。 半導体装置の作動を示すタイミングチャートである。 半導体装置の電界強度を示す図である。 短絡評価を行う際の回路構成を示す図である。 短絡時において、電界強度のピークが下部電極側に発生する原理を説明するための図である。 半導体装置の電界強度を示す図である。 短絡時において、電界強度のピークが下部電極側に発生し難くなる原理を説明するための図である。 ＦＳ層とコレクタ層とのピーク間距離と、下部の電界強度との関係を示す図である。 ＦＳ層とコレクタ層とのピーク間距離と、下部の電界強度との関係を示す図である。 ＦＳ層とコレクタ層とのピーク間距離と、下部の電界強度との関係を示す図である。 ＦＳ層とコレクタ層とのピーク間距離と、下部の電界強度との関係を示す図である。 ＦＳ層とコレクタ層とのピーク間距離と、下部の電界強度との関係を示す図である。 ＦＳ層とコレクタ層とのピーク間距離と、不純物総量比との関係を示す図である。 第２実施形態における半導体基板の他面からの深さと、キャリア濃度との関係を示す図である。 第３実施形態における半導体基板の他面からの深さと、キャリア濃度との関係を示す図である。 第４実施形態における半導体基板の他面からの深さと、キャリア濃度との関係を示す図である。 他の実施形態における半導体基板の他面からの深さと、キャリア濃度との関係を示す図である。
　以下、本開示の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
　（第１実施形態）
　第１実施形態の半導体装置について図１を参照しつつ説明する。なお、本実施形態の半導体装置１は、例えば、インバータ、ＤＣ／ＤＣコンバータ等の電源回路に使用されるパワースイッチング素子として利用されると好適である。
　図１に示されるように、半導体装置１は、ドリフト層１１として機能するＮ－型の半導体基板１０を有している。そして、ドリフト層１１上（すなわち、半導体基板１０の一面１０ａ側）には、Ｐ型のベース層１２が形成されている。
　また、半導体基板１０には、ベース層１２を貫通してドリフト層１１に達する複数のトレンチ１３が形成されており、ベース層１２は複数のトレンチ１３によって分断されている。本実施形態では、複数のトレンチ１３は、半導体基板１０の一面１０ａの面方向のうちの一方向（すなわち、図１中紙面奥行き方向）に沿ってストライプ状に等間隔に形成されている。
　そして、複数のトレンチ１３は、それぞれトレンチ１３の壁面を覆うように形成されたゲート絶縁膜１４と、当該ゲート絶縁膜１４の上に形成されたゲート電極１５とにより埋め込まれている。これにより、トレンチゲート構造が構成されている。なお、本実施形態では、ゲート絶縁膜１４は、酸化膜等で構成され、ゲート電極１５は、ドープトポリシリコン等で構成される。
　ベース層１２の表層部には、Ｎ＋型のエミッタ領域１６およびＰ＋型のボディ領域１７が形成されている。具体的には、エミッタ領域１６は、ドリフト層１１よりも高キャリア濃度で構成され、ベース層１２内において終端し、かつ、トレンチ１３の側面に接するように形成されている。一方、ボディ領域１７は、ベース層１２よりも高キャリア濃度で構成され、エミッタ領域１６と同様に、ベース層１２内において終端するように形成されている。
　より詳しくは、エミッタ領域１６は、トレンチ１３間の領域において、トレンチ１３の長手方向に沿ってトレンチ１３の側面に接するように棒状に延設され、トレンチ１３の先端よりも内側で終端する構造とされている。また、ボディ領域１７は、２つのエミッタ領域１６に挟まれてトレンチ１３の長手方向（すなわち、エミッタ領域１６）に沿って棒状に延設されている。なお、本実施形態のボディ領域１７は、半導体基板１０の一面１０ａを基準としてエミッタ領域１６よりも深く形成されている。
　半導体基板１０の一面１０ａ上には、ＢＰＳＧ（Boro-phospho silicate glassの略）等で構成される層間絶縁膜１８が形成されており、層間絶縁膜１８には、エミッタ領域１６の一部およびボディ領域１７を露出させるコンタクトホール１８ａが形成されている。そして、層間絶縁膜１８上には、コンタクトホール１８ａを通じてエミッタ領域１６およびボディ領域１７と電気的に接続される上部電極１９が形成されている。
　ドリフト層１１のうちのベース層１２側と反対側（すなわち、半導体基板１０の他面１０ｂ側）には、ドリフト層１１よりも高キャリア濃度とされたＮ＋型のＦＳ層２０が形成されている。
　そして、ＦＳ層２０を挟んでドリフト層１１と反対側には、半導体基板１０の他面１０ｂを構成するＰ＋型のコレクタ層２１が形成されている。コレクタ層２１上（すなわち、半導体基板１０の他面１０ｂ上）には、コレクタ層２１と電気的に接続される下部電極２２が形成されている。
　なお、本実施形態のＦＳ層２０およびコレクタ層２１は、半導体基板１０の他面１０ｂ側から不純物がイオン注入された後に熱処理されることで構成される。このため、ＦＳ層２０およびコレクタ層２１は、図２に示されるように、キャリア濃度が正規分布となっている。この場合、キャリア濃度は、１つのピークを有する分布となるため、このピークが最大ピークとなる。また、具体的には後述するが、本実施形態では、ＦＳ層２０のキャリア濃度における最大ピーク位置と、コレクタ層２１のキャリア濃度における最大ピーク位置との間の距離Ｘが規定される。以下では、ＦＳ層２０のキャリア濃度における最大ピーク位置と、コレクタ層２１のキャリア濃度における最大ピーク位置との間の距離Ｘを、単にＦＳ層２０とコレクタ層２１とのピーク間距離Ｘともいう。
　以上が本実施形態における半導体装置１の構成である。なお、本実施形態では、Ｎ型、Ｎ－型、Ｎ＋型が第１導電型に相当し、Ｐ型、Ｐ＋型が第２導電型に相当している。また、本実施形態では、上部電極１９が第１電極に相当し、下部電極２２が第２電極に相当している。そして、本実施形態の半導体基板１０は、上記のように、コレクタ層２１、ＦＳ層２０、ドリフト層１１、ベース層１２、エミッタ領域１６、ボディ領域１７を有する構成とされている。
　次に、このような半導体装置１の作動について、図３を参照しつつ説明する。
　まず、上記半導体装置１は、電流が流れるオン状態とされるには、上部電極１９に下部電極２２より低い電圧が印加されている状態において、時点１にてゲート電極１５に所定の閾値以上の電圧が印加される。これにより、半導体装置１は、ゲート－エミッタ間電圧Ｖｇｅが上昇し、ベース層１２のうちのトレンチ１３と接する部分にＮ型の反転層（すなわち、チャネル）が形成される。そして、半導体装置１は、エミッタ領域１６から反転層を介して電子がドリフト層１１に供給されると共に、コレクタ層２１からホールがドリフト層１１に供給され、伝導度変調によりドリフト層１１の抵抗値が低下してオン状態となる。つまり、半導体装置１には、コレクタ－エミッタ間電圧Ｖｃｅが低下して電流Ｉｃが流れる。なお、所定の閾値以上の電圧とは、ゲート－エミッタ間電圧ＶｇｅをＭＯＳゲートの閾値電圧Ｖｔｈより高くする電圧のことである。
　そして、半導体装置１は、時点ｔ２にてゲート電極１５に印加されていた電圧が停止されると、ゲート－エミッタ間電圧Ｖｇｅが低下し、反転層が消滅してオフ状態となる。つまり、半導体装置１は、電流Ｉｃが減少してオフ状態となる。この場合、半導体装置１は、短絡が発生すると、図３中の点線で示されるように、電流Ｉｃが急峻に増加しつつ、コレクタ－エミッタ間電圧Ｖｃｅが急峻に低下する。
　ここで、短絡時における半導体装置１の電界強度について、図４を参照しつつ説明する。なお、図４は、図５に示されるように、半導体装置１を電源３０にコイル４０を介して接続した状態で短絡評価を行った際のシミュレーション結果を示す図である。また、図４は、ＦＳ層２０を２．０×１０１２ｃｍ－２のドーズ量で構成し、コレクタ層２１を３．５６×１０１２ｃｍ－２のドーズ量で構成し、ＦＳ層２０とコレクタ層２１とのピーク間距離Ｘを１．５μｍとした場合のシミュレーション結果を示す図である。
　図４に示されるように、半導体装置１におけるオフ時の電界強度は、ベース層１２とドリフト層１１との接合部近傍でピークが発生し、コレクタ層２１側に向かって徐々に小さくなる。一方、半導体装置１における短絡時の電界強度は、ベース層１２とドリフト層１１との接合部近傍よりも下部電極２２側であるＦＳ層２０内でピークが発生している。このように、短絡時において、電界強度のピークがＦＳ層２０内で発生するのは、図６に示されるように、ＦＳ層２０のうちの電界強度における下部電極２２側の端部となる部分に注入される正孔が少なく、電子が過多状態となるためである。そして、半導体装置１は、このように電界強度のピークが下部電極２２側で発生すると、アバランシェ降伏が発生して破壊される可能性がある。なお、図６では、正孔をｈで示し、電子をｅで示している。
　このため、本発明者らは、短絡時において、ＦＳ層２０のうちの電界強度のピークと成り得る位置に注入される正孔を増加して電子の過多状態を緩和することにより、電界強度のピークが下部電極２２側で発生し難くなると考えた。そして、本発明者らは、まず、ＦＳ層２０のうちの電界強度のピークと成り得る位置に注入される正孔が増加するように、コレクタ層２１のキャリア濃度を高くして同様のシミュレーションを行い、図７に示す結果を得た。なお、図７は、ＦＳ層２０を２．０×１０１２ｃｍ－２のドーズ量で構成し、コレクタ層を１．６５×１０１３ｃｍ－２のドーズ量で構成し、ＦＳ層２０とコレクタ層２１とのピーク間距離Ｘを１．５μｍとした場合のシミュレーション結果を示す図である。
　図７に示されるように、コレクタ層２１を高キャリア濃度にしても、半導体装置１におけるオフ時の電界強度はほとんど変化しない。一方、半導体装置１における短絡時の電界強度は、ＦＳ層２０内にピークが発生しておらず、ベース層１２とドリフト層１１との接合部近傍がピークとなっていることが確認される。このように、電界強度のピークがＦＳ層２０内で発生し難くなるのは、図８に示されるように、コレクタ層２１のキャリア濃度を高くすることにより、ＦＳ層２０のうちの電界強度のピークと成り得る位置に注入される正孔が増加して電子の過多状態が緩和されるためである。なお、図８では、正孔をｈで示し、電子をｅで示している。
　以上より、短絡時において、電界強度のピークが下部電極２２側で発生し難いようにするためには、ＦＳ層２０のうちの電界強度のピークと成り得る位置に注入される正孔を増加させればよいことになる。なお、短絡時において、ＦＳ層２０のうちの電界強度のピークと成り得る位置は、ＦＳ層２０のキャリア濃度およびＦＳ層２０のキャリア濃度の最大ピーク位置に依存する。また、ＦＳ層２０のうちの電界強度のピークと成り得る位置に注入される正孔の量は、コレクタ層２１のキャリア濃度、およびＦＳ層２０とコレクタ層２１とのピーク間距離Ｘに依存する。
　このため、本発明者らは、ＦＳ層２０のキャリア濃度、コレクタ層２１のキャリア濃度、ＦＳ層２０とコレクタ層２１とのピーク間距離Ｘについてさらに詳細な検討を行った。言い換えると、本発明者らは、ＦＳ層２０を構成するドーズ量、コレクタ層２１を構成するドーズ量、ＦＳ層２０とコレクタ層２１とのピーク間距離Ｘについてさらに詳細な検討を行った。そして、本発明者らは、図９Ａ～図９Ｃに示されるシミュレーション結果を得た。
　なお、図９Ａ～図９Ｃは、コレクタ層２１を構成するドーズ量を３．８２×１０１２ｃｍ－２で一定とし、ＦＳ層２０を構成するドーズ量を変化させた場合の図である。つまり、図９Ａ～図９Ｃは、コレクタ層２１のキャリア濃度を一定とし、ＦＳ層２０のキャリア濃度を変化させた場合の図である。また、図９Ａ～図９Ｃは、電源電圧を７５７Ｖ、ゲート電極１５に印加される電圧を１６Ｖとしたシミュレーション結果であって、短絡時の下部電極２２側の電界強度を示している。以下では、短絡時の下部電極２２側の電界強度を単に下部の電界強度ともいう。
　さらに、図９Ａ～図９Ｃにおいて、第１～第４位置は、ＦＳ層２０におけるキャリア濃度のピークの位置を示しており、第１位置が他面１０ｂ側に最も近く、第２、第３、第４位置の順に他面１０ｂから離れた位置となっている。さらに、図９Ａ～図９Ｃ中の不純物総量比Ｙは、ＦＳ層２０を構成するドーズ量に対するコレクタ層２１を構成するドーズ量の比である。但し、ＦＳ層２０のキャリア濃度は、ＦＳ層２０を構成するドーズ量に依存し、コレクタ層２１のキャリア濃度は、コレクタ層２１を構成するドーズ量に依存する。このため、不純物総量比Ｙは、ＦＳ層２０のキャリア濃度に対するコレクタ層２１のキャリア濃度の比ということもできる。
　図９Ａ～図９Ｃに示されるように、第１～第４位置における各プロットを用いて導出される近似曲線は、同じであることが確認される。つまり、下部の電界強度は、ＦＳ層２０におけるキャリア濃度のピーク位置には依存せず、ＦＳ層２０とコレクタ層２１とのピーク間距離Ｘに依存することが確認される。すなわち、下部の電界強度は、ＦＳ２０とコレクタ層２１とのピーク間距離Ｘが等しければ、ＦＳ層２０におけるキャリア濃度のピーク位置が異なっていても同じとなる。
　そして、図９Ａに示されるように、半導体装置１は、ＦＳ層２０を構成する際のドーズ量が４×１０１２ｃｍ－２である場合、つまり不純物総量比Ｙが０．９５５の場合には、ピーク間距離Ｘが０．４μｍ以上になると下部の電界強度が上昇し始める。なお、下部の電界強度が上昇し始めるとは、短絡時にアバランシェ降伏が発生し易くなることである。
　同様に、図９Ｂに示されるように、半導体装置１は、ＦＳ層２０を構成する際のドーズ量が２×１０１２ｃｍ－２である場合、つまり不純物総量比Ｙが１．９１０の場合には、ピーク間距離Ｘが１．２μｍ以上になると下部の電界強度が上昇し始める。
　さらに、図９Ｃに示されるように、半導体装置１は、ＦＳ層２０を構成する際のドーズ量が１×１０１２ｃｍ－２である場合、つまり不純物総量比Ｙが３．８２０の場合には、ピーク間距離Ｘが１．８μｍ以上になると下部の電界強度が上昇し始める。
　また、本発明者らは、ＦＳ層２０を構成するドーズ量およびコレクタ層２１を構成するドーズ量を変化させて同様のシミュレーションを行い、図１０Ａおよび図１０Ｂに示す結果を得た。
　すなわち、図１０Ａに示されるように、半導体装置１は、ＦＳ層２０を構成する際のドーズ量が２×１０１２ｃｍ－２であり、コレクタ層２１を構成する際のドーズ量が５．２２×１０１２ｃｍ－２である場合、ピーク間距離Ｘが０．７μｍ以上になると下部の電界強度が上昇し始める。つまり、半導体装置１は、不純物総量比Ｙが１．３０５である場合、ピーク間距離Ｘが０．７μｍ以上になると下部の電界強度が上昇し始める。
　また、図１０Ｂに示されるように、半導体装置１は、ＦＳ層２０を構成する際のドーズ量が１×１０１２ｃｍ－２であり、コレクタ層２１を構成する際のドーズ量が３．１２×１０１２ｃｍ－２である場合、ピーク間距離Ｘが１．７μｍ以上になると下部の電界強度が上昇し始める。つまり、半導体装置１は、不純物総量比Ｙが３．１２０である場合、ピーク間距離Ｘが１．７μｍ以上になると下部の電界強度が上昇し始める。
　以上より、下部の電界強度は、不純物総量比Ｙと、ＦＳ層２０とコレクタ層２１とのピーク間距離Ｘとに依存することが確認される。そして、上記図９Ａ～図９Ｃ、図１０Ａ、および図１０Ｂを用い、不純物総量比Ｙと、ＦＳ層２０とコレクタ層２１とのピーク間距離Ｘとの関係について纏めると、図１１に示されるようになる。なお、図１１は、図９Ａ～図９Ｃ、図１０Ａおよび図１０Ｂにおける各不純物総量比Ｙの下部の電界強度が上昇し始めるＦＳ層２０とコレクタ層２１とのピーク間距離Ｘをプロットした図である。
　図１１に示されるように、半導体装置１は、ＦＳ層２０とコレクタ層２１とのピーク間距離をＸ［μｍ］、不純物総量比をＹとすると、Ｙ≧０．６９Ｘ２＋０．０８Ｘ＋０．８６を満たせば、下部の電界強度が増加することを抑制できることが確認される。このため、本実施形態では、ＦＳ層２０およびコレクタ層２１は、Ｙ≧０．６９Ｘ２＋０．０８Ｘ＋０．８６を満たすように形成されている。これにより、下部の電界強度が高くなることを抑制でき、短絡耐量を向上できる。
　なお、ＦＳ層２０およびコレクタ層２１は、Ｙ≧０．６９Ｘ２＋０．０８Ｘ＋０．８６を満たす範囲で形成されれば短絡耐量を向上できるが、不純物総量比Ｙを高くし過ぎると、テール電流によってスイッチング速度が低下する可能性がある。このため、不純物総量比Ｙは、用途に応じて適宜設計されることが好ましく、例えば、スイッチング速度が重要視される場合には、０．６９Ｘ２＋０．０８Ｘ＋０．８６で設定される値の近傍の値とされることが好ましい。これによれば、スイッチング速度が低下することを抑制しつつ、短絡耐量の向上を図ることができる。
　また、上記のように、ＦＳ層２０とコレクタ層２１とのピーク間距離Ｘおよび不純物総量比Ｙを選択する場合、コレクタ層２１は、他面１０ｂを構成する部分のキャリア濃度が１×１０１６ｃｍ－３以上となるようにされることが好ましい。これにより、コレクタ層２１を下部電極２２とオーミック接触された状態とできる。
　以上説明したように、本実施形態では、ＦＳ層２０およびコレクタ層２１は、Ｙ≧０．６９Ｘ２＋０．０８Ｘ＋０．８６を満たすように形成されている。このため、本実施形態の半導体装置１では、短絡時において、下部の電界強度が高くなることを抑制でき、短絡耐量の向上を図ることができる。
　（第２実施形態）
　第２実施形態について説明する。第２実施形態は、第１実施形態に対し、コレクタ層２１におけるキャリア濃度の分布を変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
　本実施形態の半導体装置１は、基本的な構成は上記第１実施形態と同様である。そして、本実施形態では、コレクタ層２１は、図１２に示されるように、キャリア濃度が複数のピークを有するように構成されている。具体的には、コレクタ層２１とＦＳ層２０との積層方向を厚さ方向とすると、コレクタ層２１は、厚さ方向において、キャリア濃度の最大ピーク位置が中心Ｃ１よりもドリフト層１１側に位置するように形成されている。また、コレクタ層２１は、厚さ方向において、キャリア濃度における最大ピークよりも小さい補助ピークが中心Ｃ１よりも他面１０ｂ側に位置するように形成されている。つまり、コレクタ層２１は、厚さ方向における中心Ｃ１を基準として、キャリア濃度の分布が非対称となるように形成されている。
　なお、このようなコレクタ層２１は、例えば、加速電圧を変更した複数回のイオン注入を行うことによって形成される。
　以上説明したように、本実施形態では、コレクタ層２１は、キャリア濃度の最大ピーク位置が中心Ｃ１よりもドリフト層１１側に位置するように形成されている。このため、半導体装置１では、ＦＳ層２０とコレクタ層２１とのピーク間距離Ｘを短くし易くなる。したがって、例えば、コレクタ層２１におけるキャリア濃度の最大ピーク位置が中心Ｃ１よりも他面１０ｂ側に位置している場合と比較して、ＦＳ層２０のうちの電界強度のピークと成り得る位置に注入される正孔を増加し易くなり、短絡耐量の向上を図ることができる。
　また、コレクタ層２１は、当該コレクタ層２１の中心Ｃ１より他面側に補助ピークを有するように形成されている。このため、コレクタ層２１を他面１０ｂから深くまで形成しても、コレクタ層２１における他面１０ｂを構成する部分のキャリア濃度を１．０×１０１６ｃｍ－３以上とし易くできる。また、コレクタ層２１を他面１０ｂから深くまで形成し易くできるため、ＦＳ層２０とコレクタ層２１との界面を他面１０ｂから深い位置にし易くできる。つまり、ＦＳ層２０と他面１０ｂとの間隔を長くし易くできる。
　ここで、上記のような半導体装置１は、所定の製造プロセスが行われることによって製造され、製造プロセスにおいて、例えば、半導体基板１０が他面１０ｂ側から研削等して薄くされたり、搬送等されたりする。この場合、半導体基板１０の他面１０ｂ側に傷が導入される可能性がある。そして、ＦＳ層２０が形成されている場合にＦＳ層２０に傷が達する、またはＦＳ層２０が形成される前にＦＳ層２０が形成される部分まで傷が達すると、当該傷によって半導体装置１の耐圧が変化してしまう。つまり、半導体装置１の特性が変化してしまう。特に、オフ時において、空乏層の端部が位置する部分まで傷が達してしまった場合には、半導体装置１の特性が大きく変化してしまう。
　しかしながら、本実施形態では、上記のようにコレクタ層２１を形成することにより、ＦＳ層２０と他面１０ｂとの間隔を長くし易くできる。このため、本実施形態の半導体装置１では、ＦＳ層２０に傷が達し難い構成とできる。したがって、本実施形態では、半導体装置１の特性が変化することも抑制できる。言い換えると、本実施形態では、半導体装置１の良品効率の向上を図ることができる。
　（第３実施形態）
　第３実施形態について説明する。第３実施形態は、第１実施形態に対し、ＦＳ層２０におけるキャリア濃度の分布を変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
　本実施形態の半導体装置１は、基本的な構成は上記第１実施形態と同様である。そして、本実施形態では、ＦＳ層２０は、図１３に示されるように、キャリア濃度が複数のピークを有するように構成されている。具体的には、ＦＳ層２０は、厚さ方向において、キャリア濃度の最大ピーク位置が中心Ｃ２よりもドリフト層１１側に位置するように形成されている。
　これによれば、ＦＳ層２０は、最大ピーク位置が当該ＦＳ層２０の中心Ｃ２よりもドリフト層１１側に位置している。このため、例えば、最大ピーク位置が当該ＦＳ層２０の中心Ｃ２に位置している場合と比較して、空乏層の端部をドリフト層１１側に位置させることができる。したがって、傷が空乏層の端部となる位置まで達し難くなり、半導体装置１の特性が変化することを抑制できる。
　（第４実施形態）
　第４実施形態について説明する。第４実施形態は、第１実施形態に対し、ＦＳ層２０におけるキャリア濃度の分布を変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
　本実施形態の半導体装置１は、基本的な構成は上記第１実施形態と同様である。そして、本実施形態では、ＦＳ層２０は、図１４に示されるように、キャリア濃度が複数のピークを有するように構成されている。具体的には、ＦＳ層２０は、厚さ方向において、キャリア濃度の最大ピーク位置が中心Ｃ２よりもコレクタ層２１側に位置するように形成されている。
　これによれば、ＦＳ層２０は、最大ピーク位置が当該ＦＳ層２０の中心Ｃ２よりもコレクタ層２１側に位置している。このため、例えば、最大ピーク位置が当該ＦＳ層２０の中心Ｃ２に位置している場合と比較して、ＦＳ層２０とコレクタ層２１とのピーク間距離Ｘを短くし易くできる。したがって、短絡耐量の向上を図り易くなる。
　（他の実施形態）
　本開示は、実施形態に準拠して記述されたが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
　例えば、上記各実施形態は、第１導電型がＰ型であり、第２導電型がＮ型とされていてもよい。
　また、上記各実施形態は、半導体基板１０の他面１０ｂ側にＮ型のカソード層が形成されたＲＣ（Reverse-Conductingの略）－ＩＧＢＴに適用されてもよい。
　さらに、上記各実施形態は、トレンチ１３が形成されておらず、ゲート電極１５が半導体基板１０の一面１０ａ上に形成されていてもよい。すなわち、上記各実施形態は、プレーナ型の半導体装置１に適用することもできる。
　また、上記第２実施形態において、図１５に示されるように、コレクタ層２１は、キャリア濃度の分布において、最大ピークよりも小さい補助ピークを複数有する構成とされていてもよい。さらに、上記第２実施形態において、コレクタ層２１は、補助ピークを有しない構成とされていてもよい。
　そして、上記各実施形態を適宜組み合わせてもよい。例えば、上記第２実施形態を上記第３、第４実施形態に組み合わせ、コレクタ層２１のキャリア濃度が複数のピークを有するように構成されていてもよい。

Claims (6)

  1. 　フィールドストップ層（２０）を有する半導体装置であって、
    　第１導電型のドリフト層（１１）と、
    　前記ドリフト層上に形成された第２導電型のベース層（１２）と、
    　前記ベース層の表層部に形成された第１導電型のエミッタ領域（１６）と、
    　前記ベース層のうちの前記ドリフト層と前記エミッタ領域との間に形成されたゲート絶縁膜（１４）と、
    　前記ゲート絶縁膜上に形成されたゲート電極（１５）と、
    　前記ドリフト層のうちの前記ベース層側と反対側に形成された第２導電型のコレクタ層（２１）と、
    　前記コレクタ層と前記ドリフト層との間に形成され、前記ドリフト層よりも高キャリア濃度とされた第１導電型の前記フィールドストップ層と、
    　前記ベース層および前記エミッタ領域と電気的に接続される第１電極（１９）と、
    　前記コレクタ層と電気的に接続される第２電極（２２）と、を備え、
    　前記フィールドストップ層および前記コレクタ層は、前記フィールドストップ層におけるキャリア濃度が最大となる最大ピーク位置と前記コレクタ層におけるキャリア濃度が最大となる最大ピーク位置との間の距離をＸ［μｍ］、前記フィールドストップ層を構成するドーズ量に対する前記コレクタ層を構成するドーズ量の比である不純物総量比をＹとすると、Ｙ≧０．６９Ｘ２＋０．０８Ｘ＋０．８６を満たす構成とされている半導体装置。
  2. 　前記コレクタ層は、前記コレクタ層と前記フィールドストップ層との積層方向において、前記コレクタ層の最大ピーク位置が当該コレクタ層の中心（Ｃ１）より前記ドリフト層側に位置している請求項１に記載の半導体装置。
  3. 　フィールドストップ層（２０）を有する半導体装置であって、
    　第１導電型のドリフト層（１１）と、
    　前記ドリフト層上に形成された第２導電型のベース層（１２）と、
    　前記ベース層の表層部に形成された第１導電型のエミッタ領域（１６）と、
    　前記ベース層のうちの前記ドリフト層と前記エミッタ領域との間に形成されたゲート絶縁膜（１４）と、
    　前記ゲート絶縁膜上に形成されたゲート電極（１５）と、
    　前記ドリフト層のうちの前記ベース層側と反対側に形成された第２導電型のコレクタ層（２１）と、
    　前記コレクタ層と前記ドリフト層との間に形成され、前記ドリフト層よりも高キャリア濃度とされた第１導電型の前記フィールドストップ層と、
    　前記ベース層および前記エミッタ領域と電気的に接続される第１電極（１９）と、
    　前記コレクタ層と電気的に接続される第２電極（２２）と、を備え、
    　前記コレクタ層は、前記コレクタ層と前記フィールドストップ層との積層方向において、前記コレクタ層におけるキャリア濃度が最大となる最大ピーク位置が当該コレクタ層の中心（Ｃ１）より前記ドリフト層側に位置している半導体装置。
  4. 　前記コレクタ層は、前記キャリア濃度が複数のピークを有するように構成され、前記中心より前記ドリフト層側と反対側に、前記キャリア濃度が最大となる最大ピークよりも小さい補助ピークを有している請求項２または３に記載の半導体装置。
  5. 　前記フィールドストップ層は、前記コレクタ層と前記フィールドストップ層との積層方向において、前記フィールドストップ層におけるキャリア濃度が最大となる最大ピーク位置が当該フィールドストップ層の中心（Ｃ２）より前記ドリフト層側に位置している請求項１ないし４のいずれか１つに記載の半導体装置。
  6. 　前記フィールドストップ層は、前記コレクタ層と前記フィールドストップ層との積層方向において、前記フィールドストップ層におけるキャリア濃度が最大となる最大ピーク位置が当該フィールドストップ層の中心（Ｃ２）より前記コレクタ層側に位置している請求項１ないし４のいずれか１つに記載の半導体装置。
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