WO1992012539A1

WO1992012539A1 - Memoire a semiconducteurs du type dynamique

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Publication number: WO1992012539A1
Application number: PCT/JP1991/001800
Authority: WO
Inventors: Tadahiro Ohmi
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Priority date: 1991-01-01
Filing date: 1991-12-27
Publication date: 1992-07-23
Anticipated expiration: 1993-07-01
Also published as: JPH04242971A

Description

明細書

ダイナミック型半導体メモリ

技術分野

本発明は、ダイナミック型半導体メモリに係る。

背景技術

現在、 DRAMは各種構造のものが開発され、大別すると、スタックドキャパシタ型、トレンチキャパシタ型、フィン構造型その他に分けられる。いずれの型にしろその等価回路は図 26に示され、コンデンサー 40は絶縁膜を 2つの電極 41， 42ではさんで構成され、スィッチ 43は MOSトランジスタで構成される。

コンデンサ一 40における蓄積電荷 Qは、次式で表され、

Q = C V dd 式（1)

ただし、 C :キャパシタ容量 Vdd ··電圧

である。

さらに Cは、次式で表される。

C = S e_r£Q/ d 式（2)

ただし、 S :対向面積

ε _r：比誘電率

0 絶縁膜の誘電率

d ：絶縁膜厚

である。

ところで、実装されたメモリには多かれ少なかれ一定量のリークがあり、一定量のリークを許容した場合、蓄積電荷 Qは大きければ大きいほど良い。蓄積電荷 Q大きくするためには式（1) 、式（2) 力、ら明らかなように、誘電率 £_Λを大きくするか、対抗面積 Sを大きくするか、絶縁膜厚 dを小さくするかすればよい。しかるに、近時、 DRAMの高密度化には著しいものがあり、サブミクロンの領域に入っている。高密度化を図ろうとすると対向面積 Sの値は小さくなり、 Sが小さくなると上式から明らかなように、キャパシタ容量 Cは小さくなつてしまう。そこで、 e _Qを高くしたり、 Sを大きくして Cを大きくするための工夫が各種なされている。

一方、誘電率を大きくすることは、式（1 ) 、式（2 ) のうえからは蓄積電荷

Qを大きくすることに通じるが、誘電率 e _Qの大きな材料は、絶縁性が悪く、そのため電荷電荷のリークを招いてしまう。従って、蓄積電荷 Qを大きくするには、単に ε ₀を高くしたり、 Sを大きくして単に Cを大きくするのみではなく、材質的に、また、構造的に絶縁特性をも高めなければならない。

ここで、従来の技術を見ると、従来、キャパシタ容量 Cをある一定の値以上

( 4 0 f F以上）に確保すべく、前記した各種構造の D RAMの改良が試みられ

ている。トレンチキャパシタ型は図 2 7に、フィン構造型は図 2 8に、スタック

ドキャパシタ型は図 2 9に図示される構造を有している。

トレンチキャパシタ型は、溝の中に金属膜 1 2と絶縁膜 2 3を埋めることより

対向面積 Sを大きくしてキャパシタ容量 Cを大きくしょうとするものである。

し力、し、トレンチキャパシタ型は、溝が深くなり、ァスぺクト比が 2 0〜3 0

ともなると溝の中のクリーニングが困難となり、汚染表面に成膜を行 t、かねな

い。また、溝のコーナー部において絶縁破壞が生じ易くなり、信頼性、歩留まり

がきわめて悪くなる。

フィン構造型は、金属膜 1 2を立体化することにより対向面積を大きくし、キ

ャパシタ容量を大きくしょうとするものである。しかし、フィン構造型も、微細

構造の奥のクリ一二ングがむずかしく、また、エツジ部で絶縁耐圧不良が生じ易

いという問題点を有している。

一方、スタックドキャパシタ型は、トレンチキャパシタ型あるいはフィン構造

型に比べ、製造は容易であり、また信頼性、歩留まりにおいて優れている。

従来、スタックドキャパシタ型は次のように製造されていた。図 3 0及び図

3 1に基づいて説明すると、絶縁膜 3で覆われている N⁺領域 7の表面を、 R I E

(リアクティブイオンエッチング）等により露出させ、その上にポリシリコンを

堆積することにより導電性膜 1 2を形成し、次いで、レジスト塗布、フォトリソ

グラフィ一によりレジスト 1 5をパターン化し（図 3 0 ( a) ) 、 R I Eにより第 1電極 12dを形成する（図 30 (b) ) 。次いで、酸化性雰囲気中で加熱することによりポリシリコン表面を酸化し、下部電極 12 dの表面にポリシリコン酸化物よりなる絶縁膜 13を形成した後（図 31 (a) ) 、全面にポリシリコンを CVD法により堆積し上部電極 14を形成する（図 31 (b) ) 。この方法によれば、絶縁膜 13は S i 0₂により構成されるが、 S i 0₂の誘電率は 3. 9と低いため、キャパシタ容量の大きな D RAMメモリセルを得ることはできない。そこで、（図 31 (b) ) の状態から、 S i 0₂より誘電率の高い S i _{2 3} (誘電率 8. 0) の堆積を行い、この S i。N₃を絶縁膜とし（図 31 (a' ) ) 、その上にポリシリコンを堆積し上部電極 14を形成する（図 31 (b' ) ) ことが試みられている。しかし、この絶縁膜は堆積膜であるためにピンホールを多数含み、従って、耐圧不良をおこし易い。そこで、さらに、 S iり N₀を堆積後加熱処理を行うことによりピンホールを塞ぐことも試みられている。し力、し、この試みにおいては、 S i ₂N。の表面が加熱処理により酸化されて S i N_xO_yとなってしま、、実効的な誘電率は 3. 9〜 8の間の値となり、加熱処理により誘電率が低下してしまう。

結局、従来、キャパシタ容量が大きく、かつ、耐圧特性に優れた電荷蓄積用のコンデンサーを含むダイナミック型半導体メモリは存在しなかった。

本発明は、製造が容易であり、耐圧性に優れ、かつ、キャパシタ容量が大きな DRAMメモリを提供することを目的とする。発明の開示

上記課題を解決するための本発明の要旨は、絶縁物を介して対向するほぼ同一の面積を有する 2つの電極と、該電極に隣接して形成されている他の絶縁物とにより構成されたコンデンサを信号電荷蓄積用コンデンサとしているダイナミック型半導体メモリであって、該絶縁物の誘電率を、該他の絶縁物の誘電率よりも大きくして構成したことを特徴とするダイナミック型半導体メモリに存在する。作用

図 19 (a) に基づき本発明の作用を説明する。本発明では、絶縁物 13を介して対向するほぼ同一の面積を有する第 1の電極 12と第 2の電極 14と、第 1の電極 12及び第 2の電極 14に隣接して形成されている他の絶縁物 17とにより構成されたコンデンサを信号電荷蓄積用コンデンサとしており、絶縁物 13の誘電率 ε jを、他の絶縁物 17の誘電率 e₂よりも大きくして構成している。

このように、第 1の電極と第 2の電極をほぼ同一面積とし、かつ、 ε₁/ε₂〉 1とすることにより絶縁特性を高くすることができることを本発明者は知見し、本発明をなしたものである。

それに対し、図 20 (c) あるいは、図 21 (c) に示すように、第 1の電極 12と第 2の電極 14との面積が異なる場合には、絶縁特性は図 19 (a) に示す場合に比べ低下する。特に、図 20 (c) に示す構造の場合には、 ^ / が大きくなればなるほど絶縁特性の低下が著しい。

本発明でかかる効果が生じるのは、電気力線は、誘電率の大きい方に集中し、 S j/Sgとすると、横方向に電気力線が伸びにくく、電極に側面における電気力線の集中が緩和されるためと推測される。

実施態様例

本発明においては、第 Iの電極は、例えば、 T i， Ta, A 1 , B a, S r， H f等が好ましい。

なお、第 1の電極は、 1層構造でもよいが、 2層以上の多層構造でもよい。 2 層以上の多層構造の場合下層を C rにより形成することが金属薄膜と、基板表面を覆う絶縁膜との密着性を高める上で好ましい。

—方、導電性薄膜（上部電極）の材質としては、例えば、 Ta, T i、ポリシリコン、シリサイドその他の任意の導電性を有する材質を用いることができる。なお、この金属薄膜ある L、は導電性薄膜の形成手段には特に限定されな t、が、例えば、図 22に示す、基板に外部からバイアス電圧を印加して成膜を行う DC —RFスパック装置（特開昭 62— 287071号公報）あるいは、図 23に示す RF電源の周波数を基板側 f₂とターゲット側で異ならしめて成膜を行う 2 周波励起スパッタ装置（特開昭 63— 50025号公報）を用いればよい。もちろん他の手段例えば、 CVD法等により行ってもよい。絶縁物は、第 1の電極の表面を直接酸化することにより形成することが耐圧特性のより一層の向上を図るうえからは好ましい。

直接酸化法としては、酸化性ガス（例えば、 0₂ガスあるいは 0₂+ N₂ガスの混合ガス雰囲気中で基板を加熱する方法があげられる。

また、基板を低温に保ったまま酸化する方法としては、金属膜表面に酸素ガス分子を供給するとともに、その表面に運動エネルギーが 9 0 e V以下の不活性ガスイオンを照射することにより行う方法がある。この方法は、例えば、 A rィォンで、金属表面をたたくと、欠陥を生じないで表面の原子層を活性化できる。 2 5 e Vのイオンは表面の 2〜 3原子層内にとどまるため表面にのみにそのエネルギーを与える。そして、実効的に金属表面の温度を上昇させることができる。同時に酸素ガスを成膜室内に導入すると、酸素分子や放電によって生じた酸素ラジカルが金属表面に吸着し、 A rイオン照射により高温になった金属表面で金属と反応を起こす。これにより金属の酸化が進行する。

従って、基板温度を 4 0 0 °Cまで上昇させなくとも、例えば、 1 5 0から 2 0 0 °Cでも 5〜1 O n mの金属酸化膜（例えば、 T a ₂O_c膜）を形成することかできる。なお、照射するイオンのエネルギーを 9 0 e V以下に保てば下地にダメージを与えることはない。

なお、このように、 9 0 e V以下のイオンを照射するための装置をしては、例えば、図 2 2あるいは図 2 3に示すような装置を用い、 0。ガスと A rガスとを装置内に導入し、基板側の周波数 5 O M H z、ターゲット側の周波数を 2 0 O MH z、 R Fパワー 1 0〜5 0 Wとし、 1 mT o r r〜数 1 0 mT o r r の雰囲気中でブラズマを発生させて行えばよ、。

なお、第 1の電極形成工程と絶縁膜の形成工程は同一の真空装置内で真空を破ることなく連続して行うことにより、第 1の電極の表面上に自然酸化膜が形成されることを極力避けることが好ましい。

また、同一装置内で、第 1の電極の形成工程と絶縁膜の形成工程を行わない場合には、第 1の電極を行う装置から絶縁膜の形成を行う装置への基板の搬送を、不活性ガス雰囲気叉は水分濃度が 1 0 p p b以下の高純度空気雰囲気中で行うことが好ましい。このうち、特に、水分濃度が 1 O p p b以下の高純度空気雰囲気中で搬送することが好ましい。

不活性ガスの場合、人が搬送手段内に誤って首を入れた場合酸欠状態に陥つてしまう。しかるに、空気の場合はかかる事態を回避することができる。このように空気を用いることが可能であることも発明者がはじめて知見したものである。すなわち、空気のような酸素を含有するガス中においては、基体表面あるいは基体上に形成された金属配線表面は自然酸化され易いと考えられていた。しかるに、本発明者は鋭意研究を行ったところ、たとえ、酸素が存在していたも水分濃度が 1 O p p b以下に保持されていれば自然酸化は生じないことを知見したものである。従って、大気の空気を、水分濃度を 1 O p p b以下に純化して用いることもできる。

基板の搬送手段としては、図 2 4に示すような、各種装置 3 0 2〜3 0 5をトンネル 3 0 1で連結し、トンネル 3 0 1を大気とは遮断するとともに、トンネル 3 0 1内に水分濃度が 1 O p p b以下のガスを流入せしめる構造のものを用いることができる。

なお、このトンネル 3 0 1内に、基板の下面にあたるようにガスを噴出させて、このガスにより、基体を浮上させたまま搬送せしめることが好ましい。

一方、図 2 5に示すように、内部に水分濃度が 1 0 p p b以下のガスが充填されたボックス 3 0 6構造のものでもよい。図面の簡単な説明

図 1は実施例 1に係る工程断面図である。図 2は実施例 1に係る工程断面図である。図 3は実施例 1に係る工程断面図である。図 4は実施例 1に係る工程断面図である。図 5は実施例 1に係る工程断面図である。図 6は実施例 1に係る工程断面図である。図 7は実施例 1に係る工程断面図である。図 8は実施例 1に係る工程断面図である。図 9は実施例 1に係る工程断面図である。図 1 0は実施例 1 に係る工程^面図である。図 1 1は実施例 1に係る工程靳面図である。図 1 2は実施例 1に係る工程断面図である。図 1 3は実施例 1に係る工程断面図である。図 i 4は実施例 1に係る工程断面図である。図 1 5は実施例 1に係る工程断面図である。図 1 6は実施例 1に係る工程断面図である。図 1 7は実施例 1に係るェ程断面図である。図 18は実施例 1に係る工程断面図である。図 19は本発明概念を示す電荷蓄積用コンデンサの断面図である。図 20は比較例 1に係る工程断面図である。図 21は比較例 2に係る工程断面図である。図 22は本発明において膜の形成等に用いる装置例の概念図である。図 23は本発明において膜の形成等に用いる装置例の概念図である。図 24は搬送手段例を示す概念図である。図 25は搬送手段例を示す概念図である。図 26は DRAMメモリセルの等価回路図である。図 27は従来の DRAMメモリセルの構造を示す断面図である。図 28は従来の DRAMメモリセルの構造を示す断面図である。図 29は従来の DRAMメモリセルの構造を示す断面図である。図 30は従来の DRAMメモリセルの製造方法を示す工程断面図である。図 31は従来の DRAMメモリセルの製造方法を示す工程断面図である。発明を実施するための最良の形態

以下に図面に基づいて本発明の実施例を説明する。

(実施例 1 )

図 1に実施例 1の製造工程を示す。

本例では、半導体基板として P型の S i基板 1を用いた。

S i基板 1に、厚さ約 1 zmの S i 0₂フィールド酸ィ膜 2を、 LOCOS

(local oxidation of silicon) 法により形成した（図 1 ) 。

次に、乾燥酸素雰囲気中において、 900°CX 30分加熱することにより、基板 1の表面に 1 Onmのゲート酸化膜 3を形成した（図 2) 。

次に、 LPCVD法により、全面に、下部電極となる N+ポリシリコン 4を堆積し、その上にレジストを塗布後、フォトリソグラフィ一によりレジスト 5をパターン化した（図 3) 。

次いで、 R I Eにより、レジスト 5をマスキングとして、ポリシリコン 4を除去し、ゲート電極（ワードライン） 6を形成した（図 4) 。

次に、ゲート電極 6をマスキングとして、 Asを 50 kVで、 5 x 10¹⁵/ cm²の密度で全面にイオン注入を行った。その後、 900。Cx 30分、 N₂雰囲気中でァニールを行うことにより、イオン注入により生じた欠陥を回復させて N ⁺領域 7， 8を形成した（図 5) 。

次に、常圧 CVD法を用い S i と 0₂を反応させて、 S i 0₂膜 9を全面に堆積した（図 6) 。

次にコンタクトホールを形成し、 N+領域の表面を露出した。

まず、 S i 0₂膜 9上にレジストを塗布し、フォトリソグラフィ一によりレジストパターンを形成した（図 7) 。次いで、レジスト 10をマスキングとして、 R I Eにより、 S i 0₂膜 9、ゲート酸化膜 3の一部をエッチングし、 N+領域 7 の表面の一部を露出させ、コンタクトホール 1 1を形成した（図 8) 。

次に第 1の電極形成工程を次のように行った。

基板を図 22に示す DC— RF結合スパッタリング装置内に入れ、成膜室のバックグラウンドの真空度を 10一 ^1GT 0 r r以下の超高真空とした後、 A rガスを導入し、スパッタリングにより T a膜 12を 300 nmの厚さに堆積した。この際、成膜初期及び成膜途中で、表面に数 10 eVの低エネルギーの A rイオンの照射を行いながら成膜した。かかる照射により極めて結晶性の良好な T a膜 12 が得られた（図 9)。

次に、絶縁膜形成工程を次のように行つた。

本例では、第 1の電極形成工程と絶縁膜の形成を同一の装置で行った。すなわち、第 1の電極形成工程終了後、装置内に酸化性ガスを導'入して T a膜 12の酸化を行った。もちろん、この際 RF電源は印加せず、スパッタリングは行っていない。 T a膜 1 2の酸化は、基板温度を 40 0°Cに加熱し、水分濃度が 1 Oppb以下の酸素ガスを導入することにより行い、 5nmの Ta₂0₅膜 13 を形成した（図 10) 。

次に、第 2の電極の形成を次のように行った。

すなわち、第 1の電極及び絶縁膜の形成を行った装置と同じ装置を用い、第 1 の電極の形成工程を行ったと同様にして導電性薄膜として T a膜 14を形成した (図 1 1 ) 。

次に、層間絶縁膜及び多層配線の形成を次のように行った。

まず、 N+領域 7の上方のみにレジストが残るようにレジスト 15をパターニングした（図 12) 。次に、レジスト 15をマスキングとして、 CF₄ガスを用いて T a膜 1 4を R I Eでェツチングし、さらに、 C F₄ H₂ガスを用いて Ta₉0_rl 3を R I Eでエッチングし、さらに C F₄ガスを用いて T a膜 12を R I Eでエッチングした（図 13)。

次いで、常圧 CVDプロセスを用いて全面に S i 0₂膜あるいは Pを含む S i 0₂膜（PSG膜） 17を堆積した。なお、 PSG膜ではなく、 BPSG膜を堆積してもよく、絶縁膜 13の誘電率 ε jよりも小さな誘電率 _εοを有する材質を用いて S Zeo 1となるようにすればよい。

本例では、その後のリソグラフィーを高精度に行うために、表面の平坦化を行つた（図 14) 。この平坦化は、例えば、バイアススパッタ法ゃエッチバック法を用 t、て行えばよい。もちろん他の方法を用いて行ってもよい。

次に、コンタクトホールをあけて、第 1の A I配線 1 8の形成を行った（図 1 δ) 0

次に、再度層間絶縁膜として PSG膜 20をスパッタリング法を用いて形成し、 R I Ε法によりエッチングを行い、コンタクトホールをあけた後、 Ν+領域 8 に通ずる A 1を堆積し、ビットライン 21を形成した（図 16)。

なお、 PSG膜 20の形成は、プラズマ CVD法あるいはスピンオングラス法を用いて行ってもよい。

なお、図 17に示すように、ビットライン 2 Γ を形成後、 A 1配線 18' を形成してもよい。また、図 18に示すように、 Ta膜 14とのコンタクトをとる A1配線 18" と、 N+領域 8とのコンタクトをとる A 1線 21" とを同時に形成し、最終的にビットライン 22を形成してもよい。

以上の工程により作製したダイナミック型半導体メモリは、優れた絶縁特性を示した。

(実施例 2 )

本例では、第 1の電極形成工程終了後、図 24に示す構造のトンネルを介して基板を酸化処理室に搬入し、酸化処理室にて酸化処理を行った。トンネ内は、水分濃度が 10 p p b以下の高純度空気雰囲気に保持した。

(比較例 1 )

本例は、図 12に示す工程までは実施例 1と同一であるが、図 12の状態から R I Eエッチングを行うに際し、 Ta膜 14のみのエッチングにとどめ、 T a膜 14のエッチング終了後 (図 20 (a) ) 、再度レジスト塗布、フォトリソグラフィ一によりレジストパターン 33を形成し（図 20 (b) ) 、 R I Eエツチングを行い、エッジ部が図 20 (c) に示される構造とした。

このダイナミック型半導体メモリは、実施例に比べ絶縁特性が劣っていた。 (比較例 2 )

比較例 1では、図 12の状態から、 Ta膜 14のみのエッチングにとどめたが、本例では、 T a膜 14と、 Ta₂O_c膜 13とをエッチングした。比較例 1とは異なり Ta膜 12は残存せしめた（図 2 I (a) ) 。

次いで、図 21 (b) の点線で示すようにレジストをパターニングし、エッジ部が、図 21 (c) に示す構造とした。

このダイナミツク型半導体メモリは、実施例に比べ絶縁特性が劣っていた。 (実施例 3 )

本例では、図 9において、 Ta膜 12にかえ、下層が C r上層が T aからなる 2層構造の膜とした。もちろん 3層以上の多層構造としてもよい。多層とする場合、下層は、本例のように Cr層とすることが好ましい。 Crは S i 0₂との密着性が良好となり好ましい。

(実施例 4)

本例では、上部電極を、 T iで形成し、それ以降の工程は 500°C以下の温度は 500で以下の温度で行った。

纖例 5 )

本例では、下部電極 1 2を構成する T a膜の表面の酸化を、次のように行つ。

すなわち、高純度酸素ガスを成膜室内に供給するとともに、 T a膜の表面に運動エネルギーが 30 eVの A rイオンを照射した。かかる方法により、作製した DRAは、実施例 1よりもさらに優れた耐圧性を示すとともに、大きなキャパシタ容量を有していた。産業上の利用可能性本発明によれば、耐圧性に優れ、かつ、キャパシタ容量が大きな DRAMメモリセルを提供することができる。

Claims

請求の範囲

( 1 ) 絶縁物を介して対向するほぼ同一の面積を有する 2つの電極と、該電極に隣接して形成されている他の絶縁物とにより構成されたコンデンサを信号電荷蓄積用コンデンサとしているダイナミック型半導体メモリであって、該絶縁物の誘電率を、該他の絶縁物の誘電率よりも大きくして構成したことを特徴とするダイナミック型半導体メモリ。