UA57865C2 - Спосіб виготовлення напівпровідникового елемента з окремо розміщеним в підкладці з'єднувальним елементом, а також напівпровідниковий елемент, виготовлений цим способом - Google Patents
Спосіб виготовлення напівпровідникового елемента з окремо розміщеним в підкладці з'єднувальним елементом, а також напівпровідниковий елемент, виготовлений цим способом Download PDFInfo
- Publication number
- UA57865C2 UA57865C2 UA2001053159A UA01053159A UA57865C2 UA 57865 C2 UA57865 C2 UA 57865C2 UA 2001053159 A UA2001053159 A UA 2001053159A UA 01053159 A UA01053159 A UA 01053159A UA 57865 C2 UA57865 C2 UA 57865C2
- Authority
- UA
- Ukraine
- Prior art keywords
- semiconductor substrate
- layer
- electrically conductive
- substrate
- area
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
-
- H10W42/40—
-
- H10D64/0111—
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Wire Bonding (AREA)
- Element Separation (AREA)
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
Винахід стосується способу виготовлення напівпровідникового елемента, що містить щонайменше частково розміщену у підкладці з'єднувальну систему, причому він містить щонайменше один розміщений у напівпровідниковій підкладці електропровідний з'єднувальний елемент і щонайменше один розміщений на напівпровідниковій підкладці електропровідний з'єднувальний елемент. Виготовлений згідно з винаходом напівпровідниковий елемент знайде застосування у випадках, коли висуваються високі вимоги щодо захисту від зовнішніх маніпуляцій.
Description
Опис винаходу
Винахід стосується способу виготовлення напівпровідникового елемента, що містить частково розміщену в 2 підклад ці з'єднувальну систему, а також напівпровідниковий елемент, виготовлений цим способом.
Напівпровідникові елементи з окремо розміщеними у підклад ці з'єднувальними елементами відомі, наприклад, із опису ОЕ 35 02 713 А1 і з викладеного опису винаходу до ОЕ 16 14 250.
Інтегральні мікросхеми, зокрема мікросхеми, що містять комплементарні структури "метал-оксид-напівпровідник" (КМОН-мікросхеми), виготовляються в ході великої кількості, технологічних 70 операцій. Витрати на виготовлення цих мікросхем визначаються складністю процесів і часом фізичної обробки.
Складні модулі часто потребують виконання кількох сотень технологічних операцій і виготовлення їх триває багато днів.
При цьому частина технологічних процесів має бути виконана для виготовлення з'єднувальних елементів, що з'єднують між собою окремі активні елементи мікросхеми або забезпечують зв'язок інтегральної схеми із 72 "зовнішнім світом". Зазвичай такі з'єднання реалізуються одним чи кількома рівнями провідників із алюмінію.
Одначе с застосування, при яких рівні провідників із алюмінію є, по-перше, надто дорогими, а, по-друге, потребують надто великої площі. До того ж, інтегральні мікросхеми з алюмінієвими з'єднувальними елементами не в достатній мірі захищені від зовнішніх зловмисних маніпуляцій або від інженерного аналізу структури схеми.
Для здійснення таких маніпуляцій у інтегральних мікросхемах спочатку має бути проаналізована сама схема.
Для цього шар за шаром мають бути зняті пасивувальний шар чи ізоляційні шари між з'єднувальними рівнями для вивчення звільнених таким чином з'єднувальних рівнів. При цьому якщо з'єднувальні рівні виконані із алюмінію, то такий аналіз схеми може бути здійснений порівняно просто.
Тому в основі винаходу лежить задача розробки способу виготовлення напівпровідникового елемента з окремо розміщеними в підкладинці з'єднувальними елементами, а також напівпровідникового елемента, с виготовленого цим способом, в якому значно утруднене здійснення аналізу структури інтегральної мікросхеми,а (3 також маніпуляцій.
Крім того, спосіб виготовлення таких з'єднувальних елементів має бути добре узгодженим зі способом виготовлення транзисторів і потребувати якомога меншої кількості технологічних операцій.
Ця задача вирішена у способі згідно з п.ї7 формули винаходу, а також у ; напівпровідниковому елементі о згідно з п.12 формули винаходу, інші вигідні форми виконання, оформлення і аспекти даного винаходу Ге) відображені у додаткових пунктах формули винаходу і доданих кресленнях.
Згідно з винаходом, розроблено спосіб виготовлення напівпровідникового елемента, що містить щонайменше со частково розміщену у підкладинці з'єднувальну систему причому він містить щонайменше один розміщений У напівпровідниковій підкладинці електропровідний з'єднувальний елемент і щонайменше один розміщений на 325 напівпровідниковій підкладинці електропровідний з'єднувальний елемент. Винайдений спосіб включає такі кроки: о а) підготовлюють напівпровідникову підкладинку, що містить щонайменше дві області, причому у першій області розміщені транзистори першого типу, а у другій області розміщені транзистори другого типу, б) на напівпровідникову підкладинку наносять перший ізоляційний шар, « в) легувальний матеріал першого типу провідності наносять у першій області в зоні майбутньої точки З 50 перетину розміщеного у напівпровідниковій підкладинці електропровідного з'єднувального елемента і с розміщеного на напівпровідниковій підкладинці електропровідного з'єднувального елемента і/або легуючий
Із» матеріал другого типу провідності наносять у другій області в зоні майбутньої точки перетину розміщеного у напівпровідниковій підкладинці електропровідного з'єднувального елемента і розміщеного на напівпровідниковій підкладинці електропровідного з'єднувального елемента г) на перший ізоляційний шар наносять електропровідний шар, і-й д) за допомогою фототехніки наносять першу маску, яка у першій області в основному покриває лише -і доріжки затворів виготовлюваних транзисторів першого типу, а також при необхідності майже повністю покриває розміщені на напівпровідниковій підкладинці електропровідні з'єднувальні елементи і другу область, бо е) відповідно до цієї першої маски електропровідний шар перетворюють у другий ізоляційний шар або б 20 видаляють і у напівпровідникову підкладинку вносять щонайменше один легуючий матеріал першого типу провідності, сл є) за допомогою фототехніки наносять другу маску, яка у другій області в основному покриває лише доріжки затворів виготовлюваних транзисторів другого типу, а також при необхідності майже повністю покриває розміщені на напівпровідниковій підкладинці електропровідні з'єднувальні елементи і першу область, 29 ж) відповідно до цієї другої маски електропровідний шар перетворюють у другий ізоляційний шар або
ГФ) видаляють і у напівпровідникову підкладинку вносять щонайменше один легуючий матеріал другого типу провідності внаслідок чого легуючими матеріалами, нанесеними в зонах точок перетину і за допомогою першої о чи другої масок, утворюються розміщені в напівпровідниковій підкладинці електропровідні з'єднувальні елементи. 60 Кроки способу не обов'язково мають виконуватися у вказаній послідовності; зокрема кроки б) і в) у загальному технологічному процесі можуть бути поміняні місцями. Виготовлені згідно з винаходом напівпровідникові елементи містять розміщені під рівнем затворів низькоомні з'єднувальні елементи, завдяки чому значно утруднюється зловмисний аналіз схеми. Тому напівпровідникові елементи згідно з винаходом придатні для застосувань, в яких висуваються вимоги високої безпеки проти зовнішніх маніпуляцій. бо Додатковою перевагою винайденого способу є також те, що для виготовлення транзисторів щонайменше двох типів, наприклад, РМОН- і пмМОН-транзисторів, а також розміщених у підкладинці з'єднувальних елементів потрібні лише три фоторівні, тоді як звичайні способи виготовлення потребують б або більше фоторівнів. У способі згідно з винаходом маски, виготовлені за допомогою фототехніки, служать як для структурування доріжок затворів і розміщених на підкладинці з'єднувальних елементів, так і для внесення легуючого матеріалу для утворення областей витік/сток і розміщених у підкладинці з'єднувальних елементів. Завдяки економії трьох фоторівнів, технологічний процес виготовлення значно спрощується, прискорюється і тому здешевлюється. Такі інтегральні мікросхеми можуть знайти застосування у випадках, коли йдеться про низькі витрати на виготовлення. 70 У способі згідно з винаходом доцільним є зокрема полишення між першою | другою областями зони (чи зон), не накритої жодною із двох масок. Таким чином забезпечується, що у рівні електропровідного шару лише дійсно передбачені з'єднувальні елементи утворюють електропровідне з'єднання між першою і другою областями.
Крім того, доцільним є нанесення на електропровідний шар захисного шару, зокрема шару оксид-нітрит-оксид, який після нанесення масок видаляють відповідно до цих масок.
Доцільним є також виготовлення електропровідного шару із полікристалічного кремнію.
Згідно з формою виконання винаходу, шар полікристалічного кремнію шляхом оксидування перетворюють у другий ізоляційний шар. При цьому особливо доцільним є перетворення шару полікристалічного кремнію у другий ізоляційний шар шляхом видалення частини шару полікристалічного кремнію і перетворення залишеної частини у шар оксиду кремнію шляхом оксидування.
Крім того, доцільним є нанесення легуючого матеріалу шляхом імплантації у напівпровідникову підкладинку з на поступною тепловою обробкою. При цьому для вживления легувального матеріалу може бути використана висока температура, необхідна при оксидуванні шару полікристалічного кремнію.
До того ж доцільним є варіант, у якому перша і друга області мають зони, передбачені для контактів підкладинки, перша маска над зонами другої області, передбаченими для контактів підкладинки, має отвори і сч ов накриває зони першої області, призначені для контактів підкладинки, а друга маска над зонами першої області, передбаченими для контактів підкладинки, має отвори, і накриває зони другої області, призначені для контактів (8) підкладинки.
Крім того, доцільним є варіант, у якому в областях, де мають бути розміщені транзистори, передбачені ізоляційні зони, зокрема зони товстого шару оксиду або зони з мілкими ізоляційними канавками, які обмежують ю зо транзистори.
Нижче винахід детальніше пояснюється з використанням фігур. На них схематично зображено: Фіг.1-5 ісе) поперечний переріз напівпровідникового елемента на різних стадіях способу згідно з винаходом, со
Фіг.6 і 7 види на варіанти виконання структури, зображеної в перерізі на фіг.4.
На фіг.1 зображена напівпровідникова підкладинка 1, підготовлена як вихідний пункт для способу згідно з в.
Зв ВИиНОаХОДОМ. У напівпровідниковій підкладинці 17, що має провідність р-типу, виконано кишеню 2, що має ю провідність п-типу, п-кишеня 2 визначає одну із областей 3, яка пізніше прийме р-дифузію з утворенням електропровідного з'єднувального елемента. Крім того, у напівпровідниковій підкладинці 1 виконано кишеню 4, що має провідність р-типу, р-кишеня 4 також визначає одну із областей 5, яка пізніше прийме п-дифузію з утворенням електропровідного з'єднувального елемента, У напівпровідниковій підкладинці 1 у вигляді зони « 40 товстого шару оксиду виконано ізоляційні зони 6, які латеральне ізолюють один від іншого окремі з'єднувальні з с елементи. Для покращення Ізоляції під зонами товстого шару оксиду додатково виконано польові імплантовані зони 7. ;» На підготовлену таким чином напівпровідникову підкладинку 1 наносять оксидний шар 8 як ізоляційний шар між зонами товстого шару оксиду. Цей оксидний шар 8 в подальшому в інших областях напівпровідникової 45 Підкладинки 1 служить оксидним шаром затворів транзисторів, що ще мають бути виготовлені (не показані). с Отримана в результаті структура зображена на фіг.1.
Потім за допомогою фототехніки у п-кишені 2 напівпровідникової підкладинки 1 імплантують атоми бору 33 7 (енергія імплантації 20кеВ, доза імплантації 2.10'7см'7, При цьому атоми бору імплантують у зону 23, яка (ее) пізніше утворить точку перетину між розміщеними у напівпровідниковій підкладинці електропровідними 50 З'Єднувальними елементами 024 і розміщеними на напівпровідниковій підкладинці електропровідними б з'єднувальними елементами 14 (див, фіг.б). сл Потім за допомогою фототехніки у р-кишені 4 напівпровідникової підкладинки 1 імплантують атоми фосфору (енергія імплантації 20кеВ, доза імплантації 2.10їсм 72). При цьому атоми фосфору імплантують у зону 25, яка пізніше утворить точку перетину між розміщеними у напівпровідниковій підкладинці електропровідними з'єднувальними елементами 24 і розміщеними на напівпровідниковій підкладинці електропровідними з'єднувальними елементами 18 (див. фіг.б). Отримана в результаті структура зображена на фіг.2. о Потім методом осадження із газової фази на оксидний шар 8 і ізоляційні зони б як електропровідний шар іме) наносять шар 10 полікристалічного кремнію. При цьому полікремнієвий шар 10 має товщину, наприклад 15Онм і п'-легування 2.0 1020см це легування може бути здійснене одночасно із осадженням шляхом додаткової 60 імплантації або так званого РОСІ -покриття. Потім виконують осадження оксидно-нітридного шару на полікремнієвий шар 10, причому пізніше із оксидно-нітридного шару шляхом оксидування утворюють оксидно-нітридно-оксидний захисний шар 11.
За допомогою фототехніки на оксидно-нітридно-оксидний шар 11 наносять першу маску 12. При цьому перша маска 12 над п-кишенею покриває в основному лише з'єднувальний елемент 14, а р-кишеню 4 покриває майже б5 повністю.
Над зоною 19 (див. фіг.4) між обома кишенями 2 і 4 маска 12 дещо відтягнута назад, внаслідок чого також і ця зона залишається вільною.
Відповідно до цієї першої маски 12 вільні частини оксидно-нітридно-оксидного шару 11 видаляють шляхом травлення. Крім того, відповідно до цієї першої маски 12 видаляють відкриту частину полікремнієвого шару 10 до попередньо заданої товщини. !, нарешті, відповідно до цієї першої маски 12 у напівпровідникову підкладинку 1 ї ізоляційний шар 6 імплантують атоми бору 15 (енергія імплантації 20кеВ, доза імплантації 2 -109Усм 2).
Оскільки надалі імплантовані у ізоляційний шар 6 атоми бору не грають ніякої ролі, на фіг.3 показано лише атоми бору, імплантовані у напівпровідникову підкладинку 1.
При цьому після структурування захисного шару 11 або після структурування електропровідного шару 10 70 маску 12 можна було б видалити, одначе краще її залишити до закінчення імплантації легувального матеріалу.
Таким чином може бути використаний порівняно тонкий електропровідний шар, який викликає лише незначні відмінності топології на поверхні підкладинки.
Після закінчення імплантації бору першу маску 12 видаляють і за допомогою фототехніки наносять другу маску 17. При цьому друга маска 17 над р-кишенею 4 накриває лише з'єднувальний елемент 18 і майже повністю 75 покриває п-кишеню 2.
Над зоною 19 (див. фіг.4) між обома кишенями 2 і 4 маска 17 дещо відтягнута назад, внаслідок чого також і ця зона залишається вільною.
Відповідно до цієї другої маски 17 шляхом травлення видаляють ще наявні, тепер відкриті частини оксидно-нітридно-оксидного шару 11. крім того, відповідно до цієї другої маски 17 видаляють ще наявні,
Відкриті частини полікремнієвого шару 10 до попередньо заданої товщини. Завдяки цьому у зоні 19 між першою і другою областями, не покритими обома масками, полікремнієвий шар 10 видаляється повністю.
Нарешті, відповідно до цієї другої маски 17 у напівпровідникову підкладинку 1 і у ізоляційний шар 6 імплантують атоми 20 фосфору і/або миш'яку (фосфор: енергія імплантації 13ОкеВ, доза імплантації 1.10 см 2; миш'як: енергія імплантації 150кеВ, доза імплантації 2 -10Усм'"2).Оскільки надалі імплантовані у ізоляційний с шар 6 атоми легуючих матеріалів не грають ніякої ролі, на фіг.4 показано лише атоми легуючих матеріалів, о імплантовані у напівпровідникову підкладинку 1.
Після закінчення імплантації фосфору/миш'яку другу маску 17 видаляють і здійснюють оксидування ще наявного і не покритого захисним шаром 11 полікремнію 10, внаслідок чого утворюється оксидний шар 22. При цьому покриті оксидно-нітридно-оксидним шаром 11 з'єднувальні елементи 14, 18 не оксидуються. Оксидування іс) полікремнієвого шару 10 здійснюють, наприклад, у вологій атмосфері при температурі близько 95072 протягом «со 80 хв. Цю підвищена температура одночасно використовують для вживляння легуючих матеріалів - бору і фосфору/миш'яку - у напівпровідникову підкладинку 1 для утворення розміщених у напівпровідниковій г) підкладинці електропровідних елементів 24. їч-
При цьому концентрацію легуючих матеріалів вибирають такою, щоб розміщені у напівпровідниковій підкладинці 1 з'єднувальні елементи 24 в зонах 23, 25 точок перетину 32, 34 мали достатню електропровідність. ІФ)
Це запобігає утворенню транзисторів у точках перетину 32, 34. Утворена структура зображена на фіг.5.
Згідно з іншою формою виконання винайденого способу полікремнієвий шар 10 під час травлення видаляють не до попередньо заданої товщини, а повністю. Завдяки цьому довготривала операція оксидування для « перетворення залишків полікремнію більше не є необхідною. В цьому разі здійснюють лише порівняно короткотривалу теплову обробку з метою вживления легуючих матеріалів у напівпровідникову підкладинку т с (9507 протягом 20Охв). ч На фіг.б показано вид зверху на структуру, зображену на фіг.5, яка в свою Чергу є розгорнутим перерізом » структури на фіг.6 по лінії АА".
Видно, що доріжки 14 і 18 представляють розміщений на напівпровідниковій підкладинці 1 з'єднувальний елемент, який, наприклад, з'єднує між собою електроди затворів двох транзисторів (не показано). На противагу 1 цьому дифузійні зони 24, контакт з якими буде утворений під час пізніших операцій крізь контактні отвори в - зонах 30, представляють розміщені у напівпровідниковій підкладинці 1 з'єднувальні елементи.
Якщо хтось спробує аналізувати виготовлену таким способом інтегральну мікросхему, він побачить со зображену на фіг.б структуру у вигляді двох транзисторів, виготовлених за КМОН-технологією. Різниця б 20 проявляється лише у концентрації легування у зонах 23 і 25. одначе цю концентрацію легування можна визначити лише з дуже великими витратами. Тому здійснений після виготовлення мікросхеми аналіз не сл допоможе коректно реконструювати її структуру. Завдяки цьому маніпуляція з такою інтегральною мікросхемою значно утруднена.
На фіг.7 також у виді зверху зображений пристрій згідно з винаходом, в якому дифузійні області 24 22 розміщені в одну лінію. На противагу фіг.б тут лінія АА" випрямлена Зате доріжки затворів 14, 18 з'єднані між о собою перпендикулярною до них перемичкою.
І, нарешті, здійснюють осадження наступного ізоляційного шару, наприклад, ВРБС, і наступного де електропровідного шару, наприклад, алюмінію, для утворення першого рівня металізації. В залежності від складності виготовлюваної схеми, можуть бути нанесені також інші ізоляційні шари і інші електропровідні шари. 60 Для простих схем використання одного рівня металізації є, як правило, достатнім, залишається лише нанести пасивувальний шар.
Claims (12)
1. Спосіб виготовлення напівпровідникового елемента, що містить щонайменше частково розміщену у підкладці з'єднувальну систему, причому він містить щонайменше один розміщений у напівпровідниковій підкладці електропровідний з'єднувальний елемент (24) і щонайменше один розміщений на напівпровідниковій підкладці електропровідний з'єднувальний елемент (14, 18), причому спосіб узгоджений зі способом Виготовлення МОН-транзисторів щонайменше двох типів, і включає такі етапи: а) підготовлюють напівпровідникову підкладку (1), що містить щонайменше одну першу область (3) другого типу провідності для транзисторів першого типу і другу область (5) першого типу провідності для транзисторів другого типу, б) на напівпровідникову підкладку (1) наносять перший ізоляційний шар (8), 70 в) легуючий матеріал першого типу провідності наносять у першій області (3) в зоні майбутньої точки перетину розміщеного у напівпровідниковій підкладці (1) електропровідного з'єднувального елемента (24) і розміщеного на напівпровідниковій підкладці (1) електропровідного з'єднувального елемента (14) і/або легуючий матеріал другого типу провідності наносять у другій області (5) в зоні майбутньої точки перетину розміщеного у напівпровідниковій підкладці (1) електропровідного з'єднувального елемента (24) і розміщеного на /5 напівпровідниковій підкладці електропровідного з'єднувального елемента (18), г) на перший ізоляційний шар (8) наносять електропровідний шар (10), д) за допомогою фототехніки наносять першу маску (12), яка покриває другу область (5) майже повністю, а у першій області (3) в основному покриває лише доріжки затворів виготовлюваних транзисторів першого типу, а також при необхідності розміщений на напівпровідниковій підкладці (1) електропровідний з'єднувальний елемент го п, е) першу маску (12) використовують для перетворення електропровідного шару (10) у другий ізоляційний шар (22) або для його видалення і внесення у напівпровідникову підкладку (1) щонайменше одного легуючого матеріалу (15) першого типу провідності, є) за допомогою фототехніки наносять другу маску (17), яка майже повністю покриває першу область (3), а У сч другій області (5) в основному покриває лише доріжки затворів виготовлюваних транзисторів другого типу, а також при необхідності розміщений на напівпровідниковій підкладці (1) електропровідний з'єднувальний елемент і) (18) і першу область (3), ж) другу маску (17) використовують для перетворення електропровідного шару (10) у другий ізоляційний шар (22) або для його видалення і внесення у напівпровідникову підкладку (1) щонайменше одного легуючого ю зо матеріалу (20) другого типу провідності, 3) шляхом підвищення температури легуючих матеріалів, нанесених в зоні точки перетину і за допомогою ікс, першої чи другої масок, формують розміщений в напівпровідниковій підкладці електропровідний з'єднувальний со елемент (24).
2. Спосіб за п. 1, який відрізняється тим, що між першою і другою областями (3, 5) передбачають область ї- (19), не покриту жодною з масок (12, 17). ю
З. Спосіб за пп. 1 або 2, який відрізняється тим, що на електропровідний шар (10) наносять захисний шар (11), який після нанесення маски (масок) (12, 17) видаляють відповідно до маски (масок) (12, 17).
4. Спосіб за п. З, який відрізняється тим, що захисний шар (11) виконують у вигляді оксидно-нітридно-оксидного шару. «
5. Спосіб за одним із пп. 1-4, який відрізняється тим, що електропровідний шар (10) виконують у вигляді з с полікремнієвого шару.
6. Спосіб за п. 5, який відрізняється тим, що полікремнієвий шар (10) шляхом оксидування перетворюють у ;» другий ізоляційний шар (22).
7. Спосіб за п. 5, який відрізняється тим, що полікремнієвий шар (10) перетворюють у другий ізоляційний шар (22) шляхом видалення частини полікремнієвого шару (10) і перетворення решти цього шару (10) у шар (22) с оксиду кремнію шляхом оксидування.
8. Спосіб за одним із пп. 1-7, який відрізняється тим, що легуючий матеріал (15, 20) вводять у Ш- напівпровідникову підкладку (1) шляхом імплантації з наступною тепловою обробкою. Го!
9. Спосіб за п. 5, який відрізняється тим, що легуючий матеріал (15, 20) вводять у напівпровідникову Підкладку (1) шляхом нагрівання при оксидуванні полікремнію. Ме,
10. Спосіб за одним із пп. 1-9, який відрізняється тим, що перша і друга області (3, 5) мають зони (32, 34), сп передбачені для контактів підкладки, перша маска (12) над зонами (32) другої області (5), передбаченими для контактів підкладки, має отвори і накриває зони (34) першої області (3), призначені для контактів підкладки, а друга маска (17) над зонами (34) першої області (3), передбаченими для контактів підкладки, має отвори і в накриває зони (32) другої області (5), призначені для контактів підкладки.
11. Спосіб за одним із пп. 1-10, який відрізняється тим, що у попередньо заданих областях (3, 5), в яких (Ф, мають бути розміщені транзистори, утворюють ізоляційні зони, зокрема зони товстого шару оксиду або зони з ка мілкими ізоляційними канавками, які обмежують транзистори.
12. Напівпровідниковий елемент, що містить щонайменше частково розміщену у підкладці з'єднувальну бо систему, який відрізняється тим, що він виготовлений способом за одним із пунктів 1-11. б5
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19852072A DE19852072C2 (de) | 1998-11-11 | 1998-11-11 | Verfahren zur Herstellung eines Halbleiterbauelements mit einer stückweise im Substrat verlaufenden Verdrahtung |
| PCT/DE1999/003603 WO2000028593A1 (de) | 1998-11-11 | 1999-11-11 | Verfahren zur herstellung eines halbleiterbauelements mit einer stückweise im substrat verlaufenden verdrahtung sowie ein mit diesem verfahren herstellbares halbleiterbauelement |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| UA57865C2 true UA57865C2 (uk) | 2003-07-15 |
Family
ID=7887472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| UA2001053159A UA57865C2 (uk) | 1998-11-11 | 1999-11-11 | Спосіб виготовлення напівпровідникового елемента з окремо розміщеним в підкладці з'єднувальним елементом, а також напівпровідниковий елемент, виготовлений цим способом |
Country Status (11)
| Country | Link |
|---|---|
| US (1) | US6440827B2 (uk) |
| EP (1) | EP1142017B1 (uk) |
| JP (1) | JP3712616B2 (uk) |
| KR (1) | KR100382397B1 (uk) |
| CN (1) | CN1211861C (uk) |
| AT (1) | ATE393476T1 (uk) |
| BR (1) | BR9915241A (uk) |
| DE (2) | DE19852072C2 (uk) |
| RU (1) | RU2214649C2 (uk) |
| UA (1) | UA57865C2 (uk) |
| WO (2) | WO2000028593A1 (uk) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6683037B2 (en) * | 2002-04-19 | 2004-01-27 | Colgate-Palmolive Company | Cleaning system including a liquid cleaning composition disposed in a water soluble container |
| RU2633799C1 (ru) * | 2016-06-07 | 2017-10-18 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Чеченский государственный университет" (ФГБОУ ВО "Чеченский государственный университет") | Способ изготовления полупроводникового прибора |
| CN109119343A (zh) * | 2017-06-22 | 2019-01-01 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL6606912A (uk) * | 1966-05-19 | 1967-11-20 | ||
| JPS57117268A (en) * | 1981-01-14 | 1982-07-21 | Toshiba Corp | Semiconductor device |
| DE3143565A1 (de) * | 1981-11-03 | 1983-05-11 | International Microcircuits Inc., 95051 Santa Clara, Calif. | Integrierte schaltung |
| US4583011A (en) * | 1983-11-01 | 1986-04-15 | Standard Microsystems Corp. | Circuit to prevent pirating of an MOS circuit |
| DE3502713A1 (de) * | 1985-01-28 | 1986-07-31 | Robert Bosch Gmbh, 7000 Stuttgart | Monolithisch integrierte schaltung mit untertunnelung |
| JPS63129647A (ja) * | 1986-11-20 | 1988-06-02 | Fujitsu Ltd | 半導体装置 |
| JPH02237038A (ja) * | 1989-03-09 | 1990-09-19 | Ricoh Co Ltd | 半導体装置 |
| RU2051443C1 (ru) * | 1992-01-27 | 1995-12-27 | Юрий Владимирович Агрич | Способ изготовления кмоп ис |
| IL106513A (en) * | 1992-07-31 | 1997-03-18 | Hughes Aircraft Co | Integrated circuit security system and method with implanted interconnections |
| RU2100874C1 (ru) * | 1994-09-27 | 1997-12-27 | Государственный научно-исследовательский институт физических проблем им.Ф.В.Лукина | Интегральная схема с двумя типами моп-транзисторов |
| US5783846A (en) * | 1995-09-22 | 1998-07-21 | Hughes Electronics Corporation | Digital circuit with transistor geometry and channel stops providing camouflage against reverse engineering |
| RU2106719C1 (ru) * | 1996-04-30 | 1998-03-10 | Акционерное общество открытого типа "Научно-исследовательский институт молекулярной электроники и завод "Микрон" | Бикмоп-прибор и способ его изготовления |
| US5985727A (en) * | 1997-06-30 | 1999-11-16 | Sun Microsystems, Inc. | Method for forming MOS devices with retrograde pocket regions and counter dopant regions buried in the substrate surface |
-
1998
- 1998-11-11 DE DE19852072A patent/DE19852072C2/de not_active Expired - Fee Related
-
1999
- 1999-11-11 UA UA2001053159A patent/UA57865C2/uk unknown
- 1999-11-11 WO PCT/DE1999/003603 patent/WO2000028593A1/de not_active Ceased
- 1999-11-11 AT AT99963216T patent/ATE393476T1/de not_active IP Right Cessation
- 1999-11-11 EP EP99963216A patent/EP1142017B1/de not_active Expired - Lifetime
- 1999-11-11 DE DE59914740T patent/DE59914740D1/de not_active Expired - Lifetime
- 1999-11-11 BR BR9915241-0A patent/BR9915241A/pt not_active IP Right Cessation
- 1999-11-11 KR KR10-2001-7005973A patent/KR100382397B1/ko not_active Expired - Fee Related
- 1999-11-11 RU RU2001116128/28A patent/RU2214649C2/ru not_active IP Right Cessation
- 1999-11-11 WO PCT/DE1999/003602 patent/WO2000028576A2/de not_active Ceased
- 1999-11-11 JP JP2000581691A patent/JP3712616B2/ja not_active Expired - Fee Related
- 1999-11-11 CN CNB998131997A patent/CN1211861C/zh not_active Expired - Fee Related
-
2001
- 2001-05-11 US US09/853,521 patent/US6440827B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002529934A (ja) | 2002-09-10 |
| KR20010080422A (ko) | 2001-08-22 |
| WO2000028576A2 (de) | 2000-05-18 |
| DE59914740D1 (de) | 2008-06-05 |
| US20010053574A1 (en) | 2001-12-20 |
| US6440827B2 (en) | 2002-08-27 |
| BR9915241A (pt) | 2001-07-24 |
| JP3712616B2 (ja) | 2005-11-02 |
| ATE393476T1 (de) | 2008-05-15 |
| CN1337067A (zh) | 2002-02-20 |
| WO2000028593A1 (de) | 2000-05-18 |
| EP1142017A1 (de) | 2001-10-10 |
| KR100382397B1 (ko) | 2003-05-09 |
| EP1142017B1 (de) | 2008-04-23 |
| DE19852072C2 (de) | 2001-10-18 |
| CN1211861C (zh) | 2005-07-20 |
| RU2214649C2 (ru) | 2003-10-20 |
| DE19852072A1 (de) | 2000-05-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4273805A (en) | Passivating composite for a semiconductor device comprising a silicon nitride (Si1 3N4) layer and phosphosilicate glass (PSG) layer | |
| US4925807A (en) | Method of manufacturing a semiconductor device | |
| US4033797A (en) | Method of manufacturing a complementary metal-insulation-semiconductor circuit | |
| US4244752A (en) | Single mask method of fabricating complementary integrated circuits | |
| JPS59501523A (ja) | Ｃｍｏｓ構造の形成方法 | |
| US4277881A (en) | Process for fabrication of high density VLSI circuits, having self-aligned gates and contacts for FET devices and conducting lines | |
| US4506437A (en) | Process for and structure of high density VLSI circuits, having self-aligned gates and contacts for FET devices and conducting lines | |
| JPS622708B2 (uk) | ||
| EP0073697A2 (en) | Method of forming a metal semiconductor field effect transistor | |
| US5814541A (en) | Method for manufacturing semiconductor device | |
| US4081896A (en) | Method of making a substrate contact for an integrated circuit | |
| US4988643A (en) | Self-aligning metal interconnect fabrication | |
| US4517731A (en) | Double polysilicon process for fabricating CMOS integrated circuits | |
| JPH0361338B2 (uk) | ||
| US5780347A (en) | Method of forming polysilicon local interconnects | |
| UA57865C2 (uk) | Спосіб виготовлення напівпровідникового елемента з окремо розміщеним в підкладці з'єднувальним елементом, а також напівпровідниковий елемент, виготовлений цим способом | |
| US4247343A (en) | Method of making semiconductor integrated circuits | |
| US4219925A (en) | Method of manufacturing a device in a silicon wafer | |
| US4657602A (en) | Integrated complementary transistor circuit at an intermediate stage of manufacturing | |
| RU2244985C1 (ru) | Способ изготовления комплементарных вертикальных биполярных транзисторов в составе интегральных схем | |
| USRE32351E (en) | Method of manufacturing a passivating composite comprising a silicon nitride (SI1 3N4) layer and a phosphosilicate glass (PSG) layer for a semiconductor device layer | |
| JPH0661435A (ja) | 集積回路のスクリーン装置およびその製造方法 | |
| KR100209597B1 (ko) | 반도체 소자의 배선 형성방법 | |
| KR100755671B1 (ko) | 균일한 두께의 니켈 합금 실리사이드층을 가진 반도체 소자및 그 제조 방법 | |
| JP3043791B2 (ja) | 半導体装置の製造方法 |