TWM677719U

TWM677719U - 高速閂鎖型電壓位準轉換器

Info

Publication number: TWM677719U
Application number: TW114208776U
Authority: TW
Inventors: 湯雲欽; 賈炎叡; 余建政; 王俊文
Original assignee: 修平學校財團法人修平科技大學
Filing date: 2025-08-20
Publication date: 2025-12-01

Abstract

本創作提出一種高速閂鎖型電壓位準轉換器，其係由一輸入電路(1)、一栓鎖電路(2)以及一時鐘輸入電晶體(3)所組成，其中，該輸入電路(1)係用來提供差動輸入信號；該栓鎖電路(2)係用來做為保存轉換的輸出電位；該時鐘輸入電晶體(3)係用來拉降該第三節點(N3)的電位。

本創作所提出之高速閂鎖型電壓位準轉換器，不但能快速地將第一信號轉換為一第二信號，同時亦能有效地降低功率消耗。

Description

高速閂鎖型電壓位準轉換器

本創作提出一種高速閂鎖型電壓位準轉換器，其係由一輸入電路(1)、一栓鎖電路(2)以及一時鐘輸入電晶體(3)所組成，以求快速獲得精確電壓位準轉換，同時亦能有效降低功率消耗之電子電路。

電壓位準轉換器係一種用來溝通不同的積體電路(Integrated Circuit，簡稱IC)之間的信號傳遞之電子電路。在許多應用中，當應用系統需將信號從電壓位準較低的核心邏輯傳送到電壓位準較高的週邊裝置時，電壓位準轉換器就負責將低電壓工作信號轉換成高電壓工作信號。

第1圖係顯示一先前技藝(prior art)之一閂鎖型電壓位準轉換器電路，其係使用一第一PMOS(P-channel metal oxide semiconductor，P通道金屬氧化物半導體)電晶體(MP1)、一第二PMOS電晶體(MP2)、一第一NMOS(N-channel metal oxide semiconductor，N通道金屬氧化物半導體)電晶體(MN1)、一第二NMOS電晶體(MN2)及一反相器(INV)來構成一電壓位準轉換器電路，其中，該反相器(INV)的偏壓是第二高電位電壓(VDDL)及地(GND)，而第一信號(V(IN))的電位亦在地(GND)與第二高電位電壓(VDDL)之間。第一信號(V(IN))及經過反相器(INV)輸出的反相輸入電壓信號分別連接至第一NMOS電晶體(MN1)及第二NMOS電晶體(MN2)的閘極(gate)。因此，在同一時間內，第一NMOS電晶體(MN1)及第二NMOS電晶體(MN2)之中只有一個會導通(ON)。此外，由於第一PMOS電晶體(MP1)和第二PMOS電晶體(MP2)的交叉耦合(cross-coupled)方式，使得當電壓位準轉換器的輸出(OUT)處於一個穩定的狀態時，閂鎖型的電壓位準轉換器中沒有靜態電流(static current)產生。尤其，當第一NMOS電晶體(MN1)關閉(OFF)而第二NMOS電晶體(MN2)導通(ON)時，第一PMOS電晶體(MP1)的閘極電位被拉降(pull down)並使得第一PMOS電晶體(MP1)導通，以致拉升(pull up)第二PMOS電晶體(MP2)的閘極電位而關閉第二PMOS電晶體(MP2)；再者，當第一NMOS電晶體(MN1)導通而第二NMOS電晶體(MN2)關閉時，第二PMOS電晶體(MP2)的閘極電位被拉降並使得第二PMOS電晶體(MP2)導通，以致拉升第一PMOS電晶體(MP1)的閘極電位而關閉第一PMOS電晶體(MP1)。因此，在第一PMOS電晶體(MP1)和第一NMOS電晶體(MN1)之間或第二PMOS電晶體(MP2)和第二NMOS電晶體(MN2)之間就不會存在一個電流路徑。

然而，上述習知電壓位準轉換器在第二PMOS電晶體(MP2)趨近於導通(或關閉)與在第二NMOS電晶體(MN2)趨近於關閉(或導通)的過程中，對於輸出端(OUT)上的電位之拉升及拉降有互相競爭(contention)的現象，因此第二信號(V(OUT))在轉變成低電位時速度較慢。此外，考慮當第一信號(V(IN))由0伏特改變至1.8伏特時，第一NMOS電晶體(MN1)導通，而第二PMOS電晶體(MP2)的閘極變為低電位，使得第二PMOS電晶體(MP2)導通。所以，輸出為一第一高電位電壓(VDDH)。但是，由於0伏特無法瞬間轉換至1.8伏特，因此，在轉換期間的較低第一信號(V(IN))可能無法使第一PMOS電晶體(MP1)、第二PMOS電晶體(MP2)、第一NMOS電晶體(MN1)及第二NMOS電晶體(MN2)達到完全導通或完全關閉，如此會造成在第一高電位電壓(VDDH)與地(GND)之間存在一靜態電流(static current)，此靜態電流會增加功率的損耗。

再者，閂鎖型的電壓位準轉換器的性能是受到第一高電位電壓(VDDH)的影響，由於第一PMOS電晶體(MP1)和第二PMOS電晶體(MP2)的閘-源極電壓為第一高電位電壓(VDDH)，而第一NMOS電晶體(MN1)和第二NMOS電晶體(MN2)的閘-源極電壓是第二高電位電壓(VDDL)。因此，限制了可以使閂鎖型電壓位準轉換器正常運作的第一高電位電壓(VDDH)的範圍。

第2圖係顯示另一先前技藝之一鏡像型電壓位準轉換器電路，該電壓位準轉換器藉由將第一PMOS電晶體(MP1)和第二PMOS電晶體(MP2)的閘極連接在一起並連接到第一PMOS電晶體(MP1)的汲極，使得第一PMOS電晶體(MP1)和第二PMOS電晶體(MP2)形成電流鏡電路，第一PMOS電晶體(MP1)是處於飽和區，並且其閘極電壓使得飽和電流等於流入第一NMOS電晶體(MN1)之電流，而流經第一PMOS電晶體(MP1)和第二PMOS電晶體(MP2)之電流亦相等。由於鏡像型的電壓位準轉換器的性能是由第一PMOS電晶體(MP1)和第一NMOS電晶體(MN1)的電流來決定，因此，即使輸出的第一高電位電壓(VDDH)改變，電壓位準轉換器的性能也不會有太大的改變。因此，鏡像型的電壓位準轉換器可以適用在各種輸出電壓電路。

然而，當第一NMOS電晶體(MN1)導通而第二NMOS電晶體(MN2)關閉時，第一PMOS電晶體(MP1)和第二PMOS電晶體(MP2)的閘極電位被拉降，使得第一PMOS電晶體(MP1)和第二PMOS電晶體(MP2)都導通。如此，在第一PMOS電晶體(MP1)和第一NMOS電晶體(MN1)之間會產生一個靜態電流路徑。

有鑑於閂鎖型電壓位準轉換器在其輸出端上的電位有互相競爭的現象，本創作之主要目的係提出一種高速閂鎖型電壓位準轉換器，其不但能精確且快速地將第一信號轉換為一第二信號，並且可有效地降低功率消耗。

由模擬結果證實，本創作所提出之高速閂鎖型電壓位準轉換器，不但能精確且快速地將第一信號轉換為一第二信號，並且兼具電路結構簡單以及有利於裝置之小型化等多重功效，同時亦能有效地降低功率損耗。

1:輸入電路

2:栓鎖電路

3:時鐘輸入電晶體

CK:時鐘輸入端

N1:第一節點

N2:第二節點

N3:第三節點

I1:第一反相器

MP1:第一PMOS電晶體

MP2:第二PMOS電晶體

MP3:第三PMOS電晶體

MP4:第四PMOS電晶體

MN1:第一NMOS電晶體

MN2:第二NMOS電晶體

MN3:第三NMOS電晶體

GND:地

IN:第一輸入端

V(IN):第一信號

OUT:輸出端

V(OUT):第二信號

INB:第二輸入端

VDDH:第一高電源供應電壓

VDDL:第二高電源供應電壓

第1圖係顯示第一先前技藝中電壓位準轉換器之電路圖；

第2圖係顯示第二先前技藝中電壓位準轉換器之電路圖；

第3圖係顯示本創作較佳實施例之高速閂鎖型電壓位準轉換器之電路圖；

根據上述之目的，本創作提出一種高速閂鎖型電壓位準轉換器，如第3圖所示，其係由一輸入電路(1)、一栓鎖電路(2)以及一時鐘輸入電晶體(3)所組成，其中，該輸入電路(1)係用來提供差動輸入信號；該栓鎖電路(2)係用來做為保存轉換的輸出電位；該時鐘輸入電晶體(3)係用來拉降該第三節點(N3)的電位；該輸入電路(1)係由一第一NMOS電晶體(MN1)、一第二NMOS電晶體(MN2)以及一第一反相器(I1)所組成，其中，該第一NMOS電晶體(MN1)的源極連接至該第三節點(N3)，其閘極連接至該第一輸入端(IN)，而其汲極則連接至該第一節點(N1)；該第二NMOS電晶體(MN2)的源極連接至該第三節點(N3)，其閘極連接至該第二輸入端(INB)，而其汲極則連接至該第二節點(N2)；該第一反相器(I1)耦接於該第一輸入端(IN)，用以接受該第一信號(V(IN))，並提供該第一信號 (V(IN))的反相信號；該栓鎖電路(2)係由一第一PMOS電晶體(MP1)、一第二PMOS電晶體(MP2)、一第三PMOS電晶體(MP3)以及一第四PMOS電晶體(MP4)所組成，其中，該第一PMOS電晶體(MP1)的源極連接至該第一高電源供應電壓(VDDH)，其閘極連接至該第二節點(N2)，而其汲極則與該第三PMOS電晶體(MP3)的源極相連接；該第二PMOS電晶體(MP2)的源極連接至該第一高電源供應電壓(VDDH)，其閘極連接至該第一節點(N1)，而其汲極則與該第四PMOS電晶體(MP4)的源極相連接；該第三PMOS電晶體(MP3)的源極連接至該第一PMOS電晶體(MP1)的汲極，其閘極連接至該第一輸入端(IN)，而其汲極則與該第一節點(N1)相連接；該第四PMOS電晶體(MP4)的源極連接至該第二PMOS電晶體(MP2)的汲極，其閘極連接至該第二輸入端(INB)，而其汲極則與該第二節點(N2)相連接；該時鐘輸入電晶體(3)係由一第三NMOS電晶體(MN3)所組成，其源極連接至地(GND)，其閘極連接至該時鐘輸入端(CK)，而其汲極則與該第三節點(N3)相連接；該第一高電源供應電壓(VDDH)係用以提供該高速閂鎖型電壓位準轉換器所需之第一高電源電壓，該第二高電源供應電壓(VDDL)係用以提供該高速閂鎖型電壓位準轉換器所需之第二高電源電壓，該第二高電源供應電壓(VDDL)之位準係小於該第一高電源供應電壓(VDDH)之位準，該第一信號為介於0伏特及1.2伏特間的矩形波，而該第二信號則為介於0伏特及1.8伏特間的對應波形，該第一高電源供應電壓(VDDH)為1.8伏特，而該第二高電源供應電壓(VDDL)為1.2伏特，該第一信號(V(IN))為介於0伏特及1.2伏特間的矩形波，該第二信號(V(OUT))則為介於0伏特及1.8伏特間的對應波形。

請再參閱第3圖，當時鐘輸入端(CK)處於邏輯低位準時，該第三NMOS電晶體(MN3)關閉(OFF)；當時鐘輸入端(CK)從邏輯低位準升至邏輯高位準時，該第三NMOS電晶體(MN3)開始導通(ON)，電壓位準轉換器電路被啟動。現在考慮第一信號(V(IN))為邏輯低位準(0伏特)時，高速閂鎖型電壓位準轉換器的穩態操作情形：第一輸入端(IN)上的邏輯低位準同時傳送到該第一NMOS電晶體(MN1)和該第三PMOS電晶體(MP3)的閘極以及該第一反相器(I1)的輸入端，使得該第一NMOS電晶體(MN1)截止(OFF)，該第三PMOS電晶體(MP3)導通(ON)，而該第一反相器(I1)傳送邏輯高位準(VDDL)到該第二NMOS電晶體(MN2)和該第四PMOS電晶體(MP4)的閘極，使得該第二NMOS電晶體(MN2)導通(ON)，該第四PMOS電晶體(MP4)截止(OFF)，由於該第二NMOS電晶體(MN2)和該第三NMOS電晶體(MN3)都導通(ON)，該第二節點(N2)的電位會被拉降至一邏輯低位準(0伏特)並由該輸出端(OUT)輸出，該第二節點(N2)的邏輯低位準使得該第一PMOS電晶體(MP1)導通(ON)，此時由於該第一PMOS電晶體(MP1)和該第三PMOS電晶體(MP3)都導通(ON)，該第一NMOS電晶體(MN1)截止(OFF)，該第一節點(N1)的電位會被拉升至一邏輯高位準，因此，輸出端(OUT)的電位會維持在一邏輯低位準(0伏特)的穩態值。質言之，第一信號(V(IN))為邏輯低位準(0伏特)時，經過高速閂鎖型電壓位準轉換器轉換成具邏輯低位準(0伏特)的第二信號，由輸出端(OUT)輸出。

再考慮第一信號(V(IN))為邏輯高位準(VDDL)時，高速閂鎖型電壓位準轉換器的穩態操作情形：第一輸入端(IN)上的邏輯高位準 (VDDL)同時傳送到該第一NMOS電晶體(MN1)和該第三PMOS電晶體(MP3)的閘極以及該第一反相器(I1)的輸入端，使得該第一NMOS電晶體(MN1)導通(ON)，該第三PMOS電晶體(MP3)截止(OFF)，而該第一反相器(I1)傳送邏輯低位準到該第二NMOS電晶體(MN2)和該第四PMOS電晶體(MP4)的閘極，使得該第二NMOS電晶體(MN2)截止(OFF)，該第四PMOS電晶體(MP4)導通(ON)，此時，由於該第二PMOS電晶體(MP2)和該第四PMOS電晶體(MP4)都導通(ON)，該第二NMOS電晶體(MN2)截止(OFF)，該第二節點(N2)的電位會被拉升至一邏輯高位準並由該輸出端(OUT)輸出，該第二節點(N2)的邏輯高位準使得該第一PMOS電晶體(MP1)截止(OFF)，此時，由於該第一PMOS電晶體(MP1)和該第三PMOS電晶體(MP3)都截止(OFF)，而該第一NMOS電晶體(MN1)導通(ON)，該第一節點(N1)的電位會被拉降至一邏輯低位準，因此，輸出端(OUT)的電位會維持在一邏輯高位準的穩態值。質言之，第一信號(V(IN))為一邏輯高位準(VDDL)時，經過高速閂鎖型電壓位準轉換器轉換成具第一高電源供應電壓(VDDH)的第二信號，由輸出端(OUT)輸出。

綜上所述，該第一信號(V(IN))為邏輯低位準(0伏特)時，該第二信號(V(OUT))亦為邏輯低位準(0伏特)；而該第一信號(V(IN))為邏輯高位準(VDDL)時，該第二信號(V(OUT))為第一高電源供應電壓(VDDH)。如此，電壓位準轉換的目的便實現。

本創作所提出之高速閂鎖型電壓位準轉換器經由Spice暫態分析模擬結果可証實，其不但能快速且精確地將第一信號轉換為一第二信號，並且可有效地降低功率損耗。

雖然本創作特別揭露並描述了所選之最佳實施例，但舉凡熟悉本技術之人士可明瞭任何形式或是細節上可能的變化均未脫離本創作的精神與範圍。因此，所有相關技術範疇內之改變都包括在本創作之申請專利範圍內。