TWI913972B

TWI913972B - 半導體結構及其形成方法

Info

Publication number: TWI913972B
Application number: TW113140436A
Authority: TW
Inventors: 姚慶旺; 洪哲民; 藤原英弘; 劉致為; 廖宏仁
Original assignee: 台灣積體電路製造股份有限公司; 國立臺灣大學
Priority date: 2024-05-31
Filing date: 2024-10-23
Publication date: 2026-02-01

Abstract

半導體結構的形成方法包括在基材上方的第一高度形成第一讀取下拉電晶體和第一讀取開關電晶體，其中第一讀取下拉電晶體和第一讀取開關電晶體屬於靜態隨機存取記憶體單元的第一讀取端口；在基材上方比第一高度更高的第二高度形成第二讀取下拉電晶體和一第二讀取開關電晶體，其中第二讀取下拉電晶體和第二讀取開關電晶體屬於靜態隨機存取記憶體單元的第二讀取端口。

Description

半導體結構及其形成方法

本揭露係關於一種半導體結構，特別係關於一種半導體結構的形成方法。

半導體積體電路(integrated circuit, IC)產業經歷了快速的增長。在積體電路材料和設計的技術進步已經生產了一代又一代的積體電路，其中每一代的電路都比前一代更小、更複雜。然而，這些進步增加了處理和製造積體電路的複雜性，要實現這些進步，同樣的發展在積體電路處理和製造方面是必需的。

在積體電路演進的過程中，功能密度(即每個晶片區域的互連元件數量)通常增加，而幾何尺寸(即使用製造製程可以創造的最小組件(或線條))已經減少。這種尺度縮小的過程通常通過提高生產效率和降低相關成本來提供好處。這種縮小規模也產生了相對較高的功率耗散值，這可能通過使用低功率耗散元件如互補金屬氧化物半導體(complementary metal-oxide-semiconductor, CMOS)元件來解決。

於一些實施方式中，半導體結構的形成方法包括在基材上方的第一高度形成第一讀取下拉電晶體和第一讀取開關電晶體，其中第一讀取下拉電晶體和第一讀取開關電晶體屬於靜態隨機存取記憶體單元的第一讀取端口；在基材上方比第一高度更高的第二高度形成第二讀取下拉電晶體和一第二讀取開關電晶體，其中第二讀取下拉電晶體和第二讀取開關電晶體屬於靜態隨機存取記憶體單元的第二讀取端口。

於一些實施方式中，半導體結構的形成方法包括在基材上方的第一高度形成第一半導體奈米結構；在第一半導體奈米結構的兩側形成多個第一磊晶結構；形成圍繞第一半導體奈米結構的第一閘極結構，其中第一半導體奈米結構、多個第一磊晶結構和第一閘極結構構成第一P型金屬氧化物半導體電晶體，第一P型金屬氧化物半導體電晶體屬於靜態隨機存取記憶體單元的第一讀取端口；在基材上方的第二高度形成第二半導體奈米結構，其中第二高度不同於第一高度；在第二半導體奈米結構的兩側形成多個第二磊晶結構；形成圍繞第二半導體奈米結構的第二閘極結構，其中第二半導體奈米結構、多個第二磊晶結構和第二閘極結構構成第一N型金屬氧化物半導體電晶體，第一N型金屬氧化物半導體電晶體屬於靜態隨機存取記憶體單元的第二讀取端口。

於一些實施方式中，半導體結構包括基材、多個背側電源線以及靜態隨機存取記憶體單元。多個背側電源線位於基材上。靜態隨機存取記憶體單元位於背側電源線上。靜態隨機存取記憶體單元包括一寫入端口、第一讀取端口以及第二讀取端口。寫入端口包括位於第一高度的第一寫入上拉電晶體以及第二寫入上拉電晶體。第一讀取端口包括位於第二高度的一第一讀取下拉電晶體以及第一讀取開關電晶體，第二高度高於第一高度。第二讀取端口包括第二讀取下拉電晶體以及第二讀取開關電晶體。

以下揭露內容提供許多不同實施方式或實例，用於實施提供的標的的不同特徵。以下繪示組件及配置的具體實例以簡化本揭露內容。當然，此等僅為實例，且並不意欲為限制性。舉例而言，在接下來的繪示中，第一特徵在第二特徵上方或上的形成可包括第一與第二特徵直接接觸地形成的實施方式，且亦可包括額外特徵可形成於第一與第二特徵之間使得第一與第二特徵可不直接接觸的實施方式。此外，在各種實例中，本揭露內容可重複參考數字及/或字母。此重複係為了簡單且清晰的目的，且自身並不規定論述的各種實施方式及/或組態之間的關係。

另外，為了易於繪示，諸如「在……之下(beneath)」、「在……下方(below)」、「下部(lower)」、「在……上方(above)」及「上部(upper)」及類似者的空間相對術語可在本文中用以繪示如在圖中圖示的一個元件或特徵與另一元件或特徵的關係。除了圖中描繪的定向之外，該些空間相對術語意欲亦涵蓋在使用或操作中的元件的不同定向。可將元件以其他方式定向(旋轉90度或以其他定向)，且同樣地可將本文中使用的空間相對繪示詞相應地作出解釋。如本文所用，「大約」、「大概」、「近似」或「實質上」可以表示在給定值或範圍的20%以內、10%以內或5%以內。然而，本領域具一般知識者將理解，在整個繪示中列舉的值或範圍僅僅為示例，並且可以隨著積體電路的縮小而減小。本揭露給的數值為近似的，表示著如果沒有明確地說明，可以推斷出「大約」、「大概」、「近似」或「實質上」等術語。

除非另有定義，否則本揭露使用的所有術語(包含技術和科學術語)具有與本揭露所屬領域之一般知識者通常理解的含義相同。還應理解，諸如在常用詞典中定義的術語應被解釋為具有與其在相關技術和本揭露的上下文中的含義一致的含義，並且不會被解釋為理想化的或過於形式化的意義，除非在此明決定義。

閘極全包覆(gate all around, GAA)電晶體結構可以通過任何合適的方法進行圖案化。例如，可以使用一個或多個光刻製程，包括雙重圖案化或多重圖案化製程來圖案化這些結構。一般來說，雙重圖案化或多重圖案化製程結合了光刻和自對準製程，允許創建出具有例如小於單次直接光刻製程所能獲得的間距的圖案。例如，在一個實施方式中，在基材上形成一個犧牲層，並使用光刻製程對其進行圖案化。使用自對準製程在圖案化的犧牲層旁形成間隔物。然後移除犧牲層，剩餘的間隔物可用於圖案化閘極全包覆結構。

本揭露涉及集成電路(integrated circuit, IC)結構及其形成方法。更具體地，本揭露的一些實施方式涉及包括改進隔離結構以減少通道至基材漏電的閘極全包覆元件。閘極全包覆元件包括其閘極結構或其部分形成在通道區域四側(例如包圍通道區域的一部分)的元件。閘極全包覆元件的通道區域可包括奈米片通道、條狀通道和/或其他合適的通道配置。在一些實施方式中，閘極全包覆元件的通道區域可具有多個水平奈米片或垂直間隔的水平條，使閘極全包覆元件成為堆疊水平閘極全包覆(stacked horizontal GAA, S-HGAA)元件。本文所述的閘極全包覆元件包括p型金屬氧化物半導體閘極全包覆元件和n型金屬氧化物半導體閘極全包覆元件堆疊在一起。此外，閘極全包覆元件可具有與單一連續閘極結構或多個閘極結構相關聯的一個或多個通道區域(例如奈米片)。普通技術人員可識別其他可從本揭露的方面中受益的半導體元件。在一些實施方式中，奈米片可以互換地稱為奈米線、奈米片、奈米環或具有奈米級尺寸(例如幾奈米)的奈米結構，具體取決於它們的幾何形狀。此外，本揭露的實施方式也可應用於各種金屬氧化物半導體電晶體(例如互補場效電晶體(complementary-field effect transistor, CFET)和鰭式場效電晶體(fin field effect transistor, FinFET))。

這裡討論的一些實施方式是在使用後置閘極製程形成的奈米場效電晶體(nano-FETs)的背景下討論的。在其他實施方式中，可以使用先置閘極製程。此外，一些實施方式考慮了在平面元件(如平面效應電晶體)或鰭式場效電晶體中使用的方面。例如，鰭式場效電晶體可能包括在基材上的鰭，鰭作為鰭式場效電晶體的通道區域。同樣，平面鰭式場效電晶體可能包括基材，其基材的一部分作為平面鰭式場效電晶體的通道區域。

本揭露的實施方式適用於內存計算、內存處理、使用內存處理、近內存計算、近數據處理、近內存處理、存儲處理、GPU加速器、TPU加速器、內存計算、內存處理、近內存計算和/或近內存處理。

在互補金屬氧化物半導體技術中，儘管通過多端口配置有效地增強了靜態隨機存取記憶體(static random-access memory, SRAM)的性能，但可能導致半導體芯片上的空間消耗增加。因此，本揭露的各種實施方式提供了一種10個電晶體，3個端口(10T3P)靜態隨機存取記憶體配置，佔用6電晶體(6T)佈局(即6T佔地面積)的區域。本文揭露的靜態隨機存取記憶體位元單元可以利用互補場效電晶體技術以及背側電源傳輸網絡(backside power delivery network, BSPDN)。本文揭露的靜態隨機存取記憶體位元單元可以提高區域效率，從而增強高性能計算，例如內存計算(compute-in-memory, CIM)應用。此外，本文揭露的靜態隨機存取記憶體位元單元可以具有使用P型場效電晶體(pFET)基閘極的讀取端口，以確保最佳性能和空間利用。

參見第1圖。第1圖說明了根據本揭露的一些實施方式的電路圖。具體而言，第1圖繪示了一種使用十個電晶體(10T)和預放電電路12b和預放電電路14b的靜態隨機存取記憶體單元佈局，其中靜態隨機存取記憶體單元佈局使用了十個電晶體(10T)。靜態隨機存取記憶體位元單元10具有額外功能，即具有讀取端口12a和讀取端口14a。因此，這種配置可以稱為三端口(3-port, 3P)10T靜態隨機存取記憶體位元單元10。即，靜態隨機存取記憶體單元可以包括一個寫入端口11和兩個讀取端口12a和14a。寫入端口11可以包括上拉電晶體PU_R和上拉電晶體PU_L、下拉電晶體PD_R和下拉電晶體PD_L以及開關電晶體PG_R和開關電晶體PG_L。讀取端口12a可以包括串聯連接的讀取下拉電晶體pRP₁和讀取開關電晶體pRP₂。讀取端口14a可以包括串聯連接的讀取下拉電晶體nRP₁和讀取開關電晶體nRP₂。

這種形式的電路具有兩個讀取端口12a和讀取端口14a，分別耦合到6T單元的每個存儲節點QB和節點B。每個讀取端口12a和讀取端口14a可以具有單獨的讀取字線(例如，讀取字線pRWL和字線nRWL)。在一些實施方式中，讀取字線pRWL和讀取字線nRWL可以專門用於“讀取”。在一些實施方式中，讀取字線可以互換地稱為控制線。在一些實施方式中，讀取字線pRWL和讀取字線nRWL的信號可以相互連接以作為統一的信號通道操作，也可以保持為獨立實體。此外，讀取端口12a可以具有讀取下拉電晶體pRP₁和讀取開關電晶體pRP₂，而讀取端口12a可以具有讀取下拉電晶體nRP₁和讀取開關電晶體nRP₂。兩個讀取位元線pRBL和讀取位元線nRBL可以通過讀取開關電晶體pRP₂和讀取開關電晶體nRP₂耦合到讀取下拉電晶體pRP₁和讀取下拉電晶體nRP₁。讀取下拉電晶體pRP₂和讀取下拉電晶體nRP₂每個具有與各自的存儲節點QB和存儲節點Q耦合的閘端。讀取操作可以獨立或同時進行。使用兩個讀取端口12a和讀取端口14a可以提供額外的靈活性，允許從單元中同時讀取兩個輸出。在第1圖中，讀取端口12a可以電性連接到存儲節點QB，讀取端口14a可以電性連接到存儲節點Q。在一些實施方式中，讀取端口12a可以電性連接到存儲節點Q，讀取端口14a可以電性連接到存儲節點QB。

在第1圖中，一對金屬氧化物半導體開關電晶體PG_L和開關電晶體PG_R可以將一對數據線耦合到稱為位元線BL和位元線BLB的存儲節點QB和存儲節點Q。位元線BL和位元線BLB可以形成互補的數據線對。在一些實施方式中，這些配對數據線可以耦合到差分感測放大器(圖未示)；差分電壓可以被感測並放大。這個放大的感測輸出信號然後可以作為數據輸出到設備中的其他邏輯電路。供電電壓Vdd，根據技術節點，可能在0.6伏至3.0或更多伏之間，已顯示。上拉電晶體PU_L和上拉電晶體PU_R可以將正供電耦合到一個或另一個存儲節點，取決於靜態隨機存取記憶體位元單元10的狀態。第二供電電壓Vss，通常接地，已顯示。兩個下拉電晶體PD_L和下拉電晶體PD_R可以將負電壓或接地電壓耦合到標記為QB和Q的一個或另一個存儲節點，取決於靜態隨機存取記憶體位元單元10的狀態。靜態隨機存取記憶體位元單元10可以是一個鎖存器，只要供電足夠以正確運行電路，就會無限期地保持其數據狀態。

由電晶體PU_L、電晶體PD_R、電晶體PU_L和電晶體PD_R形成的兩個互補金屬氧化物半導體逆變器(inverters)可以“交叉耦合(cross coupled)”，它們可以連續增強存儲節點QB和存儲節點Q上的存儲電荷。兩個存儲節點QB和存儲節點Q可以相互反轉，如圖所示。當SN1為邏輯“1”時，通常為高電壓，SN2同時為邏輯“0”，通常為低電壓，反之亦然。當靜態隨機存取記憶體位元單元10被寫入時，互補寫入數據信號被放置在位元線對(即，位元線BL和位元線BLB)上。字線WL上的正控制信號可以耦合到兩個開關電晶體PG_L和開關電晶體PG_R的閘端。在一些實施方式中，字線WL可以是靜態隨機存取記憶體位元單元10中的寫入專用字線，因此靜態隨機存取記憶體位元單元10具有一個寫入端口11和兩個獨立的讀取端口12a和讀取端口14a。電晶體PU_L、電晶體PD_R、電晶體PU_L、電晶體PD_R可以設計成位元線BL和位元線BLB上的數據可以覆蓋存儲數據，從而寫入或編程靜態隨機存取記憶體位元單元10。當靜態隨機存取記憶體位元單元10在讀取模式時，字線WL上施加正電壓，開關電晶體PG_L和開關電晶體PG_R允許位元線BL和BLB耦合到並接收來自存儲節點QB和存儲節點Q的數據。與動態內存單元不同，如果供電電壓Vdd保持在足夠高的水平，靜態隨機存取記憶體位元單元不會在讀取時丟失其存儲狀態，因此在讀取後不需要“寫回”操作。獨立讀取端口的優點是可以減少“讀取干擾”的可能性，因為存儲在靜態隨機存取記憶體位元單元10中的數據不受讀取操作的影響；相反，讀取下拉電晶體RPD根據耦合到其閘端的存儲節點Q電壓開或關。

在一些實施方式中，電晶體nRP₁、電晶體nRP₂、電晶體PG_R、電晶體PG_L、電晶體PD_R和電晶體PD_L是第一導電類型，而電晶體pRP₁、電晶體pRP₂、電晶體PUR和電晶體PUL是與第一導電類型相反的第二導電類型。例如但不限於，電晶體nRP₁、電晶體nRP₂、電晶體PG_R、電晶體PG_L、電晶體PD_R和電晶體PD_L可以是n型電晶體(例如，N型金屬氧化物半導體)，而電晶體pRP₁、電晶體pRP₂、電晶體PU_R和電晶體PU_L可以是p型電晶體(例如，P型金屬氧化物半導體。在一些實施方式中，電晶體nRP₁、電晶體nRP₂、電晶體PG_R、電晶體PG_L、電晶體PD_R和電晶體PD_L可以是p型電晶體(例如，P型金屬氧化物半導體電晶體)，而電晶體pRP₁、電晶體pRP₂、電晶體PU_R和電晶體PU_L可以是n型電晶體(例如，N型金屬氧化物半導體電晶體)。

參見第2圖至第3E圖。第2圖至第3E圖說明了根據本揭露的一些實施方式的半導體結構的示意圖。具體而言，第2圖繪示了根據本揭露的一些實施方式的半導體結構的透視圖。第3A圖、第3B圖、第3C圖繪示了根據本揭露的一些實施方式，從第2圖中的參考截面A1-A1'、參考截面B1-B1'和參考截面C1-C1'獲得的剖面圖。第3D圖和第3E圖繪示了根據本揭露的一些實施方式，分別在第3A圖和第3B圖中的區域C1和區域C2的局部放大圖。該半導體結構可以是一個使用十個電晶體(10T)並具有兩個讀取端口附加功能的靜態隨機存取記憶體位元單元。該半導體結構可以包括作為底層電晶體的電晶體pRP₁和電晶體pRP₂以及電晶體PU_R和電晶體PU_L(見第2圖、第3A圖和第3D圖)，以及作為頂層電晶體的電晶體nRP₁、電晶體nRP₂、電晶體PG_R、電晶體PG_L、電晶體PD_R和電晶體PD_L(見第2圖、第3B圖和第3E圖)。在一些實施方式中，電晶體nRP₁、電晶體nRP₂、電晶體PG_R、電晶體PG_L、電晶體PD_R、電晶體PD_L、電晶體pRP₁、電晶體pRP₂、電晶體PU_R和電晶體PU_L可以被定位在多於兩層的層次上。換句話說，電晶體pRP₁、電晶體pRP₂、電晶體PU_R和電晶體PU_L可以位於第一層高度，而電晶體nRP₁、電晶體nRP₂、電晶體PG_R、電晶體PG_L、電晶體PD_R和電晶體PD_L可以位於高於第一層高度的第二層高度。在一些實施方式中，靜態隨機存取記憶體位元單元10的電晶體可以包括各種通道幾何形狀，如奈米片、鰭式場效電晶體和奈米線。

如第2圖和第3E圖所示，電晶體pRP₁、pRP₂、PU_R和PU_L每個包括通道層102，通道層102兩側的源極/汲極區域108連接到通道層102，和圍繞通道層102的閘極結構G1。電晶體nRP₁、電晶體nRP₂、電晶體PG_R、電晶體PG_L、電晶體PD_R、電晶體PD_L每個包括通道層202，通道層202兩側的源極/汲極區域208連接到通道層202，和圍繞通道層202的閘極結構G2。在一些實施方式中，電晶體pRP₁、電晶體pRP₂、電晶體PU_R和電晶體PU_L可以位於第一層高度，電晶體nRP₁、電晶體nRP₂、電晶體PG_R、電晶體PG_L、電晶體PD_R、電晶體PD_L可以位於高於第一層高度的第二層高度。例如但不限於，電晶體nRP₁可以位於電晶體pRP₁之上，電晶體nRP₂可以位於電晶體pRP₂之上，電晶體PD_R可以位於電晶體PU_R之上，電晶體PD_L可以位於電晶體PU_L之上。在一些實施方式中，通道層102和/或通道層202可以互換地稱為通道圖案、通道區域、通道線、半導體層或半導體奈米結構。在一些實施方式中，源極/汲極區域108和/或源極/汲極區域208可以互換地稱為源極/汲極圖案、磊晶圖案、源極/汲極結構或磊晶結構。在一些實施方式中，閘極結構G1和/或閘極結構G2可以互換地稱為閘極、閘極圖案、閘極條、閘極層或功能閘極。

在第2圖和第3A圖中，電晶體PU_L的第一個源極/汲極區域108可以通過接觸103a(見第2圖)電性連接到底層電壓源線VDD-1，電晶體PU_L的第二個源極/汲極區域108可以通過接觸103b電性連接到電晶體PU_R的閘極結構G1。電晶體PU_R的第一個源極/汲極區域108通過接觸103c(見第2圖)電性連接到底層電壓源線VDD-1，電晶體PU_R的第二個源極/汲極區域108可以通過接觸103d(見第3A圖)電性連接到電晶體PU_L的閘極結構G1。

在第2圖和第3A圖中，電晶體pRP₁的第一個源極/汲極區域108通過接觸103e(見第2圖)電性連接到底層電壓源線VDD-2，電晶體pRP₁的第二個源極/汲極區域108電性連接到電晶體pRP₂的源極/汲極節點。在一些實施方式中，電晶體pRP₁和電晶體pRP₂可以共享相同的源極/汲極區域108。電晶體pRP₁的閘極結構G1電性連接到電晶體PU_R的閘極結構G1。與電晶體pRP₁相對的電晶體pRP₂的一個源極/汲極區域108通過接觸103f電性連接到互連結構222(見第34圖)中的覆蓋讀取位元線pRBL(見第2圖)，電晶體pRP₂的閘極結構G1通過接觸103g電性連接到互連結構222(見第34圖)中的覆蓋讀取字線pRWL。

在第2圖和第3B圖中，電晶體PD_L的第一個源極/汲極區域208通過接觸203a(見第2圖)電性連接到底層接地線VSS-1，電晶體PD_L的第二個源極/汲極區域208電性連接到電晶體PG_L的第一個源極/汲極節點。在一些實施方式中，電晶體PD_L和電晶體PG_L可以共享相同的源極/汲極區域208。此外，電晶體PD_L的第二個源極/汲極區域208通過接觸203b和底層源極/汲極接觸109電性連接到底層電晶體PU_L的第二個源極/汲極區域108，並進一步通過接觸203c和接觸103b電性連接到底層電晶體PU_R的閘極結構G1。電晶體PD_L的閘極結構G2通過接觸(圖未示)電性連接到底層PUL電晶體的閘極結構G2。

在第2圖和第3B圖中，電晶體PD_R的第一個源極/汲極區域208通過源極/汲極接觸209電性連接到電晶體nRP₁的第一個源極/汲極區域108。此外，電晶體PD_R和電晶體nRP₁的第一個源極/汲極區域208通過接觸203d(見第2圖)電性連接到底層接地線VSS-1。電晶體PD_R的第二個源極/汲極區域208電性連接到電晶體PG_R的源極/汲極節點，並通過接觸203e(見第3B圖)電性連接到電晶體nRP₁的閘極結構G2。在一些實施方式中，電晶體PD_R和電晶體PG_R可以共享相同的源極/汲極區域208。此外，電晶體PD_L的第二個源極/汲極區域208通過接觸203f(見第2圖)和底層源極/汲極接觸(圖未示)電性連接到底層電晶體PU_R的第二個源極/汲極區域108，並進一步通過接觸203g(見第2圖)和接觸103d(見第3A圖)電性連接到底層電晶體PU_L的閘極結構G1。電晶體PD_R的閘極結構G2通過接觸203h(見第2圖)電性連接到底層電晶體PU_R的閘極結構G2。

在第2圖和第3B圖中，電晶體PG_L的第二個源極/汲極區域108通過接觸203i電性連接到覆蓋的位元線BLB。電晶體PG_L的閘極結構G2通過接觸203j(見第3B圖)電性連接到PG_R電晶體的閘極結構G2，電晶體PG_R和電晶體PG_R的閘極結構G2通過接觸203k電性連接到覆蓋的字線WL。電晶體PG_R的第二個源極/汲極區域108通過接觸203m電性連接到覆蓋的位元線BL。電晶體nRP₁的第二個源極/汲極區域108電性連接到電晶體nRP₂的第一個源極/汲極節點。在一些實施方式中，電晶體nRP₁和電晶體nRP₂可以共享相同的源極/汲極區域108。電晶體nRP₂的第二個源極/汲極區域108通過接觸203n電性連接到覆蓋的讀取位元線nRBL，電晶體nRP₂的閘極結構G2通過接觸203o(見第3B圖)和接觸203p(見第2圖和第3B圖)電性連接到覆蓋的讀取字線nRWL。

如第2圖和第3B圖所示，電晶體nRP₁的覆蓋區可以與電晶體pRP₁的覆蓋區重疊，電晶體nRP₂的覆蓋區可以與電晶體pRP₂的覆蓋區重疊。在一些實施方式中，電晶體的覆蓋區是電晶體在基材上的垂直投影。在一些實施方式中，電晶體nRP₁的覆蓋區可以與電晶體pRP₂的覆蓋區重疊，電晶體nRP₂的覆蓋區可以與電晶體pRP₁的覆蓋區重疊。電晶體PD_L的覆蓋區可以與第一寫入電晶體PU_L的覆蓋區重疊，電晶體PD_R的覆蓋區可以與第一寫入電晶體PU_R的覆蓋區重疊。另一方面，電晶體nRP₁和電晶體nRP₂的通道層202的覆蓋區可以與電晶體pRP₁和電晶體pRP₂的通道層102的覆蓋區重疊。電晶體PD_L和電晶體PD_R的通道層202的覆蓋區可以與電晶體PU_L和電晶體PU_R電晶體的覆蓋區重疊。

在一些實施方式中，電壓源線VDD-1/VDD-2和/或接地線VSS-1/VSS-2可以互換地稱為背側電源線。在一些實施方式中，底層電壓源線VDD-1和底層電壓源線VDD-2以及底層接地線VSS-1和底層接地線VSS-2可以統稱為背側電源傳送網絡。在一些實施方式中，通過整合背側電源傳送網絡和互補場效電晶技術，多端口互補場效電晶體靜態隨機存取記憶體的實現可以減少布線複雜性。這種方法不僅簡化了靜態隨機存取記憶體單元10的內部架構，還提高了整體電路的效率和可靠性。在一些實施方式中，底層電壓源線VDD-1和底層電壓源線VDD-2以及底層接地線VSS-1和及底層接地線VSS-2可以位於靜態隨機存取記憶體單元10前端的線後端(back end of line, BEOL)。

參見第4A圖和第4B圖。第4A圖和第4B圖繪示了根據本揭露的一些實施方式的半導體結構的操作表。具體而言，預充電狀態是為靜態隨機存取記憶體位元單元10的讀取操作做準備的步驟。預充電狀態包括將位元線pRBL和位元線nRBL設置為預定級別，以確保讀取操作能夠準確解釋存儲數據。預充電狀態可以通過操縱時鐘信號nclk和時鐘信號pclk來實現，這些信號分別控制讀取位元線pRBL的預放電和位元線nRBL的充電。在第4A圖中，如表格的第1行所示，當時鐘信號nclk設置為‘1’時，連接到讀取位元線pRBL的預放電電路12b的電晶體M1可以被激活。預放電電路12b可以將位元線pRBL放電至接地電壓GND(例如，接地，低電壓級別或零電壓級別)，導致輸出信號Mp處於低電壓狀態(或‘0’)，並確保讀取位元線pRBL可以在讀取操作之前從低電壓狀態開始。另一方面，在第4B圖中，如表格的第1行所示，當時鐘信號pclk設置為‘0’時，連接到讀取位元線nRBL的預放電電路12b的電晶體M4可以被激活。預放電電路12b可以將讀取位元線nRBL充電到供電電壓Vdd(例如高電壓級別)，這可以是一個正的供電電壓級別，導致輸出信號Mn處於低電壓狀態(或‘0’)，並確保位元線nRBL在讀取操作開始之前可以從高電壓狀態開始，以便在讀取操作期間能夠區分存儲的‘1’和‘0’。

在一些實施方式中，預放電電路12b可以包含兩個n型場效電晶體和一個逆變器，以及兩個p型場效電晶體和一個逆變器。在一些實施方式中，預放電電路14b可以包含兩個n型場效電晶體和一個逆變器，以及兩個p型場效電晶體和一個逆變器。這些配置在預放電電路12b和預放電電路14b中，確保了靜態隨機存取記憶體位元單元10內部的充電和放電機制的穩健性和高效性，優化了不同操作需求的性能。在一些實施方式中，靜態隨機存取記憶體單元10可能在讀取端口12a的輸出處包含一個逆變器N1。或者，靜態隨機存取記憶體單元10可能省略這個逆變器N1。同樣，靜態隨機存取記憶體單元10可能在讀取端口14a的輸出處包含一個逆變器N2。或者，靜態隨機存取記憶體單元10可能省略這個逆變器N2。這些變化可以在讀取端口12a和讀取端口14a處提供靈活的輸出信號處理，以滿足不同的應用需求。

在讀取端口12a的操作中，如第4A圖所示，當時鐘信號nclk設置為‘0’且預放電電路12b的電晶體M1關閉時，讀取位元線pRBL可以處於‘0’的浮動狀態，這是一個等待進一步操作或穩定的過渡狀態(transitional state)。如果讀取位元線pRBL保持在‘0’的浮動狀態(floating state)，且讀取字線pRWL處於高電壓級別(‘1’)，表示電晶體pRP2關閉，則輸出信號M_P保持在低電壓狀態(‘0’)。如果讀取位元線pRBL保持在‘0’的浮動狀態，且讀取字線pRWL處於低電壓級別(‘0’)，表示電晶體pRP2開啟，且如果存儲節點QB處於高電壓級別(‘1’)，表示電晶體pRP1關閉，則輸出信號M_P保持在低電壓狀態(‘0’)。當讀取位元線pRBL連接到供電電壓Vdd，將其設置為‘1’時，讀取字線pRWL處於低電壓級別(‘0’)，表示電晶體pRP2開啟，且如果存儲節點QB處於低電壓級別(‘0’)，表示電晶體pRP1開啟，則輸出信號M_P轉換為‘1’。

在第4B圖所示的讀取端口14a的操作中，當時鐘信號nclk設置為‘1’且預放電電路14b的電晶體M4關閉時，位元線nRBL可以處於‘1’的浮動狀態，這是一個等待進一步操作或穩定的過渡狀態。如果位元線nRBL保持在‘1’的浮動狀態，且字線nRWL處於低電壓級別(‘0’)，表示電晶體nRP2關閉，則輸出信號M_n保持在低電壓狀態(‘0’)。如果位元線nRBL保持在‘1’的浮動狀態，且字線nRWL處於高電壓級別(‘1’)，表示電晶體nRP2開啟，且如果存儲節點Q處於低電壓級別(‘0’)，表示電晶體nRP1關閉，則輸出信號Mn保持在低電壓狀態(‘0’)。當位元線nRBL連接到接地電壓GND，將其設置為‘0’時，字線nRWL處於高電壓級別(‘1’)，表示電晶體nRP2開啟，且如果存儲節點Q處於高電壓級別(‘1’)，表示N型鰭式場效電晶體nRP1開啟，則輸出信號Mn轉換為‘1’。

靜態隨機存取記憶體位元單元10的寫入操作可以確保數據存儲在靜態隨機存取記憶體位元單元10中。靜態隨機存取記憶體位元單元10包括六個電晶體(即電晶體PU_L、電晶體PU_R、電晶體PD_L、電晶體PD_R、電晶體PG_L和電晶體PG_R)：兩個交叉耦合逆變器(例如電晶體PU_L、電晶體PU_R、電晶體PD_L、電晶體PD_R)保持存儲位元，另外兩個電晶體(例如電晶體PG_L和電晶體PG_R)作為單元的訪問門。交叉耦合逆變器可以創建一個結構來保存一個數據位元(即‘0’或‘1’)，而由字線WL控制的訪問門允許將數據寫入或從靜態隨機存取記憶體位元單元10中讀取。為了啟動寫入操作，字線WL可以被激活(即設置為高電壓級別)，這會打開訪問電晶體(例如電晶體PG_L和電晶體PG_R)，這反過來將靜態隨機存取記憶體位元單元10的內部存儲節點Q和存儲節點QB連接到位元線BL和位元線BLB。要寫入靜態隨機存取記憶體位元單元10的數據可以應用到位元線BL和位元線BLB上。一條位元線BL可以承載數據值，而互補位元線BLB可以承載該值的反相。例如，要寫入‘1’到靜態隨機存取記憶體位元單元10中，位元線BL將設置為高電壓級別(例如供電電壓Vdd)，而寫入‘0’時，位元線BLB將設置為低電壓級別(例如接地電壓GND)。

此外，乘法累加(Multiply-and-Accumulate, MAC)操作是數字信號處理(DSP)、神經網絡和各種計算任務中使用的算術操作，需要反复的乘法和加法。雖然靜態隨機存取記憶體位元單元10用於數據存儲，但在靜態隨機存取記憶體位元單元10中討論乘法累加操作可能涉及了解靜態隨機存取記憶體位元單元10如何在執行乘法累加操作的系統中被使用或影響。在一些實施方式中，如果讀取字線被設置為激活(‘1’)以進行乘法累加操作，則字線nRWL設置為激活(‘1’)，而字線pRWL設置為關閉(‘0’)。在一些實施方式中，如果讀取字線被設置為關閉(‘0’)以進行乘法累加操作，則字線nRWL設置為關閉(‘0’)，而字線pRWL設置為激活(‘1’)。

參見第5A圖至第33圖。第5A圖、第6圖至第20A圖和第21圖至第33圖繪示了根據本揭露的一些實施方式，從參考截面C1-C1'中獲得的半導體結構形成過程中的中間階段的剖面圖。第5B圖和第20B圖繪示了根據本揭露的一些實施方式，對應於第5A圖和第20A圖的半導體結構的頂視圖。應當理解，額外的操作可以在第5A圖至第33圖所示過程之前、過程中和過程之後提供，並且以下描述中的一些操作可以被替換或省略，以提供方法的其他實施方式。操作/過程的順序可以互換。

參見第5A圖和第5B圖。磊晶堆疊結構形成於基材100之上。在一些實施方式中，基材100可以包括矽(Si)。或者，基材100可以包括鍺(Ge)、矽鍺(SiGe)、III-V材料(例如GaAs、GaP、GaAsP、AlInAs、AlGaAs、GaInAs、InAs、GaInP、InP、InSb和/或GaInAsP；或其組合)或其他適當的半導體材料。在一些實施方式中，基材100可以包括半導體絕緣體(semiconductor-on-insulator, SOI)結構，例如埋藏的介電層。同樣，基材100也可以包括埋藏的介電層，例如通過氧植入分離(separation by implantation of oxygen, SIMOX)技術、晶圓鍵合、選擇性磊晶生長(SEG)或其他適當方法形成的埋藏氧化層(buried oxide, BOX)。基材100可以包括底層電壓源線VDD-1和底層電壓源線VDD-2以及底層接地線VSS-1和底層接地線VSS-2。在一些實施方式中，底層電壓源線VDD-1和底層電壓源線VDD-2以及底層接地線VSS-1和底層接地線VSS-2可以包括(但不限於)鎢、鋁、銅、鎳、鈷、鈦、鉭、氮化鈦、氮化鉭、矽化鎳、矽化鈷、碳化鉭、氮化鉭矽、碳氮化鉭、鈦鋁、氮化鈦鋁等材料，或其組合，並且其形成可以通過任何適當的製程來進行。底層接地線VSS-1和底層接地線VSS-2以及底層電壓源線VDD-1和底層電壓源線VDD-2可以形成在相同的高度層次上。

磊晶堆疊結構包括由第二組成材料的通道層102夾在中間的第一組成材料的犧牲層(sacrificial layer)101。第一組成材料和第二組成材料可以不同。在一些實施方式中，犧牲層101可以由SiGe製成，且其鍺的原子濃度與通道層102不同。在一些實施方式中，犧牲層101可以具有比通道層102更高的鍺原子濃度。在一些實施方式中，通道層102可以由矽(Si)製成。例如但不限於，犧牲層101的鍺原子濃度範圍可以從約10%到90%，例如約10%、20%、30%、40%、50%、60%、70%、80%、90%。然而，也可能存在其他實施方式，包括提供具有不同蝕刻選擇性的第一和第二組成材料的實施方式。

下文將進一步討論使用通道層102來定義裝置的通道或多個通道。需要注意的是，通道層102的一層如第5A圖所示排列，僅供說明用途，不應超出具體記載於權利要求書中的內容。可以理解，任何數量的犧牲層101都可以形成在磊晶堆疊結構中；層的數量取決於所需的電晶體通道區域的數量。在一些實施方式中，通道層102的數量可以在1到100之間。如下面更詳細描述的，通道層102可以作為後續形成的半導體裝置的通道區域，其厚度根據裝置性能考慮來選擇。通道區域內的犧牲層101最終可能被移除，並用來定義後續形成的多閘裝置的相鄰通道區域之間的垂直距離，其厚度根據裝置性能考慮來選擇。

例如，磊晶堆疊結構的層可以通過分子束磊晶(molecular beam epitaxy, MBE)製程、金屬有機化學氣相沉積(metalorganic chemical vapor deposition, MOCVD)製程和/或其他適當的磊晶生長製程來進行。在一些實施方式中，磊晶生長的層例如通道層102可以包括與基材100相同的材料。在一些實施方式中，犧牲層101和通道層102可以包括不同於基材100的材料。如上所述，在至少一些示例中，犧牲層101可以包括磊晶生長的矽鍺(SiGe)層，而通道層102可以包括磊晶生長的矽(Si)層。或者，在一些實施方式中，犧牲層101和通道層102中的任一層可以包括其他材料，例如鍺、錫、化合物半導體(例如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦)、合金半導體(例如SiGe、GeSn、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP和/或GaInAsP)、III-V材料或其組合。在一些實施方式中，通道層102可以包括基於IV族的材料，例如Si、Ge、Sn、Si1-xGex、Ge1-ySny、Si1-x-yGexSny、其他適當材料或其組合。在一些實施方式中，通道層102可以包括基於III-V族的材料、氧化物半導體材料、2D(二维)材料、其他適當材料或其組合。如前所述，犧牲層101和通道層102的材料可以根據提供不同的氧化和/或蝕刻選擇性來選擇。

隨後，磊晶堆疊結構包括的通道層102和犧牲層101可以進行圖案化，使得通道層102和犧牲層101或其部分可以形成如第5B圖所示的奈米結構。具體而言，通道層102可以形成奈米結構電晶體的通道。這裡使用的術語“奈米結構”表示具有奈米級甚至微米級尺寸並具有細長形狀的任何材料部分，不論該部分的橫截面形狀。因此，這個術語既表示具有圓形和基本圓形橫截面的細長材料部分，也表示具有柱狀或條狀橫截面的材料部分，包括例如圓柱形或基本矩形橫截面。例如，奈米結構可以是奈米片、奈米線、奈米板或奈米環，具體取決於它們的幾何形狀。圖案化的通道層102和犧牲層101可以使用適當的製程來製造，包括雙重圖案化或多重圖案化製程。一般來說，雙重圖案化或多重圖案化製程結合了光刻和自對準製程，允許創建具有例如比單次直接光刻製程更小的間距的圖案。例如，在一些實施方式中，可以在基材100上形成犧牲層，並使用光刻製程對其進行圖案化。使用自對準製程在圖案化的犧牲層旁形成間隔物。然後移除犧牲層。蝕刻製程可以包括乾蝕刻、濕蝕刻、反應離子蝕刻(reactive ion etching, RIE)和/或其他適當的製程。

參見第6圖。虛設閘層(Dummy gate layer)104和硬遮罩層105可以如第6圖所示形成在磊晶堆疊結構之上。位於虛設閘層104下方的通道層102的部分可以被稱為通道區域。虛設閘層104也可以定義源極/汲極區域108(如第12圖所示)。虛設閘形成操作在虛設閘層104之上形成硬遮罩層105。然後對硬遮罩層105進行圖案化，隨後使用圖案化的硬遮罩層105作為蝕刻遮罩對虛設閘層104進行圖案化。蝕刻製程可以包括濕蝕刻、乾蝕刻和/或其組合。

在一些實施方式中，虛設閘層104可以包括多晶矽(poly-Si)、多晶矽鍺(poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物或金屬。在一些實施方式中，虛設閘層104可以包括含金屬的材料，例如TiN、TaN、TaC、Co、Ru、Al、它們的組合或多層結構。硬遮罩層105可以由介電材料製成，例如氮化矽(SiN)、二氧化矽(SiO2)、碳氮化矽(SiCN)、氧氮化矽(SiON)、氧碳化矽(SiOC)等，並且可以具有單層結構或多層結構，包括多層介電層。在一些實施方式中，虛設閘層104可以通過化學氣相沉積(chemical vapor deposition, CVD)、物理氣相沉積(physical vapor deposition, PVD)、濺射沉積或其他適合沉積導電材料的技術進行沉積。在一些實施方式中，硬遮罩層105可以通過化學氣相沉積、物理氣相沉積、濺射沉積或其他適合沉積導電材料的技術進行沉積。在一些實施方式中，虛設閘層104可以互換地稱為虛設閘、虛設閘極圖案、虛設閘極條、隔離結構或介電閘。

參見第7圖。使用適當的蝕刻技術對虛設閘層104進行橫向或水平退縮，結果在犧牲層101和硬遮罩層105之間垂直形成橫向凹槽R11。這一操作可以通過使用選擇性蝕刻製程來進行。例如但不限於，犧牲層101可以由SiGe製成，硬遮罩層105可以由介電材料製成，虛設閘層104可以由矽製成，允許對虛設閘層104進行選擇性蝕刻。在一些實施方式中，選擇性乾蝕刻對Si的蝕刻速率比對SiGe和介電材料的蝕刻速率快。因此，犧牲層101和硬遮罩層105橫向延伸超過虛設閘層104的相對末端表面。

參見第8圖。在完成虛設閘層104的退縮後，將間隔材料106'沉積在基材100上。間隔材料106'可以是位於最上層犧牲層101、虛設閘層104和硬遮罩層105上的共形層。間隔材料106'可以包括介電材料，例如二氧化矽、氮化矽、碳化矽、氧氮化矽、SiCN薄膜、氧碳化矽、SiOCN薄膜和/或其組合。在一些實施方式中，間隔材料106'可以包括多層，例如在第一間隔層上形成第二間隔層。例如，可以通過使用適當的沉積製程在最上層犧牲層101、虛設閘層104和硬遮罩層105上沉積介電材料來形成間隔材料106'。

參見第9圖。然後對沉積的間隔材料106'進行各向異性蝕刻製程，以暴露最上層犧牲層101和硬遮罩層105。這些間隔材料106'直接在硬遮罩層105和最上層犧牲層101上的部分可以完全移除。虛設閘層104側壁上的間隔材料106'的部分可以留在橫向凹槽R11中，形成閘側壁間隔物106，稱為閘極間隔物106。

參見第10圖。通過使用例如各向異性蝕刻製程，利用虛設閘層104和閘極間隔物106作為蝕刻遮罩，蝕刻延伸超過閘極間隔物106的圖案化通道層102和圖案化犧牲層101的暴露部分，在通道層102和犧牲層101中形成凹槽R12。在各向異性蝕刻後，圖案化通道層102和圖案化犧牲層101的末端表面與閘極間隔物106的最外側壁基本上是齊平的，這是由於各向異性蝕刻。在一些實施方式中，各向異性蝕刻可以通過使用等離子源和反應氣體的乾化學蝕刻來進行。等離子源可以是感應耦合等離子(inductively coupled plasma, ICR)源、變壓器耦合等離子(transformer coupled plasma, TCP)源、電子回旋共振(ECR)源或類似的東西，反應氣體可以例如是氟基氣體(如SF₆、CH₂F₂、CH₃F、CHF₃或類似的東西)、氯基氣體(如Cl₂)、溴化氫氣體(HBr)、氧氣(O₂)或其組合。

參見第11圖。通過使用適當的蝕刻技術對圖案化的犧牲層101進行橫向或水平退縮，形成橫向凹槽R13。這一操作可以通過使用選擇性蝕刻製程來進行。例如但不限於，犧牲層101可以由SiGe製成，通道層102可以由矽製成，允許對犧牲層101進行選擇性蝕刻。在一些實施方式中，選擇性乾蝕刻對SiGe的蝕刻速率比對Si的蝕刻速率快。因此，圖案化的通道層102橫向延伸超過圖案化的犧牲層101的相對末端表面。

隨後，內部間隔物107分別填充在凹槽R13中。例如，形成間隔材料層以填充上述橫向蝕刻犧牲層101所留下的凹槽R13。間隔材料層可以是低k介電材料，例如SiO2、SiN、SiC、SiON、SiCN或SiOCN，可以通過適當的沉積方法形成，例如原子層沉積(ALD)。在一些實施方式中，間隔材料層是本徵的或未摻雜雜質的。間隔材料層可以通過化學氣相沉積(包括LPCVD和PECVD)、物理氣相沉積、原子層沉積或其他適當的製程形成。在沉積間隔材料層後，可以進行各向異性蝕刻製程來修整沉積的間隔材料層，使得填充橫向蝕刻犧牲層101所留下的凹槽R13的沉積間隔材料層部分保留。修整過程後，所剩餘的沉積間隔材料部分在凹槽R13中被標示為內部間隔物107。內部間隔物107用來隔離後續加工中形成的金屬閘極與源極/汲極區域。

參見第12圖。源極/汲極區域108形成在凹槽R12中並連接到通道層102。源極/汲極區域108可以通過執行磊晶生長製程來提供基材100上的磊晶材料。在磊晶生長過程中，虛設閘層104、閘極間隔物106和內部間隔物107將源極/汲極區域108限制在基材100和通道層102上。在一些實施方式中，源極/汲極區域108的晶格常數與通道層102的晶格常數不同，因此源極/汲極區域108可以對通道層102施加應變或應力，以提高半導體裝置的載流子遷移率並增強裝置性能。磊晶製程包括CVD沉積技術(例如PECVD、氣相磊晶(vapor-phase epitaxy, VPE)和/或超高真空化學氣相沉積(UHV-CVD))、分子束磊晶和/或其他適當的製程。磊晶過程可以使用氣態和/或液態前驅物，這些前驅物與通道層102的組成物相互作用。

在一些實施方式中，源極/汲極區域108可以包括Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP或其他適當材料。源極/汲極區域108可以在磊晶過程中通過引入摻雜物來進行原位摻雜，包括：p型摻雜劑，如硼或BF₂；n型摻雜劑，如磷或砷；和/或其他適當的摻雜劑，包括它們的組合。如果源極/汲極區域108未進行原位摻雜，則可以執行一個注入過程(即結合注入過程)來摻雜源極/汲極區域108。在一些實施方式中，源極/汲極區域208可以是p型電晶體，並且包括SiGeB和/或GeSnB。

參見第13圖。源極/汲極接觸109可以形成在源極/汲極區域108上。在一些實施方式中，源極/汲極接觸109可以包括(但不限於)鎢、鋁、銅、鎳、鈷、鈦、鉭、氮化鈦、氮化鉭、矽化鎳、矽化鈷、碳化鉭、氮化鉭矽、碳氮化鉭、鈦鋁、鈦鋁氮化物等材料或其組合。在一些實施方式中，源極/汲極接觸109的形成可以通過如光刻法製程來進行。例如，可以通過適當的製程在基材100上沉積光阻層來形成遮罩層(圖未示)，例如旋塗技術，可能包括塗覆後的烘焙光阻層。在一些實施方式中，遮罩層可以包括光阻材料，包括正性光阻或負性光阻材料。遮罩層可以被圖案化以形成暴露源極/汲極接觸109的開口。隨後，可以在基材100上沉積接觸材料並形成在源極/汲極接觸109和圖案化遮罩層上的接觸材料。隨後，可以將基材100浸入適當溶劑的槽中，溶劑將與圖案化遮罩層反應。圖案化遮罩層可能會膨脹、溶解，並使形成在圖案化遮罩層上的接觸材料剝離，源極/汲極區域108上的接觸材料部分被保留以形成源極/汲極接觸109。

參見第14圖。層間介電(interlayer dielectric, ILD)層110形成在基材100上。在一些實施方式中，層間介電層110包括材料如四乙氧基硅烷(tetraethylorthosilicate, TEOS)形成的氧化物、未摻雜的矽酸鹽玻璃或摻雜的二氧化矽，例如硼磷硅玻璃(borophosphosilicate glass, BPSG)、熔融石英玻璃(fused silica glass, FSG)、磷硅玻璃(phosphosilicate glass, PSG)、硼摻雜矽玻璃(boron doped silicon glass, BSG)和/或其他適當的介電材料。在一些實施方式中，層間介電層110可以通過等離子體增強化學氣相沉積(plasma-enhanced chemical vapor deposition, PECVD)製程或其他適當的沉積技術來沉積。在一些實施方式中，在形成層間介電層110之後，基材100可能會經歷高熱預算製程來退火層間介電層110。隨後，進行平坦化過程(例如CMP)以去除過多的層間介電層110，直到硬遮罩層105暴露出來。在一些實施方式中，硬遮罩層105也可以作為蝕刻層間介電層110的蝕刻停止層。

參見第15圖。硬遮罩層117可以形成在層間介電層110和硬遮罩層105之上。在一些實施方式中，硬遮罩層117可以由與層間介電層110相同的材料製成，從而導致硬遮罩層117和層間介電層110之間的界面基本上無法區分。在一些實施方式中，硬遮罩層117可以由與層間介電層110不同的材料製成。在一些實施方式中，硬遮罩層117可以由二氧化矽、氮化矽、氧氮化矽、碳化矽、氧碳化矽(SiOC)、四乙氧基硅烷(TEOS)、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、低k介電材料、其他適當材料或其組合製成。低k介電材料的示例包括(但不限於)氟化矽玻璃(FSG)、碳摻雜的二氧化矽、非晶氟化碳、聚對二甲苯、雙苯并環丁烯(bis-benzocyclobuten,eBCB)或聚酰亞胺。在一些實施方式中，硬遮罩層117的形成可以通過使用任何適當的方法來進行，例如CVD、物理氣相沉積(PVD)、ALD、PEALD、PECVD、SACVD、FCVD、旋塗和/或類似方法或其組合。隨後，硬遮罩層117被圖案化，然後用來蝕刻虛設閘層104(見第14圖)、硬遮罩層105和層間介電層110。硬遮罩層117可以通過光刻過程進行圖案化，包括光阻(或光刻膠)塗覆(例如旋塗)、軟烘焙、遮罩對準、曝光、曝光後烘焙、顯影光阻、沖洗、乾燥(例如硬烘焙)、其他適當的製程和/或其組合。蝕刻過程包括乾蝕刻、濕蝕刻和/或其他蝕刻方法(例如反應離子蝕刻)。

在形成圖案化的硬遮罩層117後，可以通過圖案化的硬遮罩層117蝕刻虛設閘層104(見第14圖)、硬遮罩層105和層間介電層110，以形成開口O11。開口O11可以暴露磊晶堆疊結構的側壁，使通道層102和犧牲層101從開口O11暴露出來。蝕刻過程可以包括乾蝕刻、濕蝕刻和/或其他蝕刻方法(例如反應離子蝕刻)。在一些實施方式中，開口O11可以從頂視圖中沿Y方向延伸，具有矩形輪廓。在形成開口O11之後，可以通過適當的技術(如濕清洗製程、灰化製程(ashing process)或類似方法)去除圖案化遮罩。

參見第16圖。犧牲層101(見第15圖)在一個或多個蝕刻過程中被移除，因此可以形成凹槽R14，繼承較低一層犧牲層101的形狀。凹槽R14可以暴露通道層102的底部表面，開口O11可以暴露通道層102的頂部表面。在一些實施方式中，犧牲層101可以通過各向異性乾蝕刻過程移除。例如，蝕刻過程可以包括使用反應氣體的乾蝕刻過程，該反應氣體選擇性地以比基材100、層間介電層110和通道層102更快的速率蝕刻犧牲層101。

參見第17圖。界面層(interfacial layer)111和高k介電層113可以共形地形成在硬遮罩層117以及開口O11和凹槽R14中。在一些實施方式中，界面層111可以包括介電材料，例如二氧化矽(SiO₂)、HfSiO或氧氮化矽(SiON)。在一些實施方式中，界面層111可以使用任何適當的方法進行沉積，例如化學氣相沉積(CVD)、物理氣相沉積(PVD)、ALD、PEALD、PECVD、SACVD、FCVD、旋塗和/或類似方法或其組合。在一些實施方式中，高k介電層113可以包括高k介電材料，例如氧化鉿(HfO₂)、氧化鉿矽(HfSiO)、氧氮化鉿(HfSiON)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、氧化鉿鋯(HfZrO)、氧化鑭(LaO)、氧化鋯(ZrO)、二氧化鈦(TiO₂)、五氧化二鉭(Ta₂O₅)、氧化釔(Y₂O₃)、鈦酸鍶(SrTiO₃，STO)、鈦酸鋇(BaTiO₃，BTO)、氧化鋇鋯(BaZrO)、氧化鉿鑭(HfLaO)、氧化鑭矽(LaSiO)、氧化鋁矽(AlSiO)、氧化鋁(Al2O3)、氮化矽(Si₃N₄)、氧氮化物(SiON)及其組合。在一些實施方式中，高介電常數(k)介電層113可以使用任何適當的方法進行沉積，例如化學氣相沉積(CVD)、物理氣相沉積(PVD)、ALD、PEALD、PECVD、SACVD、FCVD、旋塗和/或類似方法或其組合。

隨後，可以在高介電常數介電層113上沉積閘極電極層115。閘極電極層115可以包括工作函數金屬層和/或圍繞工作函數金屬層的填充金屬。工作函數金屬層和/或填充金屬可以包括金屬、金屬合金或金屬矽化物。對於n型鰭式場效電晶體，工作函數金屬層可以包括一種或多種n型工作函數金屬(N金屬)。n型工作函數金屬可以包括(但不限於)鋁鈦化物(TiAl)、鋁鈦氮化物(TiAlN)、碳氮化鉭(TaCN)、鉿(Hf)、鋯(Zr)、鈦(Ti)、鉭(Ta)、鋁(Al)、金屬碳化物(例如碳化鉿(HfC)、碳化鋯(ZrC)、碳化鈦(TiC)、碳化鋁(AlC))、鋁化物和/或其他適當材料。另一方面，對於p型鰭式場效電晶體，工作函數金屬層可以包括一種或多種p型工作函數金屬(P金屬)。p型工作函數金屬可以包括(但不限於)氮化鈦(TiN)、氮化鎢(WN)、鎢(W)、釕(Ru)、鈀(Pd)、鉑(Pt)、鈷(Co)、鎳(Ni)、導電金屬氧化物和/或其他適當材料。在一些實施方式中，填充金屬可以包括(但不限於)鎢、鋁、銅、鎳、鈷、鈦、鉭、氮化鈦、氮化鉭、矽化鎳、矽化鈷、碳化鉭、氮化鉭矽、碳氮化鉭、鈦鋁、鈦鋁氮化物等適當材料。

參見第18圖。進行平坦化過程(例如CMP)以去除閘極電極層115、高介電常數介電層113、界面層111和閘極間隔物106之上的硬遮罩層105和117的過量部分。閘極間隔物106也可以作為閘極電極層115、高介電常數介電層113、界面層111和硬遮罩層105和117的蝕刻停止層。因此，閘極結構G1包括閘極電極層115、高介電常數介電層113和界面層111可以在凹槽R14中形成，包圍懸掛在凹槽R14中的通道層102。在一些實施方式中，閘極結構G1可以是閘極全包覆場效電晶體的最終閘極。

因此，半導體結構可以包括電晶體pRP₁和電晶體pRP₂(見第18圖)以及電晶體PU_R和電晶體PU_L(見第2圖、第3A圖、第3C圖和第3D圖)。電晶體pRP₁、電晶體pRP₂、電晶體PU_R和電晶體PU_L每個包括通道層102、位於通道層102相對兩側並連接到通道層102的源極/汲極區域108，以及包圍通道層102的閘極結構G1。在一些實施方式中，電晶體pRP₁、電晶體pRP₂、電晶體PU_R和電晶體PU_L可以互換地稱為底層電晶體。在一些實施方式中，電晶體pRP₁、電晶體pRP₂、電晶體PU_R和電晶體PU_L可以是p型電晶體。在一些實施方式中，電晶體pRP₁、電晶體pRP₂、電晶體PU_R和電晶體PU_L可以是n型電晶體。

在一些實施方式中，接觸103a、接觸103b、接觸103c、接觸103d、接觸103e、接觸103f和/或接觸103g可以包括(但不限於)鎢、鋁、銅、鎳、鈷、鈦、鉭、氮化鈦、氮化鉭、矽化鎳、矽化鈷、碳化鉭、氮化鉭矽、碳氮化鉭、鈦鋁、鈦鋁氮化物等材料或其組合，並且其形成可以通過任何適當的製程來進行。在一些實施方式中，接觸103a、接觸103b、接觸103c、接觸103d、接觸103e、接觸103f和/或接觸103g可以互換地稱為接觸結構、金屬接觸、導電接觸、互連結構、金屬互連或導電互連。

參見第19圖。MEOL層121可以形成在電晶體pRP₁、電晶體pRP₂、電晶體PU_R和電晶體PU_L之上。MEOL層121可以包括金屬間介電材料和導電互連，以連接電晶體pRP₁、電晶體pRP₂、電晶體PU_R和電晶體PU_L到覆蓋特徵(例如電晶體nRP₁、電晶體nRP₂、電晶體PG_R、電晶體PG_L、電晶體PD_R和電晶體PD_L)。在一些實施方式中，金屬間介電材料可以包括四乙氧基硅烷(TEOS)形成的氧化物、未摻雜的矽酸鹽玻璃或摻雜的二氧化矽，例如硼磷硅玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅玻璃(PSG)、硼摻雜矽玻璃(BSG)和/或其他適當的介電材料。在一些實施方式中，金屬間介電材料中的導電互連可以由鎢、鋁、銅、鎳、鈷、鈦、鉭、氮化鈦、氮化鉭、矽化鎳、矽化鈷、碳化鉭、氮化鉭矽、碳氮化鉭、鈦鋁、鈦鋁氮化物或其他適當材料製成。

參見第20A圖和第20B圖。磊晶堆疊層形成在MEOL層121上。磊晶堆疊層包括由通道層202的第二組成物夾在中間的犧牲層201。第一和第二組成物可以不同。在一些實施方式中，犧牲層201可以由SiGe製成，並具有與通道層202不同的鍺原子濃度。在一些實施方式中，通道層202可以由矽(Si)製成。在一些實施方式中，犧牲層201的鍺原子濃度比通道層202高。例如但不限於，犧牲層201的鍺原子濃度可以在約10%至90%之間，例如約10%、20%、30%、40%、50%、60%、70%、80%、90%。然而，也可能有其他實施方式，這些實施方式提供了第一和第二組成物具有不同的蝕刻選擇性。

使用通道層202定義裝置的通道或通道的更多討論如下。需要注意的是，第20A圖中所示的通道層202的一層只是為了說明目的，不旨在限制於權利要求中明確記載的內容。可以理解，在磊晶堆疊層中可以形成任意數量的犧牲層；層的數量取決於電晶體所需的通道區域的數量。在一些實施方式中，通道層202的數量可以在約1到100之間。如下文更詳細描述，通道層202可以作為隨後形成的半導體裝置的通道區域，其厚度是基於裝置性能考量選擇的。通道區域中的犧牲層201最終可以被移除，並用來定義相鄰通道區域之間的垂直距離，以便隨後形成的多閘裝置，其厚度是基於裝置性能考量選擇的。

例如，可以通過分子束磊晶(MBE)製程、金屬有機化學氣相沉積(MOCVD)製程和/或其他適當的磊晶生長製程來進行磊晶堆疊層的層的磊晶生長。在一些實施方式中，犧牲層201和通道層202可以包括與基材100不同的材料。如上所述，在至少一些例子中，犧牲層201可以包括磊晶生長的矽鍺(SiGe)層，而通道層202可以包括磊晶生長的矽(Si)層。或者，在一些實施方式中，犧牲層201和通道層202中的任一者可以包括其他材料，如鍺、錫、化合物半導體如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銦銻化物，合金半導體如SiGe、GeSn、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP和/或GaInAsP、III-V族或其組合。正如討論的那樣，犧牲層201和通道層202的材料可以根據提供不同的氧化和/或蝕刻選擇性來選擇。

隨後，包括通道層202和犧牲層201的磊晶堆疊層可以被圖案化，使得通道層202和犧牲層201或其部分可以形成如第20B圖所示的奈米結構。具體而言，通道層202可以形成奈米結構電晶體的奈米結構通道。這裡使用的術語“奈米結構”是指具有奈米尺寸甚至微米尺寸並具有細長形狀的任何材料部分，無論其橫截面形狀如何。因此，這個術語指的是圓形和基本圓形橫截面的細長材料部分，以及例如具有圓柱形或基本矩形橫截面的梁或條狀材料部分。例如，奈米結構可以是奈米片、奈米線、奈米板或奈米環，取決於其幾何形狀。圖案化的通道層202和犧牲層201可以使用適當的製程來製造，包括雙重圖案化或多重圖案化製程。通常，雙重圖案化或多重圖案化製程結合光刻和自對準製程，允許創建具有例如比單一直接光刻製程可獲得的更小的間距的圖案。例如，在一些實施方式中，可以在MEOL層121上形成犧牲層，並使用光刻製程對其進行圖案化。使用自對準製程在圖案化犧牲層的兩側形成間隔物。然後移除犧牲層。蝕刻製程可以包括乾蝕刻、濕蝕刻、反應離子蝕刻(RIE)和/或其他適當的製程。

參見第21圖。虛設閘層204和硬遮罩層205形成在磊晶堆疊層上。虛設閘層204下的通道層202部分可以稱為通道區域。虛設閘層204也可以定義源極/汲極區域208(見第27圖)。虛設閘形成操作在虛設閘層204上形成硬遮罩層205。然後圖案化硬遮罩層205，隨後使用圖案化硬遮罩層205作為蝕刻遮罩來圖案化虛設閘層204。蝕刻製程可以包括濕蝕刻、乾蝕刻和/或其組合。

在一些實施方式中，虛設閘層204可以包括多晶矽(poly-Si)、多晶矽鍺(poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物或金屬。在一些實施方式中，虛設閘層204可以包括含金屬材料，例如TiN、TaN、TaC、Co、Ru、Al、它們的組合或多層結構。硬遮罩層205可以由介電材料製成，例如氮化矽(SiN)、二氧化矽(SiO₂)、碳氮化矽(SiCN)、氧氮化矽(SiON)、氧碳化矽(SiOC)等，並且可以具有單層結構或多層結構，包括多層介電層。在一些實施方式中，虛設閘層204可以通過化學氣相沉積(CVD)、物理氣相沉積(PVD)、濺射沉積或其他適合沉積導電材料的技術進行沉積。在一些實施方式中，硬遮罩層205可以通過化學氣相沉積、物理氣相沉積、濺射沉積或其他適合沉積導電材料的技術進行沉積。在一些實施方式中，虛設閘層204可以互換地稱為虛設閘、虛設閘極圖案、虛設閘極條、隔離結構或介電閘。

參見第22圖。使用適當的蝕刻技術對虛設閘層204進行橫向或水平退縮，結果在犧牲層201和硬遮罩層205之間垂直形成橫向凹槽R21。這一操作可以通過使用選擇性蝕刻製程來進行。例如但不限於，犧牲層201可以由SiGe製成，硬遮罩層205可以由介電材料製成，虛設閘層204可以由矽製成，允許對虛設閘層204進行選擇性蝕刻。在一些實施方式中，選擇性乾蝕刻對矽的蝕刻速率比對SiGe和介電材料的蝕刻速率快。因此，犧牲層201和硬遮罩層205橫向延伸超過虛設閘層204的相對末端表面。

參見第23圖。在完成虛設閘層204的退縮後，將間隔材料206'沉積在MEOL層121上。間隔材料206'可以是覆蓋在最上層犧牲層201、虛設閘層204和硬遮罩層205上的共形層。間隔材料206'可以包括介電材料，例如二氧化矽、氮化矽、碳化矽、氧氮化矽、SiCN膜、氧碳化矽、SiOCN膜和/或其組合。在一些實施方式中，間隔材料206'包括多層，例如第一間隔層和在第一間隔層上形成的第二間隔層。例如，間隔材料206'可以通過適當的沉積製程在最上層犧牲層201、虛設閘層204和硬遮罩層205上沉積介電材料來形成。

參見第24圖。然後對沉積的間隔材料206'進行各向異性蝕刻過程，以暴露最上層犧牲層201和硬遮罩層205。直接在硬遮罩層205和最上層犧牲層201上的間隔材料206'部分可以通過各向異性蝕刻過程完全移除。在虛設閘層204凹槽側壁上的間隔材料206'部分可以保留在橫向凹槽R21中，形成閘側壁間隔物，稱為閘極間隔物206。

參見第25圖。使用例如各向異性蝕刻製程來蝕刻超出閘極間隔物206的圖案化通道層202和圖案化犧牲層201的暴露部分，結果在通道層202和犧牲層201中形成凹槽R22。各向異性蝕刻後，圖案化通道層202和圖案化犧牲層201的末端表面以及閘極間隔物206的各自外側壁大致相同，這是由於各向異性蝕刻的結果。在一些實施方式中，各向異性蝕刻可以通過使用等離子源和反應氣體的乾化學蝕刻進行。等離子源可以是感應耦合等離子(ICR)源、變壓器耦合等離子(TCP)源、電子迴旋共振(ECR)源或類似物，反應氣體可以是例如氟基氣體(例如SF₆、CH₂F₂、CH₃F、CHF₃或類似物)、氯基氣體(例如Cl₂)、氫溴化氣體(HBr)、氧氣(O₂)、類似物或其組合。

參見第26圖。使用適當的蝕刻技術對圖案化的犧牲層201進行橫向或水平退縮，結果在橫向形成凹槽R23。這一操作可以通過使用選擇性蝕刻製程來進行。例如但不限於，犧牲層201可以由SiGe製成，通道層202可以由矽製成，允許對犧牲層201進行選擇性蝕刻。在一些實施方式中，選擇性乾蝕刻對SiGe的蝕刻速率比對矽的蝕刻速率快。因此，圖案化的通道層202橫向延伸超過圖案化犧牲層201的相對末端表面。

隨後，內部間隔物207分別填充在凹槽R23中。例如，間隔材料層形成以填充上述橫向蝕刻犧牲層201留下的凹槽R23。間隔材料層可以是低k介電材料，例如二氧化矽、氮化矽、碳化矽、氧氮化矽、SiCN或SiOCN，並可以通過適當的沉積方法形成，例如原子層沉積。在一些實施方式中，間隔材料層是內部或未摻雜雜質的。間隔材料層可以使用化學氣相沉積，包括LPCVD和PECVD、物理氣相沉積、原子層沉積或其他適當的製程來形成。沉積間隔材料層後，可以進行各向異性蝕刻過程來修整沉積的間隔材料層，使得填充在橫向蝕刻犧牲層201留下的凹槽R23中的沉積間隔材料層部分保留。修整過程後，剩餘的沉積間隔材料部分稱為凹槽R23中的內部間隔物207。內部間隔物207用於隔離隨後加工中形成的金屬閘與源極/汲極區域。

參見第27圖。源極/汲極區域208形成在凹槽R22中，並連接到通道層202。源極/汲極區域208可以通過執行磊晶生長製程來提供MEOL層121上的磊晶材料。在磊晶生長過程中，虛設閘層204、閘極間隔物206和內部間隔物207將源極/汲極區域208限制在MEOL層121和通道層202上。在一些實施方式中，源極/汲極區域208的晶格常數與通道層202的晶格常數不同，因此源極/汲極區域208可以對通道層202施加應變或應力，以提高半導體裝置的載流子遷移率並增強裝置性能。磊晶製程包括化學氣相沉積沉積技術(例如PECVD、氣相磊晶(VPE)和/或超高真空CVD(UHV-CVD))、分子束磊晶和/或其他適當的製程。磊晶過程可以使用氣態和/或液態前驅物，這些前驅物與通道層202的組成物相互作用。

在一些實施方式中，源極/汲極區域208可以包括Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP或其他適當材料。源極/汲極區域208可以在磊晶過程中通過引入摻雜物來進行原位摻雜，包括：p型摻雜劑，如硼或BF2；n型摻雜劑，如磷或砷；和/或其他適當的摻雜劑，包括它們的組合。如果源極/汲極區域208未進行原位摻雜，則可以執行一個注入過程(即結合注入過程)來摻雜源極/汲極區域208。在一些實施方式中，源極/汲極區域208可以是n型電晶體，並且包括SiP。

參見第28圖。源極/汲極接觸209可以形成在源極/汲極區域208上。在一些實施方式中，源極/汲極接觸209可以包括(但不限於)鎢、鋁、銅、鎳、鈷、鈦、鉭、氮化鈦、氮化鉭、矽化鎳、矽化鈷、碳化鉭、氮化鉭矽、碳氮化鉭、鈦鋁、鈦鋁氮化物等材料或其組合。在一些實施方式中，源極/汲極接觸209的形成可以通過如光刻法製程來進行。例如，可以通過適當的製程在MEOL層121上沉積光阻層來形成遮罩層(圖未示)，例如旋塗技術，可能包括塗覆後的烘焙光阻層。在一些實施方式中，遮罩層可以包括光阻材料，包括正性光阻或負性光阻材料。遮罩層可以被圖案化以形成暴露源極/汲極接觸209的開口。隨後，可以在MEOL層121上沉積接觸材料並形成在源極/汲極接觸209和圖案化遮罩層上的接觸材料。隨後，可以將基材100浸入適當溶劑的槽中，溶劑將與圖案化遮罩層反應。圖案化遮罩層可能會膨脹、溶解，並使形成在圖案化遮罩層上的接觸材料剝離，源極/汲極區域208上的接觸材料部分保留下來，形成源極/汲極接觸209。

參見第29圖。在MEOL層121上形成層間介電層210。在一些實施方式中，層間介電層210包括四乙氧基硅烷(TEOS)形成的氧化物、未摻雜的硅酸鹽玻璃，或摻雜的氧化硅，如硼磷硅酸鹽玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸鹽玻璃(PSG)、摻硼矽酸玻璃(BSG)和/或其他適當的介電材料。在一些實施方式中，層間介電層210可以通過等離子體增強化學氣相沉積(PECVD)製程或其他適當的沉積技術來沉積。在一些實施方式中，形成層間介電層210之後，可以對基材100進行高熱預算製程以退火層間介電層間介電層210。隨後，執行平坦化製程(例如CMP)以去除硬遮罩層205上方多餘的層間介電層210，直到硬遮罩層205被暴露出來。在一些實施方式中，硬遮罩層205還可以作為蝕刻層間介電層210的蝕刻停止層。

參見第30圖。硬遮罩層217可以在層間介電層210和硬遮罩層205上形成。在一些實施方式中，硬遮罩層217可以由與層間介電層210相同的材料製成，從而在硬遮罩層217和層間介電層210之間形成實質上難以區分的界面。在一些實施方式中，硬遮罩層217可以由與層間介電層210不同的材料製成。在一些實施方式中，硬遮罩層217可以由氧化矽、氮化矽、氧氮化矽、碳化矽、氧碳化矽(SiOC)、四乙氧基硅烷(TEOS)、磷硅酸鹽玻璃(PSG)、硼磷硅酸鹽玻璃(BPSG)、低介電常數介電材料、其他適當的材料或其組合製成。低介電常數介電材料的例子包括但不限於氟化硅玻璃(FSG)、摻碳氧化矽、非晶氟化碳、聚對二甲苯、雙苯環丁烯(BCB)或聚酰亞胺。在一些實施方式中，硬遮罩層217的形成可以通過使用任何適當的方法來進行，例如CVD、物理氣相沉積(PVD)、ALD、PEALD、PECVD、SACVD、FCVD、旋塗等，或其組合。隨後，硬遮罩層217可以被圖案化，然後用來蝕刻虛設閘層204(見第29圖)、硬遮罩層205和層間介電層210。硬遮罩層217可以通過光刻製程來圖案化，包括光阻(或光阻)塗層(例如旋塗)、軟烘烤、遮罩對準、曝光、後曝光烘烤、顯影光阻、漂洗、乾燥(例如硬烘烤)、其他適當的過程和/或其組合。蝕刻過程包括乾蝕刻、濕蝕刻和/或其他蝕刻方法(例如反應離子蝕刻)。

在形成圖案化的硬遮罩層217後，可以通過圖案化的硬遮罩層217蝕刻虛設閘層204(見第29圖)、硬遮罩層205和層間介電層210，形成開口O21。開口O21可以暴露磊晶層的側壁，使得通道層202和犧牲層201可以從開口O21暴露出來。蝕刻過程可以包括乾蝕刻、濕蝕刻和/或其他蝕刻方法(例如反應離子蝕刻)。在一些實施方式中，開口O21從頂視圖延伸在Y方向上具有矩形輪廓。在形成開口O21後，可以通過適當的技術(例如濕法清洗過程、燒蝕過程等)去除圖案化的遮罩。

隨後，通過一個或多個蝕刻過程去除犧牲層201，以便形成凹槽R24以繼承下部犧牲層201的形狀。凹槽R24可以暴露通道層202的底表面，並且開口O21可以暴露通道層202的頂表面。在一些實施方式中，可以通過各向異性乾蝕刻過程去除犧牲層201。例如，蝕刻過程可以包括使用選擇性地以比通道層202更快的速率蝕刻犧牲層201的反應氣體進行的乾蝕刻過程。

參見第31圖。界面層211和高k介電層213可以在硬遮罩層217以及開口O21和凹槽R24中以共形方式形成。在一些實施方式中，界面層211可以包括介電材料，例如二氧化矽(SiO2)、HfSiO或氧氮化矽(SiON)。在一些實施方式中，界面層211可以使用任何適當的方法沉積，例如化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、等離子體增強原子層沉積(PEALD)、等離子體增強化學氣相沉積(PECVD)、自旋塗佈(spin-on)和/或類似方法，或其組合。在一些實施方式中，高介電常數介電層213可以包括高介電常數介電材料，例如氧化鉿(HfO2)、鉿矽氧(HfSiO)、鉿矽氧氮(HfSiON)、鉿鉭氧(HfTaO)、鉿鈦氧(HfTiO)、鉿鋯氧(HfZrO)、氧化鑭(LaO)、氧化鋯(ZrO)、氧化鈦(TiO₂)、五氧化二鉭(Ta2O5)、氧化釔(Y₂O₃)、鋇鈦氧(BaTiO₃)、鋇鋯氧(BaZrO)、鉿鑭氧(HfLaO)、矽氧化鑭(LaSiO)、矽氧鋁(AlSiO)、氧化鋁(Al₂O₃)、氮化矽(Si₃N₄)、氧氮化物(SiON)和其組合。在一些實施方式中，高介電常數介電層213可以使用任何適當的方法沉積，例如化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、等離子體增強原子層沉積(PEALD)、等離子體增強化學氣相沉積(PECVD)、自旋塗佈(spin-on)和/或類似方法，或其組合。

隨後，閘極電極層215可以在高介電常數介電層213上沉積。閘極電極層215可以包括功函數金屬層和/或圍繞功函數金屬層形成的填充金屬。功函數金屬層和/或填充金屬可以包括金屬、金屬合金或金屬矽化物。對於n型鰭式場效電晶體，功函數金屬層可以包括一種或多種n型功函數金屬(N-metal)。n型功函數金屬可以例如包括但不限於鋁鈦化物(TiAl)、鋁鈦氮化物(TiAlN)、碳氮化鉭(TaCN)、鉿(Hf)、鋯(Zr)、鈦(Ti)、鉭(Ta)、鋁(Al)、金屬碳化物(例如碳化鉿(HfC)、碳化鋯(ZrC)、碳化鈦(TiC)、碳化鋁(AlC))、鋁化物和/或其他適當材料。另一方面，對於p型鰭式場效電晶體，功函數金屬層可以包括一種或多種p型功函數金屬(P-metal)。p型功函數金屬可以例如包括但不限於氮化鈦(TiN)、氮化鎢(WN)、鎢(W)、釕(Ru)、鈀(Pd)、鉑(Pt)、鈷(Co)、鎳(Ni)、導電金屬氧化物和/或其他適當材料。在一些實施方式中，填充金屬可以例如包括但不限於鎢、鋁、銅、鎳、鈷、鈦、鉭、氮化鈦、氮化鉭、鎳矽化物、鈷矽化物、碳化鉭、碳氮化鉭、碳氮化鈦、鋁鈦、鋁鈦氮或其他適當材料。

參見第32圖。進行平坦化製程(例如CMP)以去除閘極電極層215、高介電常數介電層213、界面層211和位於閘側牆間隔物206上方的硬遮罩層205和217的多餘部分。閘極間隔物206也可以作為蝕刻閘極電極層215、高介電常數介電層213、界面層211和硬遮罩層205和217的蝕刻停止層。因此，閘極電極層215、高介電常數介電層213和界面層211可以在凹槽R24中形成一個(金屬)閘極結構G2，以圍繞懸浮在凹槽R24中的通道層202。在一些實施方式中，閘極結構G2可以是閘極全包覆場效電晶體的最終閘極。

因此，半導體結構可以包括電晶體nRP₁、電晶體nRP₂、電晶體PG_R、電晶體PG_L、電晶體PD_R和電晶體PD_L。電晶體nRP₁位於電晶體pRP₁之上，電晶體nRP₂位於電晶體pRP₂之上。電晶體PD_R位於電晶體PU_R之上。電晶體PD_L位於電晶體PU_L之上。電晶體nRP₁、電晶體nRP₂、電晶體PG_R、電晶體PG_L、電晶體PD_R電晶體和PD_L每個都包括通道層202、位於通道層202兩側並與之連接的源極/汲極區域208，以及圍繞通道層202的閘極結構G2。在一些實施方式中，電晶體pRP₁、電晶體pRP₂、電晶體PU_R和電晶體PU_L可以位於第一層高度，而電晶體nRP₁、電晶體nRP₂、電晶體PG_R、電晶體PG_L、電晶體PDR和電晶體PDL可以位於比第一層高度更高的第二層高度。在一些實施方式中，電晶體nRP₁、電晶體nRP₂、電晶體PG_R、電晶體PG_L、電晶體PD_R和電晶體PD_L可以互換地稱為頂層電晶體。在一些實施方式中，電晶體電晶體nRP₁、電晶體nRP₂、電晶體PG_R、電晶體PG_L、電晶體PD_R和電晶體PD_L具有第一導電類型，而電晶體pRP₁、電晶體pRP₂、電晶體PU_R和電晶體PU_L具有與第一導電類型相反的第二導電類型。舉例來說，電晶體nRP₁、電晶體nRP₂、電晶體PG_R、電晶體PG_L、電晶體PD_R和電晶體PD_L可以是n型電晶體，而電晶體pRP₁、電晶體pRP₂、電晶體PU_R和電晶體PU_L可以是p型電晶體。在一些實施方式中，電晶體nRP1、電晶體nRP₂、電晶體PG_R、電晶體PG_L、電晶體PD_R和電晶體PD_L可以是p型電晶體，而電晶體pRP₁、電晶體pRP₂、電晶體PU_R和電晶體PU_L可以是n型電晶體。

參見第33圖。在電晶體nRP₁、電晶體nRP₂、電晶體PG_R、電晶體PG_L、電晶體PD_R和電晶體PD_L之上可以形成互連結構222。互連結構222可以包括金屬間介電層223、位元線BL和位元線BLB(見第2圖)、讀取位元線pRBL和讀取位元線nRBL(見第2圖)、字線WL(見第2圖)和讀取字線pRWL和字線nRWL(見第2圖)，它們位於金屬間介電層223中。在一些實施方式中，位元線BL和位元線BLB以及讀取位元線pRBL和讀取位元線nRBL可以在相同的高度上形成。在一些實施方式中，字線WL和讀取字線pRWL和讀取字線nRWL可以在比位元線BL和BLB以及讀取位元線pRBL和讀取字線nRBL更高的高度上形成。在一些實施方式中，位元線BL可以通過接觸203m(見第2圖和第3B圖)電性連接到底層電晶體PG_R的第二個源極/汲極區域108。位元線BLB可以通過接觸203i(見第2圖和第3B圖)電性連接到底層電晶體PGL的第二個源極/汲極區域108。讀取位元線pRBL可以通過接觸103f(見第2圖和第3A圖)電性連接到底層電晶體pRP₂的其中一個源極/汲極區域108，而這個源極/汲極區域位於電晶體pRP₁的相對一側。讀取位元線nRBL可以通過接觸203n(見第2圖和第3B圖)電性連接到底層電晶體nRP₂的第二個源極/汲極區域108。字線WL可以通過接觸203k(見第2圖和第3B圖)電性連接到底層電晶體PG_R的閘極結構G2。讀取字線pRWL可以通過接觸103g(見第2圖和第3A圖)電性連接到底層電晶體pRP₂的閘極結構G1。讀取字線nRWL可以通過接觸203o(見第3B圖)和接觸203p(見第2圖和第3B圖)電性連接到底層電晶體nRP₂的閘極結構G2。

在一些實施方式中，金屬間介電(inter-metal dielectric)層223可以包括材料，例如四乙氧基矽烷(TEOS)形成的氧化物、未摻雜的矽酸鹽玻璃，或摻雜的氧化矽，如硼磷矽酸鹽玻璃(BPSG)、熔融石英玻璃(FSG)、磷矽酸鹽玻璃(PSG)、摻硼矽酸玻璃(BSG)和/或其他適當的介電材料。在一些實施方式中，位元線BL和BLB、讀取位元線pRBL和讀取位元線nRBL、字線WL和讀取字線pRWL和讀取字線nRWL可以由鎢、鋁、銅、鎳、鈷、鈦、鉭、氮化鈦、氮化鉭、鎳矽化物、鈷矽化物、碳化鉭、碳氮化鉭、碳氮化鈦、鋁鈦、鋁鈦氮或其他適當材料製成。

參見第34圖至第35D圖。第34圖至第35D圖繪示了一種靜態隨機存取記憶體位元單元20的半導體結構的示意圖，根據本揭露的一些實施方式。雖然第34圖至第35D圖繪示了一種與第1圖至第33圖中的靜態隨機存取記憶體位元單元10具有不同結構配置的靜態隨機存取記憶體位元單元20的實施方式，但本揭露可能在各個示例中重複引用號和/或字母。這種重複是為了簡化和清晰，不本身表示各個實施方式和/或配置之間的關係。具體而言，靜態隨機存取記憶體位元單元20採用不同的方法，通過在頂層結構中使用N型金屬氧化物半導體(NMOS)電晶體作為兩個讀出端口，從而形成8T佈局。

參見第36A圖。第36A圖繪示了靜態隨機存取記憶體位元單元10和靜態隨機存取記憶體位元單元20基於其讀取位元線上的電壓變化(例如30mv)響應的讀取時間。具體來說，數據C1繪示了靜態隨機存取記憶體位元單元10中讀取端口12a在其位元線pRBL上響應電壓變化的讀取時間，而數據C2繪示了同一靜態隨機存取記憶體位元單元10中讀取端口14a響應位元線nRBL上的電壓變化的讀取時間。此外，數據C3繪示了靜態隨機存取記憶體位元單元20兩個讀出端口之間的較快讀取時間，因為其位元線nRBL1和位元線nRBL2響應電壓變化。靜態隨機存取記憶體位元單元10可以是具有雙讀取端口12a和讀取端口14a的10電晶體(10T)結構。讀取端口12a可以包含位於底層的PMOS電晶體，而讀取端口14a可以包含位於頂層的NMOS電晶體，使得靜態隨機存取記憶體位元單元10可以保持6T佈局，如第2圖至第3E圖所示。另一方面，靜態隨機存取記憶體位元單元20也可以是具有雙讀出端口的10T結構，在頂層中使用N型金屬氧化物半導體電晶體作為兩個讀出端口，使得靜態隨機存取記憶體位元單元20具有8T佈局，如第34圖至第35D圖所示。因此，與靜態隨機存取記憶體位元單元20相比，靜態隨機存取記憶體位元單元10佔用的空間更小(例如，6T佈局)。

在第36A圖中，在基本相同的電壓變化條件下(例如30mv)，靜態隨機存取記憶體位元單元10中讀取端口12a和讀取端口14a的讀取時間比靜態隨機存取記憶體位元單元20的讀取時間短。在一些實施方式中，靜態隨機存取記憶體位元單元10中讀取端口14a的讀取時間甚至比其在靜態隨機存取記憶體位元單元10中的對應端口更短。靜態隨機存取記憶體位元單元10在讀取時間上的效率優於靜態隨機存取記憶體單元20，這可以歸因於靜態隨機存取記憶體位元單元10(例如6T佈局)的更緊湊尺寸，從而具有更短的字線長度，減少了字線延遲。因此，靜態隨機存取記憶體位元單元10的這種結構不僅節省了半導體結構中的空間，還由於字線延遲最小化提供了更快的讀取操作。

參見第36B圖。第36B圖顯示了靜態隨機存取記憶體位元單元10和靜態隨機存取記憶體位元單元20在讀取時間條件下(例如250皮秒(ps))的電壓變化。具體來說，數據C4顯示了在特定讀取時間內靜態隨機存取記憶體位元單元10中讀取端口12a的位元線pRBL的電壓變化，數據C5顯示了同一靜態隨機存取記憶體位元單元10中讀取端口14a的位元線nRBL的電壓變化。此外，數據C6顯示了靜態隨機存取記憶體位元單元20在特定讀取時間內兩條位元線nRBL1和位元線nRBL2的最小電壓變化。在第36B圖中，給定相同的讀取時間(例如250 ps)，靜態隨機存取記憶體位元單元10中讀取端口12a和讀取端口14a的位元線pRBL和位元線nRBL的電壓變化可以超過靜態隨機存取記憶體位元單元20中位元線nRBL1和位元線nRBL2的電壓變化，這表明靜態隨機存取記憶體位元單元10在讀取操作期間可以實現更高的響應或靈敏度，從而具有比靜態隨機存取記憶體位元單元20更快的讀取速度。在一些實施方式中，具有10T3P互補場效電晶體配置的靜態隨機存取記憶體位元單元可以實現與8電晶體、2端口(8T2P) 互補場效電晶體靜態隨機存取記憶體相當的位元單元面積，但它可以提供至少約兩倍的吞吐量並且幾乎使面積效率加倍。

因此，根據上述討論，可以看出本揭露提供了優勢。然而，需要理解的是，其他實施方式可能提供額外的優勢，並非所有優勢都必須在此披露，且不需要所有實施方式都具備特定的優勢。本揭露的各種實施方式提供了一種在6電晶體(6T)佈局(即6T佈局)佔用的面積內的10電晶體、3端口(10T3P)靜態隨機存取記憶體配置。本揭露的靜態隨機存取記憶體位元單元可以利用互補場效電晶體技術以及背側電源傳遞網絡。本揭露的靜態隨機存取記憶體位元單元可以提高面積效率，從而允許提升高性能計算，例如內存計算應用。此外，本揭露的靜態隨機存取記憶體位元單元可以具有使用P型場效電晶體基閘極的讀出端口，確保最佳性能和空間利用。

於一些實施方式中，半導體結構的形成方法包括在基材上方的第一高度形成第一讀取下拉電晶體和第一讀取開關電晶體，其中第一讀取下拉電晶體和第一讀取開關電晶體屬於靜態隨機存取記憶體單元的第一讀取端口；在基材上方比第一高度更高的第二高度形成第二讀取下拉電晶體和一第二讀取開關電晶體，其中第二讀取下拉電晶體和第二讀取開關電晶體屬於靜態隨機存取記憶體單元的第二讀取端口。於一些實施方式中，第二讀取下拉電晶體在基材上的投影面積重疊於第一讀取下拉電晶體在基材上的投影面積。於一些實施方式中，半導體結構的形成方法還包括在基材上的第一高度形成第一寫入上拉電晶體和第二寫入上拉電晶體，其中第一寫入上拉電晶體屬和第二寫入上拉電晶體屬於靜態隨機存取記憶體單元的寫入端口。於一些實施方式中，半導體結構的形成方法還包括在基材上的第二高度形成第一寫入下拉電晶體、第二寫入下拉電晶體、第一寫入開關電晶體以及第二寫入開關電晶體，其中第一寫入下拉電晶體、第二寫入下拉電晶體、第一寫入開關電晶體以及第二寫入開關電晶體屬於靜態隨機存取記憶體單元的寫入端口。於一些實施方式中，第一寫入下拉電晶體在基材上的投影面積重疊於第一寫入上拉電晶體在基材上的投影面積，且第二寫入下拉電晶體在基材上的投影面積重疊於第二寫入上拉電晶體在基材上的投影面積。於一些實施方式中，第一讀取下拉電晶體和第一讀取開關電晶體為第一導電類型，第二讀取下拉電晶體和第二讀取開關電晶體為與第一導電類型相反的第二導電類型。於一些實施方式中，第一讀取下拉電晶體和第一讀取開關電晶體為P型金屬氧化物半導體電晶體，而第二讀取下拉電晶體和第二讀取開關電晶體為N型金屬氧化物半導體電晶體。於一些實施方式中，第一讀取下拉電晶體和第一讀取開關電晶體為N型金屬氧化物半導體電晶體，而第二讀取下拉電晶體和第二讀取開關電晶體為P型金屬氧化物半導體電晶體。於一些實施方式中，半導體結構的形成方法還包括在基材上形成背側電源線，其中背側電源線電性連接於第一讀取下拉電晶體的源極/汲極區域。於一些實施方式中，半導體結構的形成方法還包括在基材上形成背側接地線，其中背側接地線電性連接於第二讀取下拉電晶體的源極/汲極區域。

於一些實施方式中，半導體結構的形成方法包括在基材上方的第一高度形成第一半導體奈米結構；在第一半導體奈米結構的兩側形成多個第一磊晶結構；形成圍繞第一半導體奈米結構的第一閘極結構，其中第一半導體奈米結構、多個第一磊晶結構和第一閘極結構構成第一P型金屬氧化物半導體電晶體，第一P型金屬氧化物半導體電晶體屬於靜態隨機存取記憶體單元的第一讀取端口；在基材上方的第二高度形成第二半導體奈米結構，其中第二高度不同於第一高度；在第二半導體奈米結構的兩側形成多個第二磊晶結構；形成圍繞第二半導體奈米結構的第二閘極結構，其中第二半導體奈米結構、多個第二磊晶結構和第二閘極結構構成第一N型金屬氧化物半導體電晶體，第一N型金屬氧化物半導體電晶體屬於靜態隨機存取記憶體單元的第二讀取端口。於一些實施方式中，第二半導體奈米結構在基材上的投影面積重疊於第一半導體奈米結構在基材上的投影面積。於一些實施方式中，第二高度係高於第一高度。於一些實施方式中，半導體結構的形成方法還包括在基材上的第一高度形成第三半導體奈米結構，且在基材上的第二高度形成第四半導體奈米結構；在第三半導體奈米結構的兩側形成多個第三磊晶結構，且在第四半導體奈米結構的兩側形成多個第四磊晶結構；形成圍繞第三半導體奈米結構的第三閘極結構，且形成圍繞第四半導體奈米結構的第四閘極結構，其中第三半導體奈米結構、多個第三磊晶結構和第三閘極結構構成第二P型金屬氧化物半導體電晶體，P型金屬氧化物半導體電晶體屬於靜態隨機存取記憶體單元的寫入端口，而第四半導體奈米結構、多個第四磊晶結構和第四閘極結構構成第二N型金屬氧化物半導體電晶體，第二N型金屬氧化物半導體電晶體屬於靜態隨機存取記憶體單元的寫入端口。於一些實施方式中，第四半導體奈米結構在基材上的投影面積重疊於第三半導體奈米結構在基材上的投影面積。

於一些實施方式中，半導體結構包括基材、多個背側電源線以及靜態隨機存取記憶體單元。多個背側電源線位於基材上。靜態隨機存取記憶體單元位於背側電源線上。靜態隨機存取記憶體單元包括一寫入端口、第一讀取端口以及第二讀取端口。寫入端口包括位於第一高度的第一寫入上拉電晶體以及第二寫入上拉電晶體。第一讀取端口包括位於第二高度的一第一讀取下拉電晶體以及第一讀取開關電晶體，第二高度高於第一高度。第二讀取端口包括第二讀取下拉電晶體以及第二讀取開關電晶體。於一些實施方式中，靜態隨機存取記憶體單元的第二讀取端口的第二讀取下拉電晶體以及第二讀取開關電晶體位於第一高度。於一些實施方式中，靜態隨機存取記憶體單元的第二讀取端口的第二讀取下拉電晶體以及第二讀取開關電晶體位於第二高度。於一些實施方式中，第二讀取端口的第二讀取下拉電晶體以及第二讀取開關電晶體在基材上的投影面積重疊於第一讀取端口的第一讀取下拉電晶體以及第一讀取開關電晶體在基材上的投影面積。於一些實施方式中，靜態隨機存取記憶體單元的寫入端口還包括位於第二高度的第一寫入下拉電晶體、第二寫入下拉電晶體、第一寫入開關電晶體以及第二寫入開關電晶體，其中第一寫入下拉電晶體在基材上的投影面積重疊於第一寫入上拉電晶體在基材上的投影面積，且第二寫入下拉電晶體在基材上的投影面積重疊於第二寫入上拉電晶體在基材上的投影面積。

前文概括了若干實施方式的特徵，使得熟習此項技術者可更好地理解本揭露內容的態樣。熟習此項技術者應瞭解，其可易於將本揭露內容用作用於設計或修改其他處理程序及結構以用於實行相同目的及/或達成本文中介紹的實施方式的相同優勢的基礎。熟習此項技術者亦應認識到，此等等效構造不脫離本揭露內容的精神及範疇，且在不脫離本揭露內容的精神及範疇的情況下，其可進行各種改變、取代及更改。

10、20:靜態隨機存取記憶體位元單元11:寫入端口12a、14a:讀取端口12b、14b:預放電電路100:基材101、201:犧牲層102、202:通道層103a、103b、103c、103d、103e、103f、103g、203a、203b、203c、203d、203e、203f、203g、203h、203i、203j、203k、203m、203n、203o、203p:接觸104、204:虛設閘層105、117、205、217:硬遮罩層106、206:閘極間隔物106'、206’:間隔材料107、207:內部間隔物108、208:源極/汲極區域109、209:源極/汲極接觸110、210:層間介電層111、211:界面層113、213:高介電常數介電層115、215:閘極電極層121:MEOL層222:互連結構223:金屬間介電層A1-A1'、B1-B1'、C1-C1':參考截面BL、BLB:位元線C1、C2:區域G1、G2:閘極結構GND:接地電壓M1:電晶體Mn、M_p:輸出信號N1、N2:逆變器nclk、pclk:時鐘信號nRBL1、nRBL2:位元線nRP₁、pRP₁:讀取下拉電晶體nRP₂、pRP₂:讀取開關電晶體O11、O21:開口PD_R、PD_L:下拉電晶體PG_R、PG_L:開關電晶體pRBL、nRBL:讀取位元線pRWL、nRWL:讀取字線PU_R、PU_L、:上拉電晶體QB、B:存儲節點R11、R12、R13、R14、R21、R22、R23、R24:凹槽Vdd、Vss:供電電壓VDD-1、VDD-2:底層電壓源線VSS-1、VSS-2:底層接地線WL:字線

當藉由附圖閱讀時，自以下詳細繪示，最佳地理解本揭露內容的態樣。注意，根據該行業中的標準實務，各種特徵未按比例繪製。事實上，為了論述的清晰起見，可任意地增大或減小各種特徵的尺寸。第1圖說明了根據本揭露的一些實施方式的電路圖。第2圖至第3E圖說明了根據本揭露的一些實施方式的半導體結構的示意圖。第4A圖和第4B圖說明了根據本揭露的一些實施方式的半導體結構的操作表。第5A圖至第33圖說明了根據一些實施方式的半導體結構形成過程中的中間階段的剖面圖。第34圖至第35D圖說明了根據本揭露的一些實施方式的半導體結構的示意圖。第36A圖說明了根據本揭露的一些實施方式的不同半導體結構中的讀取時間。第36B圖說明了根據本揭露的一些實施方式的不同半導體結構中的位元線電壓變化。

103a、103b、103c、103e、103f、103g、203a、203b、203c、203d、203f、203g、203h、203i、203k、203m、203n、203p:接觸

108、208:源極/汲極區域

109、209:源極/汲極接觸

A1-A1'、B1-B1'、C1-C1':參考截面

BL、BLB:位元線

pRBL、nRBL:讀取位元線

pRWL、nRWL:讀取字線

VDD-1、VDD-2:底層電壓源線

VSS-1、VSS-2:底層接地線

WL:字線

Claims

一種半導體結構的形成方法，包括：在一基材上方的一第一高度形成屬於一第一導電型的一第一讀取下拉電晶體和一第一讀取開關電晶體，其中該第一讀取下拉電晶體和該第一讀取開關電晶體屬於一靜態隨機存取記憶體單元的一第一讀取端口；以及在該基材上方比該第一高度更高的一第二高度形成屬於一第二導電型的一第二讀取下拉電晶體和一第二讀取開關電晶體，該第二導電型與該第一導電型相異，其中該第二讀取下拉電晶體和該第二讀取開關電晶體屬於該靜態隨機存取記憶體單元的一第二讀取端口，且該第二讀取下拉電晶體的一通道區域在該基材上的一投影面積重疊於該第一讀取開關電晶體的一通道區域在該基材上的一投影面積，且該第二讀取開關電晶體的一通道區域在該基材上的一投影面積重疊於該第一讀取下拉電晶體的一通道區域在該基材上的一投影面積。
如請求項1所述之形成方法，其中該第二讀取下拉電晶體和該第二讀取開關電晶體為N型金屬氧化物半導體電晶體，該第一讀取下拉電晶體和該第一讀取開關電晶體為P型金屬氧化物半導體電晶體。
如請求項1所述之形成方法，還包括：在該基材上的該第一高度形成一第一寫入上拉電晶體和一第二寫入上拉電晶體，其中該第一寫入上拉電晶體和該第二寫入上拉電晶體屬於該靜態隨機存取記憶體單元的一寫入端口。
如請求項3所述之形成方法，還包括：在該基材上的該第二高度形成一第一寫入下拉電晶體、一第二寫入下拉電晶體、一第一寫入開關電晶體以及一第二寫入開關電晶體，其中該第一寫入下拉電晶體、該第二寫入下拉電晶體、該第一寫入開關電晶體以及該第二寫入開關電晶體屬於該靜態隨機存取記憶體單元的該寫入端口。
如請求項1所述之形成方法，還包括：在該基材上形成一背側電源線，其中該背側電源線電性連接於該第一讀取下拉電晶體的一源極/汲極區域。
一種半導體結構的形成方法，包括：在一基材上方的一第一高度形成一第一半導體奈米結構以及一第二半導體奈米結構；在該第一半導體奈米結構的兩側形成複數個第一磊晶結構；在該第二半導體奈米結構的兩側形成複數個第二磊晶結構；形成圍繞該第一半導體奈米結構的一第一閘極結構以及圍繞該第二半導體奈米結構的一第二閘極結構，其中該第一半導體奈米結構、該些第一磊晶結構和該第一閘極結構構成一P型金屬氧化物半導體讀取下拉電晶體，該第二半導體奈米結構、該些第二磊晶結構和該第二閘極結構構成一P型金屬氧化物半導體讀取開關電晶體，該P型金屬氧化物半導體讀取下拉電晶體以及該P型金屬氧化物半導體讀取開關電晶體屬於一靜態隨機存取記憶體單元的一第一讀取端口；在該基材上方的一第二高度形成一第三半導體奈米結構以及一第四半導體奈米結構，其中該第二高度高於該第一高度；在該第三半導體奈米結構的兩側形成複數個第三磊晶結構；在該第四半導體奈米結構的兩側形成複數個第四磊晶結構；以及形成圍繞該第三半導體奈米結構的一第三閘極結構以及圍繞該第四半導體奈米結構的一第四閘極結構，其中該第三半導體奈米結構、該些第三磊晶結構和該第三閘極結構構成一N型金屬氧化物半導體讀取下拉電晶體，該第四半導體奈米結構、該些第四磊晶結構和該第四閘極結構構成一N型金屬氧化物半導體讀取開關電晶體，該N型金屬氧化物半導體讀取下拉電晶體以及該N型金屬氧化物半導體讀取開關電晶體屬於該靜態隨機存取記憶體單元的一第二讀取端口，且該N型金屬氧化物半導體讀取下拉電晶體的一通道區域在該基材上的一投影面積重疊於該P型金屬氧化物半導體讀取開關電晶體的一通道區域在該基材上的一投影面積，且該N型金屬氧化物半導體讀取開關電晶體的一通道區域在該基材上的一投影面積重疊於該P型金屬氧化物半導體讀取下拉電晶體的一通道區域在該基材上的一投影面積。
如請求項6所述之形成方法，還包括：在該基材上的該第一高度形成一第五半導體奈米結構，且在該基材上的該第二高度形成一第六半導體奈米結構；在該第五半導體奈米結構的兩側形成複數個第五磊晶結構，且在該第六半導體奈米結構的兩側形成複數個第六磊晶結構；以及形成圍繞該第五半導體奈米結構的一第五閘極結構，且形成圍繞該第六半導體奈米結構的一第六閘極結構，其中該第五半導體奈米結構、該些第五磊晶結構和該第五閘極結構構成一P型金屬氧化物半導體寫入上拉電晶體，而該第六半導體奈米結構、該些第六磊晶結構和該第六閘極結構構成一N型金屬氧化物半導體寫入下拉電晶體，P型金屬氧化物半導體寫入上拉電晶體以及該N型金屬氧化物半導體寫入下拉電晶體屬於該靜態隨機存取記憶體單元的一寫入端口，且該N型金屬氧化物半導體寫入下拉電晶體的一通道區域在該基材上的一投影面積重疊於該P型金屬氧化物半導體寫入上拉電晶體的一通道區域在該基材上的一投影面積。
一種半導體結構，包括：一基材；複數個背側電源線，位於該基材上；以及一靜態隨機存取記憶體單元，位於該背側電源線上，該靜態隨機存取記憶體單元包括一寫入端口、一第一讀取端口以及一第二讀取端口，其中該寫入端口包括位於一第一高度的第一P型寫入上拉電晶體以及第二P型寫入上拉電晶體，該第一讀取端口包括位於一第二高度的一N型讀取下拉電晶體以及一N型讀取開關電晶體，該第二高度高於該第一高度，該第二讀取端口包括位於該第一高度的一P型讀取下拉電晶體以及一P型讀取開關電晶體，且該N型讀取下拉電晶體的一通道區域在該基材上的一投影面積重疊於該P型讀取開關電晶體的一通道區域在該基材上的一投影面積，且該N型讀取開關電晶體的一通道區域在該基材上的一投影面積重疊於該P型讀取下拉電晶體的一通道區域在該基材上的一投影面積。
如請求項8所述之半導體結構，其中該第二讀取端口的該P型讀取下拉電晶體的該通道區域在該基材上的該投影面積不重疊於該N型讀取下拉電晶體的該通道區域在該基材上的該投影面積，以及該P型讀取開關電晶體的該通道區域在該基材上的該投影面積不重疊於該N型讀取開關電晶體的該通道區域在該基材上的該投影面積。
如請求項8所述之半導體結構，其中該靜態隨機存取記憶體單元的該寫入端口還包括位於該第二高度的一第一N型寫入下拉電晶體、一第二N型寫入下拉電晶體、一第一N型寫入開關電晶體以及一第二N型寫入開關電晶體，其中該第一N型寫入下拉電晶體的一通道區域在該基材上的一投影面積重疊於該第一P型寫入上拉電晶體的一通道區域在該基材上的一投影面積，且該第二N型寫入下拉電晶體的一通道區域在該基材上的一投影面積重疊於該第二P型寫入上拉電晶體的一通道區域在該基材上的一投影面積。