TWI911790B - 半導體模組、封裝結構及其形成方法 - Google Patents

Abstract

半導體模組包括第一半導體晶粒、位於該第一半導體晶粒 上的第二半導體晶粒、以及鄰近位於該第一半導體晶粒上的該第二半導體晶粒的第一角晶粒，其包括第一角晶粒第一側、第一角晶粒第二側以及連接該第一角晶粒第一側和該第一角晶粒第二側的第一角晶粒角側，其中該第一角晶粒位於該第一半導體晶粒的一側上。

Description

半導體模組、封裝結構及其形成方法

本發明實施例是有關於一種半導體模組、封裝結構及其形成方法，且特別是有關於一種包括位於半導體晶粒的一側上的角晶粒之半導體模組、包括該半導體模組的封裝結構及其形成方法（semiconductor module including a corner die over a side of a semiconductor die, package structure including the semiconductor module and methods of forming the same）。

半導體模組（例如，三維半導體模組）可能經常在半導體模組的角落經受角應力（corner stress）（例如，機械應力（mechanical stress））。角應力可能導致機械失效，例如半導體模組中的裂紋（cracking）或分層（delamination）。 因此，角應力可能降低半導體模組的可靠性和性能。

有幾個因素可能對角應力產生影響。具體而言，半導體模組可以包含具有不同熱膨脹係數（coefficients of thermal expansion，CTE）的材料。當半導體模組經歷溫度變化時，這些材料之間不同的膨脹和收縮的速率會導致角應力。

例如以下的狀況也可能使角應力被引入：透過具有不同熱性質、尺寸、翹曲特性等的堆疊晶粒（stacking dies）的製程；透過製造半導體模組的製程步驟（例如接合（bonding）、模塑（molding）、固化（curing）等）；透過半導體模組的設計（例如形狀（shape）、厚度（thickness）、佈局（layout）等）；透過使用具有不均勻（inhomogeneous）或不匹配（mismatched）的材料特性的晶粒；透過將半導體模組接附到封裝基板的方法；以及，半導體模組中的晶粒之間的內連線（interconnect(s)）。

一種半導體模組，包括第一半導體晶粒、第二半導體晶粒以及第一角晶粒。第二半導體晶粒位於所述第一半導體晶粒上。第一角晶粒，鄰近所述第一半導體晶粒上的所述第二半導體晶粒，且包括第一角晶粒第一側、第一角晶粒第二側以及連接所述第一角晶粒第一側和所述第一角晶粒第二側的第一角晶粒角側，其中所述第一角晶粒位於所述第一半導體晶粒的一側上方。

一種形成半導體模組的方法，所述方法包括：將第一半導體晶粒接附到第一載體基板上；在所述第一半導體晶粒的背側形成背側金屬接合墊；在所述第一半導體晶粒的背側形成晶粒接合膜，使得所述背側金屬接合墊透過所述晶粒接合膜暴露；透過混合接合將第二半導體晶粒接附到所述第一半導體晶粒上，其中所述第二半導體晶粒的前側金屬接合墊接合到所述第一半導體晶粒的背側金屬接合墊，且所述第二半導體晶粒的第二半導體晶粒接合膜接合到所述晶粒接合膜；以及將第一角晶粒接附到所述第一半導體晶粒上並鄰近所述第二半導體晶粒，使得所述第一角晶粒位於所述第一半導體晶粒的一側上方，其中所述第一角晶粒包括第一角晶粒第一側、第一角晶粒第二側以及連接所述第一角晶粒第一側和所述第一角晶粒第二側的第一角晶粒角側。

一種封裝結構，包括封裝基板、位於所述封裝基板上的半導體模組、位於所述半導體模組上的熱界面材料（TIM）層；以及位於所述半導體模組上並接附至所述封裝基板的封裝蓋。半導體模組包括第一半導體晶粒，包括具有倒角形狀的第一半導體晶粒第一角側；位於所述第一半導體晶粒上的第二半導體晶粒；以及鄰近所述第一半導體晶粒上的所述第二半導體晶粒的第一角晶粒，且包括具有倒角形狀的第一角晶粒角側，其位於所述第一半導體晶粒第一角側的外側，且重疊距離大於1 µm。所述封裝蓋包括位於所述TIM層上的封裝蓋板部分以及從所述封裝蓋板部分突出並接附至所述封裝基板的封裝蓋腳部分。

以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。例如，若是本發明實施例敘述了第一特徵部件形成於第二特徵部件之上或上方，即表示其可能包括上述第一特徵部件與上述第二特徵部件是直接接觸的實施例，亦可能包括了有附加特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與第二特徵部件可能未直接接觸的實施例。此外，本發明實施例可在各範例重複使用符號及/或文字。這種重複是出於簡潔及清晰的目的，而非自身表示所論述的各種實施例及/或配置之間的關係。

此外，為便於說明起見，本文中可使用例如「在…之下（beneath）」、「在…下方（below）」、「下部（lower）」、「在…上方（above）」、「上部（upper）」等空間相對用語來闡述一個元件或特徵與另外的元件或特徵之間的關係，如圖中所說明。除了圖中所繪示的定向之外，所述空間相對用語還旨在囊括裝置在使用或操作中的不同定向。可以其他方式對設備進行定向（旋轉90度或處於其他定向），且同樣地可據此對本文中所使用的空間相對描述符加以解釋。除非明確說明，否則假定具有相同參考數字的每個元件具有相同的材料組成並且具有在相同厚度範圍內的厚度。

目前，在包括具有至少第一半導體晶粒的第一級（first level）以及具有至少第二半導體晶粒和第一角晶粒（如：第一虛設晶粒）的第二級（second level）的半導體模組中，第二半導體晶粒的邊緣和角可以與第一半導體晶粒的邊緣和角對齊。第一角晶粒的邊緣和角也可以與第一半導體晶粒的邊緣和角對齊。

然而，半導體模組可能會在第一半導體晶粒上的鈍化層中發生裂紋失效（crack failure）。例如，裂紋失效可能由第二半導體晶粒且/或第一角晶粒的收縮（shrinkage）引起。具體而言，裂紋失效的比率可能會隨著第一角晶粒的收縮而增加（如：從0.1%增加到0.9%）。

本揭露的至少一個實施例可以包括一種創新的三維（three-dimensional，3D）結構，用於半導體模組（如：於整合晶片的系統）中的角應力（corner stress）釋放。該3D結構可以包括具有底晶粒（第一半導體晶粒）的半導體模組，以及在底晶粒上的頂晶粒（第二半導體晶粒）和第一角晶粒（如：虛設晶粒（dummy die））。半導體模組的圖案設計可以改善角應力。

半導體模組可以包括兩個或多個第二等級（second tier，T2）晶粒（如：半導體晶粒、系統單晶片（System on a Chip，SoC）晶粒、虛設晶粒等），堆疊在至少一個第一等級（first tier，T1）晶粒（如：底半導體晶粒）上。在至少一個實施例中，第二半導體晶粒邊緣和角和/或第一角晶粒邊緣和角可以位於第一半導體晶粒邊緣和角上方。第二半導體晶粒和/或第一角晶粒可以包括角倒圓（corner rounding）。半導體模組還可以包括一個或多個金屬層（如：金屬墊、Al墊等）和接合膜（如：SiO/SiN/SiON膜）。

在至少一個實施例中，第二半導體晶粒邊緣和角和/或第一角晶粒邊緣和角可能不會與第一半導體晶粒對齊。這種設計可以提供幾個優點和益處，包括降低鈍化層中裂紋（如：F-PASS2裂紋）形成的風險。這些實施例可以適用於多個技術世代，且可以擴展到其他應用。

在至少一個實施例中，第一半導體晶粒的角/邊緣可以小於第二半導體晶粒/第一角晶粒（如：虛設晶粒）的角/邊緣，以降低F-PASS2裂紋形成的風險。具體而言，第二半導體晶粒的邊緣和角可以位於第一半導體晶粒的邊緣和角上方，和/或第一角晶粒（如：虛設晶粒）的邊緣和角可以位於第一半導體晶粒的邊緣和角上方。

製作半導體模組的製程流程可以包括：1）執行電漿切割以單晶化第一半導體晶粒（如：SOC(TD1)電漿切割）；2）將第一半導體晶粒接合到第一載體基板（如：CPU混合接合和間隙填充）；3）執行磨削或拋光（如：化學機械拋光）以顯露穿矽通孔（through silicon via，TSV）；4）在第一半導體晶粒的背側形成背側金屬凸塊（backside metal bumps，BSBPM）；5）執行電漿切割（SOC虛設電漿切割）以單晶化角晶粒（如：虛設晶粒）（此步驟可以在此時間點之前的任何時間完成）；6）將第二半導體晶粒和角晶粒（如：虛設晶粒）接合到第一半導體晶粒（如：X3D混合接合/虛設混合接合）；以及7）在第一半導體晶粒的鈍化層上形成鈍化層，然後在鈍化層上形成聚醯亞胺層。

在至少一個實施例中，第二半導體晶粒或第一角晶粒（如：虛設晶粒）可以包括倒角部分（如：角側），其具有小於或等於7 µm的倒角長度，且倒角部分的表面可以具有線形狀、圓形狀、波浪形狀等。在至少一個實施例中，第二半導體晶粒邊緣或第一角晶粒邊緣可能不會與第一半導體晶粒（如：第一半導體晶粒邊緣）對齊。在至少一個實施例中，第二半導體晶粒角和邊緣或第一角晶粒角和邊緣可以位於第一半導體晶粒上方。在至少一個實施例中，第一半導體可以包括主動元件或被動元件，例如深溝槽電容（deep trench capacitor，DTC）。在至少一個實施例中，第二半導體晶粒和第一角晶粒中的每一個可以位於第一半導體晶粒的所有角上方（如：第一半導體晶粒的所有四個角可以被第二半導體晶粒和/或一個或多個第一角晶粒覆蓋）。

圖1A是根據一個或多個實施例的半導體模組120的垂直剖面圖。圖1B是根據一個或多個實施例的半導體模組120的平面圖（如：俯視圖）。圖1A中的垂直剖面圖是沿著圖1B中的線A-A'。圖1C是根據一個或多個實施例的半導體模組120中的第一半導體晶粒10、第二半導體晶粒20和角晶粒110的透視圖。圖1D是根據一個或多個實施例的半導體模組120的詳細垂直剖面圖。

如圖1A所示，半導體模組120可以包括一個或多個第一半導體晶粒10（如：底半導體晶粒、第一級半導體晶粒等）和一個或多個位於第一半導體晶粒10上的第二半導體晶粒20（如：頂半導體晶粒、第二級半導體晶粒等）。半導體模組120還可以包括位於第一半導體晶粒10上的第一角晶粒111和第二角晶粒112。如圖1B所示，半導體模組120可以包括一個或多個角晶粒110，包括第一角晶粒111、第二角晶粒112、第三角晶粒113和第四角晶粒114。至少一個角晶粒110可以位於第一半導體晶粒10的一側上方。也就是說，在平面圖（如：半導體模組120的俯視圖）中，一個或多個角晶粒110中的至少一部分可以位於第一半導體晶粒10的外部。在至少一個實施例中，至少一個角晶粒110可以與第一半導體晶粒10的一側有重疊距離Wo之重疊。

應當注意，「角（corner）」這個術語不一定限於兩側相交的點。「角」這個術語可以被解釋為包括將角（如：晶粒的角）截斷而形成的截斷角。截斷角可能不包括兩側的交點，而是包括連接兩側的角側。

還應當注意，「第一半導體晶粒10的一側（side of the first semiconductor die 10）」這個短語可以被解釋為意味著在延伸z方向的第一半導體晶粒10的側壁（如：垂直側壁）上方。具體而言，角晶粒110（111、112）可以「位於第一半導體晶粒10的一側上方（over a side of the first semiconductor die 10）」，其可為在第一半導體晶粒10的該側存在於與角晶粒110相交的平面（如：垂直平面）的情況。角晶粒110可以「位於第一半導體晶粒10的一側上方」，其可為在平面圖中，於x方向和/或y方向上，角晶粒110的至少一部分位於第一半導體晶粒10之外的情況。

雖然半導體模組120被繪示為包括特定數量和特定排列的半導體晶粒（10、20）和角晶粒110，但是半導體晶粒（10、20）和角晶粒110的數量以及半導體晶粒（10、20）和角晶粒110的排列並不限於任何特定的數量和排列。具體而言，半導體模組120可以包括任意數量和排列的半導體晶粒（10、20）和角晶粒110。半導體模組120也不限於只有二個級（如：二個等級），而是可以包括大於一的任意數量的級。

第一半導體晶粒10和第二半導體晶粒20可以各自具有相同類型或不同類型。第一半導體晶粒10和第二半導體晶粒20中的每一個可以包括，例如，單個半導體晶粒（singular semiconductor die）、系統單晶片（system on chip，SOC）晶粒、或整合晶片上系統（system on integrated chips，SoIC）晶粒，且可以藉由基板上晶圓上晶片（chip on wafer on substrate，CoWoS）技術或基板上的整合式扇出（integrated fan-out on substrate，INFO-oS）技術來實現。具體而言，半導體晶粒（10、20）中的每一個可以包括用於如後所述的半導體晶片（semiconductor chip）或小晶片（chiplet），例如，用於高效能運算（high performance computing，HPC）應用、人工智慧（artificial intelligence，AI）應用和5G蜂巢式網路（5G cellular network）應用、邏輯晶粒（如：行動應用處理器、微控制器等）或記憶體晶粒（如：高頻寬記憶體（high-bandwidth memory，HBM）晶粒、混合記憶體立方體（hybrid memory cube，HMC）、動態隨機存取記憶體（dynamic random access memory，DRAM）晶粒、寬I/O（Wide I/O）晶粒、M-RAM晶粒、R-RAM晶粒、反相AND（inverted AND，NAND）晶粒、靜態隨機存取記憶體（static random access memory，SRAM）等）、中央處理器（central processing unit，CPU）晶片、圖形處理器（graphics processing unit，GPU）晶片、現場可程式化閘陣列（field-programmable gate array，FPGA）晶片、網路晶片、特定應用積體電路（application-specific integrated circuit，ASIC）晶片、人工智慧/深度神經網路（artificial intelligence/deep neural network，AI/DNN）加速器晶片等、協同處理器（co-processor）、加速器（accelerator）、晶片上記憶體緩衝器（on-chip memory buffer）、高資料速率收發器晶粒（high data rate transceiver die）、I/O介面晶粒（I/O interface die）、整合式被動元件（integrated passive device，IPD）晶粒、電源管理晶粒（如：電源管理積體電路（power management integrated circuit，PMIC）晶粒）、無線電頻率（radio frequency，RF）晶粒、感測器晶粒、微機電系統（micro-electro-mechanical-system，MEMS）晶粒、信號處理晶粒（如：數位信號處理（digital signal processing，DSP）晶粒）、前端晶粒（如：類比前端（analog front-end，AFE）晶粒）、單晶3D異質小晶片堆疊晶粒（monolithic 3D heterogeneous chiplet stacking die）等。本揭露的範圍內還包括其他半導體晶粒。

在至少一個實施例中，半導體模組120中的至少一個半導體晶粒可以包括主晶粒（如：SOC晶粒），且至少一個半導體晶粒可以包括輔助晶粒（如：記憶體/SOC晶粒、HBM晶粒等）。

如圖1A所示，第一半導體晶粒10可以包括，例如，前段（front end of line，FEOL）區域102，其包括電子電路，包括各種電子元件（如：電晶體、電阻等）。具體而言，FEOL區域102可以包括一個或多個包括邏輯元件（如：邏輯閘（logic gate））的邏輯電路和/或一個或多個包括記憶體元件（如：揮發性記憶體（volatile memory，VM）元件和/或非揮發性記憶體（non-volatile memory，NVM）元件）的記憶體電路。

第一半導體晶粒10也可以包括在FEOL區域102上的後段（back end of line，BEOL）區域104（如：BEOL頂層金屬結構）。BEOL區域104可以包括具有一個或多個介電層的層間介電質104a。介電層可以包括，例如，SiO₂、介電聚合物或其他合適的介電材料。層間介電質104a可以包括其中形成的一個或多個金屬內連線結構104b。金屬內連線結構104b可以包括在介電層中形成的金屬跡線（metal trace(s)）和金屬通孔（metal via(s)），並提供與FEOL區域102中的電子電路的電連接。金屬內連線結構104b可以包括一個或多個層，且可以包括金屬、金屬合金和/或其他含金屬化合物（如：Cu、Al、Mo、Co、Ru、W、TiN、TaN、WN等）。其他合適的金屬材料在所屬技術領域中具有通常知識者的理解範圍之內。

第一半導體晶粒10還可以包括位於第一半導體晶粒10背側的塊材半導體區域106。塊材半導體區域106可以包括塊材半導體層106a。塊材半導體層106a可以包括，例如，塊材矽（bulk silicon）。其他合適的半導體材料在所屬技術領域中具有通常知識者的理解範圍之內。塊材半導體區域106還可以包括一個或多個通孔106b，其從第一半導體晶粒10的背側延伸穿過塊材半導體層106a和FEOL區域102，並接觸BEOL區域104中的金屬內連線結構104b。通孔106b可以包括一個或多個層，且可以包括金屬、金屬合金和/或其他含金屬化合物（如：Cu、Al、Mo、Co、Ru、W、TiN、TaN、WN等）。其他合適的金屬材料在所屬技術領域中具有通常知識者的理解範圍之內。

半導體模組120還可以包括位於第一半導體晶粒10側上的第一間隙填充層51。在至少一個實施例中，第一間隙填充層51可以形成在第一半導體晶粒10的整個周邊。在至少一個實施例中，第一間隙填充層51可以實質上封裝第一半導體晶粒10。第一間隙填充層51可以包括，例如，氧化矽、氮化矽或其他合適的間隙填充材料。

半導體模組120還可以在第一半導體晶粒10的背側和第一間隙填充層51上具有晶粒接合膜108（如：混合接合膜）。晶粒接合膜108可以包括氧化物，如氧化矽。其他合適的接合膜在所屬技術領域中具有通常知識者的理解範圍之內。

一個或多個背側金屬接合墊108a（如：背側接合墊金屬）可以位於晶粒接合膜108中第一半導體晶粒10背側的晶粒接合膜108內。至少一個背側金屬接合墊108a可以接觸塊材半導體區域106中通孔106b的其中一個。因此，背側金屬接合墊108a可以藉由通孔106b電性耦合到BEOL區域104中的金屬內連線結構104b。背側金屬接合墊108a可以包括，例如，一個或多個層，且可以包括金屬、金屬合金和/或其他含金屬化合物（如：Cu、Al、Mo、Co、Ru、W、TiN、TaN、WN等）。其他合適的金屬材料在所屬技術領域中具有通常知識者的理解範圍之內。

第二半導體晶粒20可以與第一半導體晶粒10基本相同。在至少一個實施例中，第二半導體晶粒20可以具有小於第一半導體晶粒10尺寸的尺寸。具體而言，第二半導體晶粒20可以具有小於第一半導體晶粒10的第一半導體晶粒寬度W₁₀的第二半導體晶粒寬度W₂₀。第二半導體晶粒20可以連接到第一半導體晶粒10的中心區域。

第二半導體晶粒20可以包括類似於第一半導體晶粒10中FEOL區域102的FEOL區域202，以及類似於第一半導體晶粒10中BEOL區域104的BEOL區域204（BEOL頂層金屬結構）。BEOL區域204可以包括層間介電質204a以及在層間介電質204a中的一個或多個金屬內連線結構204b。第二半導體晶粒20還可以在第二半導體晶粒20的背側包括塊材半導體區域206（類似於塊材半導體區域106）。

第二半導體晶粒20還可以在BEOL區域204上並與FEOL區域202相對的位置包括可選接觸區域209。接觸區域209可以根據個別客戶設計具有結構。接觸區域209可以包括介電材料209a。介電材料209a可以包括，例如，SiO₂、介電聚合物或其他合適的介電材料。接觸區域209還可以在介電材料209a中包括一個或多個接觸結構209b。每個接觸結構209b可以包括延伸至介電材料209a厚度以上的一個或多個的金屬層和金屬通孔。

第二半導體晶粒20還可以在第二半導體晶粒20背側的接觸區域209上具有第二半導體晶粒接合膜208（類似於晶粒接合膜108）。第二半導體晶粒20還可以在第二半導體晶粒接合膜208中包括一個或多個前側金屬接合墊208a（類似於背側金屬接合墊108a）。因此，前側金屬接合墊208a可以藉由金屬接觸結構209a電性耦合到BEOL區域204中的金屬內連線結構204b。

第二半導體晶粒20可以藉由混合接合連接（如：接附）到第一半導體晶粒10。混合接合可以包括第一半導體晶粒10的背側金屬接合墊108a與第二半導體晶粒20的前側金屬接合墊208a之間的金屬-金屬接合（metal-metal bond）。混合接合還可以包括晶粒接合膜108與第二半導體晶粒接合膜208之間的介電接合（如：氧化物-氧化物接合（oxide-oxide bond））。

包括第一角晶粒111和第二角晶粒112的角晶粒110可以接附到第一半導體晶粒10並鄰近第二半導體晶粒20。角晶粒110可以包括類似於晶粒接合膜108和第二半導體晶粒接合膜208的角晶粒接合膜308。角晶粒接合膜308可以接合到晶粒接合膜108。如圖1A所示，第一角晶粒111可以位於第一半導體晶粒10的一側，而第二角晶粒112可以位於第一半導體晶粒10的對側。具體而言，角晶粒110可以具有重疊距離Wo的方式重疊於第一半導體晶粒10的角且/或邊緣。在至少一個實施例中，重疊距離Wo可以大於1 µm。

角晶粒110可以包括，例如，虛設晶粒。虛設晶粒可以包括用於一個或多個目的的非功能性（non-functional）或非主動性（inactive）組件，例如填充空間、提供機械支撐、管理熱特性或維持電性對稱。虛設晶粒可能不是電性地主動性的，且可能不會對半導體模組120的功能方面有所貢獻。

角晶粒110可以替代地或額外地包括一個或多個主動元件（如：電晶體）和/或一個或多個被動元件（如：深溝槽電容）。在至少一個實施例中，角晶粒110可以包括類似於第一半導體晶粒10和第二半導體晶粒20的半導體晶粒。在至少一個實施例中，角晶粒110可以具有與第一半導體晶粒10和/或第二半導體晶粒20的結構和功能相似的結構和功能。

半導體模組120還可以包括第二間隙填充層52。第二間隙填充層52可以形成在晶粒接合膜108上，並圍繞第二半導體晶粒20和角晶粒110。第二間隙填充層52的表面可以與第二半導體晶粒20和角晶粒110的表面基本上共面。第二間隙填充層52可以包括基本上均勻（如：平坦）的上表面。第二間隙填充層52的上表面可以替代地或額外地包括內凹部分（未繪示），其在z方向上從第二半導體晶粒20和角晶粒110的上表面凹陷。

在至少一個實施例中，第二間隙填充層52可以形成在第二半導體晶粒20和角晶粒110各自的側壁（內側壁和外側壁）上。第二間隙填充層52可以形成在第二半導體晶粒20和角晶粒110各自的側壁之間並與其接合。第二間隙填充層52可以基本上封裝第二半導體晶粒20和角晶粒110。第二間隙填充材料層52還可以包括，例如，矽氧化物、矽氮化物或其他合適的間隙填充材料。

半導體模組120還可以包括位於第一半導體晶粒10的板側表面120s處的第一鈍化層191。半導體模組120還可以包括位於第一鈍化層191上的第二鈍化層192。第二鈍化層192的厚度也可以小於第一鈍化層191的厚度。可以在第一鈍化層191、第二鈍化層192和介電材料104a中形成開口Op，以暴露BEOL區域104中的金屬內連線結構104b的表面。

第二鈍化層192可以包括與第一鈍化層191的材料不同的材料。第一鈍化層191和第二鈍化層192各自可以包括矽氧化物、矽氮化物、矽氧氮化物、低k（low-k）介電材料（例如碳摻雜氧化物）、極低k介電材料（例如多孔碳摻雜二氧化矽）、其組合或其他合適的材料。在至少一個實施例中，第二鈍化層192可以包括聚醯亞胺材料。

如圖1A所示，第一鈍化層191和第二鈍化層192可以延伸至半導體模組120的板側表面120s的絕大部分。在此實施例中，第一間隙填充層51可以位於第一鈍化層191和第二鈍化層192上，圍繞半導體模組120的整個周圍。第一鈍化層191和第二鈍化層192可以替代地僅形成在第一半導體晶粒10的BEOL區域104上。在該情況下，第二間隙填充層52可以形成在第一半導體晶粒10的側壁、第一鈍化層191的側壁和第二鈍化層192的側壁上。

半導體模組120還可以包括一個或多個受控塌陷晶片連接（controlled collapse chip connection，C4）凸塊121（也稱為覆晶），其連接到半導體模組120的板側表面120s。C4凸塊121可以形成在第一鈍化層191、第二鈍化層192和介電材料104a中的開口Op內，以接觸BEOL區域104中的金屬內連線結構104b的表面。

在至少一個實施例中，C4凸塊121可以包括位於中介層下接合墊上的底凸塊金屬（underbump metallurgy，UBM）層（未繪示）。C4凸塊121可以進一步包括位於UBM層上的接觸墊（如：銅/鎳接觸墊）和位於接觸墊上的焊料凸塊（如：錫銀焊料凸塊（SnAg solder bump））。C4凸塊121可以允許將半導體模組120連接到諸如封裝基板的基板。

再次參照圖1B，圖1B中以虛線指示第一半導體晶粒10的位置。半導體模組120在平面圖（如：俯視圖）中可以具有大致矩形的形狀。半導體模組120的長軸方向（longitudinal direction）可以是x方向。其他形狀在本揭露的設想範圍之內。

如圖1B所示，半導體模組120可以包括第一半導體模組角120C1、第二半導體模組角120C2、第三半導體模組角120C3和第四半導體模組角120C4，它們可以統稱為半導體模組角120C。一個或多個半導體模組角120C可以具有直角的形狀。其他形狀在本揭露的設想範圍之內。

半導體模組的外緣可以由第一間隙填充層51和第二間隙填充層52組成（如：參見圖1A）。第一間隙填充層51和第二間隙填充層52可以形成在半導體模組120的部分或整個周邊。因此，半導體模組角120C可以包括第一間隙填充層51的角和第二間隙填充層52的角。

第一半導體晶粒10可以具有與半導體模組120的形狀實質上相似的形狀。第一半導體模組10也可以具有實質上矩形的形狀，其長軸方向也與半導體模組120的長軸方向（如：x方向）相同。其他形狀在本揭露的設想範圍之內。

第一半導體晶粒10可以包括第一半導體晶粒第一側10S1、第一半導體晶粒第二側10S2、第一半導體晶粒第三側10S3和第一半導體晶粒第四側10S4。第一半導體晶粒10還可以包括連接第一半導體晶粒第一側10S1和第一半導體晶粒第二側10S2的第一半導體晶粒第一角側10CS1，連接第一半導體晶粒第二側10S2和第一半導體晶粒第三側10S3的第一半導體晶粒第二角側10CS2，連接第一半導體晶粒第一側10S1和第一半導體晶粒第四側10S4的第一半導體晶粒第三角側10CS3，以及連接第一半導體晶粒第三側10S3和第一半導體晶粒第四側10S4的第一半導體晶粒第四角側10CS4。

如圖1B所示，第一半導體晶粒第一角側10CS1、第一半導體晶粒第二角側10CS2、第一半導體晶粒第三角側10CS3和第一半導體晶粒第四角側10CS4中的每一個都可以包括第一半導體晶粒10的截斷角。此外，第一半導體晶粒第一角側10CS1、第一半導體晶粒第二角側10CS2、第一半導體晶粒第三角側10CS3和第一半導體晶粒第四角側10CS4中的每一個都可以包括倒角形狀（chamfered shape）（如：由兩側之間的直線形成）。其他形狀（如：內凹形狀（concave shape）、外凸形狀（convex shape）、波浪形狀（wavy shape）等）在本揭露的設想範圍之內。在至少一個實施例中，第一半導體晶粒第一角側10CS1、第一半導體晶粒第二角側10CS2、第一半導體晶粒第三角側10CS3和第一半導體晶粒第四角側10CS4中的至少一個可以包括直角角（right angle corner），而不是第一半導體晶粒10的截斷角。

如圖1B進一步所示，第二半導體晶粒20也可以具有實質上矩形的形狀，其長軸方向為y方向（如：垂直於半導體模組120的長軸方向並垂直於第一半導體晶粒10的長軸方向）。其他形狀在本揭露的設想範圍之內。

第二半導體晶粒20在y方向上的長度可以實質上與第一半導體晶粒10在第一半導體晶粒10的中心區域的y方向上的長度相同。第二半導體晶粒20可以包括與第一半導體晶粒第二側10S2實質對齊的邊緣，以及與第一半導體晶粒第四側10S4實質對齊的邊緣。第二半導體晶粒20可以替代地或額外地包括與第一半導體晶粒第二側10S2未對齊的邊緣和/或與第一半導體晶粒第四側10S4對齊的邊緣。在至少一個實施例中，第二半導體晶粒20可以包括與第一半導體晶粒第二側10S2重疊的邊緣和/或與第一半導體晶粒第四側10S4重疊的邊緣。

角晶粒110可以位於第一半導體晶粒10上，鄰近第二半導體晶粒20。角晶粒110中的至少一個（如：第一角晶粒111、第二角晶粒112、第三角晶粒113和第四角晶粒114）可以位於第一半導體晶粒10的一側上方。也就是說，至少其中之一的角晶粒110中的至少一部分可以位於第一半導體晶粒10的外部（如：於平面圖中在x方向且/或y方向上延伸到第一半導體晶粒10的一側之外）。在至少一個實施例中，所有的角晶粒110都可以位於第一半導體晶粒10的一側上方。

第一角晶粒111可以包括第一角晶粒第一側111S1、第一角晶粒第二側111S2和連接第一角晶粒第一側111S1與第一角晶粒第二側111S2的第一角晶粒角側111CS。第二角晶粒112可以包括第二角晶粒第一側112S1、第二角晶粒第二側112S2和連接第二角晶粒第一側112S1與第二角晶粒第二側112S2的第二角晶粒角側112CS。第三角晶粒113可以包括第三角晶粒第一側113S1、第三角晶粒第二側113S2和連接第三角晶粒第一側113S1與第三角晶粒第二側113S2的第三角晶粒角側113CS。第四角晶粒114可以包括第四角晶粒第一側114S1、第四角晶粒第二側114S2和連接第四角晶粒第一側114S1與第四角晶粒第二側114S2的第四角晶粒角側114CS。

如圖1B所示，角晶粒110的某些側可以與第一半導體晶粒10的相應側基本對齊。具體而言，對於第一角晶粒111，第一角晶粒第一側111S1可以與第一半導體晶粒第一側10S1基本對齊，第一角晶粒第二側111S2可以與第一半導體晶粒第二側10S2基本對齊。對於第二角晶粒112，第二角晶粒第一側112S1可以與第一半導體晶粒第三側10S3基本對齊，第二角晶粒第二側112S2可以與第一半導體晶粒第二側10S2基本對齊。對於第三角晶粒113，第三角晶粒第一側113S1可以與第一半導體晶粒第一側10S1基本對齊，第三角晶粒第二側113S2可以與第一半導體晶粒第四側10S4基本對齊。對於第四角晶粒114，第四角晶粒第一側114S1可以與第一半導體晶粒第三側10S3基本對齊，第四角晶粒第二側114S2可以與第一半導體晶粒第四側10S4基本對齊。角晶粒110的側也可以替代地或附加地與第一半導體晶粒10的側不對齊（如：位於第一半導體晶粒10的側之內側或外側）。

如圖1B進一步所示，至少一個角晶粒110可以位於第一半導體晶粒10的一側上方。具體而言，角晶粒110的至少一個角側可以位於第一半導體晶粒10的相應角側外側。這種設計可以有助於緩解半導體模組角120C的相應之一的角應力。

在至少一個實施例中，所有的角晶粒110都可以位於第一半導體晶粒10的一側上方，因為角晶粒110的所有角側都可以位於第一半導體晶粒10的相應角側外側。第一角晶粒角側111CS在圖1B的俯視圖中設置成靠近第一半導體晶粒第一角側10CS1且遠離第二半導體晶粒20。具體而言，第一角晶粒角側111CS可以位於第一半導體晶粒第一角側10CS1外側，第二角晶粒角側112CS可以位於第一半導體晶粒第二角側10CS2外側，第三角晶粒角側113CS可以位於第一半導體晶粒第三角側10CS3外側，第四角晶粒角側114CS可以位於第一半導體晶粒第四角側10CS4外側。這種設計可以有助於緩解所有半導體模組角120C的角應力。

第一角晶粒角側111CS、第二角晶粒角側112CS、第三角晶粒角側113CS和第四角晶粒角側114CS各自可以包括截斷角。此外，第一角晶粒角側111CS、第二角晶粒角側112CS、第三角晶粒角側113CS和第四角晶粒角側114CS各自可以包括倒角形狀（如：由兩側之間的直線形成）。其他形狀（如：內凹形狀、外凸形狀、波浪形狀等）都在本揭露的設想範圍內。

此外，第一角晶粒角側111CS、第二角晶粒角側112CS、第三角晶粒角側113CS和第四角晶粒角側114CS的形狀可以與第一半導體晶粒10的相應角側的形狀相同或不同。因此，例如，第一角晶粒角側111CS的形狀可以與第一半導體晶粒第一角側10CS1的形狀相同或不同，第二角晶粒角側112CS的形狀可以與第一半導體晶粒第二角側10CS2的形狀相同或不同，依此類推。

在至少一個實施例中，至少一個角晶粒110的角側（如：第一角晶粒角側111CS、第二角晶粒角側112CS等）可以包括寬度小於或等於7 µm的倒角形狀。在至少一個實施例中，角晶粒110的至少一個角側可以包括倒角形狀，且第一半導體晶粒10的相應角側可以包括倒角形狀。如圖1B所示，在至少一個實施例中，角晶粒110的所有角側和第一半導體晶粒10的所有相應角側都可以包括倒角形狀。

在至少一個實施例中，角晶粒110的角側的平面可以與第一半導體晶粒10的相應角側的平面基本平行。因此，例如，第一角晶粒角側111CS的平面可以與第一半導體晶粒第一角側10CS1的平面基本平行，第二角晶粒角側112CS的平面可以與第一半導體晶粒第二角側10CS2的平面基本平行，依此類推。

在至少一個實施例中，角晶粒110的角側可以位於第一半導體晶粒10的相應角側的外側，且角側與第一半導體晶粒10的相應角側之間的重疊距離可以大於1 µm。因此，例如，第一角晶粒角側111CS可以位於第一半導體晶粒第一角側10CS1的外側，且第一角晶粒角側111CS與第一半導體晶粒第一角側10CS1之間的重疊距離可以大於1 µm。

在至少一個實施例中，角晶粒110的角側可以位於第一半導體晶粒10的相應角側的內側，且角晶粒110的角側與第一半導體晶粒10的相應角側之間的重疊距離Wo可以小於1000 µm。因此，例如，第一角晶粒角側111CS可以位於第一半導體晶粒第一角側10CS1的內側，且第一角晶粒角側111CS與第一半導體晶粒第一角側10CS1之間的重疊距離Wo可以小於1000 µm。

在至少一個實施例中，角晶粒110的角側可以位於第一半導體晶粒10的相應角側的外側，且具有以下至少其中之一：角晶粒110的第一側可以位於第一半導體晶粒10的相應側的外側，或者角晶粒110的第二側可以位於第一半導體晶粒10的相應側的外側。因此，例如，第一角晶粒角側111CS可以位於第一半導體晶粒第一角側10CS1的外側，且具有以下至少其中之一：第一角晶粒第一側111S1可以位於第一半導體晶粒第一側10S1的外側，或者第一角晶粒第二側111S2可以位於第一半導體晶粒第二側10S2的外側。

在至少一個實施例中，角晶粒110的角側可以與第一半導體晶粒10的相應角側基本對齊，且具有以下至少其中之一：角晶粒110的第一側可以位於第一半導體晶粒10的相應側的外側，或者角晶粒110的第二側可以位於第一半導體晶粒10的相應側的外側。因此，例如，第一角晶粒角側111CS可以與第一半導體晶粒第一角側10CS1基本對齊，且具有以下至少其中之一：第一角晶粒第一側111S1可以位於第一半導體晶粒第一側10S1的外側，或者第一角晶粒第二側111S2可以位於第一半導體晶粒第二側10S2的外側。

此外，角晶粒110的角側和第一半導體晶粒10的相應角側可以與半導體模組120的相應角基本對齊。具體而言，如圖1B中的虛線所示，一條穿過半導體模組120的角（例如：直角角）（例如：第一半導體模組角120C1、第二半導體模組角120C2、第三半導體模組角120C3或第四半導體模組角120C4）的線，將該角分成相等的45º部分（θ=45º），該線也可以穿過角晶粒110的角側的中心點（例如圖1B中的111CS），並穿過第一半導體晶粒10的相應角側的中心點（例如圖1B中的10CS1）。

再次參照圖1C，角晶粒110的角側寬度在z方向（例如厚度方向）上可以基本均勻，或者可以在z方向上變化。第一半導體晶粒10的角側寬度也可以在z方向上基本均勻，或者可以在z方向上變化。

在至少一個實施例中，角晶粒110的角側寬度可以小於第一半導體晶粒10的相應角側寬度。因此，例如，在圖1C中，第二角晶粒角側112CS的寬度W_112CS可以小於第一半導體晶粒第二角側10CS2的寬度W_10CS2。在至少一個實施例中，角晶粒110的角側寬度可以在第一半導體晶粒10的相應角側寬度的30%至90%的範圍內。

參照圖1D，圖中繪示了第一角晶粒111以及第一半導體晶粒10的一部分和第二半導體晶粒20的一部分。雖然圖1D中只繪示了第一角晶粒111，但是關於第一角晶粒111的描述可以適用於半導體模組120中的所有角晶粒110（如：參見圖1B和圖1C）。

第一半導體晶粒10可以具有第一半導體晶粒厚度T₁₀。第二半導體晶粒20可以具有第二半導體晶粒厚度T₂₀。第二半導體晶粒厚度T₂₀可以與第一半導體晶粒厚度T₁₀基本相同。在至少一個實施例中，第二半導體晶粒厚度T₂₀可以大於或小於第一半導體晶粒厚度T₁₀。第一角晶粒111可以具有與第二半導體晶粒厚度T₂₀基本相同的第一角晶粒厚度T₁₁₁。在至少一個實施例中，第一角晶粒厚度T₁₁₁可以大於或小於第二半導體晶粒厚度T₂₀。

在至少一個實施例中，至少一個C4凸塊121可以位於第一角晶粒111下方。在至少一個實施例中，第一半導體晶粒第一側10S1與最靠近第一半導體晶粒第一側10S1的C4凸塊121中心之間的橫向距離D121可以在500µm至3000µm的範圍內。

第一角晶粒111可以在x方向上與第二半導體晶粒20藉由間隙G隔開。間隙G可以在x方向上具有間隙寬度W_G。第一角晶粒111可以在x方向上具有第一角晶粒寬度W₁₁₁。第一角晶粒寬度W₁₁₁可以大於間隙寬度W_G。第一角晶粒寬度W₁₁₁可以小於第二半導體晶粒寬度W₂₀。重疊距離Wo可以在W₁₁₁的1%至30%的範圍內。

第一間隙填充層51在半導體模組120的外圍（如：鄰近第一半導體晶粒第一側10S1）可以具有寬度W₅₁。第二間隙填充層52在半導體模組120的外圍（如：鄰近第一角晶粒第一側111S1）可以具有寬度W₅₂。在至少一個實施例中，寬度W₅₁可以大於寬度W₅₂。在至少一個實施例中（如：當角晶粒110的角側位於第一半導體晶粒10的角側內側時），寬度W₅₁可以小於或等於寬度W₅₂。

如圖1D所示，第一間隙填充層51可以在第一鈍化層191和第二鈍化層192上鄰近第一半導體晶粒10形成。第一鈍化層191和第二鈍化層192可以具有小於第一半導體晶粒厚度T₁₀的組合厚度T_191/192。第一角晶粒111的重疊部分（如：形成在第一半導體晶粒10外側的部分）可以位於第一鈍化層191和第二鈍化層192上方。

第一鈍化層191和第二鈍化層192可以替代地具有與第一半導體晶粒10的一側（如：與第一半導體晶粒第一側10S1對齊）基本對齊的側壁。在該情況下，第一間隙填充層51可以沿著第一鈍化層191和第二鈍化層192的側壁形成，且第一角晶粒111的重疊部分可能不會與第一鈍化層191和第二鈍化層192的任何部分重疊。

圖2A至2K是根據一個或多個實施例製作半導體模組120的方法中各種中間結構的垂直剖面圖。

圖2A是根據一個或多個實施例製作第一半導體晶粒10的過程中中間結構的垂直剖面圖。為了易於理解，中間結構在圖2A中被標識為第一半導體10。如圖2A所示，多個中間結構可以在晶圓級製程（wafer level process）中一起形成在單晶圓（single wafer）上。然後，藉由執行切割製程（如：電漿切割製程）將中間結構分割成個別的單元。在切割製程中，切割鋸可以沿著切割線DL切割，以將第一半導體晶粒10分割成個別的單元。

圖2B是根據一個或多個實施例製作第二半導體晶粒10的過程中中間結構的垂直剖面圖。如圖2B所示，多個第二半導體晶粒20可以在晶圓級製程中一起形成在單晶圓上。然後，藉由執行切割製程將第二半導體晶粒20分割成個別的單元，在切割製程中，切割鋸可以沿著切割線DL切割，以將第二半導體晶粒20分割成個別的單元。

圖2C是根據一個或多個實施例製作角晶粒110的過程中中間結構的垂直剖面圖。如圖2C所示，多個角晶粒110可以在晶圓級製程中一起形成在單晶圓上。然後，藉由執行切割製程將角晶粒110分割成個別的單元，在切割製程中，切割鋸可以沿著切割線DL切割，以將角晶粒110分割成個別的單元。

圖2D是根據一個或多個實施例，包括位於第一載體基板1（如：第一載體晶圓）上的第一半導體晶粒10的中間結構的垂直剖面圖。如圖2D所示，第一半導體晶粒10可以接附到第一載體基板1上，其中BEOL區域104面向第一載體基板1。

第一載體基板1可以包括圓形晶圓或矩形晶圓。第一載體基板1的橫向尺寸（例如圓形晶圓的直徑或矩形晶圓的一側）可以在100 mm至500 mm的範圍內，例如從200 mm至400 mm，儘管也可以使用更小和更大的橫向尺寸。第一載體基板1可以包括半導體基板、絕緣基板或導電基板。第一載體基板1可以是透明的或不透明的。第一載體基板1的厚度可以足以為要在其上形成的中介層陣列提供機械支撐。例如，第一載體基板1的厚度可以在60 µm至1 mm的範圍內，儘管也可以使用更小和更大的厚度。

在至少一個實施例中，第一半導體晶粒10可以與第一載體基板1融合接合。在至少一實施例中，黏合層（未繪示）可以塗覆在第一載體基板1的上表面上。在一實施例中，第一載體基板1可以包括光學透明材料，如玻璃或藍寶石。在此實施例中，黏合層可以包括光熱轉換（light-to-heat conversion，LTHC）層。LTHC層是使用旋塗方法塗覆的溶劑型塗層。LTHC層可以形成將紫外光轉換為熱量的層，使得LTHC層失去黏附力。例如，LTHC層可以包括商業上可用的LTHC層。或者，黏合層可以包括熱分解黏合材料。例如，黏合層可以包括在升高溫度下分解的丙烯酸壓敏黏合劑（acrylic pressure-sensitive adhesive）。熱分解黏合材料的脫黏溫度可以在150°C至400°C的範圍內。本揭露的設想範圍內包括在其他溫度下分解的其他合適的熱分解黏合材料。

在第一半導體晶粒10接附到第一載體基板1之後，第一間隙填充層51可以形成在鄰近第一半導體晶粒10的間隙中。例如，可以藉由化學氣相沉積（chemical vapor deposition，CVD）、物理氣相沉積（physical vapor deposition，PVD）或其他合適的製程沉積間隙填充材料（如：二氧化矽、氮化矽等）來形成第一間隙填充層51。

圖2E是根據一個或多個實施例，在平坦化之後包括第一半導體晶粒10的中間結構的垂直剖面圖。如圖2E所示，在形成第一間隙填充層51之後，可以對中間結構的上表面進行平坦化製程。平坦化製程可用於使塊材半導體層106a的表面和第一間隙填充層51的表面與通孔106b的表面共面（coplanar）。可以執行平坦化製程直到通孔106b的表面被暴露（如：顯露）。

在平坦化製程中，塊材半導體層106a的厚度和第一間隙填充層51的厚度可能會減小。在至少一個實施例中，通孔106b的厚度可能會在平坦化製程中減小。例如，可以藉由機械磨削（mechanical grinding）、化學機械拋光（chemical mechanical polishing，CMP）或其他合適的平坦化製程來執行平坦化製程。

圖2F是根據一個或多個實施例，包括晶粒接合膜108的中間結構的垂直剖面圖。如圖2F所示，背側金屬接合墊108a可以形成在第一半導體晶粒10的背側。

金屬層可以形成在包括塊材半導體層106a和通孔106b在內的塊狀半導體區域106的表面上。

然後可以藉由微影製程（photolithographic process）對金屬層進行圖案化以形成背側金屬接合墊108a。微影製程可以包括在金屬層上形成圖案化的光阻遮罩（未繪示），並藉由光阻遮罩中的開口蝕刻（如：濕蝕刻、乾蝕刻等）金屬層的暴露上表面以形成背側金屬接合墊108a。隨後可以藉由灰化（ashing）、溶解光阻遮罩或在蝕刻過程中消耗光阻遮罩來去除光阻遮罩。

在形成背側金屬接合墊108a之後，可以在第一半導體晶粒10和第一間隙填充層51上形成晶粒接合膜108。晶粒接合膜108也可以覆蓋背側金屬接合墊108a。例如，可以藉由CVD、PVD或其他合適的製程形成晶粒接合膜108。在形成晶粒接合膜108之後，可以執行平坦化製程以使晶粒接合膜108的表面與背側金屬接合墊108a的表面基本共面。例如，可以藉由機械磨削、CMP或其他合適的平坦化製程來執行平坦化製程。

圖2G是根據一個或多個實施例，包括第二半導體晶粒20和角晶粒110的中間結構的垂直剖面圖。如圖2G所示，在形成晶粒接合膜108之後，第二半導體晶粒20和角晶粒110可以藉由晶粒接合膜108接附到第一半導體晶粒10上。

第二半導體晶粒20可以定位在第一半導體晶粒10上，例如，使用電機取放（pick-and-place，PNP）機。第二半導體晶粒20可以降低到第一半導體晶粒10上，使得第二半導體晶粒20的前側金屬接合墊208a接觸第一半導體晶粒10的背側金屬接合墊108a，且第二半導體晶粒接合膜208接觸晶粒接合膜108。

然後可以藉由執行混合接合製程來將第二半導體晶粒20接合到第一半導體晶粒10上，以形成混合接合（如：X3D混合接合）。混合接合製程可以包括對第二半導體晶粒20施加熱和壓力以形成混合接合。混合接合可以包括背側金屬接合墊108a和前側金屬接合墊208a之間的金屬-金屬接合，以及晶粒接合膜108和第二半導體晶粒接合膜208之間的介電接合。

然後可以將角晶粒110（如：第一角晶粒111和第二角晶粒112）上的角晶粒接合膜308接合到晶粒接合膜108上。在至少一個實施例中，角晶粒110可以藉由熔融接合的方式接合到晶粒接合膜108上。角晶粒110也可以定位在第一半導體晶粒10上，例如，使用電機取放（PNP）機。角晶粒110可以定位成與第一半導體晶粒10的角和/或邊緣重疊大於1µm的重疊距離Wo。然後可以將角晶粒110降低到第一半導體晶粒10上，使得角晶粒接合膜308接觸晶粒接合膜108。然後可以施加熱和壓力以形成熔融接合。

圖2H是根據一個或多個實施例，包括第二間隙填充層52的中間結構的垂直剖面圖。如圖2H所示，可以形成第二間隙填充層52以填充第二半導體晶粒20和角晶粒110之間的間隙。

在第二半導體晶粒10和角晶粒110接附到第一半導體晶粒10之後，可以在第二半導體晶粒20和角晶粒110之間的間隙中形成第二間隙填充層52。第二間隙填充層52可以在晶粒接合膜108上圍繞第二半導體晶粒20和角晶粒110形成。第二間隙填充層52可以例如藉由CVD、PVD或其他合適的製程沉積間隙填充材料（如：矽氧化物、矽氮化物等）來形成。在形成第二間隙填充層52之後，可以對中間結構的上表面執行平坦化製程。平坦化製程可用於使第二間隙填充層52的表面與第二半導體晶粒10的表面和角晶粒110的表面基本共面。平坦化製程可以例如藉由機械磨削、化學機械拋光（CMP）或其他合適的平坦化製程來執行。

圖2I是根據一個或多個實施例，包括第一鈍化層191的中間結構的垂直剖面圖。如圖2I所示，在形成和平坦化第二間隙填充層52之後，可以將第二載體基板2接附到第二間隙填充層52、第二半導體晶粒20和角晶粒110的平坦化表面上。第二載體基板2可以與第一載體基板1基本相似。

然後可以將中間結構倒置，且可以從中間結構分離第一載體基板1。例如，可以藉由使附著第一載體基板1到中間元件的黏合層（未繪示）失效來從中間結構分離第一載體基板1。例如，可以藉由在升高的溫度下進行熱退火（thermal anneal）（如：對於熱失效黏合材料），或藉由將黏合層暴露於紫外線（如：對於紫外線失效黏合材料）來使黏合層失效。

在第一載體基板1與中間結構分離之後，可以在第一半導體晶粒10的BEOL區域104和第一間隙填充層51上形成第一鈍化層191。為了形成第一鈍化層191，可以在BEOL區域104和第一間隙填充層51上沉積一層鈍化材料。鈍化材料層可以藉由CVD、PVD、濕式塗覆製程或其他合適的沉積技術形成。

然後可以藉由微影製程對鈍化材料進行圖案化，以在第一鈍化層191和BEOL區域104的層間介電質104a中形成開口Op。開口Op的形成可以使BEOL區域104中的金屬內連線結構104b的表面暴露。微影製程可以包括在鈍化材料上形成圖案化的光阻遮罩（未繪示），並藉由光阻遮罩中的開口蝕刻（如：濕式蝕刻、乾式蝕刻等）鈍化材料的暴露上表面以形成開口Op。隨後可以藉由灰化、溶解光阻遮罩或在蝕刻過程中消耗光阻遮罩來去除光阻遮罩。

圖2J是根據一個或多個實施例，包括第二鈍化層192（如：聚醯亞胺層）的中間結構的垂直剖面圖。如圖2J所示，第二鈍化層192可以形成在第一鈍化層191上，以及第一鈍化層191和BEOL區域104的層間介電質104a中的開口Op內。

第二鈍化層192可以藉由在第一鈍化層191和開口Op的側壁上沉積一層鈍化材料來形成。具體而言，可以在開口Op的側壁上沉積第二鈍化層192，同時在開口Op的底部保持金屬內連線結構104b的暴露表面。鈍化材料層可以藉由CVD、PVD、濕式塗覆製程或其他合適的沉積技術沉積。

圖2K是根據一個或多個實施例，包括C4凸塊121的中間結構的垂直剖面圖。C4凸塊121可以包括例如在開口Op中形成的焊球。C4凸塊121可以藉由一個或多個製程形成，包括植球、電鍍、焊料印刷、焊料浸沒和焊料注入。C4凸塊121可以接觸BEOL區域104中的金屬內連線結構104b。在至少一個實施例中，C4凸塊121可以藉由在金屬內連線結構104b上形成一個或多個底部金屬化（UBM）層（未繪示）來形成。

圖3是根據一個或多個實施例繪示製作半導體模組120的方法的流程圖。步驟310包括將第一半導體晶粒接附到第一載體基板，其中第一半導體晶粒包括第一半導體晶粒第一側、第一半導體晶粒第二側以及連接第一半導體晶粒第一側和第一半導體晶粒第二側的第一半導體晶粒第一角側。步驟320包括在第一半導體晶粒的背側形成背側金屬接合墊。步驟330包括在第一半導體晶粒的背側形成晶粒接合膜，使得背側金屬接合墊藉由晶粒接合膜暴露。步驟340包括藉由混合接合將第二半導體晶粒接附到第一半導體晶粒，其中第二半導體晶粒的前側金屬接合墊與第一半導體晶粒的背側金屬接合墊接合，且第二半導體晶粒的第二半導體晶粒接合膜與晶粒接合膜接合。步驟350包括將第一角晶粒接附到第一半導體晶粒並鄰近第二半導體晶粒，使得第一角晶粒位於第一半導體晶粒上方，其中第一角晶粒包括第一角晶粒第一側、第一角晶粒第二側以及連接第一角晶粒第一側和第一角晶粒第二側的第一角晶粒角側。

圖4是根據一個或多個實施例，包括半導體模組120的封裝結構100的垂直剖面圖。

如圖4所示，封裝結構100可以包括封裝基板210以及位於封裝基板210上的半導體模組120。封裝結構100還可以包括位於半導體模組120上的封裝蓋130。封裝蓋130可以包括接附到封裝基板210的封裝蓋腳部分130a。封裝蓋130還可以包括與封裝蓋腳部分130a連接的封裝蓋板部分130p。封裝結構100還可以包括位於半導體模組120和封裝蓋板部分130p之間的TIM層170。

封裝基板210可以包括有核（cored）或無核（coreless）基板。例如，在至少一個實施例中，封裝基板210可以包括核心115、形成在核心115上的封裝基板上介電層117（如：封裝基板210的第一側或晶片側），以及形成在核心115上的封裝基板下介電層116（如：封裝基板210的第二側或板側）。具體而言，封裝基板210可以包括疊層薄膜基板，例如味之素疊層薄膜（Ajinomoto build-up film，ABF）基板。也就是說，在至少一個實施例中，封裝基板上介電層117和封裝基板下介電層116中的每一個都可以被描述為ABF層。

核心115可以幫助提供封裝基板210的剛性。例如，核心115可以包括環氧樹脂，如雙馬來酰亞胺三嗪環氧樹脂（bismaleimide triazine epoxy，BT epoxy）和/或編織玻璃層壓板（woven glass laminate）。核心115可以替代地或額外地包括有機材料，如聚合物材料。具體而言，核心115可以包括介電聚合物材料，如聚醯亞胺（polyimide，PI）、苯並環丁烯（benzocyclo-butene，BCB）聚合物或聚苯並二噁唑（polybenzobisoxazole，PBO）。其他合適的介電材料在本揭露的設想範圍內。

核心115可以包括一個或多個通孔115a。通孔115a可以從核心115的下表面延伸到核心115的上表面。通孔115a可以允許封裝基板上介電層117和封裝基板下介電層116之間的電連接。例如，通孔115a可以包括一個或多個層，且可以包括金屬、金屬合金和/或其他含金屬化合物（例如Cu、Al、Mo、Co、Ru、W、TiN、TaN、WN等）。其他合適的金屬材料在本揭露的設想範圍內。

封裝基板上介電層117可以形成在核心115的上表面上。封裝基板上介電層117可以包括多個層，具體而言，可以包括疊層薄膜（例如ABF）。封裝基板上介電層117還可以包括有機材料，如聚合物材料。具體而言，封裝基板上介電層117可以包括介電聚合物材料，如聚醯亞胺（PI）、苯並環丁烯（BCB）或聚苯並二噁唑（PBO）。其他合適的介電材料在本揭露的設想範圍內。

封裝基板上介電層117可以在封裝基板上介電層117的晶片側表面上包括一個或多個封裝基板上接合墊117a。封裝基板上接合墊117a可以暴露在封裝基板上介電層117的晶片側表面上。封裝基板上介電層117還可以包括一個或多個金屬內連線結構117b。金屬內連線結構117b可以將封裝基板上接合墊117a電性耦合到核心115中的通孔115a。金屬內連線結構117b可以包括金屬層（例如銅跡線）和連接金屬層的金屬通孔。例如，封裝基板上接合墊117a和金屬內連線結構117b可以包括一個或多個層，且可以包括金屬、金屬合金和/或其他含金屬化合物（例如Cu、Al、Mo、Co、Ru、W、TiN、TaN、WN等）。其他合適的金屬材料在本揭露的設想範圍內。

封裝基板上鈍化層210a可以形成在封裝基板上介電層117的晶片側表面上。封裝基板上鈍化層210a可以至少部分覆蓋封裝基板上接合墊117a。上鈍化層210a可以包括二氧化矽、氮化矽、低介電常數材料（如碳摻雜氧化物）、極低介電常數材料（如多孔碳摻雜二氧化矽）、它們的組合或其他合適的材料。

封裝基板下介電層116可以形成在核心115的下表面上。封裝基板下介電層116也可以包括多個層，具體而言，可以包括疊層薄膜（例如ABF）。封裝基板下介電層116還可以包括有機材料，如聚合物材料。具體而言，封裝基板下介電層116可以包括介電聚合物材料，如聚醯亞胺（PI）、苯並環丁烯（BCB）或聚苯並二噁唑（PBO）。其他合適的介電材料在本揭露的設想範圍內。

封裝基板下介電層116可以在封裝基板下介電層116的板側表面上包括一個或多個封裝基板下接合墊116a。封裝基板下介電層116還可以包括一個或多個金屬內連線結構116b。金屬內連線結構116b可以將封裝基板下接合墊116a電性耦合到核心115中的通孔115a。金屬內連線結構116b可以包括金屬層（例如銅跡線）和連接金屬層的金屬通孔。例如，封裝基板下接合墊116a和金屬內連線結構116b可以包括一個或多個層，且可以包括金屬、金屬合金和/或其他含金屬化合物（例如Cu、Al、Mo、Co、Ru、W、TiN、TaN、WN等）。其他合適的金屬材料在本揭露的設想範圍內。

封裝基板下鈍化層210b可以形成在封裝基板下介電層116的板側表面上。封裝基板下鈍化層210b可以至少部分覆蓋封裝基板下接合墊116a。封裝基板下鈍化層210b可以包括二氧化矽、氮化矽、低介電常數材料（如碳摻雜氧化物）、極低介電常數材料（如多孔碳摻雜二氧化矽）、它們的組合或其他合適的材料。

球柵陣列（ball-grid array，BGA）包括多個焊球210c，可以形成在封裝基板210的板側表面上。焊球210c可以允許封裝結構100牢固地安裝在基板（如印刷電路板（printed circuit board，PCB））上並與PCB基板電性耦合。焊球210c可以分別接觸封裝基板下接合墊116a。因此，焊球210c可以藉由金屬內連線結構116b、通孔112a和金屬內連線結構114b與封裝基板上接合墊114a電連接。BGA的焊球210c可以在封裝基板210的板側表面上形成二維陣列。例如，焊球210c可以位於封裝蓋腳部分130a下方和半導體模組120下方。

如圖4所示，封裝基板210在x方向上的寬度可以大於半導體模組120在x方向上的寬度。封裝基板210在y方向上的長度也可以大於半導體模組120在y方向上的長度。半導體模組120可以位於封裝基板210的中心部分。

半導體模組120可以藉由C4凸塊121連接到封裝基板210中的封裝基板上接合墊114a。C4凸塊121可以包括金屬柱（未繪示）和金屬柱上的焊料凸塊（例如SnAg焊料凸塊）。焊料凸塊可以塌陷以將C4凸塊121的金屬柱連接到封裝基板上接合墊114a。

封裝底填充層129可以形成在封裝基板210上，位於半導體模組120的下方和周圍。封裝底填充層129也可以形成在C4凸塊121的周圍。封裝底填充層129可以藉此將半導體模組120牢固地固定到封裝基板210上。封裝底填充層129可以由底填充材料形成，例如環氧樹脂基聚合物材料。封裝底填充層129也可以使用其他合適的材料。

TIM層170可以位於半導體模組120上。TIM層170可以包括一層或多層。在至少一個實施例中，TIM層170的中心可以與半導體模組120的中心基本對齊。在至少一個實施例中，TIM層170可以在橫向上（例如在x-y平面中）延伸到超出第二間隙填充層52的外側壁127a。

TIM層170可以具有低塊材熱阻抗和高導熱性。TIM層170可以覆蓋半導體模組120上表面的整個區域。TIM層170可以藉由導熱黏合劑附著到半導體模組120的上表面。

在至少一個實施例中，TIM層170可以包括一種或多種金屬。例如，TIM層170可以包括低熔點（low-melting-temperature，LMT）金屬TIM或液態金屬TIM。TIM層170可以包括一種或多種金屬，如銦、錫、鎵、銀等。例如，TIM層170可以包括鎵基、銦基、銀基、焊料基等。焊料基可以包括錫和一種或多種其他元素，如銅、銀、鉍、銦、鋅、銻等。

TIM層170可以替代地或額外地包括導熱油脂、導熱膏、導熱膜、導熱黏合劑、導熱間隙填充物、導熱墊（例如矽膠）、導熱膠帶或凝膠型TIM（例如交聯聚合物膜）。在至少一個實施例中，TIM層170可以包括石墨、碳奈米管（carbon nanotubes，CNTs）、相變材料（phase-change material，PCM）等。例如，PCM可以包括聚合物基PCM。在至少一個實施例中，PCM可以在大約60°C時將其相態從固態變為高黏度半液態。本揭露的設想範圍內包括TIM層170中的其他材料。

如圖6進一步所示，封裝蓋130可以位於TIM層170上，並可以為半導體模組120提供蓋子。例如，封裝蓋130可以由金屬、陶瓷或聚合物材料形成。也可以使用封裝蓋130的其他合適材料。

封裝蓋130的封裝蓋腳部分130a可以接附到封裝基板210。封裝蓋腳部分130a可以從封裝蓋板部分130p延伸出來，並與其呈實質上垂直的方向。封裝蓋腳部分130a可以藉由黏合層160與封裝基板210連接。例如，黏合層160可以包括環氧黏合劑或矽膠黏合劑。本揭露的設想範圍內包括其他黏合劑。

封裝蓋板部分130p（例如封裝蓋130的主體）可以連接到封裝蓋腳部分130a（例如封裝蓋腳部分130a的上端）。在至少一個實施例中，封裝蓋板部分130p可以與封裝蓋腳部分130a整合地形成為單元。封裝蓋板部分130p也可以與封裝蓋腳部分130a分開形成，並藉由黏合劑（未繪示）接附到封裝蓋腳部分130a。該黏合劑可以與上述的黏合層160基本相似。

封裝蓋板部分130p可以具有延伸的板狀形狀，例如在圖4中延伸於x-y平面內。封裝蓋板部分130p的外圍可以與封裝蓋腳部分130a的外圍實質上對齊。封裝蓋板部分130p可以與封裝基板210的上表面實質上平行。封裝蓋板部分130p可以包括形成在半導體模組120上方的中央區域。在至少一個實施例中，中央區域的中心點（在x-y平面內）可以與半導體模組120的中心點和/或TIM層170的中心點實質上對齊。

封裝基板210可以具有實質上矩形的形狀，其在x方向上的長度大於在y方向上的寬度。封裝基板210也可以具有實質上正方形的形狀。封裝蓋腳部分130a和半導體模組120中的每一個可以具有與封裝基板210的外形實質上相同的外形。本揭露的設想範圍內包括封裝基板210、封裝蓋130和半導體模組120的其他形狀。半導體模組120可以佈置在封裝基板210的中央部分，使得半導體模組120與封裝蓋腳部分130a之間的空間在半導體模組120的周邊周圍實質上是均勻的。

圖5A至圖5C是根據一個或多個實施例具有替代設計的第一角晶粒111的平面圖（例如俯視圖），該第一角晶粒111具有第一角晶粒角側111CS。應當注意的是，圖5A至圖5C中的替代設計不僅可以應用於第一角晶粒111，而且可以應用於所有的角晶粒110。還應當注意的是，在圖5A至圖5C中，第一角晶粒第一側111S1可以與第一半導體晶粒第一側10S1實質上對齊，且第一角晶粒第二側111S2可以與第一半導體晶粒第二側10S2實質上對齊。然而，其他實施例可以包括不與第一半導體晶粒10的側對齊的第一角晶粒111的側。也就是說，第一角晶粒第一側111S1可以位於第一半導體晶粒第一側10S1的外側，且/或第一角晶粒第二側111S2可以位於第一半導體晶粒第二側10S2的外側。

具體而言，圖5A是根據一個或多個實施例具有外凸形狀（圓形、曲線形狀、半圓形等）的第一角晶粒角側111CS的第一角晶粒111的平面圖。圖5B是根據一個或多個實施例具有內凹形狀的第一角晶粒角側111CS的第一角晶粒111的平面圖。圖5C是根據一個或多個實施例具有波浪形狀（如：起伏形狀）的第一角晶粒角側111CS的第一角晶粒111的平面圖。

圖6A至圖6G是根據一個或多個實施例具有替代設計的第一角晶粒111的平面圖（例如俯視圖）。應當注意的是，圖6A至圖6G中的替代設計不僅可以應用於第一角晶粒111，而且可以應用於所有的角晶粒110（即112、113、114）。還應當注意的是，在半導體模組120中，第一角晶粒111的至少一側可以位於第一半導體晶粒10的相應側的外側。也就是說，在半導體模組120中，至少第一角晶粒第一側位於第一半導體晶粒第一側的外側，第一角晶粒第二側位於第一半導體晶粒第二側的外側，或者第一角晶粒角側位於第一半導體晶粒第一角側的外側中的一個。

具體而言，圖6A是根據一個或多個實施例具有第一替代設計的第一角晶粒111的平面圖。如圖6A所示，在第一替代設計中，第一角晶粒第一側111S1可以與第一半導體晶粒第一側10S1實質上對齊，第一角晶粒角側111CS可以位於第一半導體晶粒第一角側10CS1的外側，且第一角晶粒第二側111S2可以位於第一半導體晶粒第二側10S2的外側。

圖6B是根據一個或多個實施例具有第二替代設計的第一角晶粒111的平面圖。如圖6B所示，在第二替代設計中，第一角晶粒第一側111S1可以位於第一半導體晶粒第一側10S1的外側，第一角晶粒角側111CS可以位於第一半導體晶粒第一角側10CS1的外側，且第一角晶粒第二側111S2可以位於第一半導體晶粒第二側10S2的外側。

圖6C是根據一個或多個實施例具有第三替代設計的第一角晶粒111的平面圖。如圖6C所示，在第三替代設計中，第一角晶粒第一側111S1可以位於第一半導體晶粒第一側10S1的外側，第一角晶粒角側111CS可以位於第一半導體晶粒第一角側10CS1的外側，且第一角晶粒第二側111S2可以與第一半導體晶粒第二側10S2實質上對齊。

圖6D是根據一個或多個實施例具有第四替代設計的第一角晶粒111的平面圖。如圖6D所示，在第四替代設計中，第一角晶粒第一側111S1可以與第一半導體晶粒第一側10S1實質上對齊，第一角晶粒角側111CS可以與第一半導體晶粒第一角側10CS1實質上對齊，且第一角晶粒第二側111S2可以位於第一半導體晶粒第二側10S2的外側。

圖6E是根據一個或多個實施例具有第五替代設計的第一角晶粒111的平面圖。如圖6E所示，在第五替代設計中，第一角晶粒第一側111S1可以位於第一半導體晶粒第一側10S1的外側，第一角晶粒角側111CS可以與第一半導體晶粒第一角側10CS1實質上對齊，且第一角晶粒第二側111S2可以位於第一半導體晶粒第二側10S2的外側。

圖6F是根據一個或多個實施例具有第六替代設計的第一角晶粒111的平面圖。如圖6F所示，在第六替代設計中，第一角晶粒第一側111S1可以位於第一半導體晶粒第一側10S1的外側，第一角晶粒角側111CS可以與第一半導體晶粒第一角側10CS1實質上對齊，且第一角晶粒第二側111S2可以與第一半導體晶粒第二側10S2實質上對齊。

圖6G是根據一個或多個實施例具有第七替代設計的第一角晶粒111的平面圖。如圖6G所示，在第七替代設計中，第一角晶粒第一側111S1可以位於第一半導體晶粒第一側10S1的外側，第一角晶粒角側111CS可以位於第一半導體晶粒第一角側10CS1的內側，且第一角晶粒第二側111S2可以位於第一半導體晶粒第二側10S2的外側。在第七替代設計中，第一角晶粒角側111CS可以與第一半導體晶粒第一角側10CS1相隔小於1000 µm的距離Wi。

圖7A是根據一個或多個實施例，具有與第一半導體晶粒10的第一替代排列的第一角晶粒111的平面圖。如圖7A所示，在第一替代排列中，第一半導體晶粒10可以包括直角角10C（如：方角）。第一半導體晶粒第一側10S1可以與第一半導體晶粒第二側10S2相交以形成直角角10C。第一角晶粒111位於直角角10C上方。具體而言，在x方向和/或y方向上，第一角晶粒角側111CS可以位於直角角10C的外側。

此外，如圖7A進一步所示，第一半導體晶粒10的直角角10C和第一角晶粒111的第一角晶粒角側111CS可以與第一半導體模組角120C1對齊。具體而言，如圖7A中的虛線所示，一條穿過第一半導體模組角120C1的線，將第一半導體模組角120C1分成相等的45º部分（θ=45º），該線也可以穿過第一角晶粒角側111CS的中心點並穿過第一半導體晶粒10的直角角10C。

圖7B是根據一個或多個實施例，具有與第一半導體晶粒10的第二替代排列的第一角晶粒111的平面圖。如圖7B所示，在第二替代排列中，第一半導體晶粒10也可以包括直角角10C（如：方角），且第一角晶粒角側111CS可以與第一半導體模組角120C1對齊。此外，與第一替代排列一樣，第一角晶粒111位於直角角10C上方。然而，在第二替代排列中，第一半導體晶粒10的直角角10C可能不會與第一半導體模組角120C1對齊。

參照圖1A至圖6G，半導體模組120可以包括第一半導體晶粒10、位於第一半導體晶粒10上的第二半導體晶粒20，以及鄰近位於第一半導體晶粒10上的第二半導體晶粒20的第一角晶粒111，第一角晶粒111包括第一角晶粒第一側111S1、第一角晶粒第二側111S2和連接第一角晶粒第一側111S1與第一角晶粒第二側111S2的第一角晶粒角側111CS，其中第一角晶粒111可以位於第一半導體晶粒10的一側上方。

在一實施例中，第一半導體晶粒10的該側可以包括第一半導體晶粒第一側10S1、第一半導體晶粒第二側10S2和連接第一半導體晶粒第一側10S1與第一半導體晶粒第二側10S2的第一半導體晶粒第一角側10CS1，且具有以下至少其中之一：第一角晶粒第一側111S1可以在第一半導體晶粒第一側10S1的外側，第一角晶粒第二側111S2可以在第一半導體晶粒第二側10S2的外側，或者第一角晶粒角側111CS可以在第一半導體晶粒第一角側10CS1的外側。在一實施例中，第一角晶粒角側111CS可以包括倒角形狀、內凹形狀、外凸形狀或波浪形狀中的一種。在一實施例中，第一角晶粒角側111CS可以包括寬度小於或等於7 µm的倒角形狀。在一實施例中，第一角晶粒角側111CS可以包括倒角形狀，且第一半導體晶粒第一角側10CS1可以包括倒角形狀。在一實施例中，第一角晶粒角側111CS可以位於第一半導體晶粒第一角側10CS1的外側，且第一角晶粒角側111CS與第一半導體晶粒第一角側10CS1之間的重疊距離Wo可以大於1 µm。在一實施例中，第一角晶粒角側111CS可以位於第一半導體晶粒第一角側10CS1的內側，且第一角晶粒角側111CS與第一半導體晶粒第一角側10CS1之間的距離Wi可以小於1000 µm。在一實施例中，第一角晶粒第一側111S1可以與第一半導體晶粒第一側10S1基本對齊，且第一角晶粒第二側111S2可以與第一半導體晶粒第二側10S2基本對齊。在一實施例中，第一角晶粒角側111CS可以位於第一半導體晶粒第一角側10CS1的外側，且具有以下至少其中之一：第一角晶粒第一側111S1可以位於第一半導體晶粒第一側10S1的外側，或者第一角晶粒第二側111S2可以位於第一半導體晶粒第二側10S2的外側。在一實施例中，第一角晶粒角側111CS可以與第一半導體晶粒第一角側10CS1基本對齊，且具有以下至少其中之一：第一角晶粒第一側111S1可以位於第一半導體晶粒第一側10S1的外側，或者第一角晶粒第二側111S2可以位於第一半導體晶粒第二側10S2的外側。在一實施例中，第一半導體晶粒10可以進一步包括第一半導體晶粒第三側10S3和第一半導體晶粒第四側10S4、連接第一半導體晶粒第二側10S2與第一半導體晶粒第三側10S3的第一半導體晶粒第二角側10CS2、連接第一半導體晶粒第一側10S1與第一半導體晶粒第四側10S4的第一半導體晶粒第三角側10CS3，以及連接第一半導體晶粒第三側10S3與第一半導體晶粒第四側10S4的第一半導體晶粒第四角側10CS4。在一實施例中，半導體模組120可以進一步包括鄰近第二半導體晶粒20並位於第一半導體晶粒10上的第二角晶粒112，該第二角晶粒112包括第二角晶粒第一側112S1、第二角晶粒第二側112S2和連接第二角晶粒第一側112S1與第二角晶粒第二側112S2的第二角晶粒角側112CS，其中第二角晶粒112可以位於第一半導體晶粒10的一側上方；鄰近第二半導體晶粒20並位於第一半導體晶粒10上的第三角晶粒113，該第三角晶粒113包括第三角晶粒第一側113S1、第三角晶粒第二側113S2和連接第三角晶粒第一側113S1與第三角晶粒第二側113S2的第三角晶粒角側113CS，其中第三角晶粒113可以位於第一半導體晶粒10的一側上方；以及鄰近第二半導體晶粒20並位於第一半導體晶粒10上的第四角晶粒114，該第四角晶粒114包括第四角晶粒第一側114S1、第四角晶粒第二側114S2和連接第四角晶粒第一側114S1與第四角晶粒第二側114S2的第四角晶粒角側114CS，其中第四角晶粒114可以位於第一半導體晶粒10的一側上方。在一實施例中，第一角晶粒角側111CS可以位於第一半導體晶粒第一角側10CS1的外側，第二角晶粒角側112CS可以位於第一半導體晶粒第二角側10CS2的外側，第三角晶粒角側113CS可以位於第一半導體晶粒第三角側10CS3的外側，且第四角晶粒角側114CS可以位於第一半導體晶粒第四角側10CS4的外側。

再次參照圖1A至圖6G，形成半導體模組120的方法可以包括將第一半導體晶粒10接附到第一載體基板1上，在第一半導體晶粒10的背側形成背側金屬接合墊108a，在第一半導體晶粒10的背側形成晶粒接合膜108，使得背側金屬接合墊108a透過晶粒接合膜108暴露，藉由混合接合將第二半導體晶粒20接附到第一半導體晶粒10上，其中第二半導體晶粒20的前側金屬接合墊208a接合到第一半導體晶粒10的背側金屬接合墊108a，且第二半導體晶粒20的第二半導體晶粒接合膜208接合到晶粒接合膜108，以及將第一角晶粒111接附到第一半導體晶粒10上並鄰近第二半導體晶粒20，使得第一角晶粒111可以位於第一半導體晶粒10的一側上方，其中第一角晶粒111包括第一角晶粒第一側111S1、第一角晶粒第二側111S2和連接第一角晶粒第一側111S1與第一角晶粒第二側111S2的第一角晶粒角側111CS。

在一實施例中，第一半導體晶粒10的該側可以包括第一半導體晶粒第一側10S1、第一半導體晶粒第二側10S2和連接第一半導體晶粒第一側10S1與第一半導體晶粒第二側10S2的第一半導體晶粒第一角側10CS1，且將第一角晶粒111接附到第一半導體晶粒10可以包括將第一角晶粒111接附到第一半導體晶粒10，使得具有以下至少其中之一：第一角晶粒第一側111S1位於第一半導體晶粒第一側10S1的外側、第一角晶粒第二側111S2位於第一半導體晶粒第二側10S2的外側，或第一角晶粒角側111CS位於第一半導體晶粒第一角側10CS1的外側。在一實施例中，該方法可以進一步包括形成第一角晶粒111，使得第一角晶粒角側111CS可以包括倒角形狀、內凹部分或外凸部分中的其中之一。在一實施例中，該方法可以進一步包括形成第一角晶粒111，使得第一角晶粒角側111CS的表面可以包括平坦表面或波浪表面中的其中之一。在一實施例中，該方法可以進一步包括形成第一角晶粒111，使得第一角晶粒角側111CS可以包括長度小於或等於7µm的倒角形狀。在一實施例中，第一半導體晶粒10的該側可以包括第一半導體晶粒第一側10S1、第一半導體晶粒第二側10S2和連接第一半導體晶粒第一側10S1與第一半導體晶粒第二側10S2的第一半導體晶粒第一角側10CS1，其中第一角晶粒角側111CS可以包括倒角形狀，且第一半導體晶粒第一角側10CS1可以包括倒角形狀，且其中將第一角晶粒111接附到第一半導體晶粒10可以包括將第一角晶粒111接附到第一半導體晶粒10，使得具有以下其中之一：第一角晶粒角側111CS位於第一半導體晶粒第一角側10CS1的外側且第一角晶粒角側111CS與第一半導體晶粒第一角側10CS1之間的重疊距離Wo大於1µm，或第一角晶粒角側111CS位於第一半導體晶粒第一角側10CS1的內側且第一角晶粒角側111CS與第一半導體晶粒第一角側10CS1之間的距離小於1000µm。

再次參照圖1A至圖6G，封裝結構100可以包括封裝基板210；位於封裝基板210上的半導體模組120，其包括第一半導體晶粒10，該第一半導體晶粒10包括具有倒角形狀的第一半導體晶粒第一角側10CS1、位於第一半導體晶粒10上的第二半導體晶粒20、以及鄰近位於第一半導體晶粒10上的第二半導體晶粒20的第一角晶粒111，該第一角晶粒111包括具有倒角形狀的第一角晶粒角側111CS，且位於第一半導體晶粒第一角側10CS1的外側，其重疊距離大於1µm；位於半導體模組120上的熱界面材料（TIM）層170；以及位於半導體模組120上並接附到封裝基板210的封裝蓋130，其中封裝蓋130包括位於TIM層170上的封裝蓋板部分130p，以及從封裝蓋板部分130p突出並接附到封裝基板210的封裝蓋腳部分130a。

前述內容概述了幾種實施方式的特徵，以便於所屬技術領域中具有通常知識者更好地理解本揭露的各個方面。所屬技術領域中具有通常知識者應該明白，他們可以輕易地使用本揭露作為設計或修改其他用於達成相同目的和/或實現此處介紹的實施方式相同優點的製程和結構的基礎。所屬技術領域中具有通常知識者還應該意識到，這種等效結構並未偏離本揭露的精神和範疇，他們可以在此處進行各種變更、替換和修改，而不偏離本揭露的精神和範疇。

1:第一載體基板（first carrier substrate） 2:第二載體基板（second carrier substrate） 10:第一半導體晶粒（first semiconductor die） 20:第二半導體晶粒（second semiconductor die） 51:第一間隙填充層（first gap fill layer） 52:第二間隙填充層（second gap fill layer） 100:封裝結構（package structure） 102、202:前段區域（front end of line region）、FEOL區域（FEOL region） 104、204:後段區域（back end of line region）、BEOL區域（BEOL region） 106:塊狀半導體區域（bulk semiconductor region） 108:晶粒接合膜（die bonding film） 110:角晶粒（corner die） 111:第一角晶粒（first corner die） 112:第二角晶粒（second corner die） 113:第三角晶粒（third corner die） 114:第四角晶粒（fourth corner die） 115:核心（core） 116:封裝基板下介電層（package substrate lower dielectric layer） 117:封裝基板上介電層（package substrate upper dielectric layer） 120:半導體模組（semiconductor module） 121:受控塌陷晶片連接凸塊（controlled collapse chip connection bump(s)）、C4凸塊（C4 bump(s)） 129:封裝底填充層（package underfill layer） 130:封裝蓋（package lid） 160:黏合層（adhesive layer） 170:熱界面材料層（TIM layer） 191:第一鈍化層（first passivation layer） 192:第二鈍化層（second passivation layer） 206:塊狀半導體區域（bulk semiconductor region） 208:第二半導體晶粒接合膜（second semiconductor die bonding film） 209:接觸區域（contact region） 210:封裝基板（package substrate） 308:角晶粒接合膜（corner die bonding film） 104a:層間介電質（interlayer dielectric） 104b:內連線結構（interconnect structure） 106a:塊材半導體層（bulk semiconductor layer） 106b:通孔（through via(s)） 108a:背側金屬接合墊（backside metal bonding pad(s)） 10CS1:第一半導體晶粒第一角側（first semiconductor die first corner side） 10CS2:第一半導體晶粒第二角側（first semiconductor die second corner side） 10CS3:第一半導體晶粒第三角側（first semiconductor die third corner side） 10CS4:第一半導體晶粒第四角側（first semiconductor die fourth corner side） 10S1:第一半導體晶粒第一側（first semiconductor die first side） 10S2:第一半導體晶粒第二側（first semiconductor die second side） 10S3:第一半導體晶粒第三側（first semiconductor die third side） 10S4:第一半導體晶粒第四側（first semiconductor die fourth side） 111CS:第一角晶粒角側（first corner die corner side） 111S1:第一角晶粒第一側（first corner die first side） 111S2:第一角晶粒第二側（first corner die second side） 112CS:第二角晶粒角側（second corner die corner side） 112S1:第二角晶粒第一側（second corner die first side） 112S2:第二角晶粒第二側（second corner die second side） 113CS:第三角晶粒角側（third corner die corner side） 113S1:第三角晶粒第一側（third corner die first side） 113S2:第三角晶粒第二側（third corner die second side） 114CS:第四角晶粒角側（fourth corner die corner side） 114S1:第四角晶粒第一側（fourth corner die first side） 114S2:第四角晶粒第二側（fourth corner die second side） 114a:封裝基板上接合墊（package substrate upper bonding pad(s)） 114b:金屬內連線結構（metal interconnect structure(s)） 115a:通孔（through via(s)） 116a:封裝基板下接合墊（package substrate lower bonding pad(s)） 116b:金屬內連線結構（metal interconnect structure(s)） 117a:封裝基板上接合墊（package substrate upper bonding pad(s)） 117b:金屬內連線結構（metal interconnect structure(s)） 120C:半導體模組角（semiconductor module corner） 120C1:第一半導體模組角（first semiconductor module corner） 120C2:第二半導體模組角（second semiconductor module corner） 120C3:第三半導體模組角（third semiconductor module corner） 120C4:第四半導體模組角（fourth semiconductor module corner） 120s:板側表面（board-side surface） 127a:外側壁（outer sidewall） 130a:封裝蓋腳部分（package lid foot portion） 130p:封裝蓋板部分（package lid plate portion） 204a:層間介電質（interlayer dielectric） 204b:金屬內連線結構（metal interconnect structure(s)） 208a:前側金屬接合墊（frontside metal bonding pad(s)） 209a:介電材料（dielectric material） 209b:接觸結構（contact structure(s)） 210a:封裝基板上鈍化層（package substrate upper passivation layer） 210b:封裝基板下鈍化層（package substrate lower passivation layer） 210c:焊球（solder ball(s)） 310、320、330、340、350:步驟（step） D121:橫向距離（lateral distance） DL:切割線（dicing line(s)） G:間隙（gap） Op:開口（opening(s)） T₁₀:第一半導體晶粒厚度（first semiconductor die thickness） T₁₁₁:第一角晶粒厚度（first corner die thickness） T_191/192:組合厚度（combined thickness） T₂₀:第二半導體晶粒厚度（second semiconductor die thickness） W₁₀:第一半導體晶粒寬度（first semiconductor die width） W₁₁₁:第一角晶粒寬度（first corner die width） W₂₀:第二半導體晶粒寬度（second semiconductor die width） W_G:間隙寬度（gap width） W_10CS2、W_112CS、W₅₁、W₅₂:寬度（width） Wo:重疊距離（overlap distance） x、y、z:方向

藉由結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各態樣。應注意，根據行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1A是根據一個或多個實施例的半導體模組的垂直剖面圖。 圖1B是根據一個或多個實施例的半導體模組的平面圖（如：俯視圖）。 圖1C是根據一個或多個實施例的半導體模組中第一半導體晶粒、第二半導體晶粒和角晶粒的透視圖。 圖1D是根據一個或多個實施例的半導體模組的詳細垂直剖面圖。 圖2A是根據一個或多個實施例，在製造第一半導體晶粒的製程中的中間結構的垂直剖面圖。 圖2B是根據一個或多個實施例，在製造第二半導體晶粒的製程中的中間結構的垂直剖面圖。 圖2C是根據一個或多個實施例，在製造角晶粒的製程中的中間結構的垂直剖面圖。 圖2D是根據一個或多個實施例，包含位於第一載體基板（如：第一載體晶圓）上的第一半導體晶粒的中間結構的垂直剖面圖。 圖2E是根據一個或多個實施例，包含經過平坦化後的第一半導體晶粒的中間結構的垂直剖面圖。 圖2F是根據一個或多個實施例，包含晶粒接合膜的中間結構的垂直剖面圖。 圖2G是根據一個或多個實施例，包含第二半導體晶粒和角晶粒的中間結構的垂直剖面圖。 圖2H是根據一個或多個實施例，包含第二間隙填充層的中間結構的垂直剖面圖。 圖2I是根據一個或多個實施例，包含第一鈍化層的中間結構的垂直剖面圖。 圖2J是根據一個或多個實施例，包含第二鈍化層（如：聚醯亞胺層）的中間結構的垂直剖面圖。 圖2K是根據一個或多個實施例，包含C4凸塊的中間結構的垂直剖面圖。 圖3是根據一個或多個實施例，示意製作半導體模組方法的流程圖。 圖4是根據一個或多個實施例，包含半導體模組的封裝結構的垂直剖面圖。 圖5A是根據一個或多個實施例，第一角晶粒具有外凸形狀（圓形、曲線形狀、半圓形等）的第一角晶粒角側的平面圖。 圖5B是根據一個或多個實施例，第一角晶粒具有內凹形狀的第一角晶粒角側的平面圖。 圖5C是根據一個或多個實施例，第一角晶粒具有波浪形狀（如：起伏形狀）的第一角晶粒角側的平面圖。 圖6A是根據一個或多個實施例，具有第一替代設計的第一角晶粒的平面圖。 圖6B是根據一個或多個實施例，具有第二替代設計的第一角晶粒的平面圖。 圖6C是根據一個或多個實施例，具有第三替代設計的第一角晶粒的平面圖。 圖6D是根據一個或多個實施例，具有第四替代設計的第一角晶粒的平面圖。 圖6E是根據一個或多個實施例，具有第五替代設計的第一角晶粒的平面圖。 圖6F是根據一個或多個實施例，具有第六替代設計的第一角晶粒的平面圖。 圖6G是根據一個或多個實施例，具有第七替代設計的第一角晶粒的平面圖。 圖7A是根據一個或多個實施例，具有第一替代排列的第一角晶粒111與第一半導體晶粒10的平面圖。 圖7B是根據一個或多個實施例，具有第二替代排列的第一角晶粒111與第一半導體晶粒10的平面圖。

10:第一半導體晶粒

20:第二半導體晶粒

110:角晶粒

111:第一角晶粒

112:第二角晶粒

113:第三角晶粒

114:第四角晶粒

10CS1:第一半導體晶粒第一角側

10CS2:第一半導體晶粒第二角側

111S1:第一角晶粒第一側

111S2:第一角晶粒第二側

111CS:第一角晶粒角側

112S1:第二角晶粒第一側

112S2:第二角晶粒第二側

112CS:第二角晶粒角側

113S1:第三角晶粒第一側

113S2:第三角晶粒第二側

113CS:第三角晶粒角側

114S1:第四角晶粒第一側

114S2:第四角晶粒第二側

114CS:第四角晶粒角側

W_10CS2、W_112CS:寬度

Wo:重疊距離

x、y、z:方向

Claims (10)

1. 一種半導體模組，包括： 第一半導體晶粒； 第二半導體晶粒，位於所述第一半導體晶粒上；以及 第一角晶粒，鄰近所述第一半導體晶粒上的所述第二半導體晶粒，且包括第一角晶粒第一側、第一角晶粒第二側以及連接所述第一角晶粒第一側和所述第一角晶粒第二側的第一角晶粒角側，其中所述第一角晶粒位於所述第一半導體晶粒的一側上方，所述第一半導體晶粒的所述側包括第一半導體晶粒第一角側，所述第一角晶粒角側在俯視圖中設置成靠近所述第一半導體晶粒第一角側且遠離所述第二半導體晶粒，並且所述第一角晶粒角側包括倒角形狀、內凹形狀或波浪形狀中的其中之一。
2. 如請求項1所述的半導體模組，其中所述第一半導體晶粒的所述側包括第一半導體晶粒第一側、第一半導體晶粒第二側以及連接所述第一半導體晶粒第一側和所述第一半導體晶粒第二側的所述第一半導體晶粒第一角側，且具有以下至少其中之一： 所述第一角晶粒第一側位於所述第一半導體晶粒第一側的外側； 所述第一角晶粒第二側位於所述第一半導體晶粒第二側的外側；或 所述第一角晶粒角側位於所述第一半導體晶粒第一角側的外側。
3. 如請求項1所述的半導體模組，其中所述第一角晶粒角側位於所述第一半導體晶粒第一角側的外側，且所述第一角晶粒角側與所述第一半導體晶粒第一角側之間的重疊距離大於1 µm。
4. 如請求項1所述的半導體模組，其中所述第一角晶粒角側包括寬度小於或等於7 µm的所述倒角形狀。
5. 如請求項1所述的半導體模組，其中所述第一半導體晶粒第一角側包括倒角形狀。
6. 如請求項1所述的半導體模組，其中： 所述第一角晶粒角側位於所述第一半導體晶粒第一角側的內側，且所述第一角晶粒角側與所述第一半導體晶粒第一角側之間的距離小於1000 µm；或 所述第一角晶粒第一側與所述第一半導體晶粒第一側對齊，且所述第一角晶粒第二側與所述第一半導體晶粒第二側對齊。
7. 如請求項1所述的半導體模組，其中所述第一角晶粒角側位於所述第一半導體晶粒第一角側的外側，且具有以下至少其中之一： 所述第一角晶粒第一側位於所述第一半導體晶粒第一側的外側；或 所述第一角晶粒第二側位於所述第一半導體晶粒第二側的外側。
8. 如請求項1所述的半導體模組，其中所述第一角晶粒角側與所述第一半導體晶粒第一角側對齊，且具有以下至少其中之一： 所述第一角晶粒第一側位於所述第一半導體晶粒第一側的外側；或 所述第一角晶粒第二側位於所述第一半導體晶粒第二側的外側。
9. 一種形成半導體模組的方法，所述方法包括： 將第一半導體晶粒接附到第一載體基板上； 在所述第一半導體晶粒的背側形成背側金屬接合墊； 在所述第一半導體晶粒的背側形成晶粒接合膜，使得所述背側金屬接合墊透過所述晶粒接合膜暴露； 透過混合接合將第二半導體晶粒接附到所述第一半導體晶粒上，其中所述第二半導體晶粒的前側金屬接合墊接合到所述第一半導體晶粒的背側金屬接合墊，且所述第二半導體晶粒的第二半導體晶粒接合膜接合到所述晶粒接合膜；以及 將第一角晶粒接附到所述第一半導體晶粒上並鄰近所述第二半導體晶粒，使得所述第一角晶粒位於所述第一半導體晶粒的一側上方，其中所述第一角晶粒包括第一角晶粒第一側、第一角晶粒第二側以及連接所述第一角晶粒第一側和所述第一角晶粒第二側的第一角晶粒角側，其中所述第一角晶粒角側包括倒角形狀、內凹形狀或波浪形狀中的其中之一。
10. 一種封裝結構，包括： 封裝基板； 位於所述封裝基板上的半導體模組，包括：       第一半導體晶粒，包括具有倒角形狀的第一半導體晶粒第一角側；       位於所述第一半導體晶粒上的第二半導體晶粒；以及       鄰近所述第一半導體晶粒上的所述第二半導體晶粒的第一角晶粒，且包括具有倒角形狀的第一角晶粒角側，其位於所述第一半導體晶粒第一角側的外側，且重疊距離大於1 µm； 位於所述半導體模組上的熱界面材料（TIM）層；以及 位於所述半導體模組上並接附至所述封裝基板的封裝蓋，其中所述封裝蓋包括位於所述TIM層上的封裝蓋板部分以及從所述封裝蓋板部分突出並接附至所述封裝基板的封裝蓋腳部分。