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TWI876677B - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

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TWI876677B
TWI876677B TW112144265A TW112144265A TWI876677B TW I876677 B TWI876677 B TW I876677B TW 112144265 A TW112144265 A TW 112144265A TW 112144265 A TW112144265 A TW 112144265A TW I876677 B TWI876677 B TW I876677B
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gate dielectric
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aluminum
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賴蓓盈
陳昱璇
陳彥甫
許嘉芸
侯承浩
李達元
志安 徐
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台灣積體電路製造股份有限公司
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Abstract

第一n型電晶體包括第一通道元件、配置在第一通道元件 上方之未摻雜的第一閘極介電層、和配置在未摻雜的第一閘極介電層上方之第一閘極。第二n型電晶體包括第二通道元件和配置在第二通道元件上方之摻雜的第二閘極介電層。第二閘極介電層摻雜p型電偶極材料。第二閘極被配置在第二閘極介電層上方。第一n型電晶體或第二n型電晶體的至少一者進一步包括無鋁導電層。無鋁導電層配置在第一閘極介電層與第一閘極之間或第二閘極介電層與第二閘極之間。

Description

半導體裝置及其製造方法
本發明的實施例是有關於一種藉由無鋁導電層的方式進行n型場效電晶體的閥值電壓調節。
半導體積體電路(integrated circuit,IC)產業經歷了指數級成長。IC材料和設計的技術進展已經生產數個IC世代，其中每個世代比起前個世代具有更小且更複雜的電路。在IC演化的進程中，功能性密度(意即，每個晶片面積的內連裝置數量)普遍增加，然而幾何尺寸(意即，可以使用製程創造最小的元件(或線路))卻減小。透過提高生產效率以及降低相關成本，這種規模縮小製程通常提供好處。這樣的規模縮小也提升製程以及製造IC的複雜度。舉例來說，隨著裝置尺寸縮小，相鄰多個裝置元件間之多個元素的非預期擴散可能更容易發生，並且意外的負面影響可能更加明顯。在某些情況下，在閘極介電層與金屬閘極之間之意外的鋁擴散可能干擾多個閥值電壓的適當調節。因此裝置性能可能並非最佳化。
因此，雖然製造半導體裝置的常見方法通常是足夠的，但 並非令人全面地滿意。
本揭露的一方面是有關於一種裝置。所述裝置包括第一n型電晶體以及第二n型電晶體。第一n型電晶體包括第一通道元件、配置在所述第一通道元件上方的未摻雜第一閘極介電層以及配置在所述未摻雜第一閘極介電層上方的第一閘極。第二n型電晶體包括第二通道元件以及配置在所述第二通道元件上方的摻雜第二閘極介電層。所述第二閘極介電層摻雜p型電偶極材料。所述第一n型電晶體或所述第二n型電晶體的至少一者進一步包括無鋁導電層。所述無鋁導電層配置在所述第一閘極介電層與所述第一閘極之間或在所述第二閘極介電層與所述第二閘極之間。
本揭露的其他方面是有關於一種裝置。所述裝置包括多個電晶體的第一垂直堆疊。所述多個電晶體的第一垂直堆疊包括第一n型電晶體以及第一p型電晶體。所述裝置包括多個電晶體的第二垂直堆疊。所述多個電晶體的第二垂直堆疊包括第二n型電晶體以及第二p型電晶體所述第一n型電晶體以及所述第一p型電晶體包括多個未摻雜的閘極介電層。所述第二n型電晶體以及所述第二p型電晶體包括多個摻雜的閘極介電層。所述第一n型電晶體以及所述第二n型電晶體的至少一者，而非所述第一p型電晶體以及所述第二p型電晶體，周圍環繞無鋁導電層。n型金屬閘極周圍環繞無鋁導電層。
本揭露的其他方面是有關於一種方法。所述方法包括在第一通道元件上方形成第一閘極介電層，並且在第二通道元件上方形成第二閘極介電層。所述第一閘極介電層以及所述第二閘極介電層各為未摻雜的。在所述第二閘極介電層上方，而非在所述第一閘極介電層上方，形成p型電偶極摻雜劑源層。執行電偶極驅動方法。使用所述電偶極驅動方法驅動所述p型電偶極摻雜劑源層的多個原子進入所述第二閘極介電層中，使得所述第二閘極介電層變得摻雜。在所述電偶極驅動方法執行完畢後，移除所述p型電偶極摻雜劑源層。在所述p型電偶極摻雜劑源層的移除後，在所述第一閘極介電層或所述第二閘極介電層的至少一者上方沉積無鋁導電層。
90、200:IC裝置
110:基板
120:主動區/鰭結構
120A至120H:通道元件
122:源極/汲極特徵
130、500:隔離結構
140、660:閘極
150:GAA裝置
155:遮罩
160、460:閘極間隙壁
165:覆蓋層
170:奈米結構
175:介電內部間隙壁
180:源極/汲極接點層
185、530:層間介電層
210、211:垂直堆疊
230A至230H:閘極介電層
240:電偶極層形成製程
250A至250H:p型電偶極摻雜劑源層
260:電偶極驅動製程
270:移除製程
280:沉積製程
300A至300H:無鋁導電層
310、320、321:厚度
340:閘極形成製程
350、350A:金屬閘極層
360:回蝕製程
400:CFET
410:基板
430、430A、431:半導體層
440:虛擬閘極結構
450:硬遮罩層
470、550:開口
480:內部間隙層
490、510:源極/汲極區
520:蝕刻停止層
640:閘極結構
650:閘極介電結構
700:通道隔離結構
780:自對準接點層
790:源極/汲極接點層
900:積體電路製造系統
902、904、906、908、910、912、914、916、918、N:實體
1000:方法
1010、1020、1030、1040、1050:步驟
當與所附的圖一起閱讀時，可以從以下詳細描述中最好地理解圖方面或本揭露。需要說明的是，按照業界標準慣例，各特徵並未按比例繪製。事實上，各種特徵的尺寸對於討論的清晰性是可以任意增加或減少的。
圖1A是根據本揭露的各個方面的鰭式場效電晶體(Fin Field-Effect Transistor,FinFET)型式的IC裝置的透視圖。
圖1B是根據本揭露的各個方面的FinFET型式的IC裝置的平面俯視圖。
圖1C是根據本揭露的各個方面的閘極全環電晶體(Gate-all- around,GAAFET)裝置型式的IC裝置的透視圖。
圖2至27繪示為根據本揭露的各個方面的形成IC裝置的各種製程流程的剖面圖。
圖28是根據本揭露的各個方面的製造系統的框圖。
圖29繪示為根據本揭露的各個方面的製造半導體裝置的方法的流程圖。
以下公開提供許多不同的實施例或示例，用於實現所提供的主題的不同特徵。下面描述構件和佈置的具體示例以簡化本公開。當然，這些僅僅是示例並且不旨在進行限制。如圖舉例來說所示，在下面的描述中形成第一特徵或上、第二特徵可以包括其中第一和第二特徵直接形成在接觸中的實施例，並且還可以包括其中可以在第一和第二特徵之間形成另外的特徵的實施例，使得第一和第二特徵可以不直接在接觸中。另外，在各個示例中，本揭露可以是重複參考數字和/或字母。這種重複是為了簡單和清晰性的目的，其本身並不規定所討論的各個實施例和/或架構之間的關係。
此外，為了便於描述，本文可以使用諸如“下方”、“下方”、“下”、“上方”、“上”、和類似者之類的空間相對術語來描述一個元件或特徵與另一個元件的關係。或特徵(s)，如圖所示。空間相對術語旨在涵蓋使用中的元件的不同定向或除了圖中描繪的定向之外的操作。設備可以以其他方式定向(旋轉90°度或以其他定向) 並且本文使用的空間相對描述符同樣可以相應地解釋。
本揭露通常與多個半導體裝置相關，並且更具體地與場效電晶體(field-effect transistors,FETs)相關，例如三維鰭式場效電晶體(fin-shaped FETs,FinFETs)或者閘極全環場效電晶體(gate-all-around,GAA)裝置。就此而言，FinFET裝置為鰭狀的場效電晶體裝置，並且GAA裝置為多通道的場效電晶體裝置。FinFET裝置和GAA裝置最近在半導體產業中越來越受歡迎，因為它們與傳統金屬氧化物半導體場效電晶體(Metal-Oxide Semiconductor Field Effect Transistor,MOSFET)裝置(例如「平面」電晶體元件)相比具有多種優勢。這些優點可以包括更好的晶片面積效益(chip area efficiency)、改善的載子遷移率(carrier mobility)以及與平面裝置的製程有所相容的製程。因此，可以預期針對部分或整個IC晶片使用FinFET裝置或GAA裝置來設計IC晶片。
然而，儘管FinFET裝置和/或GAA裝置提供了優點，但是在實現FinFET或GAA裝置的多個IC應用中仍然可能存在某些挑戰。例如，傳統的閾值電壓(threshold voltage,Vt)調節可以至少部分地透過電偶極驅動方法(dipole drive-in method)來完成，其中閘極介電層透過電偶極驅動而被摻雜(dope)。對於某些IC應用，電偶極驅動可以允許電晶體執行與未執行電偶極驅動方法的電晶體不同的閾值電壓。進行電偶極驅動方法的電晶體可以稱為電偶極驅動電晶體(dipole drive-in transistor)，而其他沒有進行電偶極驅動方法的電晶體可以稱為對應電晶體(counterpart transistor)，並且它們的不同調節的閾值電壓經過特別配置，以促進其在不同電路應用中的預期功能。
然而，在某些情況下，電偶極驅動摻雜劑(例如，鋁)可以存在於形成在對應電晶體的閘極介電層(其被認為是未摻雜的)上方的金屬閘極中。當閘極介電層與金屬電極直接接觸時，電偶極驅動摻雜劑的多個原子(例如，多個鋁原子)可能從金屬閘極擴散到閘極介電層中，從而導致對應電晶體的閘極介電層變得部分摻雜，其並非預期情況。舉例來說，電偶極驅動方法可以使用氧化鋁(AlOx)、氮化鋁鈦(TixAlyNz)或氮化鋁(AlNx)作為摻雜劑來源。來自這些材料的鋁可以擴散到閘極介電層中。這種非預期的擴散可能會減少電偶極驅動電晶體和對應電晶體之間的閾值電壓差，這是不期望的，因為其可能不利地干擾對應電晶體和/或電偶極驅動電晶體在其電路應用中的預期功能。
為了處理以上討論的問題，本揭露實現一種在多個閘極介電層與多個金屬閘極之間的無鋁導電層(aluminum-free conductive layer)。這樣的層可以阻擋(或至少減少)上述討論的鋁之非預期擴散，幫助多個電偶極驅動電晶體以及多個對應電晶體，以維持它們的多個預期閥值電壓差。因為這樣的層也是導電的，所以它的實現將也不會過度增加寄生電阻(parasitic resistance)。因此，裝置性能可以被優化。本揭露的各個方面將被更詳細地討論如下。
圖1A至1C將描述範例FinFET以及GAA裝置之基本結 構。現在請參照圖1A和1B，其分別繪示為積體電路(integrated circuit,IC)裝置90的部分之三維透視圖以及俯視圖。IC裝置90可以是在IC或其部分的製程所製造的中間裝置，其可以包括靜態隨機存取記憶體(static random-access memory,SRAM)和/或其他邏輯電路、例如電阻器、電容器和電感器的被動元件，以及例如p型FET(PFET)、n型FET(NFET)、FinFET、金屬氧化物半導體場效電晶體(MOSFET)、互補金屬氧化物半導體(CMOS)電晶體、雙極性電晶體(bipolar transistor)、高壓電晶體、高頻電晶體和/或其他記憶單元的主動元件。除非另外聲明，否則本揭露不限於任何特定數量的裝置或裝置區域，或任何特定的裝置配置。舉例而言，雖然繪示為IC裝置90是三維FinFET裝置，但本揭露的概念也可以應用於平面FET裝置或GAA裝置。
請參照圖1A，IC裝置90包括1110。基板110可以包括元素半導體(elementary(single element)semiconductor)，例如矽、鍺和/或其他適合的材料；化合物半導體(compound semiconductor)，例如碳化矽(silicon carbide)、砷化鎵(gallium arsenic)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)、銻化銦(indium antimonide)和/或其他適當的材料；合金半導體(alloy semiconductor)，例如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP和/或其他適合的材料。基板110可以為具有均勻成分的單層材料。或者，基板110可以包括具有相同或不同適合於IC裝置製造的多個成分的複合材料層。 在一個範例中，基板110可以為具有形成在氧化矽層上的半導體矽層之絕緣體上覆矽(silicon-on-insulator,SOI)基板。在另個範例中，基板110可以包括導電層、半導體層、介電層、其它層或其組合。例如多個源極/汲極區(source/drain region)的各種摻雜區可以形成在基板110中或基板110上。根據設計的需求，摻雜區可以摻雜例如磷或砷的n型摻雜劑和/或例如硼的p型摻雜劑。摻雜區可直接形成在基板110上、以p型阱結構(p-well structure)、n型阱結構(n-well structure)、雙阱結構(dual-well structure)或使用凸起結構(raised structure)。摻雜區可以透過摻雜劑原子的植入、原位摻雜磊晶生長和/或其他適合的技術來形成。
多個三維主動區120形成在基板上110。多個主動區120是從基板110向上突出的細長鰭狀結構。因此，多個主動區120在下文可以互換稱作多個鰭結構(fin structure)120。鰭結構120可以使用包括微影(photolithography process)以及蝕刻製程(etch process)的適合製程來製造。微影製程可以包括形成覆蓋基板110的光阻劑(photoresist)、曝光(expose)光阻劑成圖案、執行多個曝光後烘烤製程(post-exposure bake process)以及顯影(develop)光阻劑以形成包括光阻的遮罩元件(masking element，未示出)。接著，使用遮罩元件蝕刻多個凹陷到基板110中，在基板110上留下多個鰭結構120。蝕刻製程可以包括乾蝕刻(dry etching)、濕蝕刻(wet etching)、反應離子蝕刻(reactive ion etching,RIE)和/或其他適合的多個製程。在一些實施例中，鰭結構120可以透過 雙重圖案化(double-patterning)或多重圖案化(multi-patterning)製程形成。一般而言，雙重圖案化或多重圖案化結合微影以及自對準(self-aligned)製程，允許創造具有例如比使用單個直接微影製程獲得的間距還要更小間距之圖案。舉例來說，可以在基板110的上方形成層並且使用微影製程圖案化。使用自對準製程沿著圖案化層形成多個間隙壁(spacer)。接著，移除層並且剩餘的多個間隙壁或多個心軸(mandrel)可以接著用來圖案化多個鰭結構120。
IC裝置90也包括形成在鰭結構120上方的源極/汲極特徵(source/drain features)122。源極/汲極特徵122可以包括磊晶生長在多個鰭結構120上方的多個磊晶層(epi-layer)。IC裝置90進一步包括形成在基板110上方的多個隔離結構130。多個隔離結構130電性分隔(electrically separate)IC裝置90的各個元件。多個隔離結構130可以包括氧化矽(silicon oxide)、氮化矽(silicon nitride)、氮氧化矽(silicon oxynitride)、摻氟矽酸鹽玻璃(fluoride-doped silicate glass,FSG)、低k介電材料和/或其他適合的材料。在一些實施例中，多個隔離結構130可以包括淺溝槽隔離(shallow trench isolation,STI)特徵。在一個實施例中，多個隔離結構130是透過在多個鰭結構120的形成期間在基板110中蝕刻多個溝槽(trench)所形成的。接著，多個溝槽可以用上述隔離材料填充溝槽，隨後進行化學機械平坦化(chemical mechanical planarization,CMP)製程。諸如場氧化物(field oxide)、矽的局部氧化(local oxidation of silicon,LOCOS)和/或其他適合的結構之類的其他隔 離結構也可以實現為隔離結構130。或者，多個隔離結構130可以包括多重層結構，例如，具有一個或多個熱氧化物襯墊層(thermal oxide liner layer)。
IC裝置90也包括多個閘極140，其形成在每個鰭120的通道區中的三側上並且接合鰭結構120。多個閘極結構140可以為多個虛擬閘極結構(dummy gate structure，例如包括氧化物閘極介電質以及多晶矽閘極)或者可以為包括高介電閘極介電質(high-k gate dielectric)以及金屬閘極的多個高介電閘極結構，其多個高介電閘極結構透過替換多個虛擬閘極結構來形成。雖然本文未描述，多個閘極結構140可以包括多個額外的材料層，例如多個鰭結構120上方的介面層、覆蓋層、其他適合的層或其組合。
請參照圖1B，多個鰭結構120沿X方向縱向定向，且多個閘極結構140沿Y方向縱向定向，即，大體上垂直於多個鰭結構120。在許多實施例中，IC裝置90包括額外的特徵，例如沿著多個閘極結構140的多個側壁設置的多個閘極間隙壁、設置在多個閘極結構140上方的硬遮罩層、以及許多其他特徵。
也請理解，以下討論的本揭露的各個方面可以應用於多通道裝置，例如閘極全環(GAA)裝置。圖1C繪示為範例GAA裝置150的三維透視圖。為了一致性和清晰性之由，圖1C和圖1A至1B中的相同元件將被標記為相同的。例如，例如多個鰭結構120的多個主動區在Z方向上垂直向上從基板110提高。多個隔離結構130提供多個鰭結構120之間的電性分隔。閘極結構140位於 多個鰭結構120上方和多個隔離結構130上方。遮罩155位於多個閘極結構140上方，且多個閘極間隙壁160位於閘極結構140的多個側壁上。覆蓋層165形成在多個鰭結構120上方，以保護多個鰭結構120在形成多個隔離結構130期間免受氧化。
多個奈米結構170設置在每個鰭結構120上方。奈米結構170可以包括奈米片(nano-sheet)、奈米管(nano-tube)、或奈米線(nano-wire)、或在X方向上水平延伸的一些其他類型的奈米結構。多個奈米結構170在閘極結構140下方的多個部分可以用作GAA裝置150的多個通道。多個介電內部間隙壁(dielectric inner spacer)175可以設置在多個奈米結構170之間。另外，雖然出於簡單的原因未示出，但是每個奈米結構170可以被閘極介電層以及閘極電極周圍包覆。在所示實施例中，多個奈米結構170在閘極結構140外部的多個部分可以用作GAA裝置150的多個源極/汲極特徵。然而，在一些實施例中，連續的多個源極/汲極特徵可以磊晶生長在閘極結構140外部的多個鰭結構120的部分上方。無論如何，多個導電源極/汲極接點層(contacts)180可以形成在多個源極/汲極特徵上方以提供與其的電性連接。層間介電層(interlayer dielectric,ILD)185形成在多個隔離結構130上方以及閘極結構140和多個源極/汲極接點層180周圍。
無論IC的多個電晶體是實現為圖1A至1B的FinFET或圖1C的GAA裝置，請應當理解，它們可以受益於本揭露的多個概念，如下文更詳細討論的。
圖2至22為根據本揭露的不同實施例製造範例IC裝置200製程流程的一系列示意性片段截面側視圖。具體地，圖2至8繪示為本發明第一實施例對應的製程流程，圖9至15繪示為本發明第二實施例對應的製程流程，以及圖15至22繪示為本發明第三實施例對應的製程流程。
現在請參考圖2，IC裝置200包含多個電晶體的多個垂直堆疊，例如垂直堆疊210和垂直堆疊211。多個電晶體的垂直堆疊210至211的每一者可以與不同的閾值電壓(Vt)相關和/或可以被配置或用於不同的電路應用。在所示實施例中，垂直堆疊210是不具有(或不會具有)電偶極驅動的互補場效應電晶體(Complementary field-effect transistor,CFET)的一部分，並且垂直堆疊211是具有(或會具有)電偶極驅動的互補場效應電晶體(CFET)的一部分。這樣，垂直堆疊210中的電晶體也可以稱為CFET對應裝置，並且垂直堆疊211中的電晶體也可以稱為CFET驅動裝置。
多個垂直堆疊210和211各自包括一個或多個n型電晶體(例如，NFET)以及一個或多個p型電晶體(例如，PFET)。舉例來說，垂直堆疊210包括NFET和垂直設置在NFET上方的PFET。NFET可以包括多個通道元件120A至120B，並且PFET可以包括多個通道元件120C至120D。多個通道元件120A至120D是多個主動區的多個部分。多個通道元件120A至120D可以圖案化成多個奈米結構通道，例如奈米片、奈米管、奈米線、奈米棒等。 多個通道元件120A至120D可各自包括半導體材料，舉例來說，矽(Si)材料、矽鍺(SiGe)材料或III-V族化合物(例如，包含來自週期表III族元素以及來自週期表V族元素的化合物)。
類似於垂直堆疊210，垂直堆疊211也包括NFET和設置在NFET上方的PFET。垂直堆疊211的NFET可以包括多個通道元件120E至120F，並且垂直堆疊211的PFET可以包括多個通道元件120G至120H，其中多個通道元件120E至120H中的每一者可以圖案化成含有半導體材料的奈米結構通道，例如奈米片、奈米管、奈米線、奈米棒等。
請應理解，多個垂直堆疊210和211的NFET以及PFET中的每一者可以選擇性地包括多於兩個通道元件。舉例來說，垂直堆疊210的NFET可以選擇性地包括在通道元件120A與120B之間的額外通道元件，並且垂直堆疊210的PFET可以選擇性地包括在通道元件120C與120D之間的額外通道元件，並且對於垂直堆疊211的NFET和PFET也是如此。為了簡單起見，這些選擇性的額外通道元件在概念上被表示為圖2中的多個垂直點。也請應理解，雖然圖2繪示出在該實施例中PFET被設置在兩個垂直堆疊210至211中的NFET上方，但是在其他實施例中可能相反。舉例來說，在其他實施例中，NFET可以設置在垂直堆疊210至211中的任一個或兩個中的PFET上方。
多個通道元件120A至120H分別由多個閘極介電層230A至230H周圍包覆(例如，以角度360度)。多個閘極介電層230A 至230H包括多個高介電材料，其為介電常數大於二氧化矽(silicon dioxide)的介電常數。在一些實施例中，多個閘極介電層230A至230H包括氧化鉿(hafnium oxide)、氧化鋯(zirconium oxide)、氧化鋁(aluminum oxide)、二氧化鉿-氧化鋁合金(hafnium dioxide-alumina alloy)、氧化鉿矽(hafnium silicon oxide)、氮氧化鉿矽(hafnium silicon oxynitride)、氧化鉿鉭(hafnium tantalum oxide)、氧化鉿鈦(hafnium titanium oxide)、氧化鉿鋯(hafnium zirconium oxide)或其組合。
請繼續參考圖2，對IC裝置200執行電偶極層形成製程240。電偶極層形成製程240可以利用一種或多種沉積製程，例如化學氣相沉積(chemical vapor deposition,CVD)、物理氣相沉積(physical vapor deposition,PVD)、原子層沉積(atomic layer deposition,ALD)或其組合，以在垂直堆疊211的多個閘極介電層230E至230H上方沉積多個p型電偶極摻雜劑源層。舉例來說，多個p型電偶極摻雜劑源層250E、250F、250G和250H分別沉積在多個閘極介電層230E至230H上方。在圖2的剖面圖中，多個p型電偶極摻雜劑源層250E至250H周圍環繞(例如，以角度360度)它們各自的閘極介電層230E至230H的頂部、底部、左側和右側表面。在一些實施例中，多個p型電偶極摻雜劑源層250E至250H包括多個鋁基p型電偶極(aluminum-based p-dipole)。舉例來說，多個p型電偶極摻雜劑源層250E至250H可以包括氧化鋁(AlOx)、氮化鋁鈦(TixAlyNz)、氮化鋁(AlNx)或其組合 (其中x、y和z是正整數)。請注意，在垂直堆疊210的多個閘極介電層230A至230D上方並沒有形成多個p型電偶極摻雜劑源層，因為垂直堆疊210的多個電晶體是對應裝置(相對於電偶極驅動裝置)。
現在請參考圖3，執行電偶極驅動製程260以將多個p型電偶極摻雜劑源層250E至250H的多個原子驅動至多個閘極介電層230E至230H中。在一些實施例中，電偶極驅動製程260包括一種或多種熱退火製程。熱退火過程有助於促進原子(例如，鋁原子或其他適合的原子)從多個p型電偶極摻雜劑源層250E至250H移動到其下方包覆的其各自的閘極介電層230E至230H中。因此，在執行多個電偶極驅動製程260之後，垂直堆疊211的多個閘極介電層230E至230H變成多個摻雜閘極介電層230E至230H。在一些實施例中，垂直堆疊211的多個閘極介電層230E至230H變成摻雜鋁。在其他實施例中，垂直堆疊211的多個閘極介電層230E至230H為摻雜鋁以外的電偶極材料。相較之下，垂直堆疊210的多個閘極介電層230A至230D仍保持未摻雜。
現在請參考圖4，對IC裝置200執行移除製程270以移除多個p型電偶極摻雜劑源層250E至250H的多個剩餘部分。在一些實施例中，移除製程270可以包括一種或多種蝕刻製程，其蝕刻掉多個p型電偶極摻雜劑源層250E至250H，基本上不影響IC裝置200的多個其餘元件。舉例來說，一種或多種蝕刻製程可以配置為在多個p型電偶極摻雜劑源層250E至250H與多個閘極 介電層230A至230H之間具有足夠量的蝕刻選擇性。這樣，多個p型電偶極摻雜劑源層250E至250H可以比多個閘極介電層230A至230H以明顯更快的速率(例如，五倍或十倍)被蝕刻掉。於是，多個p型電偶極摻雜劑源層250E至250H可以完全移除，而多個閘極介電層230A至230H仍然保留。
現在請參考圖5，對IC裝置200執行沉積製程280，以在垂直推疊210的多個閘極介電層230A至230D中的每一者上方以及在垂直堆疊211的多個閘極介電層230E至230H中的每一者上方，形成無鋁導電層。舉例來說，形成多個無鋁導電層300A、300B、300C、300D以分別周圍環繞(例如，以角度360度)多個閘極介電層230A至230D，並且形成多個無鋁導電層300E、300F、300G、300H以在圖5在的剖面圖中分別周圍環繞(例如，以角度360度)多個閘極介電層230E至230H。多個無鋁導電層300A-300H均包含不含鋁的導電材料。在一些實施例中，多個無鋁導電層300A至300H不包含p型材料的任何類型。在一些實施例中，多個無鋁導電層300A至300H是多個氮化鈦(TiN)層。請注意，雖然在上述實施例中多個導電層300A至300H被形成為不含鋁，但是在其他實施例中它們可以不含p型電偶極材料的其他類型。
在一些實施例中，沉積製程280可以包括原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)或其組合。可以仔細配置沉積製程280的參數，以精確地控制多個無鋁導電層300A至300H的每一者的厚度310。在一些實施例中，厚度310 在約0.3奈米與約2.5奈米之間的範圍內。厚度310也與IC裝置200的一個或多個其他元件的厚度相關。舉例來說，多個閘極介電層300A至300H可以各自具有厚度320，且多個閘極介電層230E至230H可以各自具有厚度321，其與多個無鋁導電層300A至300D的厚度310直接相關。在一些實施例中，厚度310與厚度320之間的比率在約0.1：1與約5：1之間的範圍內，且厚度310與厚度321之間的比率在約0.1：1與約5：1之間的範圍內。
上述範圍不是隨機選擇的，而是特別配置以優化IC裝置200的性能。舉例來說，如下文將會更詳細討論，多個無鋁導電層300A至300H被實現為防止或減少在後續過程中形成的多個閘極介電層230A至230H與多個金屬閘極之間的非預期擴散(例如，鋁的擴散)。如果多個無鋁導電層300A至300H太薄，則它們可能無法充分實現其阻擋非預期的鋁擴散之預期目的。另一方面，如果多個無鋁導電層300A至300H太厚，則它們可能消耗過多的晶片空間，這在裝置尺寸持續縮小時是有價值的。此外，如果多個無鋁導電層300A至300H太厚，它們也會不利地干擾其各自電晶體的閾值電壓調節。這裡，上述範圍確保多個無鋁導電層300A至300H足夠厚以充分阻擋不期望的擴散，同時足夠薄以節省晶片空間並且不干擾多個閾值電壓的調節。
現在請參考圖6，對IC裝置200執行閘極形成製程340，以在多個無鋁導電層300A至300H的每一者上方形成金屬閘極層350。舉例來說，金屬閘極層350透過一種或多種沉積製程(例如 原子層沉積(ALD)、化學氣相沉積(CVD)或物理氣相沉積(PVD))形成，並且其在圖6的剖面圖中周圍環繞(例如，以角度360度)每個無鋁導電層300A至300H。請注意，在一些實施例中，在垂直堆疊210上方形成的金屬閘極層350可以與在垂直堆疊211上方形成的金屬閘極層350電性或物理性分隔開。
金屬閘極層350包含n型功函數金屬層(work function metal layer)，以調節垂直堆疊210的NFET以及垂直堆疊211的NFET的閾值電壓。在一些實施例中，n型功函數金屬層包括含鋁金屬，例如碳化鋁鈦(TixAlyCz)。填充金屬層(fill metal layer)形成在功函數金屬層上方並且可以用作閘極的主要導電部分。在一些實施例中，填充金屬層可以包括鈦(Ti)、鎢(W)、鉭(Ta)、銅(Cu)、鈷(Co)等。
如上所述，由於電偶極驅動製程260(參見圖3)的性能，垂直堆疊211的多個閘極介電層230E至230H摻雜鋁，但是多個閘極介電層230A至230D未摻雜。如果沒有形成多個無鋁導電層300A至300H，則在多個閘極介電層230E至230H與金屬閘極電極層350的功函數金屬層之間可能會發生非預期的鋁擴散。這種非預期的擴散可能導致垂直堆疊210的NFET(即，對應NFET)和垂直堆疊211的NFET(即，驅動NFET)之間鋁含量的較低(並且可能不足)差異。進而，這可能導致由垂直堆疊210的NFET和垂直堆疊211的NFET應獲得的預期閾值電壓間的較低差異，將降低裝置性能。本文中的多個無鋁導電層300A至300H防止這種 非預期的擴散，因此鋁含量的差異(以及預期閾值電壓的差異)仍然可以維持。
現在請參考圖7，對IC裝置200執行回蝕製程360。回蝕製程360回蝕金屬閘極層350用於多個PFET，而金屬閘極層350的一部分仍保留在多個NFET的多個無鋁導電層300A、300B、300E和300F上方。回蝕製程360也蝕刻掉多個PFET的多個無鋁導電層300C、300D、300G和300H的多個部分，使得多個閘極介電層230C、230D、230G和230H暴露。
現在請參考圖8，對IC裝置200執行閘極形成製程370，以形成均用於垂直堆疊210和211中多個PFET的金屬閘極層380。舉例來說，金屬閘極層380透過一種或多種沉積製程形成，例如原子層沉積(ALD)、化學氣相沉積(CVD)和物理氣相沉積(PVD)，並且其周圍環繞(例如，以角度360度)每個閘極介電層230C、230D、230G、和230H。金屬閘極層380包含p型功函數金屬層，以調節垂直堆疊210 PFET以及垂直堆疊211PFET的閾值電壓。填充金屬層也形成在功函數金屬層上方並且可以用作閘極的主要導電部分。在一些實施例中，填充金屬層可以包括鈦(Ti)、鎢(W)、鉭(Ta)、銅(Cu)、鈷(Co)等。
在製造的這個階段，形成以下多個電晶體：對應NFET(垂直堆疊210的NFET)、對應PFET(垂直堆疊210的PFET)、驅動NFET(垂直堆疊210的NFET)，以及驅動PFET(垂直堆疊211的PFET)。對應NFET的閾值電壓透過以下多個元件的組合來調 節：金屬閘極層350A的n型功函數金屬層、未摻雜閘極介電層230A和230B以及多個無鋁導電層300A和300B。驅動NFET的閾值電壓透過以下多個元件的組合來調節：金屬閘極電極層350E的n型功函數金屬層、p型摻雜閘極介電層230E和230F以及多個無鋁導電層300E和300F。對應PFET的閾值電壓透過以下多個元件的組合來調節：金屬閘極層380C的p型功函數金屬層以及未摻雜閘極介電層230C和230D。驅動PFET的閾值電壓透過以下多個元件的組合來調節：金屬閘極層380G的p型功函數金屬層以及p型摻雜閘極介電層230G和230H。
形成這些電晶體(連同其個別元件的特別結構排列)作為本文中執行的圖2至8的多個製程的固有結果。舉例來說，在多個閘極350A/350B與多個閘極介電層120A至120B和120E至120F之間的多個無鋁導電層300A至300B和300E至300F之沉積是執行沉積製程280的固有結果。(請見圖5，用於形成多個無鋁導電層300A至300B和300E至300F)，隨後進行閘極形成製程340(請見圖6)和回蝕製程360(移除來自多個PFET的多個無鋁導電層300C至300D和300G至300H)。
請注意，儘管本文使用鋁作為範例p型電偶極材料，但除非另外聲明，否則其並不旨在有所限制。在p型電偶極材料是非鋁的另個元素之其他實施例中，則多層300A至300H可實現為亦不含該其他非鋁元素的導電層。
圖2至8對應於本揭露第一實施例的製程流程。圖9至 15對應於本揭露第二實施例的製程流程。為了簡單起見，在圖2至15中類似的過程和/或元件將被標記為相同的。
現在請參考圖9，多個閘極介電層230A至230H形成以分別包覆垂直堆疊210和211的多個通道元件120A至120H。執行電偶極形成製程240，以形成p型電偶極摻雜劑源層250E至250H，來分別包覆多個閘極介電層230E至230H。
現在請參考圖10，對IC裝置200執行電偶極驅動製程260，以將多個原子(例如，多個鋁原子)分別從多個p型電偶極摻雜劑源層250E至250H驅動到多個閘極介電層230E至230H中。多個閘極介電層230E至230H因此變成多個p型摻雜(例如，摻雜鋁)閘極介電層作為執行電偶極驅動製程260的結果。
現在請參考圖11，對IC裝置200執行移除製程270，以移除p型電偶極摻雜劑源層250E至250H的多個剩餘部分。至此，第二實施例的製程流程與本揭露第一實施例的製程流程基本相同。
現在請參考圖12，對IC裝置200執行沉積製程280，以形成多個無鋁導電層。然而，與第一實施例不同，沉積製程280僅針對垂直堆疊210(即，對應裝置)的NFET以及PFET沉積多個無鋁導電層300A至300D，但不針對垂直堆疊211的NFET以及PFET沉積多個無鋁導電層。換句話說，多個無鋁導電層300A至300D分別周圍形成在多個閘極介電層230A至230D，反而在執行沉積製程280之後，多個閘極介電層230E至230H保持暴露。
現在請參考圖13，IC裝置200執行閘極形成製程340， 以形成閘極層350。與第一實施例不同，閘極形成製程340分別僅在對應裝置以及驅動裝置的多個NFET上方形成金屬閘極層350A和350E，而不是在對應裝置的PFET或驅動裝置的PFET上方。如上所述，金屬閘極層350A和350E(可以不彼此直接接觸)可以各自包含n型功函數金屬層，該n型功函數金屬層配置為調節對應裝置和驅動裝置的多個NFET之多個閾值電壓。
現在請參考圖14，執行蝕刻製程390，以移除多個PFET的多個無鋁導電層300C和300D。蝕刻製程390被配置為在多個無鋁導電層300C至300D的多個材料與多個閘極介電層230C至230D和230G至230H的多個材料或多個閘極電極層350A至350E的多個材料之間具有蝕刻選擇性。舉例來說，多個無鋁導電層300C至300D被蝕刻掉的速度比起多個閘極介電層230C至230D和230G至230H或多個閘極層350A至350E的多個材料被蝕刻掉的速度來得相當快。於是，在執行蝕刻製程390之後，多個閘極介電層230C至230D和230G至230H以及閘極電極層350A至350E仍然保留(並且暴露)。
現在參考圖15，對IC裝置200執行閘極形成製程370，以形成閘極電極層380。與第一實施例的情況一樣，閘極形成製程370僅在對應裝置和驅動裝置兩者的多個PFET上方形成閘極層380C和380G。如上所述，金屬閘極層380C和380G(可以不彼此直接接觸)可以各自包含p型功函數金屬層，其被配置為調節對應裝置和驅動裝置的多個PFET之多個閾值電壓。
在製造的這個階段，形成以下多個電晶體：對應NFET(垂直堆疊210的NFET)、對應PFET(垂直堆疊210的PFET)、驅動NFET(垂直堆疊211的NFET)，以及驅動PFET(垂直堆疊211的PFET)。對應NFET的閾值電壓透過以下多個元件的組合來調節：金屬閘極層350A的n型功函數金屬層、未摻雜閘極介電層230A和230B以及無鋁導電層300A和300B。驅動NFET的閾值電壓透過以下多個元件的組合來調節：金屬閘極層350E的n型功函數金屬層以及p型摻雜閘極介電層230E和230F。請注意，與圖8所示的第一實施例不同，在第二實施例中，驅動NFET的閾值電壓是在沒有無鋁導電層300E和300F的情況下調節。同時，透過以下多個元件的組合來調節對應PFET的閾值電壓：金屬閘極層380C的p型功函數金屬層以及未摻雜的閘極介電層230C和230D。驅動PFET的閾值電壓透過以下多個元件的組合來調節：金屬閘極層380G的p型功函數金屬層以及p型摻雜閘極介電層230G和230H。
形成這些電晶體(連同其個別元件的特別結構排列)作為本文中執行的圖9至15的多個製造過程的固有結果。舉例來說，在閘極350A和閘極介電層120A至120B之間的多個無鋁導電層300A至300B之沉積是執行沉積製程280的固有結果(請見圖12，用於形成無鋁導電層300A至300B和300C至300D)，隨後透過閘極形成製程340(請見圖13)以及蝕刻製程390(請見圖14，其從PFET移除無鋁導電層300C至300D)。
如上所述，圖2至8和圖9至15分別對應於本揭露第一實施例和第二實施例的製程流程。圖16-22對應於本揭露第三實施例的製程流程。為了簡單起見，在圖2至22中類似的製程和/或元件將被標記為相同的。
現在請參考圖16，形成多個閘極介電層230A至230H，以分別包覆垂直堆疊210和211的多個通道元件120A-120H。執行電偶極層形成製程240，以形成p型電偶極摻雜劑源層250E至250H，來分別包覆多個閘極介電層230E-230H。
現在請參考圖17，對IC裝置200執行電偶極驅動製程260，以將多個原子(例如，多個鋁原子)分別從多個p型電偶極摻雜劑源層250E至250H驅動到多個閘極介電層230E至230H中。多個閘極介電層230E至230H因此變成多個p型摻雜(例如，摻雜鋁)閘極介電層作為執行電偶極驅動製程260的結果。
現在請參考圖18，對IC裝置200執行移除製程270，以移除多個p型電偶極摻雜劑源層250E至250H的多個剩餘部分。至此，第三實施例的製造流程與本揭露第一實施例及第二實施例的製造流程基本相同。
現在請參考圖19，對IC裝置200執行沉積製程280，以形成多個無鋁導電層。然而，與第一或第二實施例不同，沉積製程280僅沉積用於垂直堆疊211(即，驅動裝置)的NFET和PFET的多個無鋁導電層300E至300H，而不沉積用於垂直堆疊210的NFET或PFET的多個無鋁導電層。換句話說，多個無鋁導電層 300E至300H分別周圍形成在多個閘極介電層230E至230H，然而多個閘極介電層230A至230D在執行沉積製程280之後保持暴露。
現在請參考圖20，對IC裝置200執行閘極形成製程340，以形成閘極層350。與第二實施例(但不是第一實施例)類似，閘極形成製程340僅在對應裝置和驅動裝置兩者的多個NFET上方形成金屬閘極層350A和350E，而不是在對應裝置的PFET或驅動裝置的PFET上方。如上所述，金屬閘極層350A和350E(可以不彼此直接接觸)可以各自包含n型功函數金屬層，該n型功函數金屬層配置為調節對應裝置和驅動裝置的多個NFET的多個閾值電壓。
現在請參考圖21，執行蝕刻製程390以移除多個PFET的無鋁導電層300G和300H。蝕刻製程390配置為在多個無鋁導電層300G至300H的多個材料與多個閘極介電層230C至230D和230G至230H的多個材料或多個閘極層350A至350E的多個材料之間具有蝕刻選擇性。舉例來說，多個無鋁導電層300G至300H可以比多個閘極介電層230C至230D和230G至230H或多個閘極電極層350A至350E的多個材料以明顯更快的速率被蝕刻掉。於是，在執行蝕刻製程390之後，多個閘極介電層230C至230D和230G至230H以及多個閘極層350A至350E仍然保留(並且暴露)。
現在請參考圖22，對IC裝置200執行閘極形成製程370， 以形成閘極電極層380。與第一實施例的情況一樣，閘極形成製程370僅在對應裝置和驅動裝置兩者的多個PFET上方形成閘極層380C和380G。如上所述，金屬閘極層380C和380G(可以不彼此直接接觸)可以各自包含p型功函數金屬層，其被配置為調節對應裝置和驅動裝置的多個PFET的多個閾值電壓。
在製造的這個階段，形成以下多個電晶體：對應NFET(垂直堆疊210的NFET)、對應PFET(垂直堆疊210的PFET)、驅動NFET(垂直堆疊211的NFET)，以及驅動PFET(垂直堆疊211的PFET)。對應NFET的閾值電壓透過以下多個元件的組合來調節：金屬閘極層350A的n型功函數金屬層、未摻雜閘極介電層230A和230B。請注意，與圖8所示的第一實施例或圖15所示的第二實施例不同，在第三實施例中，對應NFET的閾值電壓是在沒有無鋁導電層300A和300B的情況下調節。驅動NFET的閾值電壓透過以下多個元件的組合來調節：金屬閘極層350E的n型功函數金屬層、p型摻雜閘極介電層230E和230F以及無鋁導電層300E和300F。同時，透過以下多個元件的組合來調節對應PFET的閾值電壓：金屬閘極層380C的p型功函數金屬層以及未摻雜的閘極介電層230C和230D。驅動PFET的閾值電壓透過以下多個元件的組合來調節：金屬閘極電極層380G的p型功函數金屬層以及p型摻雜閘極介電層230G和230H。
這些電晶體(連同個別元件的特別結構排列)被形成為本文中執行的圖16至22的製程的固有結果。舉例來說，在閘極350E 和閘極介電層120E至120F之間的無鋁導電層300E至300F之沉積是執行沉積製程280的固有結果(請見圖19，用於形成無鋁導電層300E至300F和300G至300H)，隨後是閘極形成製程340(請見圖20)和蝕刻製程390(請見圖21，從PFET移除多個無鋁導電層300G-300H)。
請理解，雖然圖2至22繪示出垂直地示出了PFET相對於NFET的情況，但是它們在其他實施例中可以對換。也請理解，雖然實現多個無鋁導電層用於多個底部電晶體(例如，本文中的多個NFET)，但是在多個NFET垂直地實現於多個PFET上方的實施例中，也可以實現多個無鋁導電層用於頂部電晶體。
也請理解，本揭露的各個面向(例如，實現多個無鋁導電層以阻擋鋁擴散)不僅可以應用於GAA和FinFET裝置，還可以應用於互補場效電晶體(CFET)。就此而言，圖23至27繪示出根據本揭露的實施例製造範例CFET400的範例製程流程的一系列示意性片段剖面圖。
參考圖23，CFET400包括基板410，其可以是上述討論的基板110實施例。在一些實施例中，基板410可以是矽基板。多個其他的半導體層430和431形成在基板410上方。在一些實施例中，多個半導體層430包括矽鍺(SiGe)，並且多個半導體層431包括矽(Si)。請注意，多個半導體層430A之一雖然仍具有SiGe材料成分，但包含比多個半導體層430的其餘部分更高的SiGe含量或濃度。如下面將更詳細討論的，此半導體層430A將 在後續製程中被通道隔離結構取代。請理解，半導體層430和431的數量不必限於圖23所示的數量，並且在其他實施例中可以實現任何其他適合數量的半導體層430和431。
多個半導體層431的多個部分圖案化成多個奈米結構通道431，舉例來說，奈米片、奈米管、奈米線、奈米棒等。多個虛擬閘極結構440形成在多個奈米結構通道431的最上面一層的上方。在一些實施例中，多個虛擬閘極結構440可以包括多晶矽虛擬閘極。每個虛擬閘極結構440可以透過一個或多個硬遮罩層450圖案化，硬遮罩層450可以包括一種或多種介電材料。多個閘極間隙壁460形成在虛擬閘極結構440的多個側壁上。多個閘極間隙壁460也可以包括適合的介電材料。在一些實施例中，每個閘極間隙壁460可以包括多個閘極間隙壁層，但是為了簡單起見，在此沒有具體示出。請注意，形成多個開口470以將CFET400的多個元件區分成單獨的堆疊，其中每個堆疊具有自己的虛擬閘極結構440。
繼續參考圖24，多個內部間隙壁480也垂直形成在多個奈米結構通道431之間。多個內部間隙壁480也設置在多個半導體層430的每個剩餘部分的多個相對端部。多個內部間隙壁480還可以包括適合的介電材料。
現在請參考圖25，多個源極/汲極區490和多個源極/汲極區510形成在多個開口470中以及在多個隔離結構500上方。如本文所使用的，源極/汲極區490或「S/D區」可以指電晶體裝 置的源極或汲極。它也可以指為多個電晶體裝置提供源極和/或汲極的區域。多個源極/汲極區490和多個源極/汲極區510可各自直接鄰接CFET400頂部裝置的一個或多個奈米結構通道431的多個側表面，以及鄰接CFET400的頂部裝置的一個或多個內部間隙壁480的多個側表面。多個源極/汲極區490是CFET400底部裝置的多個元件。因此，多個源極/汲極區490也可以稱為多個底部源極/汲極區490。多個源極/汲極區510是CFET400的頂部裝置的多個元件。因此，多個源極/汲極區510也可以稱為多個頂部源極/汲極區510。請注意，多個隔離結構500-其可以包括介電襯墊層(例如，蝕刻停止層)以及形成在介電襯墊層上方的介電元件-設置在多個底部源極/汲極區490和多個頂部源極/汲極區510之間，並且提供其之間的電性隔離。在一些實施例中，介電襯墊以及介電元件可以包括多個介電材料的不同類型。
蝕刻停止層520形成在多個開口470中的多個頂部源極/汲極區510上方。層間介電層(ILD)530形成在蝕刻停止層520上方的多個開口470中。層間介電層530也可以稱為ILD0。蝕刻停止層520和層間介電層530可以包括多個介電材料的不同類型。蝕刻停止層520和層間介電層530可以透過化學機械研磨(CMP)製程平坦化，以平坦化它們的多個上表面。
繼續參考圖25，舉例來說透過一種或多種蝕刻製程移除多個虛擬閘極結構440。蝕刻製程配置為在多個虛擬閘極結構440(例如，多晶矽)和多個閘極間隙壁460、蝕刻停止層520和層間 介電層530的多個材料之間具有足夠的蝕刻選擇性，它們都可以包含多個介電材料。這樣，多個虛擬閘極結構440的移除基本上不會影響多個閘極間隙壁460、蝕刻停止層520和層間介電層530。因此，可以通過移除多個虛擬閘極結構440來形成多個開口550。
舉例來說，也使用一種或多種蝕刻製程移除多個半導體層430(例如，包含SiGe)。此後，形成用於CFET400底部裝置的多個閘極結構640。舉例來說，多個閘極結構640可以包括多個閘極介電結構650和多個閘極660，其形成為替換用於底部裝置的多個移除的半導體層430以及多個移除的虛擬閘極結構440。請注意，閘極介電結構650的多個部分也可用作CFET400頂部裝置的多個閘極介電結構。然而，CFET400的頂部裝置的多個閘極尚未形成。舉例來說，可以執行一個或多個回蝕製程，以回蝕位於多個頂部裝置區中的多個閘極660，使得多個空的空間佔據(此時)最終將成為頂部裝置的多個閘極。
如圖25所示，通道隔離結構700形成在CFET 400的每對底部裝置和頂部裝置之間。如上所述，形成通道隔離結構700來代替移除的半導體層430A，移除的半導體層430A具有較高的SiGe含量。通道隔離結構700可以包括介電材料，並且與多個內部間隙壁480一起，它可以幫助提供CFET 400底部裝置的多個奈米結構通道431和頂部裝置的多個奈米結構通道431之間的電性隔離。
現在請參考圖26，形成CFET 400頂部裝置的多個閘極 結構740。多個閘極結構740可以包括多個閘極介電結構650(先前在圖25中形成)和多個閘極760，其共同填充由於移除頂部裝置的多個半導體層430和移除頂部裝置的多個虛擬閘極結構440而形成的多個開口。
上面參考圖2至22討論的製程可以用來形成閘極結構640和/或740。舉例來說，多個閘極介電結構650可以實現為上面參考圖2至22討論的多個閘極介電層230A至230H之一的實施例，其可以是未摻雜的或摻雜的(例如，摻雜鋁)，這取決於這裡的CFET400是否被認為是對應裝置或驅動裝置。閘極層660/760也可以實現為上述金屬閘極層350或380的實施例。另外，雖然為了簡單起見在此沒有具體示出，但是應當理解，上面討論的無鋁導電層300A/B或無鋁導電層300E/F可以實現在多個閘極介電結構650與多個閘極660之間，或在多個閘極介電層650與多個閘極760之間，其取決於底部裝置或頂部裝置是否為NFET。
繼續參考圖26，自對準接點層(self-aligned contact,SAC)780也可以形成在多個閘極結構740上方。自對準接點層780完全填充由於移除多個虛擬閘極結構440而形成的多個開口550。在一些實施例中，自對準接點層780可以包括介電材料。
現在請參考圖27，移除層間介電層530和蝕刻停止層520的多個部分，使得多個源極/汲極區510的多個上表面暴露。此後，多個源極/汲極接點層790形成在多個源極/汲極區510上方，以提供電性連接到多個源極/汲極區510。在一些實施例中，可以在多 個源極/汲極區510和多個源極/汲極接點層790之間形成矽化物層，以減少多個源極/汲極接點層790的電阻。
請應理解，可以執行額外的多個製程來繼續CFET 400的製造。舉例來說，可以形成多個導電閘極接點層(例如，垂直延伸穿過自對準接點層780)，以提供電性連接到多個閘極結構740。也可以形成多個封裝製程以繼續CFET 400的封裝。
圖28繪示出根據本揭露實施例的積體電路製造系統900，其可以用於執行參考圖2至22於上述討論的製程和/或用於製造CFET 400。製造系統900包括透過通訊網路918連接的多個實體902、904、906、908、910、912、914、916…、N。網路918可以是單一網路或可以是各種不同的網絡，例如內部網路和互聯網，並且可以包括有線和無線通訊頻道兩者。
在一個實施例中，實體902代表用於製造協作的服務系統；實體904代表使用者，例如監控所關注的產品的產品工程師；實體906代表工程師，例如控制製程和相關配方的製程工程師，或監控或調整加工工具的條件和設定的設備工程師；實體908代表用於IC測試和測量的計量工具；實體910表示半導體製程工具，例如用於執行微影製程以限定靜態隨機存取記憶體(SRAM)裝置的閘極間隙壁的極紫外光(EUV)工具；實體912表示與製程工具910相關的虛擬計量模組；實體914表示與製程工具910以及另外的其他製程工具相關的高階製程控制模組；實體916表示與製程工具910相關的採樣模組。
每個實體可以與其他實體互相運作，並且可以向其他實體提供積體電路製造、製程控制和/或運算能力和/或從其他實體接收這樣的能力。每個實體還可以包括一個或多個用於執行計算和執行自動化的電腦系統。例如，實體914的高階製程控制模組可以包括其中編碼有軟體指令的多個電腦硬體。電腦硬體可以包括硬碟、隨身碟、唯讀記憶光碟(CD-ROM)、隨機存取記憶體(RAM)記憶體、顯示裝置(例如，監視器)、輸入/輸出裝置(例如，滑鼠和鍵盤)。軟體指令可以用任何適合的程式語言來編寫並且可以被設計為執行特定任務。
積體電路製造系統900使得能夠出於積體電路(IC)的製造目的地在實體之間進行互相運作，以及IC製造的先進製程控制。在實施例中，先進製程控制包括根據計量結果調整適用於相關晶圓的製程工具的處理條件、設定和/或配方。
在另一實施例中，根據基於製程品質和/或產品品質所確定的最佳取樣率，從已處理晶圓的子集測量計量結果。在另一實施例中，根據基於製程品質和/或產品品質的各種特性所確定的最佳採樣場/點，從已處理晶圓子集的選定場和點測量計量結果。
IC製造系統900提供的功能之一可以實現例如設計、工程和製程、計量以及先進製程控制等領域中的協作和資訊存取。IC製造系統900提供的另個能力可以整合設施之間的系統，例如計量工具和製程工具之間的系統。這種整合使設施能夠協調其活動。例如，整合計量工具和製程工具可以使製造資訊能夠更有效地融 入製程或先進製程控制(APC)模組，並且可以使從整合於相關處理工具中的測量工具的在線或現場測量得到的晶圓數據。
圖29是根據本揭露的各個方面的製造半導體裝置的方法1000的流程圖。方法1000包括步驟1010，以在第一通道元件上方形成第一閘極介電層以及在第二通道元件上方形成第二閘極介電層。第一閘極介電層和第二閘極介電層均未摻雜。
方法1000包括步驟1020，以在第二閘極介電層上方而非第一閘極介電層上方形成p型電偶極摻雜劑源層。
方法1000包括執行電偶極驅動方法的步驟1030。透過電偶極驅動方法將p型電偶極摻雜劑源層的多個原子驅動到第二閘極介電層，使得第二閘極介電層變得摻雜。
方法1000包括步驟1040，以在執行電偶極驅動方法之後移除p型電偶極摻雜劑源層。
方法1000包括步驟1050，以在移除p型電偶極摻雜劑源層之後在第一閘極介電層或第二閘極介電層中的至少一者上方沉積無鋁導電層。
在一些實施例中，步驟1050包括沉積在剖面圖中周圍包覆第一閘極介電層的第一無鋁導電層以及沉積在剖面圖中周圍包覆第二閘極介電層的第二無鋁導電層。在一些實施例中，形成在剖面圖中周圍同時包覆第一無鋁導電層和第二無鋁導電層的閘極層，其中閘極層包含n型功函數金屬。
在一些實施例中，步驟1050包括沉積在剖面圖中周圍包 覆第一閘極介電層而非在第二閘極介電層上方的無鋁導電層。在一些實施例中，形成在剖面圖中周圍包覆無鋁導電層和第二閘極介電層的閘極層，其中閘極層包含n型功函數金屬。
在一些實施例中，步驟1050包括沉積在剖面圖中周圍包覆第二閘極介電層而非在第一閘極介電層上方的無鋁導電層。在一些實施例中，形成在剖面圖中周圍包覆無鋁導電層和第一閘極介電層的閘極層，其中閘極層包含n型功函數金屬。
在一些實施例中，步驟1050包括沉積作為無鋁導電層的氮化鈦層。
在一些實施例中，第一通道元件和第一閘極介電層是第一n型電晶體的多個部分，第二通道元件和第二閘極介電層是第二n型電晶體的多個部分。在一些實施例中，第一p型電晶體形成在第一n型電晶體上方，第二p型電晶體形成在第二n型電晶體上方，第三閘極介電層形成在第一p型電晶體的第三通道元件上方，並且第四閘極介電層形成在第二p型電晶體的第四通道元件上方。
請應理解，方法1000可以包括在多個步驟1010至1050之前、期間或之後所執行的另外的步驟。舉例來說，方法1000可以包括形成在剖面圖中周圍環繞第一n型電晶體、第二n型電晶體、第一p型電晶體和第二p型電晶體的n型金屬閘極的步驟。方法1000可以進一步包括在剖面圖中周圍環繞第一p型電晶體和第二p型電晶體的n型金屬閘極的多個移除部分的步驟。方法1000 也可以包括在n型金屬閘極的剩餘部分上方形成p型金屬閘極的步驟。p型金屬閘極在剖面圖中周圍同時環繞第一p型電晶體和第二p型電晶體。作為另一個範例，方法1000可以進一步包括形成在剖面圖中周圍同時環繞第一n型電晶體和第二n型電晶體而非第一p型電晶體或第二p型電晶體的n型金屬閘極的步驟。方法1000也可以包括形成在剖面圖中周圍同時環繞第一p型電晶體和第二p型電晶體的p型金屬閘極的步驟。p型金屬閘極形成在n型金屬閘極上方。為了簡單起見，本文不詳細討論額外步驟。
總之，本揭露有關於在多個NFET裝置的閘極介電層和金屬閘極之間實現無鋁導電層。無鋁導電層可以包括配置為阻擋鋁擴散的導電材料(除了鋁之外)。在一些實施例中，實現無鋁導電層用於電偶極驅動裝置和對應裝置兩者。在一些其他實施例中，實現無鋁導電層僅用於電偶極驅動裝置而不用於對應裝置。在一些其他實施例中，實現無鋁導電層僅用於對應裝置而不用於電偶極驅動裝置。在一些實施例中，實現無鋁導電層用於多個NFET裝置，但不用於形成在與NFET裝置相同的垂直堆疊的多個PFET裝置，舉例來說，作為CFET的一部分。
本揭露的實施例提供了優於傳統CFET裝置的優點。然而，請應理解，其他實施例可以提供額外的優點，並且並非所有優點都必須在本文中公開，並且並非所有實施例都需要特定的優點。優點之一是減少鋁擴散。更詳細地，鋁通常用作電偶極材料，以為不同電晶體提供不同閾值電壓的調節。然而，n型功函數金屬層也 可以包括鋁。如果不打算用鋁摻雜的閘極介電層與含鋁的n型功函數金屬層直接接觸，則在閘極介電層和n型功函數金屬之間的金屬閘極可能會發生非預期的鋁擴散。這種非預期的擴散可能不利地干擾閾值電壓的調諧，和/或導致驅動電晶體和對應電晶體之間的閾值電壓差的不足。這裡，在多個閘極介電層和含鋁金屬閘極電極(例如，含鋁功函數金屬層)之間插入無鋁導電層有助於減少或消除非預期的鋁擴散。結果，根據本揭露製造的多個裝置仍可實現其預期的閾值電壓調節，從而提高裝置性能。其他優點包括與現有製程的兼容性以及實施的簡單性和低成本。
本揭露的一方面是有關於一種裝置。所述裝置包括第一n型電晶體以及第二n型電晶體。第一n型電晶體包括第一通道元件、配置在所述第一通道元件上方的未摻雜第一閘極介電層以及配置在所述未摻雜第一閘極介電層上方的第一閘極。第二n型電晶體包括第二通道元件以及配置在所述第二通道元件上方的摻雜第二閘極介電層。所述第二閘極介電層摻雜p型電偶極材料。所述第一n型電晶體或所述第二n型電晶體的至少一者進一步包括無鋁導電層。所述無鋁導電層配置在所述第一閘極介電層與所述第一閘極之間或在所述第二閘極介電層與所述第二閘極之間。
本揭露的其他方面是有關於一種裝置。所述裝置包括多個電晶體的第一垂直堆疊。所述多個電晶體的第一垂直堆疊包括第一n型電晶體以及第一p型電晶體。所述裝置包括多個電晶體的第二垂直堆疊。所述多個電晶體的第二垂直堆疊包括第二n型 電晶體以及第二p型電晶體所述第一n型電晶體以及所述第一p型電晶體包括多個未摻雜的閘極介電層。所述第二n型電晶體以及所述第二p型電晶體包括多個摻雜的閘極介電層。所述第一n型電晶體以及所述第二n型電晶體的至少一者，而非所述第一p型電晶體以及所述第二p型電晶體，周圍環繞無鋁導電層。n型金屬閘極周圍環繞無鋁導電層。
本揭露的其他方面是有關於一種方法。所述方法包括在第一通道元件上方形成第一閘極介電層，並且在第二通道元件上方形成第二閘極介電層。所述第一閘極介電層以及所述第二閘極介電層各為未摻雜的。在所述第二閘極介電層上方，而非在所述第一閘極介電層上方，形成p型電偶極摻雜劑源層。執行電偶極驅動方法。使用所述電偶極驅動方法驅動所述p型電偶極摻雜劑源層的多個原子進入所述第二閘極介電層中，使得所述第二閘極介電層變得摻雜。在所述電偶極驅動方法執行完畢後，移除所述p型電偶極摻雜劑源層。在所述p型電偶極摻雜劑源層的移除後，在所述第一閘極介電層或所述第二閘極介電層的至少一者上方沉積無鋁導電層。
上述對特徵和實施例的概述是為了使本領域技術人員更好地理解本發明的方面。本領域技術人員應當理解，他們可以容易地使用本揭露作為設計或修改其他製程和結構的基礎，以獲得與本文介紹的實施例相同的目的和/或實現相同優點的完成。本領域技術人員還應當認識到，這樣的等同物構造並不背離本揭露的精 神和範圍，並且他們可以在不背離本公開的精神和範圍的情況下在此做出各種變化、替換和改變。
1000:方法
1010、1020、1030、1040、1050:步驟

Claims (7)

  1. 一種半導體裝置，包括：第一n型電晶體包括：第一通道元件；第一閘極介電層，其配置在所述第一通道元件上方，其中所述第一閘極介電層是未摻雜的；以及第一閘極，其配置在所述第一閘極介電層上方；以及第二n型電晶體包括：第二通道元件；第二閘極介電層，其配置在所述第二通道元件上方，其中所述第二閘極介電層摻雜p型電偶極材料；以及第二閘極，其配置在所述第二閘極介電層上方；其中所述第一n型電晶體或所述第二n型電晶體的至少一者進一步包括無鋁導電層，並且其中所述無鋁導電層配置在所述第一閘極介電層與所述第一閘極之間或在所述第二閘極介電層與所述第二閘極之間；所述第一n型電晶體而非所述第二n型電晶體，包括在所述第一閘極介電層與所述第一閘極之間的所述無鋁導電層；以及所述第二閘極介電層與所述第二閘極直接接觸。
  2. 如請求項1所述的半導體裝置，其中：在剖面圖中，所述第一閘極介電層周圍包覆所述第一通道元件； 在所述剖面圖中，所述第一閘電極周圍包覆所述第一閘極介電層；在所述剖面圖中，所述第二閘極介電層周圍包覆所述第二通道元件；在所述剖面圖中，所述第二閘極周圍包覆所述第二閘極介電層；以及在所述剖面圖中，所述第一閘極或所述第二閘極周圍包覆所述無鋁導電層。
  3. 如請求項1所述的半導體裝置，其中：所述第一閘極介電層具有第一厚度；所述第二閘極介電層具有第二厚度；所述無鋁導電層具有第三厚度；所述第三厚度與所述第一厚度之間的比率在約0.1：1與約5：1之間的範圍內；以及所述第三厚度與所述第二厚度之間的比率在約0.1：1與約5：1之間的範圍內。
  4. 如請求項1所述的裝置，其中所述無鋁導電層也是不含p型材料。
  5. 如請求項1所述的裝置，其中所述無鋁導電層包括氮化鈦。
  6. 如請求項1所述的裝置，進一步包括：第一p型電晶體，其配置在所述第一n型電晶體上方，其中 所述第一p型電晶體包括：第三通道元件；第三閘極介電層，其配置在所述第三通道元件上方，其中所述第三閘極介電層是未摻雜的；以及第三閘極，其配置在所述第三閘極介電層上方，其中所述第三閘極與所述第三閘極介電層直接接觸；以及第二p型電晶體，其配置在所述第二n型電晶體上方，其中所述第二p型電晶體包括：第四通道元件；第四閘極介電層，其配置在所述第四通道元件上方，其中所述第四閘極介電層摻雜p型電偶極材料；以及第四閘極，其配置在所述第四閘極介電層上方，其中所述第四閘極與所述第四閘極介電層直接接觸。
  7. 一種半導體裝置，包括：第一n型電晶體包括：第一通道元件；第一閘極介電層，其配置在所述第一通道元件上方，其中所述第一閘極介電層是未摻雜的；以及第一閘極，其配置在所述第一閘極介電層上方；以及第二n型電晶體包括：第二通道元件；第二閘極介電層，其配置在所述第二通道元件上方，其中 所述第二閘極介電層摻雜p型電偶極材料；以及第二閘極，其配置在所述第二閘極介電層上方；其中所述第一n型電晶體或所述第二n型電晶體的至少一者進一步包括無鋁導電層，並且其中所述無鋁導電層配置在所述第一閘極介電層與所述第一閘極之間或在所述第二閘極介電層與所述第二閘極之間；所述第二n型電晶體而非所述第一n型電晶體，包括在所述第二閘極介電層與所述第二閘極之間的所述無鋁導電層；以及所述第一閘極介電層與所述第一閘極直接接觸。
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