TWI911451B - 半導體積體電路裝置 - Google Patents

Abstract

本發明提供一種半導體積體電路裝置，包含：標準單元，位於基底上；一次可程式化（OTP）記憶體結構，位於標準單元的邊緣部分處；以及程式電晶體，位於標準單元外部，位於鄰近於標準單元的設置有OTP記憶體結構的邊緣部分的位置處，所述程式電晶體電連接至OTP記憶體結構。OTP記憶體結構包含第一反熔絲及第二反熔絲。當將程式電壓施加至程式電晶體且將偏壓電源電壓施加至OTP記憶體結構時，第一反熔絲及第二反熔絲中的每一者短路且將偏壓電源電壓提供至標準單元。

Description

半導體積體電路裝置

[相關申請案的交叉參考]本申請案主張2021年9月29日於韓國智慧財產局（Korean Intellectual Property Office；KIPO）申請的韓國專利申請案第10-2021-0128787號的優先權，所述申請案的揭露內容以全文引用的方式併入本文中。

與本揭露一致的實例實施例是關於一種半導體積體電路裝置及一種將偏壓電源提供至半導體積體電路裝置的方法。

在相關技術半導體積體電路裝置中，為了選擇性地向標準單元的主體或井提供偏壓電源，必須形成主體偏壓產生器（body bias generator；BBGen），所述主體偏壓產生器可佔據大區域且消耗高電源。因此，需要改善將偏壓電源提供至標準單元的主體或井的方法以使得可增強整合程度且可減少電力消耗。

一態樣是提供一種具有增強的電特性的半導體積體電路裝置。

另一態樣是提供一種將偏壓電源提供至具有增強的電特性的半導體積體裝置的方法。

根據一或多個實例實施例的一態樣，提供一種半導體積體電路裝置。半導體積體電路裝置可包含：第一井及第二井，在基底中摻雜有彼此具有不同導電性類型的雜質；程式電晶體，包含第一井上的第一閘極結構及第一井的鄰近於第一閘極結構的上部部分中的第一雜質區及第二雜質區；以及一次可程式化（one time programmable；OTP）記憶體結構，包含第二井上的第一反熔絲及第二反熔絲。第二反熔絲可包含第二井上的填充氧化層。第一反熔絲可包含填充氧化層上的半導體層及半導體層上的第二閘極結構。第二閘極結構可包含閘極絕緣圖案及閘極絕緣圖案上的閘極電極。第三雜質區及第四雜質區可形成於半導體層的鄰近於第二閘極結構的部分中。第二雜質區及第三雜質區可彼此電連接。

根據一或多個實例實施例的另一態樣，提供一種半導體積體電路裝置。半導體積體電路裝置可包含：第一井及第二井，在基底中摻雜有彼此具有不同導電性類型的雜質；第一填充氧化層，位於第一井上；第一半導體層，位於第一填充氧化層上；程式電晶體，包含第一半導體層上的第一閘極結構及第一半導體層的鄰近於第一閘極結構的上部部分中的第一雜質區及第二雜質區；第二填充氧化層，位於第二井上；第二半導體層，位於第二填充氧化層上；以及第一反熔絲，包含第二半導體層上的第二閘極結構及第二半導體層的鄰近於第二閘極結構的上部部分中的第三雜質區及第四雜質區。第二雜質區及第三雜質區可彼此電連接。

根據一或多個實例實施例的又另一態樣，提供一種半導體積體電路裝置。半導體積體電路裝置可包含：第一井及第二井，在基底中摻雜有彼此具有不同導電性類型的雜質；程式電晶體，在第一井中包含第一閘極電極及第一源極/汲極區及第二源極/汲極區；第一反熔絲；以及第二反熔絲，位於第一反熔絲與第二井之間。第二源極/汲極區電連接至第一反熔絲及第二反熔絲中的每一者，且當將選擇電壓施加至第一閘極電極，將程式電壓施加至第一源極/汲極區域，且將偏壓電源電壓施加至第二反熔絲時，第一反熔絲及第二反熔絲中的每一者短路且將偏壓電源電壓提供至第二井。

根據本發明概念的實例實施例，存在一種半導體積體電路裝置。半導體積體電路裝置可包含：標準單元，位於基底上；一次可程式化（OTP）記憶體結構，位於標準單元的邊緣部分處，OTP記憶體結構包含第一反熔絲及第二反熔絲；以及程式電晶體，位於標準單元外部，位於鄰近於標準單元的設置有OTP記憶體結構的邊緣部分的位置處，程式電晶體電連接至OTP記憶體結構，其中當將程式電壓施加至程式電晶體且將偏壓電源電壓施加至OTP記憶體結構時，第一反熔絲及第二反熔絲中的每一者短路且將偏壓電源電壓提供至標準單元。

根據一或多個實例實施例的又另一態樣，提供一種半導體積體電路裝置。半導體積體電路裝置可包含：第一井及第二井，在基底中摻雜有具有不同導電性類型的雜質；程式電晶體，包含第一井上的第一閘極結構及第一井的鄰近於第一閘極結構的部分處的第一雜質區及第二雜質區；填充氧化層，位於第二井上；半導體層，位於填充氧化層上；第一反熔絲，包含半導體層上的閘極絕緣圖案、閘極絕緣圖案上的閘極電極以及半導體層的鄰近於閘極電極的部分處的第三雜質區及第四雜質區；第一接觸插塞，位於第一雜質區上且電連接至第一雜質區；第二接觸插塞，位於第一閘極結構上且電連接至第一閘極結構；第三接觸插塞，位於第二雜質區上且電連接至第二雜質區；第四接觸插塞，位於第三雜質區上且電連接至第三雜質區；第五接觸插塞，位於閘極電極上且電連接至閘極電極；以及佈線，位於第三接觸插塞及第四接觸插塞上且共同電連接至第三接觸插塞及第四接觸插塞。第二井、填充氧化層以及半導體層可形成第二反熔絲。

根據一或多個實例實施例的又另一態樣，提供一種將偏壓電源提供至半導體積體電路裝置的方法。半導體積體電路裝置可包含：第一井與第二井，有基底中摻雜具有不同導電性類型的雜質；程式化電晶體，包含第一井上的第一閘極結構及第一井的鄰近於第一閘極結構的上部部分中的第一雜質區及第二雜質區；以及OTP記憶體結構，包含第二井上的第一反熔絲及第二反熔絲。第二反熔絲可包含第二井上的填充氧化層。第一反熔絲可包含填充氧化層上的半導體層，及包含閘極絕緣圖案及閘極絕緣圖案上的閘極電極的第二閘極結構。第三雜質區及第四雜質區可形成於半導體層的鄰近於閘極電極的部分中。在所述方法中，可將選擇電壓施加至第一閘極結構。可將程式電壓施加至第一雜質區。可將偏壓電源電壓施加至閘極電極。因此，可將偏壓電源電壓提供至第二井。

根據一或多個實例實施例的又另一態樣，提供一種將偏壓電源提供至半導體積體電路裝置的方法。半導體積體電路裝置可包含：標準單元，位於基底上；一次性可程式化（OTP）記憶體結構，位於標準單元的邊緣部分處，OTP記憶體結構包含第一反熔絲及第二反熔絲；以及程式電晶體，位於標準單元的外部，位於鄰近於標準單元的設置有OTP記憶體結構的邊緣部分的位置處，程式電晶體電連接至OTP記憶體結構。在所述方法中，可將程式電壓及選擇電壓施加至程式電晶體。可將偏壓電源電壓施加至OPT記憶體結構。因此，可將偏壓電源電壓提供至標準單元。

通過參考隨附圖式詳細地描述其例示性實施例將更清楚地理解上述及其他態樣。

應理解，儘管在本文中可使用術語「第一」、「第二」及/或「第三」來描述各種元件、組件、區、層以及/或區段，但此等元件、組件、區、層及/或區段不應受此等術語限制。此等術語僅用於區分一個元件、組件、區、層或區段與另一區、層或區段。因此，下文所論述的「第一」元件、組件、區、層或區段在不脫離本發明的教示的情況下可稱為「第二」或「第三」元件、組件、區、層或區段。

在根據各種實例實施例的半導體積體電路裝置中，可能不會形成用於將偏壓電源提供至標準單元的主體或井的主體偏壓產生器（BBGen）（其可佔據較大面積且消耗大量電源），使得半導體積體電路裝置可增強整合度且減少電力消耗。換言之，作為BBGen的替代例，各種實例實施例提供新穎結構，所述新穎結構相比於BBGen提供增強的整合度及減少的電力消耗。

圖1及圖2是分別示出根據實例實施例的半導體積體電路裝置的結構的平面圖及橫截面圖，且圖3是示出根據實例實施例的用於將偏壓電源提供至半導體積體電路裝置中的標準單元的主體或井的構件的電連接及操作方法的電路圖。圖1並不繪示絕緣間層260，且圖2是第一井102與第二井104之間的邊界區的橫截面圖。圖2示出沿圖1中的A-A'截取的橫截面圖。

參考圖1及圖2，半導體積體電路裝置可包含基底100上的標準單元，及一次可程式化（OTP）記憶體結構以及用於將偏壓電源提供至標準單元的主體或井的程式電晶體PGM TR。

在實例實施例中，基底100可為絕緣體上矽（silicon-on-insulator；SOI）基底或絕緣體上鍺（germanium-on-insulator；GOI）基底。

第一井102及第二井104可形成於基底100中。在實例實施例中，第一井102可為摻雜有p型雜質的p型井P-WELL且第二井104可為摻雜有n型雜質的n型井N-WELL。

在實例實施例中，多個第二井104可在實質上平行於基底100的上部表面的第一方向D1上彼此間隔開，且第一井102可形成於安置於第一方向D1上的第二井104之間，且在與實質上平行於基底100的上部表面且實質上垂直於第一方向D1的第二方向D2上的第二井104的相對側中的每一者處。圖1及圖2繪示第二井104的部分及在第二方向D2上的第二井104的側面處的第一井102的部分。

在實例實施例中，包含各種電晶體的標準單元可形成於交替地且重複地安置於第一方向D1上的第一井102及第二井104中的每一者上，用於將偏壓電源提供至標準單元的主體或井的OTP記憶體結構可形成於第二方向D2上的標準單元的邊緣處，且程式電晶體PGM TR可形成於第一井102的在第二方向D2上鄰近於OTP記憶體結構的部分上。在實例實施例中，多個OTP記憶體結構可在各標準單元中在第一方向D1上彼此間隔開，且程式電晶體PGM TR可形成於第一井102上以電連接至多個OTP記憶體結構中的每一者。圖1繪示標準單元中的對應於三個程式電晶體PGM TR的的在第一方向D1上彼此間隔開的三個OTP記憶體結構。然而，實例實施例不限於此，且在一些實例實施例中，可提供多於或少於三個OTP記憶體結構以及多於或少於三個程式電晶體PGM TR。

絕緣圖案110可形成於基底100上，且因此其上未形成絕緣圖案的主動區105可界定於基底100中。第一井102及第二井104的上部部分可藉由絕緣圖案110彼此分隔。另外，第一井102的上部部分可由絕緣圖案110分開，且第二井104的上部部分可由絕緣圖案110分開。絕緣圖案110可包含氧化物，例如氧化矽。

第一填充氧化層122及第一半導體層131可堆疊於第一井102的上部表面US1上，且第二填充氧化層124及第二半導體層133可堆疊於第二井104的上部表面US2上。第一填充氧化層122及第二填充氧化層124中的每一者可包含氧化物，例如，氧化矽，且第一半導體層131及第二半導體層133中的每一者可包含結晶矽，例如，單結晶矽或多晶矽。

在實例實施例中，第一填充氧化層122及第二填充氧化層124可具有實質上相同的厚度，且第一半導體層131及第二半導體層133可包含實質上相同的厚度。在一些實例實施例中，第一填充氧化層122及第二填充氧化層124的上部表面可為共面，且第一半導體層131及第二半導體層133的上部表面可為共面。

如所圖2的實例中示出，程式電晶體PGM TR可包含在第二方向D2上鄰近於第二井104的第一井102的部分上的第一閘極結構172，及第一井102的鄰近於第一閘極結構172的上部部分（例如，鄰近於上部表面US1）處的第一雜質區106及第二雜質區108。第一閘極結構172的下部表面可低於絕緣圖案110的上部表面。

第一閘極結構172可包含依序堆疊於第一井102的上部表面US1上的第一閘極絕緣圖案142、第一閘極電極152以及第一閘極罩幕162，且第一隔片182可形成於第一閘極結構172的側壁上。第一閘極電極152可充當程式電晶體PGM TR的閘極。

第一閘極絕緣圖案142可包含氧化物，例如，氧化矽，第一閘極電極152可包含導電材料，例如，摻雜多晶矽、金屬、金屬氮化物、金屬矽化物等，且第一閘極罩幕162及第一隔片182可包含氮化物，例如，氮化矽。

在實例實施例中，第一雜質區106及第二雜質區108中的每一者可包含具有與第一井102的導電性類型相對的導電性類型的雜質，亦即n型雜質，且第一雜質區106及第二雜質區108中的每一者可充當程式電晶體PGM TR的源極/汲極。因此，程式電晶體PGM TR可為NMOS電晶體。

OTP記憶體結構可包含在第二方向D2上的在基底100的第二井104的邊緣部分上的第一反熔絲AF1及第二反熔絲AF2。

第二反熔絲AF2可包含位於第二井104與第二半導體層133之間的第二填充氧化層124。替代地，第二反熔絲AF2可定義為不僅包含第二填充氧化層124，而且包含第二半導體層133的上覆於第二填充氧化層124的部分及/或第二井104的在第二填充氧化層124之下的部分。

第一反熔絲AF1可包含第二半導體層133及第二閘極結構174。第二閘極結構174可包含依序堆疊於第二井104的上部表面US2上的第二閘極絕緣圖案144、第二閘極電極154以及第二閘極罩幕164，且第二隔片184可形成於第二閘極結構174的側壁上。

具有與第二井104的導電性類型相同的導電性類型的雜質（亦即n型雜質）可摻雜至第二半導體層133的在第二閘極結構174的相對側處的部分中以形成第三雜質區136及第四雜質區138，且第三雜質區136及第四雜質區138中的每一者可充當第一反熔絲AF1的源極/汲極。

絕緣間層260可形成於具有第一填充氧化層122及第二填充氧化層124以及第一半導體層131及第二半導體層133的基底100上以覆蓋第一閘極結構172及第二閘極結構174以及第一隔片182及第二隔片184。絕緣間層260可包含氧化物，例如氧化矽。

可形成延伸穿過絕緣間層260及第一閘極罩幕162以接觸第一閘極電極152的上部表面的第一接觸插塞200，延伸穿過絕緣間層260以分別接觸第一雜質區106及第二雜質區108的上部表面的第二接觸插塞210及第三接觸插塞220，延伸穿過絕緣間層260以接觸第三雜質區136的上部表面的第四接觸插塞230，以及延伸穿過絕緣間層260及第二閘極罩幕164以接觸第二閘極電極154的上部表面的第五接觸插塞240。佈線270可形成於絕緣間層260的上部表面上及第三接觸插塞220及第四接觸插塞230上，且可共同接觸第三接觸插塞220及第四接觸插塞230的上部表面以使第三接觸插塞220及第四接觸插塞230彼此電連接。

第一接觸插塞200、第二接觸插塞210、第三接觸插塞220、第四接觸插塞230以及第五接觸插塞240及佈線270可包含導電材料，例如金屬、金屬氮化物、金屬矽化物以及/或摻雜多晶矽。

分別安置於第一方向D1上的第一井102及第二井104上的標準單元可包含各種電晶體。舉例而言，圖1繪示第二井104上的電晶體中的一些。電晶體中的每一者可包含主動區105上的第三閘極結構300及/或在絕緣圖案110上的第四閘極結構310，且雜質區（未繪示）可形成於主動區105的鄰近於第三閘極結構300的上部部分處，且可充當源極/汲極。

參考圖1至圖3，包含於每一程式電晶體PGM TR中的與第一閘極電極152接觸的第一接觸插塞200可電連接至第一字元線WL1、第二字元線WL2以及第三字元線WL3中的對應一者，在每一程式電晶體PGM TR中的與第一雜質區106接觸的第二接觸插塞210可電連接至第一位元線BL1、第二位元線BL2以及第三位元線BL3中的對應一者，且包含於每一OTP記憶體結構中的與第一反熔絲AF1的第二閘極電極154接觸的第五接觸插塞240可電連接至第一電壓線VL1、第二電壓線VL2以及第三電壓線VL3中的對應一者。包含於每一程式電晶體PGM TR中的與第二雜質區108接觸的第三接觸插塞220可經由佈線270電連接至包含於對應的OTP記憶體結構中的與第一反熔絲AF1的第三雜質區136接觸的第四接觸插塞230。

因此，每一程式電晶體PGM TR的第一閘極電極152可連接至字元線WL1、字元線WL2以及字元線WL3中的對應一者，且每一程式電晶體PGM TR的汲極區106可連接至位元線BL1、位元線BL2以及位元線BL3中的對應一者。每一程式電晶體PGM TR的源極區108可連接至包含於對應的OTP記憶體結構中的第一反熔絲AF1的第三雜質區136，所述第三雜質區136可形成於第二井104上。第三雜質區136及第二井104可經由第二反熔絲AF2彼此連接，且包含於每一OTP記憶體結構中的第一反熔絲AF1的第二閘極電極154可連接至電壓線VL1、電壓線VL2以及電壓線VL3中的對應一者。

在下文中，示出一種使用OTP記憶體結構及程式電晶體PGM TR將偏壓電源提供至每一標準單元的主體或井的方法。示出一種經由第一字元線WL1、第二位元線BL2以及第一電壓線VL1提供偏壓電源的方法。

可將程式電壓施加至第一位元線BL1，可將電壓位準高於程式電晶體PGM TR的臨限電壓的選擇電壓施加至第一字元線WL1，且可將偏壓電源電壓施加至第一電壓線VL1。在實例實施例中，程式電壓與偏壓電源電壓之間的電壓差可大於第二閘極絕緣圖案144的擊穿電壓，且程式電壓可大於第二填充氧化層124的擊穿電壓。

舉例而言，可將程式電壓及選擇電壓中的每一者設定為5伏特，且可將偏壓電源電壓設定為0伏特、0.9伏特以及1.8伏特等。第二閘極絕緣圖案144及第二填充氧化層124的擊穿電壓可分別為1伏特及2伏特。然而，程式電壓、選擇電壓以及偏壓電源電壓的此等特定值為說明性的，且程式電壓、選擇電壓以及偏壓電源電壓可根據待提供至標準單元的偏壓電源電壓、第二閘極絕緣圖案144及第二填充氧化層124的擊穿電壓以及程式電晶體PGM TR的臨限電壓而變化。

當將程式電壓施加至第一位元線BL1且接通程式電晶體PGM TR時，程式電壓與偏壓電源電壓之間的電壓差大於包含於第一反熔絲AF1中的第二閘極絕緣圖案144的擊穿電壓，使得第一反熔絲AF1可短路，且程式電壓大於包含於第二反熔絲AF2中的第二填充氧化層124的擊穿電壓，使得第二反熔絲AF2亦可短路。因此，當包含第一反熔絲AF1及第二反熔絲AF2的OTP記憶體結構經程式化時，可將藉由第一電壓線VL1施加的偏壓電源電壓提供至標準單元的第二井104。

如上文所示出，各自包含第一反熔絲AF1及第二反熔絲AF2的多個OTP記憶體結構可形成於每一標準單元中，且程式電晶體PGM TR可形成於鄰近於標準單元的區域處。因此，當製造半導體積體電路裝置時，可形成分別連接至可分別施加例如0V、0.9V以及1.8V的偏壓電源電壓的第一電壓線VL1、第二電壓線VL2以及第三電壓線VL3的OTP記憶體結構，以及連接至OTP記憶體結構的程式電晶體PGM TR，且可選擇程式電晶體PGM TRs中的僅一者，且可藉由上述方法使OTP記憶體結構程式化，使得可將所需偏壓電源電壓施加至標準單元。

因此，可省略用於將偏壓電源提供至標準單元的主體或井的額外主體偏壓產生器（BBGen），所述偏壓產生器可佔據較大面積且消耗大量電力，使得半導體積體電路裝置可具有增強的整合度及減小的電力消耗。

多個OTP記憶體結構中的未選擇者，亦即，多個OTP記憶體結構中的未經程式化OTP記憶體結構可為虛設電晶體，且可保留於標準單元中。

第一井102及第二井104可分別為p型井及n型井，且每一程式電晶體PGM TR及第一反熔絲AF1可為NMOS電晶體。然而，實例實施例不限於此。因此，在一些實施例中，第一井102及第二井104可分別為n型井及p型井，且每一程式電晶體PGM TR及第一反熔絲AF1可為PMOS電晶體。

圖4是示出根據實例實施例的半導體積體電路裝置的結構的橫截面圖。除程式電晶體PGM TR以外，圖4中所示出的半導體積體電路裝置可與關於圖1至圖3所示出的半導體積體電路裝置實質上相同或類似，且因此為了簡潔性，在此省略對相同或類似元件的重複解釋。

參考圖4，包含於程式電晶體PGM TR中的第一閘極結構172可形成於基底100的第一井102上的第一半導體層131上。

亦即，參考圖1至圖3所示出的半導體積體電路裝置中的第一閘極結構172可不形成於第一半導體層131的上部表面上，但可直接接觸第一井102的上部表面，而圖4中所示出的半導體積體電路裝置中的第一閘極結構172可直接接觸第一半導體層131的上部表面。

因此，第五雜質區132及第六雜質區134可形成於第一半導體層131的鄰近於第一閘極結構172的上部部分處，且第五雜質區132及第六雜質區134中的每一者可充當程式電晶體PGM TR的源極/汲極。第五雜質區132及第六雜質區134中的每一者可摻雜有具有與摻雜於第一井102中的雜質的導電性類型相對的導電性類型的雜質，亦即n型雜質。

第二接觸插塞210及第三接觸插塞220可分別接觸第五雜質區132及第六雜質區134的上部表面。

程式電晶體PGM TR在圖4的半導體積體電路裝置中可形成於SOI基底上，而程式電晶體PGM TR在圖1至圖3的半導體積體電路裝置中可形成於塊狀基底上。圖1至圖3的半導體積體電路裝置中的程式電晶體PGM TR可藉由部分地移除SOI基底中的第一井102上的第一填充氧化層122及第一半導體層131而形成於塊狀基底上。

圖5及圖6為分別示出根據實例實施例的半導體積體電路裝置的結構的平面圖及橫截面圖，且圖7為示出根據實例實施例的用於將偏壓電源提供至半導體積體電路裝置中的標準單元的主體或井的構件的電連接及操作方法的電路圖。

除連接至第二井104的接地電極GND以外，圖5至圖6中所示出的半導體積體電路裝置可與圖1至圖3的半導體積體電路裝置實質上相同或類似，且因此為了簡潔性，在此省略對相同或類似元件的重複解釋。

參考圖5至圖7，第六接觸插塞250可形成穿過絕緣間層260以接觸第二井104的上部表面，且接地電極GND可電連接至第六接觸插塞250。

因此，當位元線BL1、位元線BL2以及位元線BL3及電壓線VL1、電壓線VL2以及電壓線VL3施加電壓以便第一反熔絲AF1及第二反熔絲AF2可短路時，接地電極GND可進一步連接至第二反熔絲AF2，使得可防止浮置且可更穩定地執行程式操作。

當已參考圖式繪示及描述各種例示性實施例時，將對所屬領域中具通常知識者顯而易見的是，可在不脫離如由以下申請專利範圍所闡述的本揭露的精神及範疇的情況下對本揭露做出形式及細節的各種修改

100:基底 102:第一井 104:第二井 105:主動區 106:第一雜質區/汲極區 108:第二雜質區/源極區 110:絕緣圖案 122:第一填充氧化層 124:第二填充氧化層 131:第一半導體層 132:第五雜質區 133:第二半導體層 134:第六雜質區 136:第三雜質區 138:第四雜質區 142:第一閘極絕緣圖案 144:第二閘極絕緣圖案 152:第一閘極電極 154:第二閘極電極 162:第一閘極罩幕 164:第二閘極罩幕 172:第一閘極結構 174:第二閘極結構 182:第一隔片 184:第二隔片 200:第一接觸插塞 210:第二接觸插塞 220:第三接觸插塞 230:第四接觸插塞 240:第五接觸插塞 250:第六接觸插塞 260:絕緣間層 270:佈線 300:第三閘極結構 310:第四閘極結構 AF1:第一反熔絲 AF2:第二反熔絲 BL1:第一位元線 BL2:第二位元線 BL3:第三位元線 D1:第一方向 D2:第二方向 D3:第三方向 GND:接地電極 PGM TR:程式電晶體 TR:電晶體 US1、US2:上部表面 VL1:第一電壓線 VL2:第二電壓線 VL3:第三電壓線 WL1:第一字元線 WL2:第二字元線 WL3:第三字元線

圖1及圖2是分別示出根據實例實施例的半導體積體電路裝置的結構的平面圖及橫截面圖，且圖3是示出根據實例實施例的用於將偏壓電源提供至半導體積體電路裝置中的標準單元的主體或井的構件的電連接及操作方法的電路圖。 圖4是示出根據實例實施例的半導體積體電路裝置的結構的橫截面圖。 圖5及圖6是分別示出根據實例實施例的半導體積體電路裝置的結構的平面圖及橫截面圖，且圖7是示出根據實例實施例的用於將偏壓電源提供至半導體積體電路裝置中的標準單元的主體或井的構件的電連接及操作方法的電路圖。

102:第一井

104:第二井

105:主動區

106:第一雜質區

108:第二雜質區

110:絕緣圖案

136:第三雜質區

138:第四雜質區

172:第一閘極結構

174:第二閘極結構

200:第一接觸插塞

210:第二接觸插塞

220:第三接觸插塞

230:第四接觸插塞

240:第五接觸插塞

270:佈線

300:第三閘極結構

310:第四閘極結構

BL1:第一位元線

BL2:第二位元線

BL3:第三位元線

D1:第一方向

D2:第二方向

D3:第三方向

VL1:第一電壓線

VL2:第二電壓線

VL3:第三電壓線

WL1:第一字元線

WL2:第二字元線

WL3:第三字元線

Claims (20)

1. 一種半導體積體電路裝置，包括： 第一井及第二井，位於基底中，所述第一井及所述第二井摻雜有彼此具有不同導電性類型的雜質； 程式電晶體，包含： 第一閘極結構，位於所述第一井上；以及 第一雜質區及第二雜質區，位於所述第一井的鄰近於所述第一閘極結構的上部部分中；以及 一次可程式化記憶體結構，包含所述第二井上的第一反熔絲及第二反熔絲， 其中所述第二反熔絲包含所述第二井上的填充氧化層， 其中所述第一反熔絲包含： 半導體層，位於所述填充氧化層上；以及 第二閘極結構，位於所述半導體層上，所述第二閘極結構包含閘極絕緣圖案及所述閘極絕緣圖案上的閘極電極， 其中第三雜質區及第四雜質區形成於所述半導體層的鄰近於所述第二閘極結構的部分中，且 其中所述第二雜質區與所述第三雜質區彼此電連接。
2. 如請求項1所述的半導體積體電路裝置，其中所述第一雜質區電連接至經組態以用於施加程式電壓的位元線，所述第一閘極結構電連接至經組態以用於施加選擇電壓的字元線，且所述閘極電極電連接至經組態以用於施加偏壓電源電壓的電壓線。
3. 如請求項2所述的半導體積體電路裝置，其中所述程式電壓與所述偏壓電源電壓之間的差大於所述閘極絕緣圖案的擊穿電壓。
4. 如請求項2所述的半導體積體電路裝置，其中所述程式電壓大於所述填充氧化層的擊穿電壓。
5. 如請求項2所述的半導體積體電路裝置，其中所述選擇電壓大於所述程式電晶體的臨限電壓。
6. 如請求項2所述的半導體積體電路裝置，其中當將所述程式電壓施加至所述位元線、將所述選擇電壓施加至所述字元線且將所述偏壓電源電壓施加至所述電壓線時，所述第一反熔絲及所述第二反熔絲中的每一者短路且所述偏壓電源電壓被提供至所述第二井。
7. 如請求項1所述的半導體積體電路裝置，更包括： 第一接觸插塞，位於所述第一雜質區上且電連接至所述第一雜質區； 第二接觸插塞，位於所述第一閘極結構上且電連接至所述第一閘極結構； 第三接觸插塞，位於所述第二雜質區上且電連接至所述第二雜質區； 第四接觸插塞，位於所述第三雜質區上且電連接至所述第三雜質區；以及 第五接觸插塞，位於所述第二閘極結構上且電連接至所述第二閘極結構。
8. 如請求項7所述的半導體積體電路裝置，更包括位於所述第三接觸插塞與所述第四接觸插塞之間的佈線，所述佈線與所述第三接觸插塞及所述第四接觸插塞兩者接觸， 其中所述第二雜質區及所述第三雜質區經由所述第三接觸插塞、所述第四接觸插塞以及所述佈線彼此電連接。
9. 如請求項1所述的半導體積體電路裝置，其中所述一次可程式化記憶體結構為所述第二井上的多個一次可程式化記憶體結構中的一者，且所述程式電晶體為所述第一井上的多個程式電晶體中的一者，所述多個程式電晶體分別電連接至所述多個一次可程式化記憶體結構。
10. 如請求項9所述的半導體積體電路裝置，其中所述多個程式電晶體中的每一者的所述第一雜質區電連接至經組態以用於施加程式電壓的對應位元線，所述多個程式電晶體中的每一者的所述第一閘極結構電連接至經組態以用於施加選擇電壓的對應字元線，且所述多個一次可程式化記憶體結構中的每一者的所述閘極電極電連接至經組態以用於施加偏壓電源電壓的對應電壓線，且 其中分別電連接至包含於所述多個一次可程式化記憶體結構中的多個所述閘極電極的多個所述電壓線施加具有不同電壓位準的偏壓電源電壓。
11. 一種半導體積體電路裝置，包括： 第一井及第二井，位於基底中，所述第一井及所述第二井摻雜有彼此具有不同導電性類型的雜質； 第一填充氧化層，位於所述第一井上； 第一半導體層，位於所述第一填充氧化層上； 程式電晶體，包含： 第一閘極結構，位於所述第一半導體層上；以及 第一雜質區及第二雜質區，位於所述第一半導體層的鄰近於所述第一閘極結構的上部部分中； 第二填充氧化層，位於所述第二井上； 第二半導體層，位於所述第二填充氧化層上；以及 第一反熔絲，包含： 第二閘極結構，位於所述第二半導體層上；以及 第三雜質區及第四雜質區，位於所述第二半導體層的鄰近於所述第二閘極結構的上部部分中， 其中所述第二雜質區與所述第三雜質區彼此電連接。
12. 如請求項11所述的半導體積體電路裝置，其中所述第一雜質區電連接至經組態以用於施加程式電壓的位元線，所述第一閘極結構電連接至經組態以用於施加選擇電壓的字元線，且所述第二閘極結構電連接至經組態以用於施加偏壓電源電壓的電壓線。
13. 如請求項12所述的半導體積體電路裝置，其中所述第二閘極結構包含堆疊於所述第二半導體層上的閘極絕緣圖案及閘極電極，且 其中所述程式電壓與所述偏壓電源電壓之間的差大於所述閘極絕緣圖案的擊穿電壓。
14. 如請求項13所述的半導體積體電路裝置，其中當將所述程式電壓施加至所述位元線、將所述選擇電壓施加至所述字元線且將所述偏壓電源電壓施加至所述電壓線時，所述閘極絕緣圖案及所述第二填充氧化層中的每一者經擊穿，所述第一反熔絲短路，所述第二井、所述第二填充氧化層以及所述第二半導體層短路，且所述偏壓電源電壓被提供至所述第二井。
15. 如請求項12所述的半導體積體電路裝置，其中所述程式電壓大於所述第二填充氧化層的擊穿電壓。
16. 如請求項12所述的半導體積體電路裝置，其中所述選擇電壓大於所述程式電晶體的臨限電壓。
17. 一種半導體積體電路裝置，包括： 第一井及第二井，位於基底中，所述第一井及所述第二井摻雜有彼此具有不同導電性類型的雜質； 程式電晶體，位於所述第一井上，所述程式電晶體包含第一閘極電極及第一源極/汲極區以及第二源極/汲極區； 第一反熔絲；以及 第二反熔絲，位於所述第一反熔絲與所述第二井之間， 其中： 所述第二源極/汲極區電連接至所述第一反熔絲及所述第二反熔絲中的每一者， 當將選擇電壓施加至所述第一閘極電極、將程式電壓施加至所述第一源極/汲極區，且將偏壓電源電壓施加至所述第二反熔絲時，所述第一反熔絲及所述第二反熔絲中的每一者短路且所述偏壓電源電壓被提供至所述第二井。
18. 如請求項17所述的半導體積體電路裝置，其中： 所述第二反熔絲包含： 填充氧化層，位於所述第二井上；以及 半導體層，位於所述填充氧化層上，且 當所述填充氧化層經擊穿時，所述第二反熔絲短路。
19. 如請求項18所述的半導體積體電路裝置，其中： 所述第一反熔絲包含： 閘極絕緣圖案，位於所述半導體層上； 第二閘極電極，位於所述閘極絕緣圖案上；以及 第三源極/汲極及第四源極/汲極區，位於所述半導體層的鄰近於所述第二閘極電極的部分中，且 當所述閘極絕緣圖案經擊穿時，所述第一反熔絲短路。
20. 如請求項19所述的半導體積體電路裝置，其中所述第二源極/汲極區與所述第三源極/汲極區彼此電連接。