TWI906071B - 列解碼器電路 - Google Patents

Abstract

一種列解碼器電路，適用於記憶體裝置。列解碼器電路包括預解碼器、多個解碼器以及映射控制電路。預解碼器經配置以接收列位址資訊，且將列位址資訊進行解碼以提供列選擇信號組。多個解碼器依序對應於多個列位址範圍。映射控制電路經配置以根據列選擇信號組獲得選擇列位址範圍，且使所對應的列位址範圍與選擇列位址範圍相同的解碼器輸出字元線信號。映射控制電路根據驗證資料來重新排序解碼器所對應的列位址範圍。

Description

列解碼器電路

本發明是有關於一種解碼器電路，且特別是有關於一種列解碼器電路。

隨著記憶體製程技術的發展，記憶體密度（Memory Density）增加，晶粒（die）面積增加，每個晶粒的損壞率也隨之增加。記憶體產品內部的所有記憶胞（memory cell）或記憶體區塊（memory block）都百分之百無損壞幾乎是不可能。為此，現有技術主要利用列/行冗餘技術（Row/Col Redundancy techniques）以及錯誤更正碼技術（ECC techniques）來修補這些損壞的記憶胞。然而，上述技術的修補能力有限，對於一些損壞較多的記憶體裝置（晶片）無法完整修補。由於損壞的位置是隨機的，這些部分損壞的記憶體裝置也無法當作正常產品來出貨，降低了產品的良率。

本發明提供一種列解碼器電路，能夠使部分損壞的記憶體裝置具有可用性。

本發明的列解碼器電路適用於記憶體裝置，包括預解碼器、多個解碼器以及映射控制電路。預解碼器經配置以接收列位址資訊，且將列位址資訊進行解碼以提供列選擇信號組。多個解碼器依序對應於多個列位址範圍。映射控制電路耦接預解碼器及解碼器，經配置以根據列選擇信號組獲得選擇列位址範圍，且使所對應的列位址範圍與選擇列位址範圍相同的解碼器輸出字元線信號。映射控制電路根據驗證資料來重新排序解碼器所對應的列位址範圍。

基於上述，透過對解碼器所對應的列位址範圍進行重新排序，本發明的列解碼器電路在進行映射時能夠跳過損壞的不良記憶體區塊而讓記憶體裝置正常使用。藉此，讓部分損壞的記憶體裝置仍具有可用性，也可增加產品的良率與使用上的便利性。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

請參照圖1，本實施例的列解碼器電路100例如適用於符合混合記憶體立方體（hybrid memory cube，HMC）、高頻寬記憶體（high bandwidth memory，HBM）、雙倍資料速率（double data rate，DDR）或低功率雙倍資料速率（low power double data rate，LPDDR）等標準的記憶體裝置。列解碼器電路100包括預解碼器110、解碼器120_0~120_11以及映射控制電路130。預解碼器110可接收要進行存取的記憶胞的列位址資訊RA。列位址資訊RA例如可由13個位元所構成。預解碼器110可將列位址資訊RA進行解碼以提供列選擇信號組SELG。列選擇信號組SELG的第一部分P1對應於高位元部分的列位址，包括第一列選擇信號RSGSEL0[3:0]及第二列選擇信號RSGSEL1[2:0]。列選擇信號組SELG的第二部分P2對應於低位元部分的列位址，包括列選擇信號RMWSEL0[7:0]、RMWSEL1[3:0]、RMWSEL2[2:0]及RFXSEL[7:0]。預解碼器110將列選擇信號組SELG的第一部分P1傳送至映射控制電路130，將列選擇信號組SELG的第二部分P2傳送至每個解碼器120_0~120_11。

解碼器120_0~120_11依序對應於列位址範圍RSG0~RSG11。列位址範圍RSG0~RSG11表示記憶體裝置中分別由解碼器120_0~120_11開啟的12個記憶體區塊初始預設的列位址範圍。舉例來說，假設上述12個記憶體區塊所能提供的列位址總範圍為0~8191，列位址範圍RSG0~RSG11如以下表1所示。

RSG0	0~687
RSG1	688~1375
RSG2	1376~2047
RSG3	2048~2735
RSG4	2736~3423
RSG5	3424~4095
RSG6	4096~4783
RSG7	4784~5471
RSG8	5472~6143
RSG9	6144~6831
RSG10	6832~7519
RSG11	7250~8191

表1

在上述12個記憶體區塊皆無損壞（皆可用）的情況下，解碼器120_0~120_11可分別輸出字元線信號SWL0~SWL11至上述12個記憶體區塊，以對列位址在列位址範圍RSG0~RSG11之內的記憶胞進行存取。

映射控制電路130耦接預解碼器110及解碼器120_0~120_11。映射控制電路130可根據列選擇信號組SELG獲得選擇列位址範圍，且使在解碼器120_0~120_11中所對應的列位址範圍與選擇列位址範圍相同的解碼器輸出致能準位（例如高邏輯準位）的字元線信號。

具體來說，映射控制電路130可對列選擇信號組SELG的第一部分P1的信號進行分析與解碼，以獲得要進行存取的記憶胞所在的選擇列位址範圍。此時，在解碼器120_0~120_11中所對應的列位址範圍與選擇列位址範圍相同的解碼器則可根據列選擇信號組SELG的第二部分P2輸出對應的字元線信號。進一步來說，當選擇列位址範圍等於列位址範圍RSG0時，映射控制電路130使解碼器120_0根據列選擇信號組SELG的第二部分P2輸出致能準位的字元線信號SWL0。當選擇列位址範圍等於列位址範圍RSG1時，映射控制電路130使解碼器120_1根據列選擇信號組SELG的第二部分P2輸出致能準位的字元線信號SWL1，以此類推。

在本實施例中，映射控制電路130還可接收驗證資料DV。驗證資料DV例如是在晶圓針測（Chip probing，CP）階段所獲得的資料。映射控制電路130可根據驗證資料DV得知損壞的不良記憶胞或不良記憶體區塊的位置。

此外，映射控制電路130可根據組成驗證資料DV的多個位元值而產生驗證信號SDV0~SDV11。當一驗證信號為高邏輯準位（邏輯值1）時，表示在對應的記憶體區塊因無法完全修補不良記憶胞而損壞。當一驗證信號為低邏輯準位（邏輯值0）時，表示在對應的記憶體區塊中可完全修補而沒有不良記憶胞。進一步來說，當驗證信號SDV0為高邏輯準位（邏輯值1）時表示由解碼器120_0開啟的記憶體區塊損壞，當驗證信號SDV1為高邏輯準位（邏輯值1）時表示由解碼器120_1開啟的記憶體區塊損壞，以此類推。

當在分別由解碼器120_0~120_11開啟的12個記憶體區塊之中存在損壞的不良記憶體區塊，映射控制電路130可根據驗證資料DV來重新排序解碼器120_0~120_11所對應的列位址範圍。舉例來說，如圖2所示，在由解碼器120_1開啟的記憶體區塊為損壞的不良記憶體區塊的情況下，驗證信號SDV1為高邏輯準位（邏輯值1）。因此，映射控制電路130可根據高邏輯準位的驗證信號SDV1將解碼器120_1作為不良記憶體區塊解碼器而禁用。

此時，為了讓記憶體裝置能夠正常使用，映射控制電路130還可根據驗證信號SDV0~SDV11將排在作為不良記憶體區塊解碼器的解碼器120_1後面的解碼器120_2~120_11所對應的列位址範圍由列位址範圍RSG2~RSG11向前位移成列位址範圍RSG1~RSG10，藉此使解碼器120_2取代解碼器120_1而對應至列位址範圍RSG1，讓由解碼器120_1開啟的記憶體區塊無法再被映射。

同樣地，每個解碼器120_3~120_11也會取代前一個解碼器而對應至原本前一個解碼器所對應的列位址範圍。

如此，本實施例的列解碼器電路100在進行映射時能夠跳過損壞的不良記憶體區塊，藉此讓部分損壞的記憶體裝置仍具有可用性。

需說明的是，雖然在本實施例中使用了可開啟12個記憶體區塊的12個解碼器120_0~120_11來進行說明，但本發明並不以此為限。本領域技術人員可以依據本發明的教示視其實際需求而將記憶體區塊以及解碼器的個數類推至更少或更多。

以下舉一實施例說明映射控制電路的實施方式。本實施例的映射控制電路300適用於有一個記憶體區塊存在損壞的不良記憶胞而重新排序解碼器400_0~400_11所對應的列位址範圍的情況。映射控制電路300包括鎖存電路310、第一邏輯電路320、第二邏輯電路330、多工電路340以及第三邏輯電路350。為了清楚說明，以圖3A、圖3B、圖3C來分別表示映射控制電路300中鎖存電路310、第一邏輯電路320、第二邏輯電路330、多工電路340以及第三邏輯電路350的內部結構。

請同時參考圖3A、圖3B、圖3C，鎖存電路310可儲存所接收到的驗證資料DV。當系統開機時，鎖存電路310可例如從另外的單次可編程（one-time programmable，OTP）記憶體獲得驗證資料DV。鎖存電路310包括鎖存器L0~L11。鎖存器L0~L11可依序儲存組成驗證資料DV的多個位元值，且將其分別作為驗證信號SDV0~SDV11加以輸出。

第一邏輯電路320耦接鎖存電路310。第一邏輯電路320可接收驗證信號SDV0~SDV10及低邏輯準位信號VSS，並利用驗證信號SDV0~SDV10及低邏輯準位信號VSS執行多級運算，以產生控制信號ST0~ST10。

詳細來說，在圖3B中，第一邏輯電路320包括或閘322_0~322_10。或閘322_0~322_10以串列方式連接。或閘322_0~322_10的第一輸入端分別接收驗證信號SDV0~SDV10。或閘322_0~322_10的輸出端分別輸出控制信號ST0~ST10。第一級的或閘（或閘322_0）的第二輸入端接收低邏輯準位信號VSS。除了第一級之外的或閘（或閘322_1~或閘322_10）的第二輸入端接收由上一級的或閘的輸出端所輸出的控制信號。

第二邏輯電路330可接收列選擇信號組SELG的第一部分P1，且將第一部分P1中的第一列選擇信號RSGSEL0[3:0]與第一部分P1中的第二列選擇信號RSGSEL1[2:0]執行及運算，以產生運算信號RS0~RS11。

第二邏輯電路330包括及閘332_0~332_11。每個及閘332_0~332_11的第一輸入端接收第一列選擇信號RSGSEL0[3:0]中對應的第一列選擇信號。每個及閘332_0~332_11的第二輸入端接收第二列選擇信號RSGSEL1[2:0] 中對應的第二列選擇信號。及閘332_0~332_11的輸出端分別輸出運算信號RS0~RS11。

在圖3C中，多工電路340耦接第一邏輯電路320及第二邏輯電路330。多工電路340接收控制信號ST0~ST10及運算信號RS0~RS11，且根據控制信號ST0~ST10而選擇運算信號RS0~RS11的其中多個作為解碼信號SCD0~SCD10。

詳細來說，多工電路340包括多工器342_0~342_10。每個多工器342_0~342_10的第一輸入端與第二輸入端接收運算信號RS0~RS11中對應的兩個運算信號。舉例來說，多工器342_0的第一輸入端接收運算信號RS0，多工器342_0的第二輸入端接收運算信號RS1。多工器342_1的第一輸入端接收運算信號RS1，多工器342_1的第二輸入端接收運算信號RS2，以此類推。

多工器342_0~342_10的控制端分別接收控制信號ST0~ST10，多工器342_0~342_10的輸出端分別輸出解碼信號SCD0~SCD10。每個多工器342_0~342_10根據所接收到的控制信號來選擇由其第一輸入端（上方輸入端）所接收的信號及由其第二輸入端（下方輸入端）所接收的信號的其中一者作為對應的解碼信號而在其輸出端加以輸出。以多工器342_1為範例，當接收到高邏輯準位的控制信號ST1時多工器342_1會選擇由其第一輸入端（上方輸入端）所接收的運算信號RS1作為解碼信號SCD1加以輸出。當接收到低邏輯準位的控制信號ST1時多工器342_1會選擇由其第二輸入端（下方輸入端）所接收的運算信號RS2作為解碼信號SCD1加以輸出。

第三邏輯電路350耦接鎖存電路310、第二邏輯電路330及多工電路340。第三邏輯電路350可接收驗證信號SDV0~SDV11、運算信號RS0~RS11中所對應的位址最低的運算信號RS0及解碼信號SCD0~SCD10，且將驗證信號SDV0~SDV11進行反相後再分別與運算信號RS0及解碼信號SCD0~SCD10執行及運算，以將所產生的啟用信號SE0~SE11分別輸出至解碼器400_0~400_11。

詳細來說，第三邏輯電路350包括反相器352_0~352_11以及及閘354_0~354_11。反相器352_0~352_11的輸入端分別接收SDV0~SDV11。

及閘354_0的第一輸入端接收運算信號RS0。及閘354_1~354_11的第一輸入端分別接收解碼信號SCD0~SCD10。及閘354_0~354_11的第二輸入端分別耦接反相器352_0~352_11的輸出端。及閘354_0~354_11的輸出端分別輸出啟用信號SE0~SE11。

在操作上，舉例來說，如圖4A、圖4B、圖4C所示，在由解碼器400_1開啟的記憶體區塊之中存在損壞的不良記憶胞的情況下，第三邏輯電路350中的反相器352_1會從鎖存電路310中的鎖存器L1接收到高邏輯準位（邏輯值1）的驗證信號SDV1。如此，及閘354_1就只能輸出低邏輯準位（邏輯值0）的啟用信號SE1至解碼器400_1，進而將解碼器400_1作為不良記憶體區塊解碼器而禁用。

此時，第一邏輯電路320中的或閘322_1也會接收到高邏輯準位的驗證信號SDV1。由於或閘322_0~322_10以串列方式連接，或閘322_1~322_10所輸出的控制信號ST1~ST10皆會被調整至高邏輯準位。在此情況下，多工電路340中的多工器342_1~342_10就會改變為選擇由其第一輸入端（上方輸入端）所接收的運算信號RS1~RS10作為解碼信號SCD1~SCD10加以輸出。

這樣一來，排在作為不良記憶體區塊解碼器的解碼器400_1後面的解碼器400_2~400_11所對應的列位址範圍就會由列位址範圍RSG2~RSG11向前位移成列位址範圍RSG1~RSG10。藉此，使解碼器400_2取代解碼器400_1而對應至列位址範圍RSG1，讓由解碼器400_1開啟的記憶體區塊無法再被映射。

以下舉另一實施例說明映射控制電路的實施方式。本實施例的映射控制電路500適用於有一個或兩個記憶體區塊存在損壞而重新排序解碼器600_0~600_11所對應的列位址範圍的情況。映射控制電路500包括鎖存電路510、第一邏輯電路520、第二邏輯電路530、多工電路540以及第三邏輯電路550。為了清楚說明，以圖5A、圖5B、圖5C來分別表示映射控制電路500中鎖存電路510、第一邏輯電路520、第二邏輯電路530、多工電路540以及第三邏輯電路550的內部結構。

請同時參考圖5A、圖5B、圖5C，鎖存電路510可儲存所接收到的驗證資料DV。鎖存電路510所包括的鎖存器L0~L11可依序儲存組成驗證資料DV的多個位元值，且將其分別作為驗證信號SDV0~SDV11加以輸出。

第一邏輯電路520耦接鎖存電路510。第一邏輯電路520可接收驗證信號SDV0~SDV10及低邏輯準位信號VSS，並利用驗證信號SDV0~SDV10及低邏輯準位信號VSS執行多級運算，以產生控制信號ST0~ST10。與前述實施例不同的是，在本實施例中，每個控制信號ST0~ST10由兩個位元信號組成。舉例來說，控制信號ST0由位元信號ST0＜0＞及位元信號ST0＜1＞組成，控制信號ST1由位元信號ST1＜0＞及位元信號ST1＜1＞組成，以此類推。

詳細來說，在圖5B中，第一邏輯電路520包括或閘522_0~522_10、及閘524_0~524_10以及或閘526_0~526_10。或閘522_0~522_10以串列方式連接。或閘522_0~522_10的第一輸入端分別接收驗證信號SDV0~SDV10。或閘522_0~522_10的輸出端分別輸出位元信號ST0＜0＞~ST10＜0＞。第一級的或閘（或閘522_0）的第二輸入端接收低邏輯準位信號VSS。除了第一級之外的或閘（或閘522_1~或閘522_10）的第二輸入端接收由上一級的或閘的輸出端所輸出的位元信號。

及閘524_0~524_10的第一輸入端分別接收驗證信號SDV1~SDV11。及閘524_0~524_10的第二輸入端分別接收位元信號ST0＜0＞~ST10＜0＞。

或閘526_0~526_10以串列方式連接。或閘526_0~526_10的第一輸入端分別耦接及閘524_0~524_10的輸出端。或閘526_0~526_9的輸出端分別輸出位元信號ST1＜1＞~ST10＜1＞。第一級的或閘（或閘526_0）的第二輸入端接收低邏輯準位信號VSS。除了第一級之外的或閘（或閘526_1~或閘526_10）的第二輸入端接收由上一級的或閘的輸出端所輸出的位元信號。

第二邏輯電路530可接收列選擇信號組SELG的第一部分P1，且透過及閘532_0~532_11將第一部分P1中的第一列選擇信號RSGSEL0[3:0]與第一部分P1中的第二列選擇信號RSGSEL1[2:0]執行及運算，以產生運算信號RS0~RS11。

在圖5C中，多工電路540耦接第一邏輯電路520及第二邏輯電路530。多工電路540接收控制信號ST0~ST10及運算信號RS0~RS11，且根據控制信號ST0~ST10而選擇運算信號RS0~RS11的其中多個作為解碼信號SCD0~SCD10。

詳細來說，多工電路540包括多工器542_0~542_10。與前述實施例不同的是，多工器542_0的第一輸入端接收低邏輯準位信號VSS，多工器542_0的第二輸入端與第三輸入接收運算信號RS0及RS1。每個多工器542_1~542_10的第一輸入端、第二輸入端與第三輸入端接收運算信號RS0~RS11中對應的三個運算信號。舉例來說，多工器542_1的第一輸入端接收運算信號RS0，多工器542_1的第二輸入端接收運算信號RS1，多工器542_1的第三輸入端接收運算信號RS2。多工器542_2的第一輸入端接收運算信號RS1，多工器542_2的第二輸入端接收運算信號RS2，多工器542_2的第三輸入端接收運算信號RS3，以此類推。

多工器542_0~542_10的控制端分別接收控制信號ST0~ST10，多工器542_0~542_10的輸出端分別輸出解碼信號SCD0~SCD10。每個多工器542_0~542_10根據所接收到的控制信號來選擇由其第一輸入端（上方輸入端）所接收的信號、由其第二輸入端（中間輸入端）所接收的信號及由其第三輸入端（下方輸入端）所接收的信號的其中一者作為對應的解碼信號而在其輸出端加以輸出。以多工器542_1為範例，當接收到由高邏輯準位的位元信號ST1＜0＞及高邏輯準位的位元信號ST1＜1＞組成的控制信號ST1（邏輯值11）時多工器542_1會選擇由其第一輸入端（上方輸入端）所接收的運算信號RS0作為解碼信號SCD1加以輸出。當接收到由高邏輯準位的位元信號ST1＜0＞及低邏輯準位的位元信號ST1＜1＞組成的控制信號ST1（邏輯值01）時多工器542_1會選擇由其第二輸入端（中間輸入端）所接收的運算信號RS1作為解碼信號SCD1加以輸出。當接收到由低邏輯準位的位元信號ST1＜0＞及低邏輯準位的位元信號ST1＜1＞組成的控制信號ST1（邏輯值00）時多工器542_1會選擇由其第三輸入端（下方輸入端）所接收的運算信號RS2作為解碼信號SCD1加以輸出。

第三邏輯電路550耦接鎖存電路510、第二邏輯電路530及多工電路540。第三邏輯電路550可接收驗證信號SDV0~SDV11、運算信號RS0~RS11中所對應的位址最低的運算信號RS0及解碼信號SCD0~SCD10，且透過反相器552_0~552_11將驗證信號SDV0~SDV11進行反相後再透過及閘554_0~554_11分別與運算信號RS0及解碼信號SCD0~SCD10執行及運算，以將所產生的啟用信號SE0~SE11分別輸出至解碼器600_0~600_11。

在操作上，舉例來說，如圖6A、圖6B、圖6C所示，在由解碼器600_1及600_5開啟的兩個記憶體區塊之中存在損壞的情況下，第三邏輯電路550中的反相器552_1及552_5會分別從鎖存電路510中的鎖存器L1及L5接收到高邏輯準位（邏輯值1）的驗證信號SDV1及SDV5。如此，及閘554_1及554_5就只能分別輸出低邏輯準位（邏輯值0）的啟用信號SE1及SE5至解碼器600_1及600_5，進而將解碼器600_1及600_5作為不良記憶體區塊解碼器而禁用。

此時，第一邏輯電路520中的或閘522_1也會接收到高邏輯準位的驗證信號SDV1。由於或閘522_0~522_10以串列方式連接，或閘522_1~522_10所輸出的位元信號ST1＜0＞~ST10＜0＞皆會被調整至高邏輯準位。此外，接收到位元信號ST1＜0＞~ST10＜0＞的及閘524_1~524_10的輸出端會分別被調整至與驗證信號SDV2~SDV11相同的邏輯準位。也就是說，及閘524_4的輸出端會被調整至與SDV5相同的高邏輯準位。

由於或閘526_0~526_10也以串列方式連接，或閘526_4~526_9所輸出的位元信號ST5＜1＞~ST10＜1＞皆會被調整至高邏輯準位。在此情況下，控制信號ST1~ST3的邏輯值為“01”，控制信號ST5~ST10的邏輯值為“11”，多工電路540中的多工器542_1~542_3就會改變為選擇由其第二輸入端（中間輸入端）所接收的運算信號RS1~RS3作為解碼信號SCD1~SCD3加以輸出，多工器542_5~542_10就會改變為選擇由其第一輸入端（上方輸入端）所接收的運算信號RS4~RS9作為解碼信號SCD5~SCD10加以輸出。

這樣一來，排在作為不良記憶體區塊解碼器的解碼器600_1後面的解碼器600_2~600_4所對應的列位址範圍就會由列位址範圍RSG2~RSG4向前位移成列位址範圍RSG1~RSG3，排在作為不良記憶體區塊解碼器的解碼器600_5後面的解碼器600_6~600_11所對應的列位址範圍就會由列位址範圍RSG6~RSG11向前位移成列位址範圍RSG4~RSG9。藉此，使解碼器600_2取代解碼器600_1而對應至列位址範圍RSG1，使解碼器600_7取代解碼器600_5而對應至列位址範圍RSG5，讓由解碼器600_1及600_5開啟的兩個記憶體區塊無法再被映射。

需說明的是，為了方便理解，在上述實施例中將有一個或兩個記憶體區塊存在損壞的不良記憶胞的情況作為範例進行說明，但本發明並不以此為限。本領域技術人員可以依據本發明的教示視其實際需求而調整映射控制電路的內部結構，使其適用於有更多記憶體區塊存在損壞的不良記憶胞的情況。

綜上所述，本發明的列解碼器電路不是對具有不良記憶胞的記憶體區塊進行傳統上的修補，而是透過對解碼器所對應的列位址範圍進行重新排序。如此一來，在進行映射時能夠跳過損壞的不良記憶體區塊而讓記憶體裝置正常使用，讓部分損壞的記憶體裝置仍具有可用性，也可增加產品的良率與使用上的便利性。

100:列解碼器電路 110:預解碼器 120_0~120_11、400_0~400_11、600_0~600_11:解碼器 130、300、500:映射控制電路 310、510:鎖存電路 320、520:第一邏輯電路 322_0~322_10、522_0~522_10、526_0~526_10:或閘 330、530:第二邏輯電路 332_0~332_11、354_0~354_11、524_0~524_10、532_0~532_11、554_0~554_11:及閘 340、540:多工電路 342_0~342_10、542_0~542_10:多工器 350、550:第三邏輯電路 352_0~352_11、552_0~552_11:反相器 DV:驗證資料 L0~L11:鎖存器 P1:第一部分 P2:第二部分 RA:列位址資訊 RMWSEL0[7:0]、RMWSEL1[3:0]、RMWSEL2[2:0]、RFXSEL[7:0]:列選擇信號 RS0~RS11:運算信號 RSG0~RSG11:列位址範圍 RSGSEL0[3:0]:第一列選擇信號 RSGSEL1[2:0]:第二列選擇信號 SCD0~SCD10:解碼信號 SDV0~SDV11:驗證信號 SE0~SE11:啟用信號 SELG:列選擇信號組 ST0~ST10:控制信號 ST0＜0＞~ST10＜0＞、ST0＜1＞~ST10＜1＞:位元信號 SWL0~SWL11:字元線信號 VSS:低邏輯準位信號

圖1是根據一實施例所繪示的列解碼器電路的方塊示意圖。 圖2是根據一實施例所繪示的列解碼器電路的操作示意圖。 圖3A至圖3C是根據一實施例所繪示的映射控制電路的電路示意圖。 圖4A至圖4C是根據一實施例所繪示的映射控制電路的操作示意圖。 圖5A至圖5C是根據另一實施例所繪示的映射控制電路的方塊示意圖。 圖6A至圖6C是根據另一實施例所繪示的映射控制電路的操作示意圖。

100:列解碼器電路

110:預解碼器

120_0~120_11:解碼器

130:映射控制電路

DV:驗證資料

P1:第一部分

P2:第二部分

RA:列位址資訊

RMWSEL0[7：0]、RMWSEL1[3：0]、RMWSEL2[2：0]、RFXSEL[7：0]:列選擇信號

RSG0~RSG11:列位址範圍

RSGSEL0[3：0]:第一列選擇信號

RSGSEL1[2：0]:第二列選擇信號

SELG:列選擇信號組

Claims (15)

1. 一種列解碼器電路，適用於一記憶體裝置，該列解碼器電路包括： 一預解碼器，經配置以接收一列位址資訊，且將該列位址資訊進行解碼以提供一列選擇信號組； 多個解碼器，依序對應於多個列位址範圍；以及 一映射控制電路，耦接該預解碼器及該些解碼器，經配置以根據該列選擇信號組獲得一選擇列位址範圍，且使所對應的該列位址範圍與該選擇列位址範圍相同的該解碼器輸出一字元線信號， 其中，該映射控制電路根據一驗證資料來重新排序該些解碼器所對應的該些列位址範圍， 該映射控制電路根據該驗證資料得知至少一損壞的不良記憶體區塊的位置。
2. 如請求項1所述的列解碼器電路，其中該映射控制電路根據該列選擇信號組的一第一部分而獲得該選擇列位址範圍，所對應的該列位址範圍與該選擇列位址範圍相同的該解碼器則根據該列選擇信號組的一第二部分輸出對應的該字元線信號。
3. 如請求項1所述的列解碼器電路，其中該映射控制電路根據該驗證資料產生多個驗證信號，且根據該些驗證信號禁用該些解碼器中的至少一不良記憶體區塊解碼器。
4. 如請求項3所述的列解碼器電路，其中該映射控制電路根據該些驗證信號將排在該至少一不良記憶體區塊解碼器後面的該些解碼器所對應的該些列位址範圍向前位移，藉此取代該至少一不良記憶體區塊解碼器。
5. 如請求項1所述的列解碼器電路，其中該映射控制電路包括： 一鎖存電路，經配置以儲存該驗證資料，其中該鎖存電路包括多個鎖存器，該些鎖存器將組成該驗證資料的多個位元值分別作為多個驗證信號加以輸出。
6. 如請求項5所述的列解碼器電路，其中該映射控制電路更包括： 一第一邏輯電路，耦接該鎖存電路，經配置以接收該些驗證信號及一低邏輯準位信號，並利用該些驗證信號及該低邏輯準位信號執行多級運算，以產生多個控制信號。
7. 如請求項6所述的列解碼器電路，其中該第一邏輯電路包括： 多個或閘，以串列方式連接，各該些或閘的第一輸入端接收對應的該驗證信號，各該些或閘的輸出端輸出對應的該控制信號，第一級的或閘的第二輸入端接收該低邏輯準位信號，除了第一級之外的或閘的第二輸入端接收由上一級的或閘的輸出端所輸出的該控制信號。
8. 如請求項6所述的列解碼器電路，其中各該些控制信號包括一第一位元信號及一第二位元信號，該第一邏輯電路包括： 多個第一或閘，以串列方式連接，各該些第一或閘的第一輸入端接收對應的各該些驗證信號，各該些第一或閘的輸出端輸出對應的各該些控制信號中的該第一位元信號，第一級的第一或閘的第二輸入端接收該低邏輯準位信號，除了第一級之外的第一或閘的第二輸入端接收由上一級的第一或閘的輸出端所輸出的該第一位元信號； 多個及閘，各該些及閘的第一輸入端接收對應的該驗證信號，各該些及閘的第二輸入端接收對應的各該些控制信號中的該第一位元信號；以及 多個第二或閘，以串列方式連接，各該些第二或閘的第一輸入端耦接對應的各該些及閘的輸出端，各該些第二或閘的輸出端輸出對應的各該些控制信號中的該第二位元信號，第一級的第二或閘的第二輸入端接收該低邏輯準位信號，除了第一級之外的第二或閘的第二輸入端接收由上一級的第二或閘的輸出端所輸出的該第二位元信號。
9. 如請求項6所述的列解碼器電路，其中該映射控制電路更包括： 一第二邏輯電路，經配置以接收該列選擇信號組的一第一部分，且將該第一部分中的多個第一列選擇信號與該第一部分中的多個第二列選擇信號執行及運算，以產生多個運算信號。
10. 如請求項9所述的列解碼器電路，其中該第二邏輯電路包括： 多個及閘，各該些及閘的第一輸入端接收對應的該第一列選擇信號，各該些及閘的第二輸入端接收對應的該第二列選擇信號，該些及閘的輸出端輸出對應的該運算信號。
11. 如請求項9所述的列解碼器電路，其中該映射控制電路更包括： 一多工電路，耦接該第一邏輯電路及該第二邏輯電路，經配置以接收該些控制信號及該些運算信號，且根據該些控制信號而選擇該些運算信號的其中多個作為多個解碼信號。
12. 如請求項11所述的列解碼器電路，其中該多工電路包括： 多個多工器，各該些多工器的第一輸入端與第二輸入端接收對應的兩個該運算信號，各該些多工器的控制端接收對應的該控制信號，且據以選擇由其第一輸入端所接收的信號及由其第二輸入端所接收的信號的其中一者作為對應的該解碼信號而在其輸出端加以輸出。
13. 如請求項11所述的列解碼器電路，其中該多工電路包括： 多個多工器，該些多工器中的一者的第一輸入端接收該低邏輯準位信號，該些多工器中的該一者的第二輸入端與第三輸入端接收對應的兩個該運算信號，該些多工器中的各其他者的第一輸入端、第二輸入端與第三輸入端接收對應的三個該運算信號，各該些多工器的控制端接收對應的該控制信號，且據以選擇由其第一輸入端所接收的信號、由其第二輸入端所接收的信號及由其第三輸入端所接收的信號的其中一者作為對應的該解碼信號而在其輸出端加以輸出。
14. 如請求項11所述的列解碼器電路，其中該映射控制電路更包括： 一第三邏輯電路，耦接該鎖存電路、該第二邏輯電路及該多工電路，經配置以接收該些驗證信號、該些運算信號中所對應的位址最低的該運算信號及該些解碼信號，且將該些驗證信號進行反相後分別與所對應的位址最低的該運算信號及該些解碼信號執行及運算，以將所產生的多個啟用信號分別輸出至該些解碼器。
15. 如請求項14所述的列解碼器電路，其中該第三邏輯電路包括： 多個反相器，各該些反相器的輸入端接收對應的該驗證信號；以及 多個及閘，該些及閘中的一者的第一輸入端接收該些運算信號中所對應的位址最低的該運算信號，該些及閘中的各其他者的第一輸入端接收對應的該解碼信號，各該些及閘的第二輸入端耦接對應的該反相器的輸出端，各該些及閘的輸出端輸出對應的該啟用信號。