TWI905631B - 半導體結構及其製造方法 - Google Patents

Abstract

本揭露提供了半導體結構及其製造方法。半導體結構包括具有電路區及圍繞電路區的密封環區的基底。密封環區包括多層內連線以形成密封環結構。並且在密封環結構之上形成重佈線路層。重佈線路層形成在密封環區的邊緣上，並且被排除在密封環的角落區之外。

Description

半導體結構及其製造方法

本發明的實施例是有關於一種半導體結構及其製造方法。

半導體積體電路(Integrated Circuit，IC)行業經歷了指數級增長。IC材料和設計的技術進步已經產生了幾代IC，其中每一代都有比上一代更小、更複雜的電路。在IC的發展過程中，功能密度(即每晶片區域互連裝置的數量)普遍增加，而幾何形狀尺寸(即可以使用製造製程創建的最小構件(或線))卻減少。縮小製程通常會透過增加生產效率和降低相關的成本來帶來好處。這種縮小尺寸也增加了積體電路加工和製造的複雜性。

在半導體技術中，透過各種製造步驟對半導體基底(例如晶圓)進行加工以形成IC。通常，多個電路或IC晶粒形成在同一半導體晶圓上。然後將晶圓切割以分離晶粒，以便進一步進行封裝和系統實作。為了保護電路免受環境條件和/或切割和封裝製程的影響，在每個晶片的電路區周圍形成密封環。儘管現有的密封環和製造方法通常足以滿足其預期目的，但仍需要改進。

本揭露提供一種半導體結構，包括：基底，具有電路區和在電路區周圍的密封環區；至少一個多層內連線的堆疊，從所述基底延伸至所述密封環區中的上部金屬化層，其中所述至少一個堆疊在俯視圖中連續圍繞所述電路區；以及重佈線路層，設置在所述上部金屬化層之上，其中所述重佈線路層沿著所述密封環區的側邊延伸並且其中所述密封環區的角落沒有所述重佈線路層。

在一些實施例中，本揭露提供另一種半導體結構，包括：基底，具有電路區；密封環結構，包括多個金屬化層，在俯視圖中所述密封環結構圍繞所述電路區，使得所述密封環結構沿著所述電路區的第一側、所述電路區的第二側以及所述第一側和所述第二側之間的所述電路區的角落設置；重佈線路層的第一元件，設置在沿著所述電路區的所述第一側設置的所述密封環結構之上；所述重佈線路層的第二元件，設置在沿著所述電路區的所述第二側設置的所述密封環結構之上；以及其中所述重佈線路層中沒有元件設置在沿著所述電路區的所述角落設置的所述密封環結構之上。

在一些實施例中，本揭露提供一種製造半導體結構的方法，包括：提供具有電路區和密封環區的半導體基底；在所述電路區中形成主動裝置；在所述半導體基底之上形成多層內連線，所述多層內連線的第一堆疊形成內連線至所述主動裝置，並且所述多層內連線的第二堆疊形成圍繞所述電路區的密封環結構；重佈線路層的第一元件，設置在沿著所述電路區的所述第一側設置 的所述密封環結構之上；所述重佈線路層的第二元件，設置在沿著所述電路區的所述第二側設置的所述密封環結構之上；以及其中所述重佈線路層中沒有元件設置在沿著所述電路區的所述角落設置的所述密封環結構之上。

100,200,400,500,600,800,1000:半導體結構

102:電路區

102A:頂部金屬層

104:密封環區

104A:第一區/第一密封環區

104B:第二區/第二密封環區

104C:第三區

106:切割道區

106A:晶粒

108,108’,1008:通孔/重分佈通孔(RV)

110,110’,1010:重佈線路層(RDL)/超級重佈線路層(sRDL)

112:聚醯亞胺層/保護層

114,1002,1002A,1002B,1006,1012A,1012B,1012C,1014:鈍化層

114A:第一鈍化層/鈍化層

114B:第二鈍化層/鈍化層

114C:第三鈍化層/鈍化層

116:密封環結構

116A:通孔/通孔層

116A1,116A2:通孔

116B:導電金屬層/金屬層/導線/金屬線

116C:介電材料

116T:最上金屬層

116’:第一堆疊/堆疊

116”:第二堆疊/堆疊

116''':堆疊

120:基底/半導體基底

700,900,1100:方法

702,704,706,708,710,712,714,716,902,904,906,908,910,912,914,916,918,1102,1104,1106:方塊

1004:MIM電容器

A-A’,B-B’:線

C-C’:剖面

M0-M13:金屬層

V0-V12:通孔層

W,W1,W2:寬度

W3,W4:距離

d1:第一長度

d2:第二長度

CornerA,CornerB,CornerC,CornerD:角落區

SideA,SideB,SideC,SideD,SIDEA,SIDEB,SIDEC,SIDED:邊

當結合附圖閱讀時，可以從以下詳細描述中最好地理解本公開。需要強調的是，根據行業標準慣例，各種特徵並未按比例繪製，僅用於說明目的。事實上，為了討論的清楚起見，各種特徵的尺寸可以任意增加或減少。

圖1A是根據本揭露的半導體結構的俯視平面圖。

圖1B是根據本揭露的各方面的圖1A的半導體結構的一部分的俯視平面圖。

圖1C是根據本揭露的各方面的圖1A的半導體結構的對應剖視圖。

圖2A是根據本揭露的另一個半導體結構的俯視平面圖。

圖2B是根據本揭露的各方面的圖2A的半導體結構的一部分的俯視平面圖。

圖2C是根據本揭露的各方面的圖2A的半導體結構的對應剖視圖。

圖3是根據本揭露的各方面的金屬化層的實施例的俯視圖。

圖4是根據本揭露的各方面的另一個半導體結構的俯視平面圖。

圖5是根據本揭露的各方面的另一個半導體結構的俯視平面圖。

圖6A是根據本揭露的各方面的包括密封環區和電路區的半導體結構的俯視圖。

圖6B是根據本揭露的各方面的圖6A的半導體結構的剖視圖。

圖7是根據本揭露的各方面的製作半導體結構的方法的流程圖。

圖8A、圖8B、圖8C和圖8D是根據本揭露的各個方面的對應於圖7的方法的某些階段的剖視圖。

圖9是根據本揭露各方面的製作具有電容器的半導體結構的方法的流程圖。

圖10A、圖10B、圖10C、圖10D、圖10E和圖10F是根據本揭露的各方面的與圖9的方法的某些階段相對應的剖視圖。

圖11是根據本揭露的各方面設計和製造半導體結構的方法的流程圖。

以下公開提供了用於實現所提供的主題的不同特徵的許多不同的實施例或範例。以下描述構件和佈置的具體範例以簡化本公開。當然，這些僅僅是示例並且不旨在進行限制。舉例來說，在下面的描述中在第二特徵之上或上形成第一特徵可以包括 其中第一和第二特徵形成為直接接觸的實施例，並且還可以包括其中可以在第一和第二特徵之間形成另外的特徵的實施例，使得第一和第二特徵可以不直接接觸。另外，本揭露可以在各個範例中重複附圖標記和/或字母。這種重複是為了簡單和清楚的目的，其本身並不規定所討論的各種實施例和/或配置之間的關係。

此外，為了便於描述，本文可以使用諸如「下方」、「之下」、「下部」、「之上」、「上部」等空間相對術語來描述一個元件或特徵與另一元件或特徵的關係，如圖所示。除了圖中描繪的方位之外，空間相關術語旨在涵蓋裝置在使用或操作中的不同方位。該裝置可以以其他方式定向(旋轉90度或以其他定向)並且本文中使用的空間相對描述符可以同樣被相應地解釋。更進一步，當用「約」、「大約」等描述數字或數字範圍時，除非另有說明，該術語涵蓋根據本領域技術人員鑑於本文所揭露的具體技術所了解的在所描述的數字的某些偏差(例如±10%或其他偏差)內的數字。舉例來說，術語「約5nm」可以涵蓋從4.5nm至5.5nm、4.0nm到5.0nm等的尺寸範圍。

半導體裝置(例如積體電路晶粒(也稱為晶片))包括被密封環區包圍的電路區。在電路區中，形成各種被動和主動半導體裝置，如電阻器、電容器、電感器、二極體、p型場效電晶體(PFET)、n型場效電晶體(NFET)、金屬氧化物半導體場效電晶體(MOSFET)、互補金屬氧化物半導體(CMOS)電晶體、雙極接面電晶體(BJT)、橫向擴散MOS(laterally diffused MOS，LDMOS)電晶體、高電壓電晶體、高頻電晶體、其他構件、或其組合。在一實施例中，電路區包括至少一個電晶體。半導體裝置 可以例如透過多層內連線(multi-layer interconnect，MLI)結構互連以形成IC。

密封環區包圍電路區並為電路區中的裝置提供保護。密封環區包括密封環結構，密封環結構提供裝置(從而提供IC)免受環境條件濕氣損壞(degradation)、離子污染和/或加工期間的損壞，例如在晶圓的切割製程期間的損壞。舉例來說，濕氣進入電路會影響介電和金屬化品質，進而影響裝置性能。離子污染物也會對IC造成損壞，例如造成裝置(例如電晶體)中閾值電壓不穩定的風險以及改變半導體表面的表面電位。將相鄰的IC晶粒彼此分開的半導體晶圓的切割製程也可能造成潛在的損壞。

為了提供這種保護，密封環區具有圍繞晶粒的電路區形成的密封環結構。密封環結構可以從基底沿著垂直方向向上延伸，並且從俯視圖來看包圍電路區。密封環結構可以在形成半導體裝置的許多層的製造期間(例如，同時)形成，該半導體裝置的許多層的製造期間包括前段製程(front-end-of-line，FEOL)處理和中段製程(middle-end-of-line，MEOL)結構兩者，或後段製程(back-end-of-line，BEOL)處理。FEOL結構包括電晶體的結構特徵或其他在半導體基底上製造的其他半導體裝置，例如閘極結構、源極/汲極特徵和類似者；MEOL結構包括接點結構，例如源極/汲極接觸通孔或閘極接觸通孔；BEOL結構包括內連線結構，例如多層內連線(MLI)的金屬線和通孔，以及在MLI之上的鈍化結構。具體地，在本圖中，密封環結構包括MLI的BEOL特徵。密封環結構可以保護IC免受上述環境影響和製程風險的影響，因為它實際上在電路區周圍形成了一堵或多堵牆。

在一些實施方式中，密封環結構不提供電氣功能(electrical function)，而是用於封閉和保護電路區域免受濕氣、機械應力或其他缺陷產生機制的影響，如上所述。在其他實施方式中，除了這些功能中的一項或多項之外，密封環結構還可以連接到或耦合到接地(或接地端子或電位)。從電氣角度來看，密封環結構雖然可以接地，但不能與電路區的裝置互連。

如上所述，晶粒或晶片包括電路區和圍繞電路區的密封環區。密封環區可以是多邊形形狀，本文中一些實施例圖示為矩形；然而，任何形狀都是可能的。在一些實施方式中，密封環區延伸到基底或晶粒的邊緣。在一些實作方式中，在密封環區之外可以設置晶圓的切割道區。切割道區可以是最初在晶圓上的晶粒之間的劃線(鋸道等)中製造的區，並在單一化之後留下晶粒。在一些實施例中，切割道區中沒有設置功能性結構。

在一些實施例中，密封環區包括各種子區。子區包括[1]劃線虛設(scribe line dummy，SLD)區或劃線虛設棒(scribe line dummy bar，SLDB)區、[2]密封環壁(SR)區和[3]密封環增強區(seal ring enhanced zone，SREZ)區。子區的取向以SLD/SLDB、SR和SREZ取向從晶粒的邊緣到電路區配置。其他子區或子區的省略也是可能的。在一些實施方式中，在單一化之後，SLD/SLDB區位於晶粒的外圍，切割道區的剩餘部分在切割製程中被移除。

圖1A是根據本揭露的各方面的半導體結構100的俯視平面圖。半導體結構100(例如製造的晶圓或其一部份或者半導體晶粒或其一部份)包括電路區(或裝置區)102和從俯視圖來看包圍 電路區102的密封環區104。電路區102可以包括如上所述的多個主動和/或被動元件。在一實施例中，電路區102包括至少一個電晶體。密封環區104形成為矩形結構，其具有四個邊(標記為SideA、SideB、SideC、SideD)和四個角落區(標記為CornerA、CornerB、CornerC、CornerD)。

密封環結構116設置在密封環區104中。密封環結構116是設置在基底上方並且在z方向上向上延伸的MLI，如下面包括參考圖1C詳細的討論。從如圖1A所示的俯視圖來看，密封環結構116在所有側邊(lateral side)(和角落)上包住(encase)或封閉(enclose)電路區102。密封環結構116在俯視圖中是連續的，以在電路區102周圍提供不間斷的牆壁。為了方便說明，圖1B顯示了圖1A在CornerA區處的插圖。在一些實施方式中，密封環區104延伸寬度W，如在俯視圖中測量的。在一實施例中，寬度W可以在大約13微米(μm)和大約35μm之間。在一些實施方式中，密封環結構116延伸寬度W，如在俯視圖中測量的。在一實施例中，寬度W可以在大約13微米(μm)和大約35μm之間。密封環區104的CornerA區包括第一長度d1和第二長度d2。在一實施例中，第一長度d1介於約50μm和約200μm之間。在一實施例中，d1至少為50μm。在一實施例中，第二長度d2介於約50μm和約200μm之間。在一實施例中，d2至少為50μm。如下所述，角落區(ConerA)包括密封環結構116，但沒有在密封環結構116之上的重佈線路層110。

如上所述，密封環區104包括形成密封環區104的多個子區。如圖1B所示，密封環區104包括第一區104A(即 SLDB/SLD區)、第二區104B(即SR(密封環牆))和第三區104C(即SREZ)。在一實施例中，第一區104A在俯視圖中具有在5μm和大約10μm之間的寬度(例如，平行於寬度W)。在一實施例中，第二區104B在俯視圖中具有在5μm和約15μm之間的寬度。在一實施例中，第三區104C在俯視圖中具有在3μm和大約10μm之間的寬度。

切割道區106設置在密封環區104的外側。在一些實施例中，當處於晶圓形式時，切割道區106延伸到相鄰晶粒的密封環區。在一些實施例中，切割道區106是保留在最終晶片上(例如，在切割之後)的晶圓形式的劃線的剩餘部分。即，在分離晶粒之後，提供晶粒106A的邊緣。因此，切割道區106提供了晶粒的邊緣區，其可以不包括任何功能性裝置。

也如圖1A和圖1B所示，超級重佈線路層(super redistribution layer，sRDL)110(也稱為重佈線路層)和重分佈通孔(redistribution via，RV)108設置在密封環區104中的密封環結構116上方。具體地，sRDL110和RV108設置在第二區104B(例如，SR)中。在一實施例中，sRDL110延伸到第三區104C(例如，SREZ)中。在一些實施例中，sRDL110和RV108均未設置在第三區104C(例如，SREZ)中。

在俯視圖中，sRDL110和RV108設置在密封環區104的側邊。然而，sRDL110和RV108並沒有設置在密封環區104的角落區中。在一些實施例中，從角落區(例如，CornerA、CornerB、CornerC和CornerD)省略sRDL110和/或RV108用於減緩角落區中保護層(例如，鈍化層)的裂痕和/或保護層的脫層。如圖1B的 範例所示，密封環區104的CornerA區包括第一長度d1和第二長度d2(例如，在一些實施方式中，大約50μm和大約200μm)，其中沒有RDL構件。也就是說，在俯視圖中，sRDL110的末端落在密封環區104內。圖1A/1B的俯視圖中所示的sRDL110示出了沿著每個邊(例如，SideA、SideB、SideC、SideD)延伸的連續線。然而，其他配置也是可能的，包括如下所示。

RV108和sRDL110可以包括銅。在其他實施例中，RV108和sRDL110包括其他導電材料，例如鋁、鋁合金(例如鋁/矽/銅合金)、銅合金、鈦、氮化鈦、鉭、氮化鉭、鎢、多晶矽、金屬矽化物、其他適當的金屬或它們的組合。RV108和/或sRDL110可以包含多個層，例如晶種層或黏著層。

圖1C示出了沿著圖1A/圖1B的線A-A’的對應剖視圖並且提供了結構100的附加細節。圖1C示出了其上設置有電路區102、密封環區104和切割道區106的基底120。

基底120可以包括元素(單一元素)半導體，例如矽(Si)、鍺(Ge)和/或其他適當的材料；化合物半導體(即合金半導體)，如碳化矽(SiC)、砷化鎵(GaAs)、磷化鎵(GaP)、磷化銦(InP)、砷化銦(InAs)、銻化銦(InSb)、矽鍺(SiGe)、磷砷化鎵(GaAsP)、砷化鋁銦(AlInAs)、砷化鋁鎵(AlGaAs)、砷化銦鎵(GaInAs)、磷化銦鎵(GaInP)、磷砷化鎵銦(GaInAsP)和/或其他適當的材料。基底120可以是具有均勻組成的單層材料。或者，基底120可以包括具有適合於IC裝置製造的相似或不同組成的多個材料層。在一個例子中，基底120可以是具有形成在掩 埋氧化矽(buried silicon oxide，BOX)層上的矽層的絕緣層上矽(SOI)基底。在一些實施例中，基底120包括各種摻雜區，例如n型阱或p型阱。根據設計的要求，摻雜區可以摻雜n型摻雜劑，例如磷(P)或砷(As)，和/或p型摻雜劑，例如硼(B)或BF₂。摻雜區可以透過摻質原子的植入、原位摻雜的磊晶成長和/或其他合適的技術來形成。基底120可以是晶圓形式，或者基底120可以是晶粒形式(例如，在從晶圓切割之後)。

在一實施例中，聚醯亞胺層112設置在結構100上。聚醯亞胺層112可以延伸在密封環區104和電路區102之上。在一實施例中，聚醯亞胺層112不會延伸到切割道區106之上。在一些實作方式中，聚醯亞胺層112可以具有在密封環區104(舉例來說，第一密封環區104A(例如，SLDB)或第二密封環區104B(例如，SR))內的末端。在一些實施例中，作為替代或補充，聚醯亞胺層112可以在半導體結構100上的一個或多個位置處包含其他合適的組合物，例如環氧樹脂、苯並環丁烯(BCB)、聚苯并噁唑(PBO)或其組合。

在聚醯亞胺層112之下，設置包括第一鈍化層114A、第二鈍化層114B和第三鈍化層114C的鈍化層114。鈍化層114A、114B和114C可以包括相同的材料。在一些實施方案中，鈍化層114A、114B和/或114C包含氮化矽。然而其他介電材料也是可能的。雖然示出了三個鈍化層，但可以在保護層112和密封環結構的上部金屬化層之間提供任意數量的鈍化層。

圖1C也示出了剖視圖中的密封環結構116。密封環結構116包括從基底一直延伸到鈍化層114的各種層。具體地，密 封環結構116包括多個通孔116A、通孔116A在其間延伸的多個導電金屬層116B以及插入的介電材料116C。如上所述，多個通孔116A、金屬層116B和介電材料116C形成在BEOL製程中，並且也可以稱為多層內連線(MLI)。

導線116B和通孔116A可各自包括銅(Cu)、氮化鈦(TiN)、鎢(W)、釕(Ru)、其他適當的導電材料、其組合及/或其他適當的導電材料。介電材料116C可以包括層間電介質(ILD)層，其具有諸如四乙氧基矽烷(TEOS)氧化物、未摻雜的矽酸鹽玻璃或摻雜的氧化矽、硼磷矽酸鹽玻璃(BPSG)、熔融石英玻璃(FSG)、磷矽玻璃(PSG)、硼摻雜的矽玻璃(BSG)、碳氧化矽和/或其他合適的介電材料的成分，其可透過CVD、可流動CVD(FCVD)、其他合適的方法或其組合來沉積。圖1C提供了金屬層(M0-M13)和插入通孔層(V0-V12)的命名。然而，層的數量僅是示例性的，密封環結構116中可以包括任意數量的層。在一些實施方式中，提供密封環結構116的層的數量以匹配在電路區102中形成的IC的內連線層。

密封環結構116在俯視圖中具有環形幾何形狀，旨在保護電路區102中的電路裝置。即，密封環結構116包括圍繞電路區102形成為連續結構或壁的導電特徵(例如，116A/116B)。密封環結構116包括在z方向上從基底120向上形成為連續結構的導電特徵(例如，116A/116B)，即通孔116A和金屬線116B的連續路徑從基底120延伸到最上面的金屬化層(例如，如M13所示)。

在一些實施方式中，虛設半導體結構形成在密封環區 104中(未示出)。舉例來說，虛設閘極結構、虛設源極/汲極特徵和/或類似者可以設置在密封環區104中的基底120上(例如，在密封環結構116下方)。另外，密封環區104的第三區104C可以包括與密封環結構116的部分共面的金屬和通孔層(未示出)。在一些實施方式中，密封環區104C中的金屬和通孔層可以是虛設特徵。

在各種實施例中的半導體結構100可以採用其他技術形成，例如系統晶片(system on chip，SoC)、整合扇出(integrated fan out，InFO)封裝技術、疊層封裝件(package-on-package，POP)、基底上晶圓上晶片(Chip-on-Wafer-on-Substrate，CoWoS)以及其他合適的結構/技術。舉例來說，在一些實作方式中，與sRDL110和RV108共面的重佈線路層可以設置在電路區102中，以向電路區的裝置和半導體結構100的輸入/輸出(I/O)端子提供內連線，I/O取決於封裝類型。

sRDL110和RV108設置在密封環結構116的第一堆疊116’上並連接到第一堆疊116’。sRDL110可以垂直地設置在第一堆疊116’上方(例如，在z方向上對齊)。sRDL110和RV108可以物理連接並電耦合到第一堆疊116’。在一實施例中，經由RV108和密封環結構116的第一堆疊116’提供從sRDL110到基底120的接地的導電路徑。

如上所述，sRDL110和RV108被排除在密封環區104的角落區之外。密封環區104的角落區包含密封環結構116，密封環結構116的上方是鈍化層114。因此，在一些實施例中，鈍化層114與設置在密封環區104的角落的密封環結構116的最上表 面的整體交界。

現在參考圖2A、圖2B和圖2C，示出了根據本揭露的各方面的半導體結構200。半導體結構200包括許多與半導體結構100相同的方面，以下將解釋差異。半導體結構200(例如製造的晶圓或其一部分)包括電路區(或裝置區)102和從俯視圖來看包圍電路區102的密封環區104。電路區102可以包括多個主動和/或被動元件。在一實施例中，電路區102包括至少一個電晶體。在如圖2A的俯視圖中，密封環區104形成為具有在四個角落區處相交的四個邊的矩形結構，類似於上面參考圖1A所討論的。密封環區104中的密封環結構116設置在基底上方並且由堆疊在其上且沿著z方向堆疊的多個金屬層形成，詳細討論如下文(包括關於圖2C)。為了方便說明，圖2B示出了圖2A的在區處的插圖的俯視圖。角落區包括第一長度d1和第二長度d2。在一實施例中，第一長度d1介於約50μm和約200μm之間。在一實施例中，第一長度d1至少約為50μm。在一實施例中，第二長度d2介於約50μm和約200μm之間。在一實施例中，第二長度d2至少約為50μm。

類似於上面參考半導體結構100所討論的，密封環區104包括形成密封環區104的多個子區。如圖2B所示，在結構200中，密封環區104包括第一區104A(即SLDB/SLD區)、第二區104B(即SR(密封環壁))、以及第三區104C(即SREZ)。切割道區106同樣設置在密封環區104的外側。

密封環區104包括形成為包圍電路區102的密封環結構116。密封環結構116提供了從俯視圖來看環繞電路區102的連 續金屬化層特徵；密封環結構116提供從基底120向上延伸至上部金屬化層的連續金屬化特徵。如圖2A、圖2B、圖2C所示，超級重佈線路層(sRDL)110和重分佈通孔(RV)108設置在密封環區104中及密封環結構116之上。在一實施例中，sRDL110和RV108設置在密封環區104的第二區104B(例如，SR)中。在一實施例中，sRDL110延伸到第三區104C(例如，SREZ)中。在一些其他實施例中，sRDL110及RV108均未設置在第三區104C(例如，SREZ)中或延伸到第三區104C中。也如圖2A、圖2B、圖2C所示，在結構200中，另一個超級重分佈層(sRDL)110’和另一個重分佈通孔(RV)108’設置在第一區104A(例如，SLDB)中。RV108/108’和sRDL110/110’可以包括銅。在其他實施例中，RV108/108’和sRDL110/110’是其他導電材料，例如鋁、鋁合金(例如鋁/矽/銅合金)、銅、銅合金、鈦、氮化鈦、鉭、氮化鉭、鎢、多晶矽、金屬矽化物、其他合適的金屬、或其組合。

從俯視圖來看，sRDL110、RV108、sRDL110’和RV108’設置在密封環區104的側邊。然而，sRDL110、RV108、sRDL110’和RV108’並沒有設置在密封環區104的角落區。換句話說，密封環區104的角落區沒有sRDL110、RV108、sRDL110’和RV108’。在一些實施方式中，從角落區排除sRDL110、RV108、sRDL110’和RV108’用於減緩在角落區中保護層(例如鈍化層)的破裂和/或保護層的脫層。密封環區104的示例性角落區，如圖2B所示，包括沒有形成sRDL構件的第一長度d1和第二長度d2(例如，約50μm和約200μm)。也就是說，在俯視圖中，sRDL110和sRDL110’的末端位於沿著側邊的密封環區104 內。圖2A/圖2B的俯視圖中所示的sRDL110和sRDL110’示出了沿著密封環區104的每個邊延伸的連續線。然而，其他配置也是可能的，包括如下所示。此外，sRDL110和sRDL110’的配置可以彼此不同。

圖2C示出了圖2B的半導體結構200的沿著線B-B’的剖視圖並提供了半導體結構200的附加細節。圖2C示出了其上佈置有電路區102、密封環區104和切割道區106的基底120。聚醯亞胺層112設置在半導體結構200上並且可以與上面關於半導體結構100所討論的基本上相同。在聚醯亞胺層112之下，提供包括第一鈍化層114A、第二鈍化層114B和第三鈍化層114C的鈍化層114。鈍化層114A、114B和114C可以包括相同的材料。在一些實施方案中，鈍化層114A、114B和/或114C包含氮化矽。然而其他介電材料也是可能的。

如上所述，密封環區104包括密封環結構116。密封環結構116包括從基底連續延伸到鈍化層114的各種金屬化層(金屬線和通孔)，介電材料環繞該各種金屬化層。具體地，密封環結構116包括MLI的多個通孔116A、導電金屬層116B和插入的介電材料116C。

密封環結構116具有環形幾何形狀，以保護電路區102中的電路裝置。即，密封環結構116包括形成為圍繞電路區102的連續結構或壁的導電特徵(例如，116A/116B)。密封環結構116包括在z方向上從基底120向上形成為連續結構的導電特徵(例如，116A/116B)，即通孔116A和金屬線116B的連續路徑從基底120延伸到最上面的金屬化層(例如，如M13所示)。密封環 結構116可以包括多個堆疊，每個堆疊包括連接的金屬化層(金屬線和通孔)，並且每個堆疊與相鄰的堆疊分離。舉例來說，在圖2C中示出了四個分開的堆疊，但是任何數量都是可能的。一個堆疊被標記為116’，另一個堆疊被標記為116”。

在一些實施方式中，虛設半導體結構形成在密封環區104中(未示出)。舉例來說，虛設閘極結構、虛設源極/汲極特徵和/或類似者可以設置在密封環區104中的基底120上(例如，在密封環結構116下方)。另外，第三區104C可以包括與密封環結構116的部分(未示出)共面的金屬和通孔層。在一些實施方式中，密封環區104C(未示出金屬化)的金屬和通孔層可以是虛設特徵。

sRDL110和RV108設置在密封環結構116的第一堆疊116’上並連接到密封環結構116的第一堆疊116’。sRDL110可以垂直地設置在第一堆疊116’上方(例如，在z方向上對齊)。sRDL110和RV108可以物理連接並電耦合到第一堆疊116’。在一實施例中，經由RV108和密封環結構116的第一堆疊116’提供從sRDL110到基底120的接地的導電路徑。

sRDL110’和RV108’設置在密封環結構116的第二堆疊116”上並連接到密封環結構116的第二堆疊116”。sRDL110’可以垂直地設置在第二堆疊116”上方(例如，在z方向上對齊)。sRDL110’和RV108’可以物理連接並電耦合到第二堆疊116”。在一實施例中，經由RV108’和密封環結構116的第二堆疊116”提供從sRDL110’到基底120的接地的導電路徑。如圖2C所示，另一個堆疊可以插入第一堆疊116’和第二堆疊116”，其中在一些實 施方式中，沒有形成連接到插入的堆疊的sRDL或RV。

參考圖3，示出了導電結構的俯視圖，其示出了sRDL110特徵和RV108特徵。包括sRDL110和RV108的導電結構可以在上述的半導體結構100和/或半導體結構200中實現。在一實施例中，sRDL110的寬度是W1。在一些實施方式中，W1在大約3.6μm和大約10μm之間。在一實施例中，RV108的寬度是W2。在一些實施方式中，W2在大約1.8μm和大約2.7μm之間。在一實施例中，距離W3是在RV108的邊緣和sRDL110的相應邊緣之間，並且距離W4是在RV108的另一邊緣和sRDL110的另一個相應邊緣之間。在一些實施方式中，W3和W4大於或等於約0.45μm。在一些實施方式中，W3大約等於W4。

參考範例圖4，示出了半導體結構400的俯視圖。半導體結構400可以基本上類似於上面討論的半導體結構100和/或半導體結構200。此外，半導體結構400可以包括圖3所示的尺寸。半導體結構400包括密封環結構116，其可以基本上類似於上面包括關於圖1C和圖2C所討論的。半導體結構400的密封環區104的邊緣部分中的密封環結構116上方是sRDL 110。sRDL110中的一個或多個可以具有連接到sRDL110並且直接設置在sRDL110下方的RV108。

半導體結構400的sRDL110設置在密封環區104的每個側邊。sRDL110是不連續的金屬線，也稱為被配置為多個線段。即，多個單獨的sRDL110設置在密封環區104的給定邊上，其中介電質(諸如鈍化層114的)橫向插入這些線段。sRDL110的每個線段在尺寸和形狀上可以彼此不同，包括設置在半導體結構400 的同一側邊上的線段的不同配置。可以為密封環區104的側邊提供任意數量的線段。sRDL110的線段可以有助於例如在晶粒從晶圓形式的鋸切或切割過程期間分散應力。sRDL110被排除在密封環區104的角落區之外。在一些實施方式中，距角落至少50μm的距離包括密封環結構116，但不包括任何sRDL110。

參考範例圖5，示出了半導體結構500的俯視圖。半導體結構500可以基本上類似於上面討論的半導體結構100和半導體結構200。此外，半導體結構500可以包括圖3所示的尺寸。半導體結構500包括密封環結構116，其可以基本上類似於上面包括關於圖1C和圖2C所討論的。在半導體結構500的密封環區104的側邊部分中的密封環結構116之上是sRDL110。sRDL110中的一個或多個可以具有連接到sRDL110並且直接設置在sRDL110下方的RV108。sRDL110被排除在密封環區104的角落區之外。在一些實施方式中，距角落至少50μm的距離包括密封環結構116，但不包括任何sRDL110。

從俯視圖來看，在密封環區104的SIDEA、SIDEB、SIDEC處的半導體結構500的sRDL110是連續的線。從俯視圖來看，在密封環區104的SIDED處的半導體結構500的sRDL110是不連續的線或段。可以在密封環區104的SIDED上提供任意數量的線段。每個邊的sRDL110可以在尺寸和形狀上不同，包括如SIDEA和SIDEB之間的寬度變化所示。

在所示的實施例中，SIDEA和SIDEC是對稱的，因為從俯視圖看，每個邊上的sRDL110的配置在形狀和尺寸上相同。在一實施例中，SIDEA和SIDEC是對稱的，因為從剖視圖看， 每個邊上的sRDL110的配置在形狀和尺寸上相同。在所示的實施例中，SIDEB和SIDEC是不對稱的，因為每個側邊上的sRDL110的配置不同。注意，半導體結構500的配置僅是示例性的，並且密封環區104的側邊可以具有與所示出的不同的結構或以不同的佈置來提供。在一些實施方式中，一個或多個側邊可以沒有sRDL110。

與半導體結構100、200和400一樣，密封環區104的角落區中不包含sRDL110特徵。在一些實施方式中，距離密封環區104的角大約50μm至200μm(例如，上面的d1和d2)沒有sRDL110特徵。這樣的配置可以減輕層(例如，鈍化、聚醯亞胺)、密封環結構116和/或sRDL110的破裂。

圖6A和圖6B分別示出了半導體結構600的俯視圖和沿剖面C-C’的剖視圖。半導體結構600可以基本上類似於上面討論的結構100、200、400和/或500。半導體結構600包括電路區102和密封環區104。圖6A示出了電路區102的頂部金屬層102A的俯視圖。頂部金屬層102A可以是銅層。在其他實施例中，頂部金屬層102A包括其他導電材料，例如鋁、鋁合金(例如鋁/矽/銅合金)、銅、銅合金、鈦、氮化鈦、鉭、氮化鉭、鎢、多晶矽、金屬矽化物、鎢、其他適當的金屬、或其組合。

頂部金屬層102A可以提供重佈線路層(RDL)。RDL可以為從電路區102的裝置到輸入/輸出連接的導電特徵(例如，接合墊)的訊號提供路徑。由電路區的頂部金屬層102A提供的RDL可以與密封環區104的sRDL110特徵共平面。在一實施例中，頂部金屬層102A的RDL與密封環區104的sRDL110鄰接。如圖 6B的剖視圖所示，連續的sRDL110從密封環區104(特別是第二區104B和第三區104C)延伸到電路區102。在電路區102中，sRDL110可以連接到多層內連線(MLI)的堆疊116'''，多層內連線(MLI)的堆疊116'''耦合到設置在電路區102中的基底120上的主動裝置(未示出)。在一些實施方式中，sRDL110連接到接地。

如圖6B所示，密封環結構116的通孔層116A的構件包括通孔116A1和通孔116A2。在一些實施方式中，通孔116A1是連續的並且延伸到頁面中以形成圍繞電路區102的封閉結構。在一些實作方式中，通孔116A2是導電方塊(例如，在俯視圖中，多邊形、圓形)。

與半導體結構100、200、400和/或500一樣，密封環區104的角落區中不包含sRDL110特徵。在一些實施方式中，距密封環區104的角大約50μm至200μm處沒有sRDL110特徵。這樣的配置可以減輕層(例如，鈍化、聚醯亞胺)、密封環結構116和/或sRDL110的破裂。

圖7是根據本揭露的各方面的用於製造半導體結構的方法700的流程圖。圖8A、圖8B、圖8C和圖8D是根據本揭露的各方面的與圖7的方法700相關的各個製造階段的半導體結構800的剖視圖。半導體結構800基本上可以類似於上面討論的半導體結構100、200、400、500和/或600。其中半導體結構和特徵的描述同樣適用於半導體結構800。為此，方法700可用於製造上述半導體結構100、200、400、500和/或600中的任何一種。

方法700開始於方塊702，其中提供半導體基底。半導 體基底基本上可以類似於上面討論的半導體基底120。參考圖8A的範例，半導體基底120是為半導體結構800提供。半導體基底120可以包括電路區102、密封環區104和切割道區106。在一實施例中，半導體基底為晶圓形式，在半導體基底上的每個晶粒的至少一個區形成多個電路區102、密封環區104和切割道區106。密封環區104可以包括多個子區。如圖8A所示，密封環區104包括第一區104A(即SLDB/SLD區)、第二區104B(即SR(密封環壁))和第三區104C(即SREZ)。

方法700包括方塊704，其中主動裝置形成於方塊702的基底的電路區中。主動裝置的形成也可包括相應的被動元件的形成—電路區中形成的主動和被動元件可包括電阻器、電容器、電感器、二極體、p型場效電晶體(PFET)、n型場效電晶體(NFET)、金屬氧化物半導體型場效應管(MOSFET)、互補金屬氧化物半導體(CMOS)電晶體、雙極接面電晶體(BJT)、橫向擴散MOS(LDMOS)電晶體、高電壓電晶體、高頻電晶體、其他構件或其組合。在一些實施例中，對應的虛設裝置可以形成在半導體基底的密封環區中，其中對應的裝置與特徵類似，但不向裝置提供電氣功能(例如，提供虛設閘極結構或圖案均勻性(uniformity))。

方法700包括方塊706，其中在基底上方形成多層內連線(MLI)。MLI可以使用BEOL製造製程來形成。MLI包括設置在基底120的電路區102中的第一部分，第一部分提供電路區102的主動和被動元件的內連線。MLI包括設置在密封環區中的第二部分，密封環區提供用於圍繞電路區102的密封環結構。

參考圖8A的範例，MLI結構形成在密封環區104中，其被示出為密封環結構116。密封環結構116包括導線116B和通孔116A，它們一起形成從基底120延伸到最上金屬層116T的連續結構。密封環結構116包圍電路區102。密封環結構116可以基本上類似於上面所討論的。

方法700包括方塊708，其中鈍化層沉積在基底上方。參考圖8B的範例，形成第一鈍化層114A。鈍化層114A可以透過適當的沉積製程例如化學氣相沉積(CVD)來沉積。在一實施例中，第一鈍化層114A可以包括氮化矽層。在一些實施方式中，第一鈍化層114A可以是多層結構，例如SiCN和上覆的SiN層。在沉積之後，可以執行化學機械研磨(CMP)製程。在一些實施例中，如圖8B所示，可以透過適當的微影和蝕刻製程來圖案化第一鈍化層114A以在鈍化層114A中形成開口。在如下討論的後續處理中，可以在開口中形成通孔。

方法700包括方塊710，其中形成延伸至MLI的最上面層的通孔。具體地，導通孔延伸到密封環區中MLI的最上面層；即密封環結構的上層。參考圖8C的範例，通孔108形成在鈍化層114A中的開口中。通孔108可以基本上類似於上面討論的RV108。通孔108可以透過在鈍化層114A的開口內沉積導電材料(例如銅)來形成。通孔108可以包括導電材料，例如銅(Cu)、鋁(Al)、鋁銅合金(AlCu)、金、鈦、鈷、合金或另一導電材料。在一些實施例中，通孔是經由舉例來說電化學鍍覆(ECP)、電鍍、無電電鍍、化學氣相沉積、原子層沉積或另一個製程形成的。在一實施例中，通孔108的形成可以包括沉積襯 (liner)或晶種層，然後填充開口以形成通孔108。在一些實施方式中，通孔108與方塊712的RDL110同時形成。

方法700包括方塊712，其中重佈線路層(RDL)形成在通孔之上。參考圖8C的範例，重佈線路層110形成在鈍化層114A和通孔108上方。重佈線路層110可以基本上類似於上面討論的sRDL110。重佈線路層110可以透過在鈍化層114A上方沉積導電材料(例如銅)並透過適當的微影和蝕刻製程圖案化所沉積的導電材料來形成。重佈線路層110可以包括導電材料，例如銅(Cu)、鋁(Al)、鋁銅合金(AlCu)、金、鈦、鈷、合金或另一導電材料。在一些實施例中，通孔是經由例如電化學鍍覆(ECP)、電鍍、無電電鍍、化學氣相沉積、原子層沉積或另一個製程形成的。在一實施例中，重佈線路層110的形成可以包括沉積襯或晶種層。

與半導體結構100、200、400、500和/或600一樣，密封環區的角落區中不包含RDL特徵。在一些實施例中，距密封環區的角落大約50μm至200μm或至少50μm沒有重分佈特徵。這樣的配置可以減輕層(例如，鈍化、聚醯亞胺)、密封環結構和/或重佈線路層的破裂。

方法700延續至方塊714，在此形成額外的鈍化層。參考圖8D的範例，鈍化層114B和114C形成在RDL110上方。鈍化層114B和114C可包括透過任何適當的方法(例如CVD、PVD或類似者)形成的介電材料，例如未摻雜的矽酸鹽玻璃(USG)、氮化矽、氧化矽、氮氧化矽或非多孔(non-porous)材料。在一實施方式中，在沉積絕緣材料之後，執行化學機械研磨(CMP)製程。

方法700延續至方塊716，其中形成附加保護層。參考圖8D的範例，聚醯亞胺層112形成在鈍化層114A、114B、114C之上。聚醯亞胺層112可以包括聚醯亞胺(PI)或其他合適的組成物，例如環氧樹脂、苯並環丁烯(benzocyclobutene，BCB)或聚苯并噁唑(polybenzoxazole，PBO)，並且可以透過旋轉塗佈或其他合適的沉積方法來沉積。在一些實施方式中，方法700可以繼續執行切割製程以將半導體結構800分成單獨的晶粒。

圖9是根據本揭露的各個面向的用於製造半導體結構的方法900的流程圖。圖10A、圖10B、圖10C、圖10D、圖10E和圖10F是根據本揭露的各個面向的與圖9的方法900相關的各個製造階段的半導體結構1000的剖視圖。半導體結構1000基本上可以類似於上面討論的半導體結構100、200、400、500、600和/或800。其中半導體結構和特徵的描述同樣適用於半導體結構1000。為此，方法900可以與方法700和/或半導體結構100、200、400、500、600和/或800中的任何一個一起使用。在一些實施方式中，相對於方塊916討論的重佈線路層(以及相對於方塊914討論的通孔)可以從裝置的密封環區的角落區中排除，使得沒有延伸到角落區(例如，距晶片的角50μm)中的重佈線路層形成。

方法900開始於方塊902，其中設置有半導體基底。如上所述，方塊902基本上可以類似於方法700的方塊702，而所提供的半導體基底基本上可以類似於上述的半導體基底120。方法900還包括方塊904，其中主動裝置形成於方塊902的基底的電路區中。方塊904可以基本上類似於上面討論的方法700的方 塊704。方法900還包括方塊906，其中多層內連線(MLI)形成在基底上方。方塊906可以基本上類似方法700的方塊706。如上所述，MLI在基底的電路區102中形成內連線，且在基底的密封環區104中形成密封環結構116。MLI包括頂部或最上金屬層116T，如圖10A所示。

方法900包括方塊908，其中沉積鈍化層。方塊908可以基本上類似方法700的方塊708。參考圖10A的範例，形成包括鈍化層1002A和1002B的鈍化層1002。鈍化層1002可以透過適當的沉積製程例如化學氣相沉積(CVD)來沉積。在一實施例中，鈍化層1002A可以包含氮化碳矽(silicon carbon nitride)層。在一些實施方式中，鈍化層1002A的厚度可以在大約1埃和大約3埃之間。在一實施例中，鈍化層1002B可以包括氮化矽層。在一些實施方式中，鈍化層1002B的厚度可以在大約4000埃和大約8000埃之間。在沉積之後，可以執行化學機械研磨(CMP)製程。

方法900包括方塊910，其中在鈍化層上方形成至少一個主動金屬-絕緣體-金屬(MIM)電容器和至少一個虛設MIM電容器。在一實施例中，在密封環區104中形成虛設MIM電容器。在一實施例中，在電路區102中形成至少一個主動MIM電容器。主動MIM電容器是用來在各種半導體裝置儲存電荷。MIM電容器可以在半導體晶圓上水平地形成，其具有兩個金屬板夾著介電層。如圖10A所示，多個金屬和插入的介電層形成MIM電容器1004。所示的MIM電容器1004是虛設結構並且形成在密封環區104中。在一些情況下，將MIM電容器1004形成為在密封 環區104中的虛設結構以在電路區102中形成主動MIM電容器時提供更均勻的圖案密度。

方法900包括方塊912，其中在MIM電容器之上形成另一個鈍化層。鈍化層的沉積基本上可以類似關於圖7討論的方法700的方塊714。參考圖10A的範例，形成鈍化層1006。鈍化層1006可以透過適當的沉積製程例如化學氣相沉積(CVD)來沉積。在一實施例中，鈍化層1006可以包括氮化矽層。在一些實施方式中，鈍化層1006的厚度可以在大約8000埃和大約15000埃之間。在沉積之後，可以執行化學機械研磨(CMP)製程。請參閱圖10A中的虛線。

方法900包括方塊914，其中形成延伸至形成密封環結構的MLI的最上面層的通孔。在一些實施例中，如圖10B所示，鈍化層1002A/1002B和鈍化層1006可以透過適當的微影和蝕刻製程圖案化，以形成延伸至最上金屬層116T的頂面並穿過MIM電容器1004的開口。具體地，通孔開口延伸以暴露密封環區104中MLI的最上面層；也就是說，所形成的通孔延伸以接觸密封環結構的上部層。參考圖10C的範例，在開口中形成通孔1008。通孔1008可以基本上類似於上面討論的RV108。通孔1008可以透過在圖10B的開口內沉積諸如銅的導電材料來形成。通孔1008可以包括導電材料，例如銅(Cu)、鋁(Al)、鋁銅合金(AlCu)、金、鈦、鈷、合金或另一導電材料。在一些實施例中，通孔是經由舉例來說電化學鍍覆(ECP)、電鍍、無電電鍍、化學氣相沉積、原子層沉積或另一個製程形成。在一實施例中，通孔1008的形成可以包括沉積襯或晶種層，然後填充開口以形 成通孔1008。在一些實施方式中，通孔1008與方塊916的RDL110同時形成。

方法900包括方塊916，其中重佈線路層(RDL)形成在通孔之上。參考圖10C的範例，重佈線路層1010形成在鈍化層1006和通孔1008上方。重佈線路層1010可以基本上類似於上面討論的sRDL110。重佈線路層1010可以透過在鈍化層1006上方沉積導電材料(例如銅)並對沉積的導電材料進行圖案化來形成。重佈線路層1010可以包括導電材料，例如銅(Cu)、鋁(Al)、鋁銅合金(AlCu)、金、鈦、鈷、合金或另一導電材料。在一些實施例中，通孔是經由舉例來說電化學鍍覆(ECP)、電鍍、無電電鍍、化學氣相沉積、原子層沉積或另一個製程形成。在一實施例中，重佈線路層1010的形成可以包括沉積襯或晶種層。密封環區104中的重佈線路層1010可以與電路區102中的重佈線路層同時形成。如上所述，重佈線路層1010被圖案化，使得在俯視圖中其被排除在密封環區104的角落區之外。

方法900延續至方塊918，其中形成額外的鈍化層和/或介電保護層。參考圖10D至圖10F的範例，鈍化層1012A、1012B、1012C形成在RDL1010上方。在一實施例中，鈍化層1012A是介電層，例如氮化矽。鈍化層1012A的示例性厚度在大約1000埃和2000埃之間。在一實施例中，鈍化層1012B是介電層，例如未摻雜的氧化矽。鈍化層1012A的示例性厚度在大約1000埃和3000埃之間。在一實施例中，鈍化層1012C是介電層，例如HDP沉積氧化物。鈍化層1012C的示例性厚度在大約20k埃和40k埃之間。或者，鈍化層可以包含通過任何合適的方 法(例如CVD、PVD、HDP或類似者)形成的其他合適的介電材料，例如未摻雜的矽酸鹽玻璃(USG)、氮化矽、氧化矽、氮氧化矽或非多孔材料。在一實施方式中，在絕緣材料的沉積之後，如圖10E所示執行化學機械研磨(CMP)製程。如圖10F所示，可以形成附加的鈍化層1014。在一實施例中，附加的鈍化層1014可以是氧化矽。在一些實施方式中，鈍化層1014可以具有大約5k埃和10k埃之間的厚度。方法可以進行進一步的步驟，包括，舉例來說，提供額外的保護層，例如透過旋轉塗佈或其他合適的沉積方法沉積的聚醯亞胺、環氧樹脂、苯並環丁烯(BCB)或聚苯并噁唑(PBO)層。

圖11是根據本揭露的各個面向的用於設計和製造半導體結構的方法1100的流程圖。方法1100可以被實現為形成上述半導體結構100、200、400、500、600、800和1000中的任一種。

方法1100包括設計圖案佈局的方塊1102。圖案佈局包括電路圖案、包括包圍電路圖案的密封環圖案的內連線圖案以及在內連線圖案上方的重佈線路層，其中重佈線路層設置在密封環圖案上方的密封環區中，重佈線路層不包括設置在密封環區的角落部分。圖案佈局是物理設計佈局，通常使用電腦輔助設計工具產生。佈局可以包括主動特徵(例如，包括閘極、摻雜區的電晶體)、隔離區、內連線結構(包括MLI的導線、通孔和接點)和/或將在基底上形成的其他物理元件的定義。佈局通常包括多個「層」，其對應於要在基底(例如，半導體晶圓)上製造以形成積體電路的多個「層」中的每一個。佈局的典型格式是GDSII文 件，但其他格式也是可能的。

佈局可以根據設計規則形成。可以在用於形成佈局的電腦輔助設計(computer aided design，CAD)工具中定義和提供設計規則。在一實施例中，設計規則規定了佈局的要求，並執行設計規則檢查器(design rule checker，DRC)以確保每個佈局符合所述規則。在一實施例中，設計規則包括在晶片的密封環區的某些區域中提供重佈線路層的限制。具體地，設計規則可以排除將包括重佈線路層的圖案放置在晶片的密封環區的角落區中(即，鄰近電路區的角)。在一實施例中，設計規則可以排除將包括重佈線路層的圖案放置在距離晶片的角的d1或d2的距離內的晶片的密封環區的角落區中(例如，50微米至200微米)。在一些實施例中，設計規則將包括重佈線路層的圖案排除放置在角的至少50微米的距離內的晶片的密封環區的角落區中。

然後方法1100進行到方塊1104，其中提供半導體基底。並且在方塊1106中，透過包括上面關於圖7討論的方法700或上面關於圖9討論的方法900的多個製造步驟，製造了半導體結構。半導體結構包括由圖案佈局定義的特徵。為此，方塊1106包括根據佈局，使用密封環圖案在基底的電路區周圍形成密封環結構，並在除了密封環的角落區之外的密封環結構之上形成重佈線路層。

儘管不旨在進行限制，但是本揭露中的一些實施例提供了以下優點中的一個或多個。舉例來說，本揭露的實施例提供包圍電路區的密封環區。重佈線路層可以形成在密封環區的密封環結構之上並且連接到密封環結構。在一些實施方式中，重佈線路 層(以及下面的密封環結構的堆疊)接地。密封環區的重佈線路層可以沿著密封環區的邊緣設置，但排除在密封環區的角落區之外，使得角落區處的密封環區沒有重佈線路層。在角落區中省略重佈線路層可以降低密封環區的特徵的脫層、破裂或其他缺陷的風險。這種風險的降低增強了對電路特性的保護，使其免受加工(例如，切割/鋸切)和環境影響。

在一個示例性方面，本揭露涉及半導體結構，其包括具有電路區、圍繞電路區的密封環區以及從基底延伸到密封環區中的上部金屬化層的至少一個多層內連線(MLI)的堆疊。在俯視圖中，至少有一個堆疊連續圍繞電路區。該結構還包括設置在上部金屬化層上方的重佈線路層。重佈線路層沿著密封環區的側邊延伸，並且密封環區的角落沒有重佈線路層。

在又一實施例中，該結構還包括形成在電路區中的至少一個電晶體以及設置在至少一個電晶體之上並連接到該至少一個電晶體的MLI的另一堆疊。在一實施例中，密封環區在俯視圖中呈現大致矩形形狀。重佈線路層設置在大致矩形形狀的第一側和大致矩形形狀的第二側，角落設置在第一側和第二側之間。在一實施例中，沒有重佈線路層的角落具有延伸到第一側的第一長度。沒有重佈線路層的角落具有延伸到第二側的第二長度。且第一和第二長度為至少50微米。在一實施例中，重佈線路層設置在大致矩形形狀的第一側和大致矩形形狀的第二側，在俯視圖中第一側與第二側相對。在一些實施例中，在第一側上的重佈線路層在俯視圖中是多個片段，而在第二側上的重佈線路層在俯視圖中是連續的線。連續的線可以比多個片段更長。在一實施例中， 該結構還包括在重佈線路層之上的保護層。

在另一個更廣泛的實施例中，半導體結構包括具有電路區的基底和密封環結構，密封環結構包括多個金屬化層。在俯視圖中，密封環結構圍繞電路區，使得密封環結構沿著電路區的第一側、電路區的第二側以及第一側和第二側之間的電路區的角落設置。重佈線路層的第一元件設置在沿著電路區的第一側設置的密封環結構上方，並且重佈線路層的第二元件設置在沿電路區的第二側設置的密封環結構上方。沒有重佈線路層元件設置在沿著電路區的角落設置的密封環結構之上。

在又一實施例中，該結構還包括從重佈線路層的第一元件延伸到密封環結構的最上面金屬化層的通孔。在一實施方式中，鈍化層形成為鄰近通孔且鄰近重佈線路層。在一實施例中，鈍化層與設置在電路區的角落的密封環結構的最上表面的整個交界。並且在一些例子中，重佈線路層的第一元件和重佈線路層的第二元件是不對稱的。

在本揭露的方法中，提供具有電路區和密封環區的半導體基底。在電路區中形成主動裝置。在半導體基底之上形成多層內連線(MLI)，MLI的第一堆疊形成內連線至主動裝置，且MLI的第二堆疊形成圍繞主動裝置區的密封環結構。形成MLI後，在MLI之上沉積鈍化層。重佈線路層形成在鈍化層之上。形成重佈線路層包括沉積導電材料；圖案化導電材料，使其僅設置在密封環區的側邊。保護層形成在重佈線路層之上。

在方法的實施例中，方法還包括設計圖案佈局，圖案佈局包括為電路區定義電路圖案；內連線圖案在電路區中提供第一 堆疊和在密封環區中的第二堆疊；以及電路區和密封環區的重佈線路層，其中重佈線路層的圖案佈局將重佈線路層排除在密封環區域的角落部分之外。在一實施方式中，設計圖案層包括實施設計規則以將重佈線路層排除在密封環區的角落部分之外。在又一實施例中，設計規則排除與角落相鄰的至少50微米的長度，使其不包括重佈線路層。在一實施例中，在形成MLI時，在導線之間交替形成導通孔的堆疊，並且介電材料沉積在堆疊周圍。在一實施例中，沉積保護層包括旋轉塗佈聚醯亞胺。

前述概述了幾個實施例的特徵，使得本領域的一般技術人員可以更好地理解本揭露的各方面。本領域普通技術人員應理解，他們可以輕鬆地使用本揭露作為設計或修改其他工藝和結構的基礎，以實現與本文介紹的實施例相同的目的和/或實現相同的優點。本領域的普通技術人員也應當認識到，這樣的等同構造並不脫離本揭露的精神和範圍，並且他們可以在不脫離本公開的精神和範圍的情況下做出各種變化、替換和變更。

100:半導體結構

102:電路區

104:密封環區

106:切割道區

108:通孔/重分佈通孔(RV)

110:重佈線路層(RDL)/超級重佈線路層(sRDL)

116:密封環結構

A-A’:線

CornerA,CornerB,CornerC,CornerD:角落區

SideA,SideB,SideC,SideD:邊

Claims (9)

1. 一種半導體結構，包括： 基底，具有電路區和在電路區周圍的密封環區； 至少一個多層內連線的堆疊，從所述基底延伸至所述密封環區中的上部金屬化層，其中所述至少一個堆疊在俯視圖中連續圍繞所述電路區； 重佈線路層，設置在所述上部金屬化層之上，其中所述重佈線路層沿著所述密封環區的側邊延伸並且其中所述密封環區的角落沒有所述重佈線路層，其中所述重佈線路層為電性接地且不與所述電路區中的裝置電性連接；以及 通孔，設置在所述重佈線路層與所述上部金屬化層之間，其中所述通孔沿著所述重佈線路層在所述密封環區的所述側邊延伸，且不延伸至所述密封環區的所述角落。
2. 如請求項1所述的半導體結構，其中所述密封環區在所述俯視圖中基本上為矩形形狀，所述重佈線路層設置在基本上為所述矩形形狀的第一側和基本上為所述矩形形狀的第二側上，所述角落設置在所述第一側和所述第二側之間。
3. 如請求項2所述的半導體結構，其中沒有所述重佈線路層的所述角落具有延伸到所述第一側的第一長度，其中沒有所述重佈線路層的所述角落具有延伸到所述第二側的第二長度，其中所述第一長度和所述第二長度為至少50微米。
4. 如請求項2所述的半導體結構，其中在所述第一側上的所述重佈線路層在所述俯視圖中為多個線段，在所述第二側上的所述重佈線路層在所述俯視圖中為連續的線，所述連續的線比所述多個線段長。
5. 一種半導體結構，包括： 基底，具有電路區； 密封環結構，包括多個金屬化層，在俯視圖中所述密封環結構圍繞所述電路區，使得所述密封環結構沿著所述電路區的第一側、所述電路區的第二側以及所述第一側和所述第二側之間的所述電路區的角落設置； 重佈線路層的第一元件，設置在沿著所述電路區的所述第一側設置的所述密封環結構之上； 所述重佈線路層的第二元件，設置在沿著所述電路區的所述第二側設置的所述密封環結構之上，其中所述重佈線路層中沒有元件設置在沿著所述電路區的所述角落設置的所述密封環結構之上，其中所述重佈線路層的所述第一元件與所述第二元件皆為電性接地且不與所述電路區中的裝置電性連接；以及 通孔，設置在所述重佈線路層的所述第一元件與所述密封環結構的最上面金屬化層之間，其中所述通孔沿著所述重佈線路層的所述第一元件在沿著所述電路區的所述第一側設置的所述密封環結構上延伸，且不延伸至沿著所述電路區的所述角落設置的所述密封環結構。
6. 如請求項5所述的半導體結構，更包括：鈍化層，形成為鄰近所述通孔且鄰近所述重佈線路層。
7. 如請求項6所述的半導體結構，其中所述鈍化層與設置在所述電路區的所述角落處的所述密封環結構的最上表面的整個交界。
8. 一種製造半導體結構的方法，包括： 提供具有電路區和密封環區的半導體基底； 在所述電路區中形成主動裝置； 在所述半導體基底之上形成多層內連線，所述多層內連線的第一堆疊形成內連線至所述主動裝置，並且所述多層內連線的第二堆疊形成圍繞所述電路區的密封環結構； 在形成所述多層內連線後，在所述多層內連線之上沉積鈍化層； 在所述鈍化層中形成通孔，其中所述通孔僅設置在所述密封環區的側邊而不設置在所述密封環區的角落部分； 在所述鈍化層及所述通孔之上形成重佈線路層，其中形成所述重佈線路層包括： 沉積導電材料；以及 圖案化所述導電材料，使其僅沿著所述通孔設置在所述密封環區的所述側邊而不設置在所述密封環區的所述角落部分；以及 在所述重佈線路層之上沉積保護層， 其中所述重佈線路層為電性接地且不與所述電路區中的所述主動裝置電性連接。
9. 如請求項8所述的方法，更包括： 設計圖案佈局，包括定義： 所述電路區的電路圖案； 內連線圖案，提供在所述電路區中的所述第一堆疊及在所述密封環區中的所述第二堆疊；以及 所述電路區和所述密封環區的重佈線路層，其中所述重佈線路層的所述圖案佈局從所述密封環區的所述角落部分排除所述重佈線路層。