CN121011577A - 封装结构 - Google Patents

Abstract

本发明公开一种封装结构。此封装结构包括一电子装置以及一散热体结构。该散热体结构设置于该电子装置之上，且包括：一基部部分、多个热通孔以及一导热层。该多个热通孔延伸穿过该基部部分。该导热层设置在该基部部分与该电子装置之间。该多个热通孔通过该导热层而热连接到该电子装置，以散发该电子装置所产生的热量。

Description

封装结构

本发明主张美国第18/670,912号专利申请案的优先权(即优先权日为“2024年5月22日”)，其内容以全文引用的方式并入本文中。

技术领域

本公开涉及一种封装结构及其制造方法，更具体而言，尤其涉及一种包括散热体结构的封装结构及其制造方法。

背景技术

半导体封装结构被使用于多种电子应用中，并且封装结构的尺寸不断缩小以满足当前的应用需求。然而，在尺寸缩小的过程中会出现各种问题，并且影响最终的电特性、品质、成本及良率。例如，散热。

现有技术段落的讨论仅提供背景信息。在现有技术段落的讨论中的陈述并非承认此段落中所公开的内容构成本公开的公知技术，并且在现有技术段落的讨论中的任何部分均不得用作承认本申请的任何部分，包括在现有技术段落的讨论中的部分，构成本公开的公知技术。

发明内容

本公开的目的在于提出一种封装结构，以解决上述至少一个问题。

本公开的一个面向提供一种封装结构，包括：一电子装置以及一散热体结构。该散热体结构设置于该电子装置之上，且包括：一基部部分、多个热通孔以及一导热层。该多个热通孔延伸穿过该基部部分。该导热层设置在该基部部分与该电子装置之间。该多个热通孔通过该导热层而热连接到该电子装置，以散发该电子装置所产生的热量。

本公开的另一个面向提供一种封装结构，包括：一电子装置以及一散热体结构。该散热体结构设置于该电子装置之上，且包括一导热层、多个热通孔以及多个垫。该复数热通孔连接到该导热层的一第二表面。该多个垫连接到该导热层的一第一表面。该多个垫热连接到该电子装置，以将该电子装置所产生的热量通过该导热层而散发到该导热通孔。

本公开的另一个面向提供一种封装结构的制造方法，包括：提供一电子装置；提供一散热体结构，其中该散热体结构包括一导热层、多个热通孔设置于该电子装置中、以及一导热层连接该多个热通孔；以及将该散热体结构热连接到该电子装置，其中该导热层设置于基部部分与该电子装置之间。

由于本公开的封装结构的设计，电子装置所产生的热量可以容易且快速地通过热路径散发或传递到散热通孔。因此，可以改善封装结构的可靠度及使用寿命。

上文已相当广泛地概述本公开的技术特征及优点，以使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离随附的权利要求所界定的本公开的精神和范围。

附图说明

参阅实施方式与权利要求合并考虑附图时，可得以更全面了解本发明的公开内容。需注意的是，依照业界标准惯例，各特征并未依比例绘制。事实上，为了讨论的清楚性，各种特征的尺寸可以任意增加或减少。

图1是流程图，例示本公开一实施例的封装结构的制造方法；

图2至图24是剖视图，例示本公开一实施例的封装结构的制造流程；

图25是剖视图，例示本公开一实施例的组装结构。

附图标记如下：

1:第一半导体芯片

1’:第一晶片

2:第二半导体芯片

3:第三半导体芯片

4:第四半导体芯片

5:基部半导体芯片

5’:第五晶片

5a:模制结构

6:电子装置

6’:封装结构

6a:电子装置

7:散热体结构

7’:第六晶片

7a:单元

8:组装结构

10:第一基部部分

11:第一表面

12:第二表面

13:侧表面

14:第一导电结构

15:第一下部结构

16:第一上部结构

17:第一导电通孔

18:单元

19:分割线

20:第二基部部分

21:第一表面

22:第二表面

23:侧表面

24:第二导电结构

25:第二下部结构

26:第二上部结构

27:第二导电通孔

30:第三基部部分

31:第一表面

32:第二表面

33:侧表面

34:第三导电结构

35:第三下部结构

36:第三上部结构

37:第三导电通孔

40:第四基部部分

41:第一表面

42:第二表面

43:侧表面

44:第四导电结构

45:第四下部结构

46:第四上部结构

47:第四导电通孔

50:第五基部部分

51:底表面

52:顶表面

53:侧表面

54:第五导电结构

55:第五上部结构

56:介电层

57:第五导电通孔

58:单元

59:分割线

59a:分割线

61:第一表面

62:第二表面

63:侧表面

65:封装剂

68:外部连接器

70:第六基部部分

71:底表面

72:顶表面

73:侧表面

74:导热层

75:下部结构

76:介电结构

77:热通孔

78:保护材料

79:分割线

80:中介层

82:半导体装置

83:焊料

84:外部连接器

92:载体

94:热路径

101:第一表面

102:第二表面

141:第一介电层

142:垫

143:第二介电层

144:垫

145:第三介电层

146:内部通孔

151:第一下部介电层

152:第一下部垫

161:第一上部介电层

162:第一上部垫

171:第一中心通孔

172:第一周边通孔

251:第二下部介电层

252:第二下部垫

261:第二上部介电层

262:第二上部垫

351:第三下部介电层

352:第三下部垫

361:第三上部介电层

362:第三上部垫

402:第二表面

451:第四下部介电层

452:第四下部垫

461:第四上部介电层

462:第四上部垫

501:第一表面

502:第二表面

541:第一介电层

542:垫

543:第二介电层

544:垫

545:第三介电层

546:内部通孔

551:第五上部介电层

552:第五上部垫

571:第五中心通孔

572:第五周边通孔

573:导电材料

574:阻挡层

575:衬层

652:顶表面

701:第一表面

702:第二表面

703:侧表面

741:第一表面

742:第二表面

743:线

744:交叉部分

751:下部介电层

752:下部垫

761:第一介电层

762:第二介电层

773:导电材料

774:阻挡层

783:侧表面

900:方法

A:区域

B:区域

L1:长度

L7:长度

S901:步骤

S902:步骤

S903:步骤

T1:厚度

T7:厚度

具体实施方式

本公开提供了许多用于实现所提供的主题的不同特征的不同的实施例或范例。下文所描述的组件及配置的具体范例以简化本公开。当然，这些仅仅是例示且并非旨在进行限制。例如，在下文的描述中，在第二特征之上或上方形成第一特征可以包括其中第一特征与第二特征以直接接触的方式而被形成的实施例，也可以包括其中在第一特征与第二特征之间形成有附加特征而使得第一特征与第二特征可能并非直接接触的实施例。此外，本公开可以在各个范例中重复使用元件符号及/或字母。如此的重复是为了简单与清楚的目的，且其本身并非限定所讨论的各个实施例及/或配置之间的关系。

再者，为了易于描述，可以在本文中使用空间相关用语，例如，“下方”、“之下”、“下部”、“上方”、“上部”或其他相似用语等，而描述附图所示出的一个元件或特征与另一个元件或特征的相对关系。除了图中描绘的方位之外，空间相关术语旨在涵盖元件在使用或操作中的不同方位。此元件可以以其他方式定向(旋转90度或以其他定向)，并且本文中所使用的空间相对描述符可以同样地被相应解释。

应理解的是，当部件或层被称为“连接到”或“耦合到”另一部件或层时，其可以直接连接到或耦合到另一部件或层，或者也可能存在中间部件或中间层。

应理解的是，虽然本文可以使用术语第一、第二等而描述各种元件，但是这些元件不应受到这些术语的限制。除非另有说明，否则这些术语仅用于区分一个部件与另一个部件。因此，例如，以下讨论的第一部件、第一构件或第一部分可以被称为第二部件、第二构件或第二部分，而不会逸脱本公开的教示。

除非上下文另有指示，否则本文所使用的诸如“相同”、“相等”、“平面”或“共平面”之类的术语在指涉取向、布局、位置、形状、尺寸、数量或其他度量衡时不一定意味着完全相同的取向、布局、位置、形状、尺寸、数量或其他度量衡，而是旨在涵盖在可能发生的(例如，由于制造过程而发生的)可接受的变化范围内几乎相同的取向、布局、位置、形状、尺寸、数量或其他度量衡。本文可以使用术语“实质上”以反映该含义。例如，被描述为“实质上相同”、“实质上相等”或“实质上共平面”的物品可以是完全相同、相等或共平面的，或者可以是在可能发生的(例如，由于制造过程而发生的)可接受的变化范围内几乎相同、相等或共平面的。

在本公开中，封装结构、电子装置、半导体电子装置或半导体电子结构通常可以指能够利用半导体特性运作的装置。

图1是流程图，例示本公开一实施例的封装结构6’的制造方法900。图2至图24是剖视图，例示本公开一实施例的封装结构6’的制造流程。

参见图2至图12，在步骤S901，可以提供电子装置6a。

参见图2，可以提供第一晶片1’。第一晶片1’可以包括第一基部部分10、第一导电结构14、第一下部结构15及多个第一导电通孔17。第一晶片1’可以具有多个分割线19以限定多个单元18。第一基部部分10可以具有第一表面101(例如，底表面)以及第二表面102(例如，顶表面)，其与第一表面101相对。

第一基部部分10可以是半导体基板，并且可以包括，例如，硅(Si)、掺杂硅、锗(Ge)、硅锗(SiGe)、碳化硅(SiC)、碳化硅锗(SiGeC)、镓(Ga)、砷化镓(GaAs)、铟(In)、砷化铟(InAs)、磷化铟(InP)或其他IV-IV、III-V或II-VI半导体材料。在一些实施例中，第一基部部分10可以包括绝缘体上覆半导体基板，例如绝缘体上覆硅(silicon-on-insulator,SOI)基板、绝缘体上覆硅锗(silicongermanium-on-insulator,SGOI)基板、或绝缘体上覆锗(germanium-on-insulator,GOI)基板。在一些实施例中，第一基部部分10可以是完全由至少一种半导体材料组成的主体半导体基板；此主体半导体基板不包含任何介电材料、绝缘层或导电特征。

可以在第一基部部分10的第一表面101(例如，底表面)上设置第一导电结构14。在一些实施例中，第一导电结构14可以包括多个前端工艺(front-end-of-line,FEOL)装置，例如，电阻、电容、电感、二极管、p型场效晶体管(p-type field-effect transistors,pFET)、n型场效晶体管(n-type field-effect transistors,nFET)、金属氧化物半导体场效晶体管(metal-oxide semiconductor field-effect transistors,MOSFET)、互补式金属氧化物半导体(complementary metal-oxide semiconductor,CMOS)晶体管、双极接面晶体管(bipolar junction transistors,BJT)、横向扩散金属氧化物半导体(laterally-diffused MOS,LDMOS)晶体管、高压晶体管、高频晶体管、鳍式场效晶体管(fin field-effect transistors,FinFET)、其他合适的集成电路(IC)组件或其组合。在一些实施例中，第一导电结构14还可以包括至少一个后端工艺(back-end-of-line,BEOL)互连图案，例如，多个图案化电路层，其电性连接到前端工艺(FEOL)装置。在一些实施例中，第一导电结构14还可以包括至少一个介电层或至少一个介电结构，其覆盖前端工艺(FEOL)装置及后段工艺(BEOL)互连图案。

第一导电结构14可以包括第一介电层141、第一电路层(包括多个走线及多个垫142)、第二介电层143、第二电路层(包括多个走线及多个垫144)、多个内部通孔146及第三介电层145。可以在第一基部部分10的第一表面101(例如，底表面)上设置第一介电层141。第一介电层141可以是层间介电(interlayer dielectric,ILD)层，并且可以包括氧化硅(SiO₂)、氮化硅(SiN)及/或氮碳化硅(SiCN)。可以在第一介电层141上设置第一电路层(包括走线及垫142)。

可以在第一介电层141上设置第二介电层143以覆盖第一电路层。第二介电层143可以是金属间介电(inter-metal dielectric,IMD)层，并且可以包括氧化硅(SiO₂)、氮化硅(SiN)及/或氮碳化硅(SiCN)。可以在第二介电层143上设置第二电路层(包括走线及垫144)。

内部通孔146可以设置在第二介电层143中，并且可以连接第一电路层(例如，垫142)与第二电路层(例如，垫144)。第三介电层145可以围绕第二电路层(例如，垫144)。第三介电层145可以包括氧化硅(SiO₂)、氮化硅(SiN)及/或氮碳化硅(SiCN)。

可以在第一导电结构14上设置第一下部结构15。第一下部结构15可以包括第一下部介电层151及多个第一下部垫152。第一下部垫152可以设置在第二电路层(例如，垫144)上，并且可以埋设于第一下部介电层151中。每一个第一下部垫152可以是混成接合(hybridbonding,HB)垫，并且可以包括铜(Cu)或铝(Al)。第一下部垫152可以通过第一下部介电层151而暴露。第一下部介电层151可以是混成接合(HB)介电层，并且可以包括氧化硅(SiO₂)、氮化硅(SiN)及/或氮碳化硅(SiCN)。

第一导电通孔17可以设置在第一基部部分10中，并且可以延伸超出第一基部部分10的第一表面101(例如，底表面)。第一导电通孔17可以延伸穿过第一介电层141以连接或接触第一电路层(例如，垫142)。因此，第一导电通孔17可以延伸到第一导电结构14中，并且可以电性连接到第一导电结构14。因此，第一下部垫152可以通过第一导电结构14而电性连接到第一导电通孔17。

在每一个单元18中，第一导电通孔17可以包括设置在单元18的中心部分的多个第一中心通孔171、以及设置在单元18的周边部分的多个第一周边通孔172。单元18的周边部分可以围绕单元18的中心部分。在一些实施例中，第一中心通孔171可以被配置为用于信号传输。第一周边通孔172可以被配置为用于散热。第一中心通孔171之间的间隙可以大于第一周边通孔172之间的间隙。

参见图3，第一晶片1’可以附接或接合到载体92。第一晶片1’的第一下部结构15可以接触载体92。因此，第一基部部分10的第一表面101(例如，底表面)可以面向载体92。

参见图4，可以通过研磨、化学机械研磨(chemical-mechanical Polishing,CMP)及蚀刻而从其第二表面102(例如，顶表面)将第一基部部分10薄化，以暴露第一导电通孔17。因此，第一导电通孔17可以延伸超出第一基部部分10的第二表面102(例如，顶表面)。第一导电通孔17可以延伸穿过第一基部部分10。

参见图5，可以在第一基部部分10的第二表面102(例如，顶表面)上形成第一上部结构16。第一上部结构16可以包括第一上部介电层161及多个第一上部垫162。第一上部介电层161可以设置在第一基部部分10的第二表面102(例如，顶表面)上，并且可以覆盖第一导电通孔17的顶部部分。第一上部介电层161可以是混成接合(HB)介电层，并且可以包括氧化硅(SiO₂)、氮化硅(SiN)及/或氮碳化硅(SiCN)。

第一上部垫162可以埋设于第一上部介电层161中，并且可以通过第一上部介电层161而暴露。第一上部垫162可以电性连接到第一导电通孔17。在一些实施例中，第一上部垫162可以直接接触第一导电通孔17。每一个第一上部垫162可以是混成接合(HB)垫，并且可以包括铜或铝。

参见图6，可以从第一晶片1’移除载体92。然后，可以沿着分割线19而分割第一晶片1’，以形成多个第一半导体芯片1。每一个第一半导体芯片1对应于每一个单元18。第一半导体芯片1具有第一表面11(例如，底表面)、第二表面12(例如，顶表面)、以及侧表面13，其在第一表面11(例如，底表面)与第二表面12(例如，顶表面)之间延伸。第一导电通孔17的长度L1可以大于第一基部部分10的厚度T1。

参见图7，可以提供第五晶片5’。第五晶片5’可以包括第五基部部分50、第五导电结构54、第五上部结构55及多个第五导电通孔57。第五晶片5’可以具有多个分割线59以定义多个单元58。第五基部部分50可以具有第一表面501(例如，底表面)以及第二表面502(例如，顶表面)，其与第一表面501相对。

第五基部部分50可以是半导体基板，并且可以包括，例如，硅(Si)、掺杂硅、锗(Ge)、硅锗(SiGe)、碳化硅(SiC)、碳化硅锗(SiGeC)、镓(Ga)、砷化镓(GaAs)、铟(In)、砷化铟(InAs)、磷化铟(InP)或其他IV-IV、III-V或II-VI半导体材料。在一些实施例中，第五基部部分50可以包括绝缘体上覆半导体基板，例如绝缘体上覆硅(silicon-on-insulator,SOI)基板、绝缘体上覆硅锗(silicongermanium-on-insulator,SGOI)基板、或绝缘体上覆锗(germanium-on-insulator,GOI)基板。在一些实施例中，第五基部部分50可以是完全由至少一种半导体材料组成的主体半导体基板；此主体半导体基板不包含任何介电材料、绝缘层或导电特征。

可以在第五基部部分50的第二表面502(例如，顶表面)上设置第五导电结构54。在一些实施例中，第五导电结构54可以包括多个前端工艺(front-end-of-line,FEOL)装置，例如，电阻、电容、电感、二极管、p型场效晶体管(p-type field-effect transistors,pFET)、n型场效晶体管(n-type field-effect transistors,nFET)、金属氧化物半导体场效晶体管(metal-oxide semiconductor field-effect transistors,MOSFET)、互补式金属氧化物半导体(complementary metal-oxide semiconductor,CMOS)晶体管、双极接面晶体管(bipolar junction transistors,BJT)、横向扩散金属氧化物半导体(laterally-diffused MOS,LDMOS)晶体管、高压晶体管、高频晶体管、鳍式场效晶体管(fin field-effect transistors,FinFET)、其他合适的集成电路(IC)组件或其组合。在一些实施例中，第五导电结构54还可以包括至少一个后端工艺(back-end-of-line,BEOL)互连图案，例如，多个图案化电路层，其电性连接到前端工艺(FEOL)装置。在一些实施例中，第五导电结构54还可以包括至少一个介电层或至少一个介电结构，其覆盖前端工艺(FEOL)装置及后段工艺(BEOL)互连图案。

第五导电结构54可以包括第一介电层541、第一电路层(包括多个走线及多个垫542)、第二介电层543、第二电路层(包括多个走线及多个垫544)、多个内部通孔546及第三介电层545。可以在第五基部部分50的第二表面502(例如，顶表面)上设置第一介电层541。第一介电层541可以是层间介电(ILD)层，并且可以包括氧化硅(SiO₂)、氮化硅(SiN)及/或氮碳化硅(SiCN)。可以在第一介电层541上设置第一电路层(包括走线及垫542)。

可以在第一介电层541上设置第二介电层543以覆盖第一电路层。第二介电层543可以是金属间介电(IMD)层，并且可以包括氧化硅(SiO₂)、氮化硅(SiN)及/或氮碳化硅(SiCN)。可以在第二介电层543上设置第二电路层(包括走线及垫544)。

内部通孔546可以设置在第二介电层543中，并且可以连接第一电路层(例如，垫542)与第二电路层(例如，垫544)。第三介电层545可以围绕第二电路层(例如，垫544)。第三介电层545可以包括氧化硅(SiO₂)、氮化硅(SiN)及/或氮碳化硅(SiCN)。

可以在第五导电结构54上设置第五上部结构55。第五上部结构55可以包括第五上部介电层551及多个第五上部垫552。第五上部垫552可以设置在第二电路层(例如，垫544)上，并且可以埋设于第五上部介电层551中。每一个第五上部垫552可以是混成接合(HB)垫，并且可以包括铜或铝。第五上部垫552可以通过第五上部介电层551而暴露。第五上部介电层551可以是混成接合(HB)介电层，并且可以包括氧化硅(SiO₂)、氮化硅(SiN)及/或氮碳化硅(SiCN)。

第五导电通孔57可以设置在第五基部部分50中，并且可以延伸超出第五基部部分50的第二表面502(例如，顶表面)。第五导电通孔57可以延伸穿过第一介电层541以连接或接触第一电路层(例如，垫542)。因此，第五导电通孔57可以延伸到第五导电结构54中，并且可以电性连接到第五导电结构54。因此，第五上部垫552可以通过第五导电结构54而电性连接到第五导电通孔57。

在每一个单元58中，第五导电通孔57可以包括设置在单元58的中心部分的多个第五中心通孔571、以及设置在单元58的周边部分的多个第五周边通孔572。单元58的周边部分可以围绕单元58的中心部分。在一些实施例中，第五中心通孔571可以被配置为用于信号传输。在一些实施例中，第五周边通孔572可以被配置为用于散热。第五中心通孔571之间的间隙可以大于第五周边通孔572之间的间隙。

参见图8，例示图7中的区域“A”的放大图。第五导电通孔57(例如，第五中心通孔571或第五周边通孔572)可以包括导电材料573、阻挡层574以及衬层575。导电材料573可以包括金属，例如，铜(Cu)或其他合适的材料。阻挡层574可以包括钽(Ta)或钛(Ti)，并且可以围绕导电材料573。衬层575可以包括氧化物材料，例如，氧化硅(SiO₂)，并且可以围绕阻挡层574。阻挡层574的厚度可以实质上等于衬层575的厚度。

参见图9，多个第一半导体芯片1可以通过混成接合而附接到第五晶片5’的单元58。第一半导体芯片1的第一表面11可以直接接触第五晶片5’的第五上部结构55。第一半导体芯片1的第一下部结构15的第一下部介电层151可以粘合到第五晶片5’的第五上部结构55的第五上部介电层551。第一半导体芯片1的第一下部结构15的第一下部垫152可以通过金属对金属接合而附接到第五晶片5’的第五上部结构55的第五上部垫552。

参见图10，多个第二半导体芯片2可以通过混成接合而附接到第一半导体芯片1。第二半导体芯片2的结构可以与第一半导体芯片1的结构相同或相似。第二半导体芯片2具有第一表面21(例如，底表面)、第二表面22(例如，顶表面)、以及侧表面23，其在第一表面21(例如，底表面)与第二表面22(例如，顶表面)之间延伸。

第二半导体芯片2可以包括第二基部部分20、第二导电结构24、第二下部结构25、第二上部结构26及多个第二导电通孔27，其分别相同于第一半导体芯片1的第一基部部分10、第一导电结构14、第一下部结构15、第一上部结构16及第一导电通孔17。

第二导电通孔27可以包括设置在第二半导体芯片2的中心部分的多个第二中心通孔、以及设置在第二半导体芯片2的周边部分的多个第二周边通孔。在一些实施例中，第二中心通孔可以被配置为用于信号传输，并且可以对应于第一中心通孔171。第二周边通孔可以被配置为用于散热，并且可以对应于第一周边通孔172。

第二半导体芯片2的第一表面21可以直接接触第一半导体芯片1的第二表面12。第二半导体芯片2的第二下部结构25的第二下部介电层251可以粘合到第一半导体芯片1的第一上部结构16的第一上部介电层161。第二半导体芯片2的第二下部结构25的第二下部垫252可以通过金属对金属接合而附接到第一半导体芯片1的第一上部结构16的第一上部垫162。

之后，多个第三半导体芯片3可以通过混成接合而附接到第二半导体芯片2。第三半导体芯片3的结构可以与第一半导体芯片1的结构相同或相似。第三半导体芯片3具有第一表面31(例如，底表面)、第二表面32(例如，顶表面)、以及侧表面33，其在第一表面31(例如，底表面)与第二表面32(例如，顶表面)之间延伸。

第三半导体芯片3可以包括第三基部部分30、第三导电结构34、第三下部结构35、第三上部结构36及多个第三导电通孔37，其分别相同于第一半导体芯片1的第一基部部分10、第一导电结构14、第一下部结构15、第一上部结构16及第一导电通孔17。

第三导电通孔37可以包括设置在第三半导体芯片3的中心部分的多个第三中心通孔、以及设置在第三半导体芯片3的周边部分的多个第三周边通孔。在一些实施例中，第三中心通孔可以被配置为用于信号传输，并且可以对应于第二中心通孔及第一中心通孔171。第三周边通孔可以被配置为用于散热，并且可以对应于第二周边通孔及第一周边通孔172。

第三半导体芯片3的第一表面31可以直接接触第二半导体芯片2的第二表面22。第三半导体芯片3的第三下部结构35的第三下部介电层351可以粘合到第二半导体芯片2的第二上部结构26的第二上部介电层261。第三半导体芯片3的第三下部结构35的第三下部垫352可以通过金属对金属接合而附接到第二半导体芯片2的第二上部结构26的第二上部垫262。

之后，多个第四半导体芯片4可以通过混成接合而附接到第三半导体芯片3。第四半导体芯片4的结构可以与第一半导体芯片1的结构相似。第四半导体芯片4具有第一表面41(例如，底表面)、第二表面42(例如，顶表面)、以及侧表面43，其在第一表面41(例如，底表面)与第二表面42(例如，顶表面)之间延伸。

第四半导体芯片4可以包括第四基部部分40、第四导电结构44、第四下部结构45、第四上部结构46及多个第四导电通孔47，其分别相同于第一半导体芯片1的第一基部部分10、第一导电结构14、第一下部结构15、第一上部结构16及第一导电通孔17。

第四导电通孔47可以包括设置在第四半导体芯片4的周边部分的多个第四周边通孔。在一些实施例中，第四周边通孔可以被配置用于散热，并且可以对应于第三周边通孔、第二周边通孔及第一周边通孔172。

第四半导体芯片4的第一表面41可以直接接触第三半导体芯片3的第二表面32。第四半导体芯片4的第四下部结构45的第四下部介电层451可以粘合到第三半导体芯片3的第三上部结构36的第三上部介电层361。第四半导体芯片4的第四下部结构45的第四下部垫452可以通过金属对金属接合而附接到第三半导体芯片3的第三上部结构36的第三上部垫362。

参见图11，可以在第五晶片5’上形成封装剂65，以覆盖并封装堆叠的第一半导体芯片1、第二半导体芯片2、第三半导体芯片3及第四半导体芯片4。封装剂65可以包括具有或不具有填料的模制化合物。封装剂65可以具有顶表面652。同时，可以形成模制结构5a。

参见图12，可以从其顶表面652将封装剂65薄化。同时，可以通过研磨、化学机械研磨(CMP)及蚀刻而从其第二表面402(例如，顶表面)将第四基部部分40薄化，以暴露第四导电通孔47。因此，第四导电通孔47可以延伸超出第四基部部分40的第二表面402(例如，顶表面)，并且封装剂65的顶表面652可以与第二表面402(例如，顶表面)实质上共平面。

之后，可以在第四基部部分40的第二表面402(例如，顶表面)及封装剂65的顶表面652上形成第四上部结构46。第四上部结构46可以包括第四上部介电层461及多个第四上部垫462。第四上部介电层461可以设置在第四基部部分40的第二表面402(例如，顶表面)及封装剂65的顶表面652上，并且可以覆盖第四导电通孔47的顶部部分。第四上部介电层461可以是混成接合(HB)介电层，并且可以包括氧化硅(SiO₂)、氮化硅(SiN)及/或氮碳化硅(SiCN)。

第四上部垫462可以埋设于第四上部介电层461中，并且可以通过第四上部介电层461而暴露。第四上部垫462可以电性连接到第四导电通孔47。在一些实施例中，第四上部垫462可以直接接触第四导电通孔47。每一个第四上部垫462可以是混成接合(HB)垫，并且可以包括铜或铝。

同时，模制结构5a可以包括由分割线59所定义的多个电子装置6a(对应于单元58)。每一个电子装置6a可以是具有第一表面61(例如，底表面)及与第一表面61相对的第二表面62(例如，顶表面)的电子装置6a。

参见图1及图13至图18，在步骤S902中，可以提供散热体结构7。参见图13，可以提供第六晶片7’。第六晶片7’可以包括第六基部部分70及第一介电层761。第六晶片7’可以具有多个分割线79以定义多个单元7a。第六基部部分70也可以被称为“基部部分70”。第六基部部分70可以具有第一表面701(例如，底表面)以及第二表面702(例如，顶表面)，其与第一表面701相对。

第六基部部分70可以是半导体基板，并且可以包括，例如，硅(Si)、掺杂硅、锗(Ge)、硅锗(SiGe)、碳化硅(SiC)、碳化硅锗(SiGeC)、镓(Ga)、砷化镓(GaAs)、铟(In)、砷化铟(InAs)、磷化铟(InP)或其他IV-IV、III-V或II-VI半导体材料。在一些实施例中，第六基部部分70可以包括绝缘体上覆半导体基板，例如绝缘体上覆硅(silicon-on-insulator,SOI)基板、绝缘体上覆硅锗(silicongermanium-on-insulator,SGOI)基板、或绝缘体上覆锗(germanium-on-insulator,GOI)基板。在一些实施例中，第六基部部分70可以是完全由至少一种半导体材料组成的主体半导体基板；此主体半导体基板不包含任何介电材料、绝缘层或导电特征。

可以在第六基部部分70的第一表面701(例如，底表面)上设置第一介电层761。第一介电层761可以包括氧化硅(SiO₂)、氮化硅(SiN)及/或氮碳化硅(SiCN)。

参见图14，可以形成多个热通孔77延伸穿过第一介电层761并且延伸到第六基部部分70中。热通孔77可以被配置为用于散热。

参见图15，例示图14中的区域“B”的放大图。热通孔77可以包括导电材料773及阻挡层774。导电材料773可以包括金属，例如，铜(Cu)或其他合适的材料。阻挡层774可以包括钽(Ta)或钛(Ti)，并且可以围绕导电材料773。

参见图16，可以在第一介电层761上形成导热层74及第二介电层762。导热层74可以包括金属，例如，铜(Cu)或其他合适的材料。导热层74的材料可以与热通孔77的材料相同或不同。导热层74可以覆盖并且接触热通孔77。因此，热通孔77可以直接接触导热层74。

第二介电层762可以围绕导热层74。第一介电层761及第二介电层762可以共同形成介电结构76。介电结构76可以设置在第六基部部分70的第一表面701上，并且可以封装导热层74。导热层74可以通过介电结构76的第一介电层761而与第六基部部分70分隔。因此，介电结构76的一部分设置在导热层74与第六基部部分70之间。

参见图17，下部结构75(例如，第六下部结构75)可以形成或设置在导热层74及介电结构76上。下部结构75可以包括下部介电层751(例如，第六下部介电层751)及多个下部垫752(例如，多个第六下部垫752)。下部垫752可以设置在导热层74上，并且可以埋设于下部介电层751中。每一个下部垫752可以是混成接合(HB)垫，并且可以包括铜或铝。下部垫752可以通过下部介电层751而暴露。下部介电层751可以是混成接合(HB)介电层，并且可以包括氧化硅(SiO₂)、氮化硅(SiN)及/或氮碳化硅(SiCN)。

热通孔77连接到导热层74的第二表面742(例如，顶表面)。下部垫752连接到导热层74的与第二表面742相对的第一表面741(例如，底表面)。

同时，对应于每一个单元7a的结构是散热体结构7。因此，第六晶片7’可以包括由分割线79所定义的多个散热体结构7。

参见图18，例示图17的导热层74及热通孔77的局部透视图。导热层74可以有网状形状。也就是说，导热层74可以包括彼此交叉的多个线743以形成多个交叉部分744。热通孔77连接到导热层74的交叉部分744。然而，在一些实施例中，导热层74可以具有板状形状或片状形状。

参见图1及图19至图24，在步骤S903中，散热体结构7可以热连接到电子装置6，且导热层74可以设置在第六基部部分70与电子装置6之间。参见图19及图20，图17的第六晶片7’通过混成接合而附接到图12的模制结构5a。

第六晶片7’的散热体结构7的底表面71可以直接接触模制结构5a的电子装置6a的第二表面62(例如，顶表面)。散热体结构7的下部结构75的下部介电层751(例如，第六下部介电层751)可以粘合到模制结构5a的电子装置6a的第四上部结构46的第四上部介电层461。散热体结构7的下部结构75的下部垫752(例如，第六下部垫752)可以通过金属对金属接合而附接并且热连接到模制结构5a的电子装置6a的第四上部结构46的第四上部垫462。第六晶片7’的分割线79可以对准模制结构5a的分割线59，以共同形成分割线59a。

参见图21，第六基部部分70(例如，基部部分70)可以通过研磨、化学机械研磨(CMP)及蚀刻而从其第二表面702(例如，顶表面)将第六基部部分70薄化，以暴露热通孔77。因此，热通孔77可以延伸超出第六基部部分70(例如，基部部分70)的第二表面702(例如，顶表面)。热通孔77可以延伸穿过第六基部部分70(例如，基部部分70)。在一些实施例中，阻挡层774可以不被移除，并且可以保留在导电材料773上。也就是说，从第六基部70的第二表面702突出的热通孔77的突出部分可以包括阻挡层774。

参见图22，保护材料78可以形成或设置在第六基部部分70(例如，基部部分70)的第二表面702(例如，顶表面)上，并且可以封装热通孔77。保护材料78可以包括具有或不具有填料的模制化合物。保护材料78可以覆盖并且接触热通孔77的阻挡层774。

参见图23，可以通过研磨、化学机械研磨(CMP)及蚀刻而从其第一表面501(例如，顶表面)将第五基部部分50薄化，以暴露第五导电通孔57。因此，第五导电通孔57可以延伸超出第五基部部分50的第一表面501(例如，底表面)。第五导电通孔57可以延伸穿过第五基部部分50。第五导电通孔57的长度可以大于第五基部部分50的厚度。

之后，介电层56可以形成或设置在第五基部部分50的第一表面501(例如，底表面)上，并且可以封装第五导电通孔57。之后，可以在介电层56中形成多个外部连接器68连接到第五导电通孔57，以进行外部连接。

参见图24，可以沿着分割线59a进行分割工艺，以形成多个封装结构6’。

参见图24，例示本公开一些实施例的封装结构6’的剖视图。封装结构6’可以包括电子装置6及散热体结构7。电子装置6可以是包含多个堆叠存储器装置(例如，动态随机存取存储器(dynamic random access memories,DRAM))的堆叠结构。例如，电子装置6可以是高频宽存储器(high bandwidth memory,HBM)。

在一些实施例中，电子装置6可以包括第一半导体芯片1、第二半导体芯片2、第三半导体芯片3、第四半导体芯片4、基部半导体芯片5、封装剂65、第四上部结构46及多个外部连接器68。

第一半导体芯片1可以具有底表面11(例如，第一表面)、顶表面12(例如，第二表面)、以及侧表面13，其在底表面11与顶表面12之间延伸。第一半导体芯片1可以包括第一基部部分10、第一导电结构14、第一下部结构15、第一上部结构16及多个第一导电通孔17。第一半导体芯片1可以是存储器芯片，例如，动态随机存取存储器(DRAM)芯片。

可以在第一基部部分10的第一表面101(例如，底表面)上设置第一导电结构14。第一导电通孔17可以延伸穿过第一基部部分10，并且可以电性连接到第一导电结构14。在一些实施例中，第一导电通孔17的底端可以延伸超出第一基部部分10的第一表面101(例如，底表面)，并且可以延伸到第一导电结构14中。因此，第一导电通孔17可以是一体式结构，且第一导电通孔17的长度可以大于第一基部部分10的厚度。在一些实施例中，第一导电通孔17可以延伸超出第一基部部分10的第二表面102(例如，顶表面)。

可以在第一导电结构14上设置第一下部结构15。第一下部结构15可以是混成接合(HB)结构或焊料接合结构，并且可以包括第一下部介电层151及多个第一下部垫152。第一下部介电层151可以是混成接合(HB)介电层。每一个第一下部垫152可以是混成接合(HB)垫。第一下部垫152可以埋设于第一下部介电层151中，并且可以通过第一下部介电层151而暴露。第一下部垫152可以被第一下部介电层151所围绕。第一下部垫152可以通过第一导电结构14而电性连接到第一导电通孔17。

在一些实施例中，第一下部垫152的底表面可以与第一下部介电层151的底表面实质上对准。因此，第一下部垫152的底表面可以通过第一下部介电层151的底表面而暴露。在一些实施例中，第一下部垫152的顶表面可以与第一下部介电层151的顶表面实质上对准。因此，第一下部垫152的顶表面可以接触第一导电结构14。在一些实施例中，第一下部垫152的厚度可以实质上等于第一下部介电层151的厚度。

可以在第一基部部分10的第二表面102(例如，顶表面)上设置第一上部结构16。第一上部结构16可以是混成接合(HB)结构，并且可以包括第一上部介电层161及多个第一上部垫162。

第一上部介电层161可以是混成接合(HB)介电层。每一个第一上部垫162可以是混成接合(HB)垫。第一上部垫162可以埋设于第一上部介电层161中，并且可以通过第一上部介电层161而暴露。第一上部垫162可以被第一上部介电层161所围绕。第一上部垫162可以电性连接到第一导电通孔17。在一些实施例中，第一上部垫162可以直接接触第一导电通孔17。第一上部垫162可以通过第一导电通孔17及第一导电结构14而电性连接到第一下部垫152。

在一些实施例中，第一上部垫162的顶表面可以与第一上部介电层161的顶表面实质上对准。因此，第一上部垫162的顶表面可以通过第一上部介电层161的顶表面而暴露。第一上部垫162的底表面可以接触第一导电通孔17。在一些实施例中，第一上部垫162的厚度可以小于第一上部介电层161的厚度。

第二半导体芯片2可以堆叠在第一半导体芯片1上，并且可以通过混成接合或金属对金属接合而电性连接到第一半导体芯片1。第二半导体芯片2可以具有底表面21(例如，第一表面)、顶表面22(例如，第二表面)、以及侧表面23，其在底表面21与顶表面22之间延伸。第二半导体芯片2的底表面21(例如，第一表面)可以直接接触第一半导体芯片1的顶表面12。第二半导体芯片2的侧表面23可以与第一半导体芯片1的侧表面13实质上对准或对准。

第二半导体芯片2可以包括第二基部部分20、第二导电结构24、第二下部结构25、第二上部结构26及多个第二导电通孔27。第二半导体芯片2可以是存储器芯片，例如，动态随机存取存储器(DRAM)芯片。

可以在第二基部部分20的第一表面(例如，底表面)上设置第二导电结构24。第二导电通孔27可以延伸穿过第二基部部分20，并且可以电性连接到第二导电结构24。在一些实施例中，第二导电通孔27的底端可以延伸超出第二基部部分20的第一表面(例如，底表面)，并且可以延伸到第二导电结构24中。因此，第二导电通孔27可以是一体式结构，且第二导电通孔27的长度可以大于第二基部部分20的厚度。在一些实施例中，第二导电通孔27可以延伸超出第二基部部分20的第二表面(例如，顶表面)。

可以在第二导电结构24上设置第二下部结构25。第二下部结构25可以是混成接合(HB)结构，并且可以包括第二下部介电层251及多个第二下部垫252。第二下部介电层251可以是混成接合(HB)介电层。每一个第二下部垫252可以是混成接合(HB)垫。第二下部垫252可以埋设于第二下部介电层251中，并且可以通过第二下部介电层251而暴露。第二下部垫252可以被第二下部介电层251所围绕。第二下部垫252可以通过第二导电结构24而电性连接到第二导电通孔27。

在一些实施例中，第二下部垫252的底表面可以与第二下部介电层251的底表面实质上对准。因此，第二下部垫252的底表面可以通过第二下部介电层251的底表面而暴露。在一些实施例中，第二下部垫252的顶表面可以与第二下部介电层251的顶表面实质上对准。因此，第二下部垫252的顶表面可以接触第二导电结构24。在一些实施例中，第二下部垫252的厚度可以实质上等于第二下部介电层251的厚度。

第二半导体芯片2的第二下部结构25可以通过混成接合而接合到并且电性连接到第一半导体芯片1的第一上部结构16。因此，第二半导体芯片2的第二下部垫252可以直接接触第一半导体芯片1的第一上部垫162。第二半导体芯片2的第二下部垫252的宽度可以实质上等于第一半导体芯片1的第一上部垫162的宽度。

可以在第二基部部分20的第二表面(例如，顶表面)上设置第二上部结构26。第二上部结构26可以是混成接合(HB)结构或焊料接合结构，并且可以包括第二上部介电层261及多个第二上部垫262。

第二上部介电层261可以是混成接合(HB)介电层。每一个第二上部垫262可以是混成接合(HB)垫。第二上部垫262可以埋设于第二上部介电层261中，并且可以通过第二上部介电层261而暴露。第二上部垫262可以被第二上部介电层261所围绕。第二上部垫262可以电性连接到第二导电通孔27。在一些实施例中，第二上部垫262可以直接接触第二导电通孔27。第二上部垫262可以通过第二导电通孔27及第二导电结构24而电性连接到第二下部垫252。

在一些实施例中，第二上部垫262的顶表面可以与第二上部介电层261的顶表面实质上对准。因此，第二上部垫262的顶表面可以通过第二上部介电层261的顶表面而暴露。第二上部垫262的底表面可以接触第二导电通孔27。在一些实施例中，第二上部垫262的厚度可以小于第二上部介电层261的厚度。

在一些实施例中，第二半导体芯片2的底表面21可以包括第二下部垫252的底表面及第二下部介电层251的底表面。第二半导体芯片2的顶表面22可以包括第二上部垫262的顶表面及第二上部介电层261的顶表面。第二半导体芯片2的侧表面23可以包括第二基部部分20的侧表面、第二导电结构24的侧表面、第二下部结构25的侧表面及第二上部结构26的侧表面。

第三半导体芯片3可以通过混成接合或金属对金属接合而堆叠在第二半导体芯片2上并且电性连接到第二半导体芯片2。第三半导体芯片3可以具有底表面31(例如，第一表面)、顶表面32(例如，第二表面)、以及侧表面33，其在底表面31与顶表面32之间延伸。第三半导体芯片3的底表面31(例如，第一表面)可以接触第二半导体芯片2的顶表面22。

第三半导体芯片3可以包括第三基部部分30、第三导电结构34、第三下部结构35、第三上部结构36及多个第三导电通孔37。第三半导体芯片3可以是存储器芯片，例如，动态随机存取存储器(DRAM)芯片。

第三基部部分30可以具有第一表面(例如，底表面)以及第二表面(例如，顶表面)，其与第一表面相对的。可以在第三基部部分30的第一表面(例如，底表面)上设置第三导电结构34。

第三导电通孔37可以延伸穿过第三基部部分30，并且可以电性连接到第三导电结构34。在一些实施例中，第三导电通孔37的底端可以延伸超出第三基部部分30的第一表面(例如，底表面)，并且可以延伸到第三导电结构34中。在一些实施例中，第三导电通孔37可以延伸超出第三基部部分30的第二表面(例如，顶表面)。

可以在第三导电结构34上设置第三下部结构35。第三下部结构35可以是混成接合(HB)结构或焊料接合结构，并且可以包括第三下部介电层351及多个第三下部垫352。第三下部介电层351可以是混成接合(HB)介电层。每一个第三下部垫352可以是混成接合(HB)垫。第三下部垫352可以埋设于第三下部介电层351中，并且可以通过第三下部介电层351而暴露。第三下部垫352可以通过第三导电结构34而电性连接到第三导电通孔37。

第三半导体芯片3的第三下部结构35的第三下部垫352可以通过金属对金属接合而附接到第二半导体芯片2的第二上部结构26的第二上部垫262。

可以在第三基部部分30的第二表面(例如，顶表面)上设置第三上部结构36。第三上部结构36可以是混成接合(HB)结构，并且可以包括第三上部介电层361及多个第三上部垫362。

第三上部介电层361可以是混成接合(HB)介电层。每一个第三上部垫362可以是混成接合(HB)垫。第三上部垫362可以埋设于第三上部介电层361中，并且可以通过第三上部介电层361而暴露。第三上部垫362可以电性连接到第三导电通孔37。在一些实施例中，第三上部垫362可以通过第三导电通孔37及第三导电结构34而电性连接到第三下部垫352。

第四半导体芯片4可以通过混成接合或金属对金属接合而堆叠在第三半导体芯片3上并且电性连接到第三半导体芯片3。第四半导体芯片4可以具有底表面41(例如，第一表面)、顶表面42(例如，第二表面)、以及侧表面43，其在底表面41与顶表面42之间延伸。第四半导体芯片4的底表面41(例如，第一表面)可以直接接触第三半导体芯片3的顶表面32。

第四半导体芯片4可以包括第四基部部分40、第四导电结构44、第四下部结构45及多个第三导电通孔37。第四半导体芯片4可以是存储器芯片，例如，动态随机存取存储器(DRAM)芯片。

可以在第四基部部分40的第一表面(例如，底表面)上设置第四导电结构44。可以在第四导电结构44上设置第四下部结构45。第四下部结构45可以是混成接合(HB)结构，并且可以包括第四下部介电层451及多个第四下部垫452。第四下部介电层451可以是混成接合(HB)介电层。每一个第四下部垫452可以是混成接合(HB)垫。第四下部垫452可以埋设于第四下部介电层451中，并且可以通过第四下部介电层451而暴露。

第四半导体芯片4的第四下部结构45可以通过混成接合而接合到并且电性连接到第三半导体芯片3的第三上部结构36。例如，第四半导体芯片4的第四下部介电层451可以通过介电对介电接合而接合到第三半导体芯片3的第三上部介电层361。

第四半导体芯片4的第四下部垫452可以通过金属对金属接合而附接到、接合到或电性连接到第三半导体芯片3的第三上部垫362。

基部半导体芯片5(或第五半导体芯片5)可以具有底表面51(例如，第一表面)、顶表面52(例如，第二表面)、以及侧表面53，其在底表面51与顶表面52之间延伸。基部半导体芯片5可以包括第五基部部分50、第五导电结构54、第五上部结构55、多个第五导电通孔57及介电层56。基部半导体芯片5可以是控制器芯片，例如，应用处理器(applicationprocessor,AP)芯片。

可以在第五基部部分50的第一表面(例如，顶表面)上设置第五导电结构54。第五导电通孔57可以延伸穿过第五基部部分50，并且可以电性连接到第五导电结构54。在一些实施例中，第五导电通孔57的一端可以延伸到第五导电结构54中。

可以在第五导电结构54上设置第五上部结构55。第五上部结构55可以是混成接合(HB)结构或焊料接合结构，并且可以包括第五上部介电层551及多个第五上部垫552。第五上部介电层551可以是混成接合(HB)介电层。每一个第五上部垫552可以是混成接合(HB)垫。第五上部垫552可以埋设于第五上部介电层551中，并且可以通过第五上部介电层551而暴露。

介电层56可以形成或设置在第五基部部分50的第一表面(例如，底表面)上，并且可以封装第五导电通孔57。

第一半导体芯片1的第一下部结构15的第一下部垫152可以通过混成接合而接合到并且电性连接到基部半导体芯片5的第五上部结构55的第五上部垫552。

封装剂65可以是具有或不具有填料的模制化合物。封装剂65可以封装第一半导体芯片1、第二半导体芯片2、第三半导体芯片3、第四半导体芯片4以及基部半导体芯片5的顶表面52。封装剂65可以覆盖第一半导体芯片1的侧表面13、第二半导体芯片2的侧表面23、第三半导体芯片3的侧表面33、第四半导体芯片4的侧表面43以及基部半导体芯片5的顶表面52。

可以在介电层56中形成外部连接器68连接到第五导电通孔57以进行外部连接。外部连接器68可以包括可回流材料，例如，银锡合金(AgSn)。因此，外部连接器68可以包括焊球、焊料凸块或微凸块。可以第五导电通孔57上设置外部连接器68。

可以在第四基部部分40的第二表面(例如，顶表面)及封装剂65的顶表面上设置第四上部结构46。第四上部结构46可以包括第四上部介电层461及多个第四上部垫462。第四上部介电层461可以设置在第四基部部分40的第二表面(例如，顶表面)及封装剂65的顶表面上，并且可以覆盖第四导电通孔47的顶部部分。第四上部介电层461可以是混成接合(HB)介电层。

第四上部垫462可以埋设于第四上部介电层461中，并且可以通过第四上部介电层461而暴露。第四上部垫462可以电性连接到第四导电通孔47。在一些实施例中，第四上部垫462可以直接接触第四导电通孔47。每一个第四上部垫462可以是混成接合(HB)垫。

可以在电子装置6之上设置散热体结构7。散热体结构7可以具有底表面71(例如，第一表面)、顶表面72(例如，第二表面)、以及侧表面73，其在底表面71与顶表面72之间延伸。散热体结构7可以包括基部部分70、导热层74、下部结构75、介电结构76、多个热通孔77及保护材料78。散热体结构7可以是芯片结构。

基部部分70可以具有第一表面(例如，底表面)以及第二表面(例如，顶表面)，其与第一表面相对。介电结构76可以包括第一介电层761及第二介电层762。可以在基部70的第一表面(例如，底表面)上设置第一介电层761。热通孔77可以延伸穿过第一介电层761及基部70。热通孔77的长度可以大于基部70的厚度。

可以在第一介电层761上形成导热层74及第二介电层762。导热层74可以包括金属，例如，铜(Cu)或其他合适的材料。导热层74可以覆盖并且接触热通孔77。因此，热通孔77可以直接接触并且连接到导热层74的第二表面(例如，顶表面)。可以在基部70与电子装置6之间设置导热层74。热通孔77可以通过导热层74而热连接到电子装置6，以散发电子装置6所产生的热量。热通孔77的长度L7可以大于第六基部部分70(例如，基部部分70)的厚度T7。

第二介电层762可以围绕导热层74。因此，介电结构76可以设置在基部部分70的第一表面701上，并且可以封装导热层74。导热层74可以通过介电结构76的第一介电层761而与基部部分70分隔。因此，介电结构76的一部分设置在导热层74与第六基部部分70之间。

可以在导热层74及介电结构76上设置下部结构75。下部结构75可以包括下部介电层751及多个下部垫752。下部垫752可以设置在导热层74的第一表面(例如，底表面)上并且可以连接到导热层74的第一表面(例如，底表面)，并且可以埋设于下部介电层751中。每一个下部垫752可以是混成接合(HB)垫。下部垫752可以通过下部介电层751而暴露。下部介电层751可以是混成接合(HB)介电层。下部垫752可以热连接到电子装置6，以将电子装置6所产生的热通过导热层74而散发到热通孔77。

在一些实施例中，下部垫752的底表面可以与下部介电层751的底表面实质上对准。因此，下部垫752的底表面可以通过下部介电层751的底表面而暴露。在一些实施例中，下部垫752的厚度可以实质上等于下部介电层751的厚度。

保护材料78可以设置在基部部分70的第二表面(例如，顶表面)上，并且可以封装热通孔77。保护材料78可以包括具有或不具有填料的模制化合物。护材料78不接触封装剂65。

散热体结构7可以通过混成接合而附接到电子装置6。因此，导热层74可以通过下部垫752、第四上部垫462及第四导电通孔47而热连接到电子装置6。此外，散热结构7的侧表面73可以与电子装置6的侧表面63实质上对准。保护材料78的侧表面783、基部部分70的侧表面703及电子装置6的封装剂65的侧表面(也就是说，电子装置6的侧表面63)可以实质上彼此对准。此外，散热结构7的导热层74可以与电子装置6的封装剂65垂直地重叠。

在图24所示的实施例中，热路径94(或导热路径、或散热路径)可以被形成为包括第五周边通孔572、第五导电结构54、第五上部垫552、第一下部垫152、第一导电结构14、第一周边通孔172、第一上部垫162、第二下部垫252、第二导电结构24、第二周边通孔272、第二上部垫262、第三下部垫352、第三导电结构34、第三周边通孔372、第三上部垫362、第四下部垫452、第四导电结构44、第四周边过通孔472、第四上部垫462、下部垫752、导热层74及热通孔77。

因此，电子装置6所产生的热量可以容易且快速地通过热路径94散发或传递到热通孔77。因此，可以改善封装结构6’的可靠度及使用寿命。

参见图25，例示本公开一些实施例的组装结构8的剖视图。组装结构8可以是半导体结构，并且可以包括中介层80(或基板80)、封装结构6’、半导体装置82以及多个外部连接器84。

中介层80可以包括基部部分、导电结构及多个导电通孔。基部部分可以是半导体基板，并且可以包括，例如，硅(Si)、掺杂硅、锗(Ge)、硅锗(SiGe)、碳化硅(SiC)、碳化硅锗(SiGeC)、镓(Ga)、砷化镓(GaAs)、铟(In)、砷化铟(InAs)、磷化铟(InP)或其他IV-IV、III-V或II-VI半导体材料。在一些实施例中，基板80可以是印刷电路板(printed circuitboard,PCB)。

可以在基部部分上设置导电结构。在一些实施例中，导电结构可以包括再分布层(redistribution layer,RDL)结构。导电通孔可以延伸穿过基部部分，并且可以电性连接到导电结构。

外部连接器84可以设置在中介层80的底表面上以用于外部连接。外部连接器84可以包括可回流材料，例如银锡(AgSn)。因此，外部连接器84可以包括焊球、焊料凸块或微凸块。可以在导电通孔上设置外部连接器84。

图25的封装结构6’可以是图24的封装结构6’。封装结构6’可以通过外部连接器68而接合到并且电性连接到中介层80。

半导体装置82可以是逻辑芯片或逻辑晶粒。半导体装置82可以通过多个焊料83而接合到并且电性连接到中介层80。因此，封装结构6’可以通过中介层80而与半导体装置82电性连接或通信。

本公开的一个面向提供一种封装结构，包括：一电子装置以及一散热体结构。该散热体结构设置于该电子装置之上，且包括：一基部部分、多个热通孔以及一导热层。该多个热通孔延伸穿过该基部部分。该导热层设置在该基部部分与该电子装置之间。该多个热通孔通过该导热层而热连接到该电子装置，以散发该电子装置所产生的热量。

本公开的另一个面向提供一种封装结构，包括：一电子装置以及一散热体结构。该散热体结构设置于该电子装置之上，且包括一导热层、多个热通孔以及多个垫。该复数热通孔连接到该导热层的一第二表面。该多个垫连接到该导热层的一第一表面。该多个垫热连接到该电子装置，以将该电子装置所产生的热量通过该导热层而散发到该导热通孔。

本公开的另一个面向提供一种封装结构的制造方法，包括：提供一电子装置；提供一散热体结构，其中该散热体结构包括一导热层、多个热通孔设置于该电子装置中、以及一导热层连接该多个热通孔；以及将该散热体结构热连接到该电子装置，其中该导热层设置于基部部分与该电子装置之间。

由于本公开的封装结构的设计，电子装置所产生的热量可以容易且快速地通过热路径散发或传递到散热通孔。因此，可以改善封装结构的可靠度及使用寿命。

虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。

再者，本发明的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。本领域技术人员可自本公开的公开内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，此等工艺、机械、制造、物质组成物、手段、方法、或步骤包含于本发明的权利要求内。

Claims (20)

1.一种封装结构，包括：

一电子装置；以及

一散热体结构，设置于该电子装置之上，且包括：

一基部部分；

多个热通孔，延伸穿过该基部部分；以及

一导热层，设置在该基部部分与该电子装置之间，其中该多个热通孔通过该导热层而热连接到该电子装置，以散发该电子装置所产生的热量。

2.如权利要求1所述的封装结构，其中该散热体结构通过混成接合而附接到该电子装置。

3.如权利要求1所述的封装结构，其中该导热层具有一网状形状。

4.如权利要求3所述的封装结构，其中该导热层包括彼此交叉的多个线以形成多个交叉部分。

5.如权利要求4所述的封装结构，其中该多个热通孔连接到该导热层的该多个交叉部分。

6.如权利要求1所述的封装结构，其中该导热层具有一板状形状。

7.如权利要求1所述的封装结构，其中该多个热通孔直接接触该导热层。

8.如权利要求1所述的封装结构，其中该散热体结构还包括：

一介电结构，设置在该基部部分的一第一表面上且封装该导热层。

9.如权利要求8所述的封装结构，其中该散热体结构还包括：

多个垫，连接到该导热层并且埋设于该介电结构中，其中该导热层通过该多个垫而热连接到该电子装置。

10.如权利要求8所述的封装结构，其中该介电结构的一部分设置在该导热层与该基部部分之间。

11.如权利要求1所述的封装结构，其中该散热体结构还包括：

一保护材料，设置在该基部部分的一第二表面上，并且封装该多个热通孔。

12.如权利要求1所述的封装结构，其中该基部部分的一材料包括硅。

13.如权利要求1所述的封装结构，其中该电子装置结构包括：

一第一半导体芯片；以及

一封装剂，封装该第一半导体芯片，其中该散热体结构的该导热层与该电子装置的该封装剂垂直地重叠。

14.如权利要求13所述的封装结构，其中该散热体结构的该基部部分的一侧表面与该电子装置的该封装剂的一侧表面实质上对准。

15.如权利要求13所述的封装结构，其中该电子装置结构还包括：

一第二半导体芯片，堆叠在该第一半导体芯片上并且电性连接到该第一半导体芯片。

16.如权利要求15所述的封装结构，其中该第二半导体芯片的一底表面接触该第一半导体芯片的一顶表面。

17.如权利要求15所述的封装结构，其中该电子装置结构还包括：

一第三半导体芯片，堆叠在该第二半导体芯片上并且电性连接到该第二半导体芯片，

其中该封装剂还封装该第三半导体芯片。

18.如权利要求17所述的封装结构，其中该第三半导体芯片的一底表面接触该第二半导体芯片的一顶表面。

19.如权利要求17所述的封装结构，其中该电子装置结构还包括：

一第四半导体芯片，堆叠在该第三半导体芯片上并且电性连接到该第三半导体芯片，

其中该封装剂还封装该第四半导体芯片。

20.如权利要求19所述的封装结构，其中该第四半导体芯片的一底表面接触该第三半导体芯片的一顶表面。