TWI902391B

TWI902391B - 功率晶片封裝結構

Info

Publication number: TWI902391B
Application number: TW113129865A
Authority: TW
Inventors: 謝有德; 邱思齊; 陳彥瑋
Original assignee: 同欣電子工業股份有限公司
Priority date: 2024-08-09
Filing date: 2024-08-09
Publication date: 2025-10-21

Abstract

本發明公開一種功率晶片封裝結構，其包含一功率晶片、相連於所述功率晶片的一第一傳輸件與兩個第二傳輸件、一封裝體、及一類鑽碳層。所述封裝體包埋所述功率晶片、所述第一傳輸件、及兩個所述第二傳輸件於其內。所述封裝體包含一佈局面，其共平面於所述第一傳輸件的第一末端面與每個所述第二傳輸件的第二末端面。所述類鑽碳層形成於所述佈局面。所述類鑽碳層圍繞於所述第一末端面而共同包圍形成一第一焊料容槽，並圍繞於每個所述第二末端面而共同包圍形成一第二焊料容槽。

Description

功率晶片封裝結構

本發明涉及一種封裝結構，尤其涉及一種功率晶片封裝結構。

現有功率晶片封裝結構的安全規範包含有爬電距離（creepage distance）與電氣間隙距離（clearance distance），並且現有功率晶片封裝結構須符合上述兩種安全規範的其中較為嚴格者，因而無形中提高了結構設計的要求。於是，本發明人認為上述缺陷可改善，乃特潛心研究並配合科學原理的運用，終於提出一種設計合理且有效改善上述缺陷的本發明。

本發明實施例在於提供一種功率晶片封裝結構，其能有效地改善現有功率晶片封裝結構所可能產生的缺陷。

本發明實施例公開一種功率晶片封裝結構，其包括：一功率晶片，包含：一晶片本體，包含分別位於相反側的一第一表面與一第二表面；一第一接合墊，位於所述第一表面；及兩個第二接合墊，彼此間隔地位於所述第二表面；一第一傳輸件，相連於所述第一接合墊，並且所述第一傳輸件具有遠離所述第一接合墊的一第一末端面；兩個第二傳輸件，分別相連於兩個所述第二接合墊，並且每個所述第二傳輸件具有遠離其所連接的所述第二接合墊的一第二末端面；一封裝體，其包埋所述功率晶片、所述第一傳輸件、及兩個所述第二傳輸件於其內；其中，所述封裝體包含有一佈局面，並且所述第一末端面與兩個所述第二末端面共平面於所述佈局面；以及一類鑽碳層，形成於所述佈局面；其中，所述類鑽碳層圍繞於所述第一末端面而共同包圍形成一第一焊料容槽，並且所述類鑽碳層圍繞於每個所述第二末端面而共同包圍形成一第二焊料容槽；其中，所述第一末端面與相鄰所述第二末端面之間相隔有一電氣間隙距離，其至少沿經所述第一焊料容槽、相對應的所述第二焊料容槽、及所述類鑽碳層的部分外端面。

本發明實施例也公開一種功率晶片封裝結構，其包括：一功率晶片，包含：一晶片本體，包含分別位於相反側的一第一表面與一第二表面；一第一接合墊，位於所述第一表面；及兩個第二接合墊，彼此間隔地位於所述第二表面；一第一傳輸件，相連於所述第一接合墊，並且所述第一傳輸件具有遠離所述第一接合墊的一第一末端面；兩個第二傳輸件，分別相連於兩個所述第二接合墊，並且每個所述第二傳輸件具有遠離其所連接的所述第二接合墊的一第二末端面；一封裝體，其包埋所述功率晶片、所述第一傳輸件、及兩個所述第二傳輸件於其內；其中，所述封裝體包含有一佈局面及凹設於所述佈局面的至少一個凹槽，以使所述第一傳輸件的局部及每個所述第二傳輸件的局部皆位於至少一個所述凹槽之內；以及一類鑽碳層，形成於至少一個所述凹槽之內；其中，所述類鑽碳層圍繞於所述第一傳輸件的所述局部及每個所述第二傳輸件的所述局部，並且所述類鑽碳層的外端面共平面於所述第一末端面與每個所述第二末端面；其中，所述第一末端面與相鄰所述第二末端面之間相隔有一電氣間隙距離，其至少沿經所述類鑽碳層的部分所述外端面。

綜上所述，本發明實施例所公開的功率晶片封裝結構，其採用無碳化疑慮的所述類鑽碳層搭配於所述第一末端面與兩個所述第二末端面，以使得所述功率晶片封裝結構僅須符合電氣間隙距離的相關要求、但無需考量爬電距離，據以利於降低結構設計的限制。

為能更進一步瞭解本發明的特徵及技術內容，請參閱以下有關本發明的詳細說明與附圖，但是此等說明與附圖僅用來說明本發明，而非對本發明的保護範圍作任何的限制。

以下是通過特定的具體實施例來說明本發明所公開有關「功率晶片封裝結構」的實施方式，本領域技術人員可由本說明書所公開的內容瞭解本發明的優點與效果。本發明可通過其他不同的具體實施例加以施行或應用，本說明書中的各項細節也可基於不同觀點與應用，在不悖離本發明的構思下進行各種修改與變更。另外，本發明的附圖僅為簡單示意說明，並非依實際尺寸的描繪，事先聲明。以下的實施方式將進一步詳細說明本發明的相關技術內容，但所公開的內容並非用以限制本發明的保護範圍。

應當可以理解的是，雖然本文中可能會使用到「第一」、「第二」、「第三」等術語來描述各種元件或者特徵，但這些元件或者特徵不應受這些術語的限制。這些術語主要是用以區分一元件與另一元件，或者一特徵與另一特徵。另外，本文中所使用的術語「或」，應視實際情況可能包括相關聯的列出項目中的任一個或者多個的組合。

[實施例一]

請參閱圖1和圖2所示，其為本發明的實施例一。本實施例公開一種功率晶片封裝結構100，其較佳是採用無打線（wire-less）架構。舉例來說，所述功率晶片封裝結構100可以採用DFN（Dual Flat No-Lead）封裝架構或QFN（Quad Flat No-Lead）封裝架構，但本發明不以此為限。

其中，所述功率晶片封裝結構100於本實施例中包含有一功率晶片1、連接於所述功率晶片1一側的一第一傳輸件2、連接於所述功率晶片1另一側的兩個第二傳輸件3、包埋上述元件的一封裝體4、及形成於所述封裝體4的一類鑽碳（diamond-like carbon，DLC）層5。

所述功率晶片1包含有一晶片本體11、形成於所述晶片本體11一側的兩個第一接合墊12、及形成於所述晶片本體11另一側的一第二接合墊13。於本實施例中，所述晶片本體11具有位於相反兩側的一第一表面111與一第二表面112，並且所述第一接合墊12位於所述第一表面111且可以是一汲極墊（drain pad），而兩個所述第二接合墊13彼此間隔地位於所述第二表面112且可以分別是一源極墊（source pad）以及一閘極墊（gate pad），但本發明不受限於此。舉例來說，兩個所述第一接合墊12的排列方式可依據實際需求而家以調整變化，不以圖式為限。

需額外說明的是，所述功率晶片1的類型可依據實際需求而加以調整變化，例如：所述功率晶片1可以是絕緣閘極雙極性電晶體（Insulated Gate Bipolar Transistor，IGBT）、功率金氧半場效電晶體（Power MOSFET）、雙極性接面型電晶體（Bipolar Junction Transistor BJT）、碳化矽（SiC）功率元件、氮化鎵（GaN）功率元件、高電子移動率電晶體（High Electron Mobility Transistor， HEMT）、或快恢復二極體（Fast Recovery Diode，FRD）。

所述第一傳輸件2相連於所述第一接合墊12，並且所述第一傳輸件2具有遠離所述第一接合墊12的一第一末端面21。兩個所述第二傳輸件3分別相連於兩個所述第二接合墊13，並且每個所述第二傳輸件3具有遠離其所連接的所述第二接合墊13的一第二末端面31。

需額外說明的是，所述功率晶片封裝結構100於本實施例中包含有多個導電膏6，並且所述第一傳輸件2通過一個所述導電膏6燒結固定於所述第一接合墊12，每個所述第二傳輸件3通過一個所述導電膏6燒結固定相對應所述第二接合墊13，但本發明不以此為限。

於本實施例中，所述第一傳輸件2為一導線架（lead frame），並且所述導線架的一端具有所述第一末端面21，而所述導線架的另一端連接於所述第一接合墊12，每個所述第二傳輸件3為一金屬塊，並且兩個所述第二傳輸件3分別連接於兩個所述第二接合墊13，但本發明不以此為限。

所述功率晶片1、所述第一傳輸件2、及兩個所述第二傳輸件3埋置於所述封裝體4之內，並且所述功率晶片1、所述第一傳輸件2、及兩個所述第二傳輸件3於本實施例中僅以所述第一末端面21與所述第二末端面31裸露於所述封裝體4之外，但本發明不以此為限。

進一步地說，所述封裝體4於本實施例中大致呈矩形塊狀且其（外表面）包含有呈平面狀的一佈局面41、及相連於所述佈局面41周緣的一外表面42。其中，所述佈局面41裸露所述第一末端面21與兩個所述第二末端面31，並且所述第一末端面21與兩個所述第二末端面31可以是共平面於所述佈局面41。再者，所述功率晶片1、所述第一傳輸件2、及兩個所述第二傳輸件3位於所述封裝體4的所述外表面42所包圍的區域之內。

所述類鑽碳層5形成於所述佈局面41，並且所述類鑽碳層5於本實施例中可以是通過蒸鍍方式覆蓋於所述封裝體4的整個所述佈局面41，但本發明不以此為限。其中，其中，所述類鑽碳層5較佳是具有介於3微米～20微米的一厚度T5，並且所述類鑽碳層5的電阻率（resistivity）大於10 ¹⁰歐姆•公分（ohm-cm），據以使得所述類鑽碳層5具備有良好的絕緣性及散熱效果。

再者，所述類鑽碳層5圍繞於所述第一末端面21而共同包圍形成一第一焊料容槽S1，並且所述類鑽碳層5圍繞於每個所述第二末端面31而共同包圍形成一第二焊料容槽S2。也就是說，所述第一末端面21相當於所述第一焊料容槽S1的槽底，而每個所述第二末端面31則為相對應所述第二焊料容槽S2的槽底。進一步地說，所述類鑽碳層5覆蓋於所述第一末端面21的周圍區域（也就是，除所述第一焊料容槽S1之外，所述第一末端面21的其他區域皆被所述類鑽碳層5覆蓋），其具有介於10微米（μm）～20微米的一寬度W21（也就是，所述第一末端面21與所述類鑽碳層5重疊的距離）；所述類鑽碳層5覆蓋於每個所述第二末端面31的周圍區域（也就是，除所述第二焊料容槽S2之外，所述第二末端面31的其他區域皆被所述類鑽碳層5覆蓋），其具有介於10微米～20微米的一寬度W31（也就是，所述第二末端面31與所述類鑽碳層5重疊的距離）。

據此，所述第一傳輸件2及兩個所述第二傳輸件3能夠通過所述類鑽碳層5而快速地散熱，並且當所述功率晶片封裝結構100焊接於一電路板，而使得所述第一焊料容槽S1與兩個所述第二焊料容槽S2各容納有焊料（圖中未示出）時，所述類鑽碳層5不但能夠提高焊料濕潤面積、還能夠在所述焊料形成的介面金屬共化物（intermetallic compound，IMC）側邊形成保護壁，避免所述介面金屬共化物產生應力集中而發出破裂（crack），進而有效地提升產品良率與可靠度。

依上所述，所述第一末端面21與相鄰所述第二末端面31之間相隔有一電氣間隙距離（clearance distance），其至少沿經所述第一焊料容槽S1、相對應的所述第二焊料容槽S2、及所述類鑽碳層5的部分外端面53（如：所述外端面53為所述類鑽碳層5遠離所述功率晶片1的表面）。據此，由於所述功率晶片封裝結構100採用無碳化疑慮的所述類鑽碳層5搭配於所述第一末端面21與兩個所述第二末端面31，以使得所述功率晶片封裝結構100僅須符合電氣間隙距離的相關要求、但無需考量爬電距離（creepage distance），據以利於降低結構設計的限制。

[實施例二]

請參閱圖3所示，其為本發明的實施例二。由於本實施例類似於上述實施例一，所以兩個實施例的相同處不再加以贅述，而本實施例相較於上述實施例一的差異大致說明如下：

於本實施例中，所述功率晶片封裝結構100進一步包含有埋置於所述封裝體4內的一陶瓷板7、形成於所述陶瓷板7的一內金屬層22、及連接於所述內金屬層22一端的一延伸金屬塊23。其中，所述內金屬層22與所述延伸金屬塊23共同定義為所述第一傳輸件2，所述延伸金屬塊23具有所述第一末端面21，而所述內金屬層22的另一端（通過所述導電膏6燒結固定）連接於所述第一接合墊12。

再者，所述功率晶片封裝結構100還包含有一外金屬層8，並且所述內金屬層22與所述外金屬層8分別燒結固定於所述陶瓷板7的相反兩個板面，而遠離所述內金屬層22的所述外金屬層8的表面較佳是裸露於所述封裝體4之外。

需額外說明的是，所述內金屬層22以及所述外金屬層8於本實施例中可以是依據實際需求而採用直接覆銅（direct bonded copper，DBC）技術、直接鍍銅（direct plated copper，DPC）技術、或是以活性金屬硬焊（Active Metal Brazing，AMB）技術，以分別形成於所述陶瓷板7，本發明在此不加以限制。

[實施例三]

請參閱圖4至圖6所示，其為本發明的實施例三。由於本實施例類似於上述實施例一，所以上述多個實施例的相同處不再加以贅述，而本實施例相較於上述實施例一的差異大致說明如下：

如圖4和圖5所示，所述類鑽碳層5於本實施例中包含有彼此分離的一第一環體51及兩個第二環體52，並且所述第一環體51圍繞於所述第一末端面21而共同包圍形成所述第一焊料容槽S1，而每個所述第一環體51圍繞於一個所述第二末端面31而共同包圍形成所述第二焊料容槽S2。其中，所述第一環體51與兩個所述第二環體52各具有至少3微米～20微米的一厚度T5，所述第一環體51覆蓋於所述第一末端面21的周圍區域，其具有介於 10微米（μm）～20微米的一寬度W21；每個所述第二環體52覆蓋於相對應所述第二末端面31的周圍區域，其具有介於10微米～20微米的一寬度W31，但本發明不以此為限。

此外，如圖6所示，所述功率晶片封裝結構100於本實施例中進一步包含有形成於所述封裝體4的所述外表面42的一電性保護層9，其由類鑽碳材質所製成。其中，所述電性保護層9覆蓋在整個所述外表面42，並且所述電性保護層9未接觸於所述類鑽碳層5，而所述電性保護層9的電阻率（resistivity）小於所述類鑽碳層5的電阻率。其中，所述電性保護層9的所述電阻率較佳是小於10 ¹⁰ohm-cm，並且所述類鑽碳層5的所述電阻率較佳是大於10 ¹⁰ohm-cm。

據此，所述功率晶片封裝結構100於本實施例中可以通過配置有所述電性保護層9，據以具備有抗靜電放電（electro-static discharge，ESD）功能及抗磁幅干擾（electromagnetic interference，EMI）的功能，進而符合更多的電性要求。

[實施例四]

請參閱圖7至圖10所示，其為本發明的實施例四。由於本實施例類似於上述實施例一，所以上述多個實施例的相同處不再加以贅述，而本實施例相較於上述實施例一的差異大致說明如下：

如圖7至圖9所示，所述封裝體4於本實施例中包含有凹設於所述佈局面41的至少一個凹槽410，以使所述第一傳輸件2的局部及每個所述第二傳輸件3的局部皆位於至少一個所述凹槽410之內。其中，至少一個所述凹槽410的成形方式可以依據實際需求而加以調整變化；舉例來說，至少一個所述凹槽410的成形可以通過濕式化學蝕刻、乾式電漿蝕刻、或雷射蝕刻。再者，至少一個所述凹槽410的數量可依據實際需求而加以調整變化，例如：至少一個所述凹槽410的數量可以是一個（如：圖9）或多個（如：圖7和圖8）。

進一步地說，所述類鑽碳層5形成於至少一個所述凹槽410之內，並且所述類鑽碳層5圍繞於所述第一傳輸件2的所述局部及每個所述第二傳輸件3的所述局部，而所述類鑽碳層5的外端面53共平面於所述第一末端面21與每個所述第二末端面31。其中，所述第一末端面21與相鄰所述第二末端面31之間相隔有一電氣間隙距離，其至少沿經所述類鑽碳層5的部分所述外端面53。

據此，由於所述功率晶片封裝結構100採用無碳化疑慮的所述類鑽碳層5搭配於所述第一末端面21與兩個所述第二末端面31，以使得所述功率晶片封裝結構100僅須符合電氣間隙距離的相關要求、但無需考量爬電距離，據以利於降低結構設計的限制。此外，所述第一末端面21與兩個所述第二末端面31於本實施例中較佳是共平面於所述佈局面41，據以利於所述功率晶片封裝結構100應用在某些特定之安裝製程，其易因焊墊周遭凸起結構造成接合之不良影響。

進一步地說，如圖7和圖8所示，至少一個所述凹槽410的數量為三個且分別定義為一第一槽411與兩個第二槽412。其中，所述第一槽411圍繞於所述第一傳輸件2的所述局部，並且填滿所述第一槽411的所述類鑽碳層5部位定義為一第一環體51。再者，兩個所述第二槽412分別圍繞於兩個所述第二傳輸件3的所述局部，並且填滿每個所述第二槽412的所述類鑽碳層5部位定義為一第二環體52。

於本實施例中，所述第一環體51與兩個所述第二環體52呈彼此間隔配置。其中，所述第一環體51與兩個所述第二環體52各具有介於3微米～20微米的一厚度T5、及10微米～1000微米的一寬度W5。據此，所述功率晶片封裝結構100的所述第一傳輸件2及兩個所述第二傳輸件3能夠通過所述類鑽碳層5而快速地散熱。

此外，如圖10所示，所述功率晶片封裝結構100進一步包含有形成於所述封裝體4的所述外表面42的一電性保護層9，其由類鑽碳材質所製成。其中，所述電性保護層9未接觸於所述類鑽碳層5，並且所述電性保護層9的電阻率小於所述類鑽碳層5的電阻率。其中，所述電性保護層9的所述電阻率較佳是小於10 ¹⁰ohm-cm，並且所述類鑽碳層5的所述電阻率較佳是大於10 ¹⁰ohm-cm。

據此，所述功率晶片封裝結構100於本實施例中可以通過配置有所述電性保護層9，據以具備有抗靜電放電功能及抗磁幅干擾的功能，進而符合更多的電性要求。

[本發明實施例的技術效果]

再者，本發明實施例所公開的功率晶片封裝結構，其所包含的所述第一傳輸件及兩個所述第二傳輸件能夠通過所述類鑽碳層而快速地散熱，並且當所述功率晶片封裝結構焊接於一電路板，而使得所述第一焊料容槽與兩個所述第二焊料容槽各容納有焊料時，所述類鑽碳層不但能夠提高焊料濕潤面積、還能夠在所述焊料形成的介面金屬共化物側邊形成保護壁，避免所述介面金屬共化物產生應力集中而發出破裂，進而有效地提升產品良率與可靠度，及提升整體封裝之散熱性。

以上所公開的內容僅為本發明的優選可行實施例，並非因此侷限本發明的專利範圍，所以凡是運用本發明說明書及圖式內容所做的等效技術變化，均包含於本發明的專利範圍內。

100:功率晶片封裝結構 1:功率晶片 11:晶片本體 111:第一表面 112:第二表面 12:第一接合墊 13:第二接合墊 2:第一傳輸件 21:第一末端面 22:內金屬層 23:延伸金屬塊 3:第二傳輸件 31:第二末端面 4:封裝體 41:佈局面 410:凹槽 411:第一槽 412:第二槽 42:外表面 5:類鑽碳層 51:第一環體 52:第二環體 53:外端面 6:導電膏 7:陶瓷板 8:外金屬層 9:電性保護層 T5:厚度 W5:寬度 W21:寬度 W31:寬度 S1:第一焊料容槽 S2:第二焊料容槽

圖1為本發明實施例一的功率晶片封裝結構的立體示意圖。

圖2為圖1沿剖線II-II的剖視示意圖。

圖3為本發明實施例二的功率晶片封裝結構的剖視示意圖。

圖4為本發明實施例三的功率晶片封裝結構的立體示意圖。

圖5為圖4沿剖線V-V的剖視示意圖。

圖6為本發明實施例三的功率晶片封裝結構的另一態樣剖視示意圖。

圖7為本發明實施例四的功率晶片封裝結構的立體示意圖。

圖8為圖7沿剖線VIII-VIII的剖視示意圖。

圖9為本發明實施例四的功率晶片封裝結構的另一態樣剖視示意圖。

圖10為本發明實施例四的功率晶片封裝結構的又一態樣剖視示意圖。

100:功率晶片封裝結構

1:功率晶片

11:晶片本體

111:第一表面

112:第二表面

12:第一接合墊

13:第二接合墊

2:第一傳輸件

21:第一末端面

3:第二傳輸件

31:第二末端面

4:封裝體

41:佈局面

42:外表面

5:類鑽碳層

53:外端面

6:導電膏

T5:厚度

W21:寬度

W31:寬度

S1:第一焊料容槽

S2:第二焊料容槽

Claims

一種功率晶片封裝結構，其包括：一功率晶片，包含：一晶片本體，包含分別位於相反側的一第一表面與一第二表面；一第一接合墊，位於所述第一表面；及兩個第二接合墊，彼此間隔地位於所述第二表面；一第一傳輸件，相連於所述第一接合墊，並且所述第一傳輸件具有遠離所述第一接合墊的一第一末端面；兩個第二傳輸件，分別相連於兩個所述第二接合墊，並且每個所述第二傳輸件具有遠離其所連接的所述第二接合墊的一第二末端面；一封裝體，其包埋所述功率晶片、所述第一傳輸件、及兩個所述第二傳輸件於其內；其中，所述封裝體包含有一佈局面，並且所述第一末端面與兩個所述第二末端面共平面於所述佈局面；以及一類鑽碳層，形成於所述佈局面；其中，所述類鑽碳層圍繞於所述第一末端面而共同包圍形成一第一焊料容槽，並且所述類鑽碳層圍繞於每個所述第二末端面而共同包圍形成一第二焊料容槽；其中，所述第一末端面與相鄰所述第二末端面之間相隔有一電氣間隙距離（clearance distance），其至少沿經所述第一焊料容槽、相對應的所述第二焊料容槽、及所述類鑽碳層的部分外端面。
如請求項1所述的功率晶片封裝結構，其中，所述類鑽碳層覆蓋於所述封裝體的整個所述佈局面。
如請求項1所述的功率晶片封裝結構，其中，所述類鑽碳層覆蓋於所述第一末端面的周圍區域，其具有介於10微米（μm）～20微米的一寬度；所述類鑽碳層覆蓋於每個所述第二末端面的周圍區域，其具有介於10微米～20微米的一寬度。
如請求項1所述的功率晶片封裝結構，其中，所述類鑽碳層具有介於3微米～20微米的一厚度，並且所述類鑽碳層的電阻率大於10 ¹⁰歐姆•公分（ohm-cm）。
如請求項1所述的功率晶片封裝結構，其中，所述封裝體具有相連於所述佈局面周緣的一外表面，並且所述功率晶片、所述第一傳輸件、及兩個所述第二傳輸件位於所述封裝體的所述外表面所包圍的區域之內，所述功率晶片封裝結構進一步包含有形成於所述封裝體的所述外表面的一電性保護層，其由類鑽碳材質所製成；其中，所述電性保護層未接觸於所述類鑽碳層，並且所述電性保護層的電阻率（resistivity）小於所述類鑽碳層的電阻率。
如請求項5所述的功率晶片封裝結構，其中，所述電性保護層的所述電阻率小於10 ¹⁰ohm-cm，並且所述類鑽碳層的所述電阻率大於10 ¹⁰ohm-cm。
如請求項1所述的功率晶片封裝結構，其中，所述第一傳輸件為一導線架（lead frame），並且所述導線架的一端具有所述第一末端面，而所述導線架的另一端連接於所述第一接合墊；其中，每個所述第二傳輸件為一金屬塊，並且兩個所述第二傳輸件分別連接於兩個所述第二接合墊。
如請求項1所述的功率晶片封裝結構，其中，所述功率晶片封裝結構包含有埋置於所述封裝體內的一陶瓷板、形成於所述陶瓷板的一內金屬層、及連接於所述內金屬層一端的一延伸金屬塊，並且所述內金屬層與所述延伸金屬塊共同定義為所述第一傳輸件，所述延伸金屬塊具有所述第一末端面，而所述內金屬層的另一端連接於所述第一接合墊；其中，每個所述第二傳輸件為一金屬塊，並且兩個所述第二傳輸件分別連接於兩個所述第二接合墊。
如請求項8所述的功率晶片封裝結構，其中，所述功率晶片封裝結構包含有一外金屬層，並且所述內金屬層與所述外金屬層分別燒結固定於所述陶瓷板的相反兩個板面，遠離所述內金屬層的所述外金屬層的表面裸露於所述封裝體之外。
如請求項1所述的功率晶片封裝結構，其中，所述功率晶片封裝結構包含有多個導電膏，並且所述第一傳輸件通過一個所述導電膏燒結固定於所述第一接合墊，每個所述第二傳輸件通過一個所述導電膏燒結固定相對應所述第二接合墊。
如請求項1所述的功率晶片封裝結構，其中，所述第一接合墊為一汲極墊（drain pad），兩個所述第二接合墊分別為一源極墊（source pad）與一閘極墊（gate pad）。
一種功率晶片封裝結構，其包括：一功率晶片，包含：一晶片本體，包含分別位於相反側的一第一表面與一第二表面；一第一接合墊，位於所述第一表面；及兩個第二接合墊，彼此間隔地位於所述第二表面；一第一傳輸件，相連於所述第一接合墊，並且所述第一傳輸件具有遠離所述第一接合墊的一第一末端面；兩個第二傳輸件，分別相連於兩個所述第二接合墊，並且每個所述第二傳輸件具有遠離其所連接的所述第二接合墊的一第二末端面；一封裝體，其包埋所述功率晶片、所述第一傳輸件、及兩個所述第二傳輸件於其內；其中，所述封裝體包含有一佈局面及凹設於所述佈局面的至少一個凹槽，以使所述第一傳輸件的局部及每個所述第二傳輸件的局部皆位於至少一個所述凹槽之內；以及一類鑽碳層，形成於至少一個所述凹槽之內；其中，所述類鑽碳層圍繞於所述第一傳輸件的所述局部及每個所述第二傳輸件的所述局部，並且所述類鑽碳層的外端面共平面於所述第一末端面與每個所述第二末端面；其中，所述第一末端面與相鄰所述第二末端面之間相隔有一電氣間隙距離（clearance distance），其至少沿經所述類鑽碳層的部分所述外端面。
如請求項12所述的功率晶片封裝結構，其中，所述第一末端面與兩個所述第二末端面共平面於所述佈局面，至少一個所述凹槽的數量為三個且分別定義為：一第一槽，圍繞於所述第一傳輸件的所述局部，並且填滿所述第一槽的所述類鑽碳層部位定義為一第一環體；及兩個第二槽，分別圍繞於兩個所述第二傳輸件的所述局部，並且填滿每個所述第二槽的所述類鑽碳層部位定義為一第二環體；其中，所述第一環體與兩個所述第二環體呈彼此間隔配置。
如請求項13所述的功率晶片封裝結構，其中，所述第一環體與兩個所述第二環體各具有介於3微米～20微米的一厚度、及10微米～1000微米的一寬度。
如請求項12所述的功率晶片封裝結構，其中，所述封裝體具有相連於所述佈局面周緣的一外表面，並且所述功率晶片、所述第一傳輸件、及兩個所述第二傳輸件位於所述封裝體的所述外表面所包圍的區域之內，所述功率晶片封裝結構進一步包含有形成於所述封裝體的所述外表面的一電性保護層，其由類鑽碳材質所製成；其中，所述電性保護層未接觸於所述類鑽碳層，並且所述電性保護層的電阻率小於所述類鑽碳層的電阻率。