TWI901185B - 半導體元件及其製作方法 - Google Patents

Abstract

本發明揭露一種製作半導體元件的方法，其主要先將一上晶圓接合至一下晶圓，然後進行一邊緣修整製程去除部分該上晶圓，形成一墊層於該上晶圓上，進行一第一蝕刻製程去除部分該墊層以形成一接觸墊，形成一第一保護層於該接觸墊上，再進行一第二蝕刻製程去除部分該第一保護層。

Description

半導體元件及其製作方法

本發明是關於一種製作半導體元件的方法，尤指一種藉由接合二晶圓後於上晶圓側壁形成保護層的方法。

由於各種電子元件(例如，電晶體、二極體、電阻器、電容器等)的積集密度的持續提高，半導體行業已經歷快速成長。在很大程度上，積集密度的此種提高來自於最小特徵尺寸(minimum feature size)的持續減小，此使得更多較小的元件能夠集成到給定區域中。這些較小的電子元件也需要與先前的封裝相比利用較小區域的較小的封裝。半導體元件的某些較小類型的封裝包括四面扁平封裝(quad flat package, QFP)、接腳柵格陣列(pin grid array, PGA)封裝、球狀柵格陣列(ball grid array, BGA)封裝、覆晶(flip chip, FC)、三維積體晶片(three-dimensional integrated chip, 3DIC)、晶圓級封裝(wafer level package, WLP)及疊層封裝(package on package, PoP)裝置等等。三維積體晶片因堆疊晶片之間的互連線的長度減小而提供提高的積集密度及其他優點，例如更快的速度及更高的頻寬。然而，對於三維積體晶片技術來說仍存在很多待處理的挑戰。

本發明一實施例揭露一種製作半導體元件的方法，其主要先將一上晶圓接合至一下晶圓，然後進行一邊緣修整製程去除部分該上晶圓，形成一墊層於該上晶圓上，進行一第一蝕刻製程去除部分該墊層以形成一接觸墊，形成一第一保護層於該接觸墊上，再進行一第二蝕刻製程去除部分該第一保護層。

本發明另一實施例揭露一種半導體元件，其主要包含一上晶圓接合至一下晶圓，其中該上晶圓包含一金屬內連線結構、一接觸墊設於該金屬內連線結構上以及一第一保護層設於該接觸墊側壁。此外半導體元件另包含一第一間距設於第一保護層邊緣及金屬內連線結構邊緣以及一第二間距設於金屬內連線結構與下晶圓之間。

儘管本文討論了具體的配置及佈置，但應該理解，這僅僅是為了說明的目的而完成的。相關領域的技術人員將認識到，在不脫離本案公開內容的精神及範圍的情況下，可以使用其他配置及佈置。對於相關領域的技術人員顯而易見的是，本案公開內容還可以用於各種其他應用中。

需注意到，在說明書中對“一個實施例”、“實施例”、“例示實施例”、“一些實施例”等的引用指示所描述的實施例可以包括特定的特徵、結構或特性，但是每個實施例可能不一定包括特定的特徵、結構或特性。而且，這樣的用語不一定指相同的實施例。此外，當結合實施例描述特定特徵、結構或特性時，無論是否明確描述，結合其他實施例來實現這樣的特徵、結構或特性在相關領域的技術人員的知識範圍內。

通常，術語可以至少部分地根據上、下文中的用法來理解。例如，如本文所使用的術語“一個或多個”（至少部分取決於上、下文）可用於以單數意義描述任何特徵、結構或特性，或可用於描述特徵、結構或特徵的複數組合。類似地，術語諸如“一”、“一個”或“該”再次可以被理解為表達單數用法或傳達複數用法，至少部分取決於上、下文。此外，術語“基於”可以被理解為不一定旨在傳達排他性的一組因素，並且可以相反地允許存在未必明確描述的附加因素，並且至少部分取決於上、下文。

應該容易理解的是，本案公開內容中的“在...上面”、“在...之上”及“在...上方”的含義應該以最寬泛的方式來解釋，使得“在...上面”不僅意味著“直接”在某物上，而且還包括在某物上且具有中間特徵或其間的層的意義，並且“在...之上”或“在...上方”不僅意味著在某物之上或在某物上方的含義，而且還可以包括沒有中間特徵或層（即，直接在某物上）的含義。

此外，為了便於描述，如圖式中所表示者，可以使用諸如“在...下面”、“在...之下”、“較低”、“在...之上”、“較高”等空間相對術語來描述一個元件或特徵與另一個元件的關係（一個或多個）或特徵（一個或多個）。除了附圖中描繪的方向之外，空間相對術語旨在涵蓋使用或操作中的元件的不同方位。該裝置可以以其他方式定向（旋轉90度或在其他方位）並且同樣可以相應地解釋這裡使用的空間相對描述。

如本文所用，術語“基底”是指後續在其上添加材料層的材料。基底本身可以被圖案化。添加在基底頂部的材料可以被圖案化或可以保持未圖案化。此外，基底可以包括多種半導體材料，例如矽、鍺、砷化鎵、磷化銦等。或者，基底可以由非導電材料製成，例如玻璃、塑料或藍寶石晶圓。

如本文所使用的，術語“層”是指包括具有厚度的一區域的材料部分。一層可以在整個下層或上層結構上延伸，或者可以具有小於下層或上層結構範圍的程度。此外，層可以是厚度小於連續結構的厚度的均勻或不均勻連續結構的區域。例如，層可以位於連續結構的頂表面及底表面之間或在頂表面及底表面之間的任何一對水平平面之間。層可以水平地、垂直地及/或沿著漸縮表面延伸。基底可以是一層，其中可以包括一層或多層，及/或可以在其上面及/或下面具有一層或多層。一層可以包含多層。例如，互連層可以包括一個或多個導體及接觸層（其中形成有接觸、互連線及/或通孔）以及一個或多個介電層。

請參照第1圖至第6圖，第1圖至第6圖為本發明一實施例製作半導體元件之方法示意圖。如第1圖所示，首先提供由半導體材料所構成的下晶圓12與一上晶圓14，其中各晶圓包含由半導體材料所構成的基底16，各基底16可依據製程或產品需求具有相同或不同厚度，且各基底16又可選用例如是矽基底、磊晶矽基底、碳化矽基底等之半導體基底甚至矽覆絕緣(silicon-on-insulator, SOI)所構成的基底16，這些材料選擇均屬本發明所涵蓋的範圍。在本實施例中各晶圓可於後續製程中用來製備例如中壓元件、高壓元件、畫素電路，低壓驅動電路的低壓元件以及/或圖形處理器(graphics processing unit, GPU)等各種元件。

然後分別對下晶圓12以及上晶圓14進行一前段(front end of line, FEOL)製程以及一後段(back end of line, BEOL)製程。在本實施例中，前段製程可包括於晶圓上分別依據製程或產品選擇製作例如金氧半導體(metal oxide semiconductor, MOS)電晶體、氧化物場效半導體電晶體(OS FET)、鰭狀結構電晶體(FinFET)或其他主動元件以及/或被動元件，而後段製程則可於這些主動元件以及/或被動元件上形成金屬內連線結構如金屬間介電層以及金屬內連線等元件。以製作金氧半導體電晶體為例，前段製程可包含形成由閘極結構於基底16上、側壁子(圖未示)設於閘極結構側壁以及源極/汲極區域設於側壁子兩側的基底16內，其中閘極結構可包含多晶矽或金屬材料，側壁子可包含氧化矽或氮化矽等介電材料，而源極/汲極區域則可依據所置備電晶體的導電型式而包含不同摻質，例如可包含P型摻質或N型摻質。

接著可形成一層間介電層於基底16上並覆蓋金氧半導體電晶體或其他主動元件，再進行接觸插塞與後段製程的金屬內連線製程，以於層間介電層內形成複數個接觸插塞連接源極/汲極區域與閘極結構、金屬間介電層18設於層間介電層上以及金屬內連線20設於金屬間介電層內並連接接觸插塞，其中金屬間介電層18與金屬內連線20可構成一金屬內連線結構22而各晶圓正面最上層的金屬內連線又可作為直接鍵結內連線(direct bond interconnect, DBI)24的接點，其可於後續製程中與另一晶圓的直接鍵結內連線24進行對接。在本實施例中，層間介電層與金屬間介電層18可包含氧化物例如但不侷限於四乙氧基矽烷(Tetraethyl orthosilicate, TEOS)，接觸插塞、金屬內連線20以及直接鍵結內連線24則可包含鋁、鉻、銅、鉭、鉬、鎢或其組合，但均不侷限於此。

如第2圖所示，然後進行一混合式接合(hybrid bonding)製程將下晶圓12與上晶圓14進行對接，其中接合的過程中可先將上晶圓14翻轉，使上晶圓14正面或暴露出直接鍵結內連線24的那一面朝向下晶圓12的正面或暴露出直接鍵結內連線24那一面，再利用例如加熱方式將兩片晶圓的直接鍵結內連線24進行直接接合，使上晶圓14的直接鍵結內連線24與金屬間介電層18直接接觸下晶圓12的直接鍵結內連線24與金屬間介電層18。

接著如第3圖所示，先進行一研磨製程去除上晶圓14的大部分基底16並僅留下原本設於基底16上的金屬內連線結構22，再進行一邊緣修整(edge trimming)製程去除部分上晶圓14。更具體而言，本階段所進行邊緣修整製程可選擇利用切割(dicing)或後端研磨器具(back grinding tool)去除部分上晶圓14的邊緣，使剩餘上晶圓14的整體寬度小於下晶圓12的整體寬度。需注意的是，本階段以邊緣修整製程去除上晶圓14的部分邊緣後可選擇同時去除下晶圓12的部分邊緣，使下晶圓12邊緣的頂表面略低於下晶圓12中間部分的頂表面同時上晶圓14的側壁也切齊下晶圓12的部分側壁。換句話說，邊緣修整製程進行後上晶圓14的金屬內連線結構22邊緣與下晶圓12的基底16邊緣之間較佳形成一間距G1。此外，本階段利用研磨製程去除上晶圓14的大部分基底16後剩餘的上晶圓14如金屬內連線結構22厚度較佳小於10微米而下晶圓12的整體厚度如基底16加上金屬內連線結構22的整體厚度則較佳介於700-800微米或最佳約750微米。

如第4圖所示，隨後先形成一襯墊層26於金屬內連線結構22上並覆蓋上晶圓14側壁以及下晶圓12的部分側壁及邊緣頂表面，然後形成一保護層30於襯墊層26上，並形成複數個深穿孔(deep via)28於保護層30內。在本實施例中，形成保護層30與深穿孔28的方法可包括先依序形成一保護層32以及另一保護層34於金屬內連線結構22上，利用一微影暨蝕刻製程去除部分保護層34與部分保護層32使剩餘的保護層32、34邊緣與金屬內連線結構22邊緣之間形成間距G2，再進行一圖案轉移製程，例如可利用一圖案化遮罩(圖未示)去除部分保護層34與部分保護層32以形成接觸洞(圖未示)並暴露出下面金屬內連線20。然後於接觸洞中填入所需的導電材料，例如包含鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)等的阻障層材料以及選自鎢(W)、銅(Cu)、鋁(Al)、鈦鋁合金(TiAl)、鈷鎢磷化物(cobalt tungsten phosphide, CoWP)等低電阻材料或其組合的低阻抗金屬層。接著進行一平坦化製程，例如以化學機械研磨製程去除部分導電材料以形成深穿孔28於接觸洞內電連接金屬內連線20。在本實施例中，襯墊層26較佳包含氧化矽，設於下層的保護層32較佳包含氮化矽，而上層的保護層34則較佳包含電漿輔助氧化物(plasma enhanced oxide, PEOX)。

然後如第5圖所示，形成一墊層(圖未示)於保護層30上，再進行一微影暨蝕刻製程去除部分墊層，使剩餘的墊層側壁切齊下方的保護層30側壁以形成一接觸墊36。在本實施例中，墊層或接觸墊36較佳包含金屬且最佳包含鋁，但又可依據製程需求包含銅(Cu)、銀(Ag)、金(Au)、鎳(Ni)、鎢(W)或上述合金，且均不侷限於此。

如第6圖所示，接著形成另一保護層38於接觸墊36上，例如可再依序形成一保護層40以及另一保護層42於接觸墊36、上晶圓14以及下晶圓12表面，再進行一微影暨蝕刻製程去除部分保護層42及部分保護層40，使剩餘的保護層40、42邊緣以及金屬內連線結構22邊緣之間形成一間距G3。依據本發明一實施例，間距G3較佳小於前述間距G2以及間距G1，其中間距G2可約間距G3的兩倍至五倍，而間距G1則約間距G3的兩倍至二十倍。另外在本實施例中，設於下層的保護層40較佳包含氧化矽而上層的保護層42則較佳包含氮化矽。至此即完成本發明一半導體元件的製作。

請再參照第6圖，第6圖又揭露本發明一實施例之一半導體元件之結構示意圖。如第6圖所示，半導體元件主要包含一上晶圓14接合至一下晶圓12，其中上晶圓14包含一金屬內連線結構22、一襯墊層26由上晶圓14的金屬內連線結構22頂表面延伸至下晶圓12的金屬內連線結構22側壁及基底16邊緣表面、一接觸墊36設於金屬內連線結構22上、一保護層30設於金屬內連線結構22與接觸墊36之間、複數個深穿孔28設於保護層30內以及另一保護層38設於接觸墊36側壁。從細部來看，保護層38較佳包含雙層結構例如細部包含保護層40與保護層42，設於接觸墊36側壁的保護層40、42均各包含L形剖面，保護層40、42邊緣與金屬內連線結構22邊緣之間包含一間距G3，且金屬內連線結構22與下晶圓12的基底16邊緣之間包含另一間距G1。依據本發明一實施例，間距G3較佳小於間距G1，且間距G1可約間距G3的兩倍至二十倍。

請繼續參照第7圖，第7圖揭露本發明一實施例之一半導體元件之結構示意圖。如第7圖所示，相較於第6圖實施例中的兩個保護層40、42邊緣切齊且兩者邊緣同時與金屬內連線結構22邊緣之間形成間距G3，由於襯墊層26與下層的保護層40均同樣包含氧化矽，本發明又可選擇於圖案化保護層40與保護層42的時候僅圖案化上層由氮化矽所構成的保護層42，下層的保護層40則完全覆蓋於襯墊層26表面且兩者的邊緣相互切齊。在此實施例中，僅有保護層42邊緣與金屬內連線結構22邊緣之間包含一間距G3，此變化型也屬本發明所涵蓋的範圍。

綜上所述，本發明主要先將一上晶圓接合至一下晶圓，然後進行一邊緣修整製程去除部分上晶圓，形成一墊層於上晶圓上，進行一第一蝕刻製程去除部分墊層以形成一接觸墊36，形成一保護層38於接觸墊上，再進行一第二蝕刻製程去除部分保護層38使剩餘的保護層38設於接觸墊36側壁，且使保護層38邊緣與下方的金屬內連線結構22邊緣之間包含一間距G3。依據本發明較佳實施例，採取上述製程來進行晶圓對晶圓(wafer to wafer)接合製程除了可避免晶圓邊緣崩裂(chipping)，提升晶粒產出良率與品質外，又可大幅降低由鋁所構成的接觸墊區域發生電弧(arcing)現象。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

12:下晶圓14:上晶圓16:基底18:金屬間介電層20:金屬內連線22:金屬內連線結構24:直接鍵結內連線26:襯墊層28:深穿孔30:保護層32:保護層34:保護層36:接觸墊38:保護層40:保護層42:保護層

第1圖至第6圖為本發明一實施例製作半導體元件之方法示意圖。第7圖為本發明一實施例之一半導體元件之結構示意圖。

12:下晶圓

14:上晶圓

16:基底

18:金屬間介電層

20:金屬內連線

22:金屬內連線結構

24:直接鍵結內連

26:襯墊層

28:深穿孔

30:保護層

32:保護層

34:保護層

36:接觸墊

38:保護層

40:保護層

42:保護層

Claims (16)

1. 一種製作半導體元件的方法，其特徵在於，包含：將一上晶圓接合至一下晶圓；進行一邊緣修整製程去除部分該上晶圓；形成一墊層於該上晶圓上；進行一第一蝕刻製程去除部分該墊層以形成一接觸墊；形成一第一保護層於該接觸墊上；以及進行一第二蝕刻製程去除部分該第一保護層，其中該第一保護層包含有一第三保護層以及一第四保護層設於該第三保護層上，其中該第三保護層的一寬度大於或等於該第四保護層的一寬度。
2. 如申請專利範圍第1項所述之方法，其中該上晶圓包含一金屬內連線結構，該方法包含：形成一第二保護層於該金屬內連線結構上；形成一深穿孔於該第二保護層內；形成該墊層於該第二保護層上；進行該第一蝕刻製程以形成該接觸墊；以及形成該第一保護層於該接觸墊上。
3. 如申請專利範圍第2項所述之方法，另包含進行該邊緣修整製程後形成該第二保護層。
4. 如申請專利範圍第2項所述之方法，另包含進行該邊緣修整製程以形成一第一間距於該金屬內連線結構邊緣以及該下晶圓之間。
5. 如申請專利範圍第2項所述之方法，另包含進行該第二蝕刻製程以形成一第二間距於該第一保護層邊緣以及該金屬內連線結構邊緣之間。
6. 如申請專利範圍第1項所述之方法，另包含形成該第一保護層於該接觸墊頂表面及側壁。
7. 如申請專利範圍第1項所述之方法，其中設於該接觸墊側壁之該第一保護層包含L形。
8. 如申請專利範圍第1項所述之方法，其中該第三保護層以及該第四保護層包含不同材料。
9. 如申請專利範圍第1項所述之方法，其中該墊層包含鋁。
10. 一種半導體元件，其特徵在於，包含：一上晶圓接合至一下晶圓，其中該上晶圓包含：一金屬內連線結構；一接觸墊設於該金屬內連線結構上；以及一第一保護層設於該接觸墊側壁，其中該第一保護層包含有一第三保護層以及一第四保護層設於該第三保護層上，其中該第三保護層的一寬度大於或等於該第四保護層的一寬度；以及一第一間距設於該第一保護層邊緣以及該金屬內連線結構邊緣。
11. 如申請專利範圍第10項所述之半導體元件，另包含：一第二保護層設於該金屬內連線結構以及該接觸墊之間；以及一深穿孔設於該第二保護層內。
12. 如申請專利範圍第11項所述之半導體元件，其中該第一保護層設於該接觸墊以及該第二保護層側壁。
13. 如申請專利範圍第10項所述之半導體元件，其中設於該接觸墊側壁之該第一保護層包含L形。
14. 如申請專利範圍第10項所述之半導體元件，其中該第三保護層以及該第四保護層包含不同材料。
15. 如申請專利範圍第10項所述之半導體元件，另包含一第二間距設於該金屬內連線結構以及該下晶圓之間。
16. 如申請專利範圍第10項所述之半導體元件，其中該接觸墊包含鋁。