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TWI900589B - 半導體元件 - Google Patents

半導體元件

Info

Publication number
TWI900589B
TWI900589B TW110122781A TW110122781A TWI900589B TW I900589 B TWI900589 B TW I900589B TW 110122781 A TW110122781 A TW 110122781A TW 110122781 A TW110122781 A TW 110122781A TW I900589 B TWI900589 B TW I900589B
Authority
TW
Taiwan
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layer
fin
gate
region
semiconductor device
Prior art date
Application number
TW110122781A
Other languages
English (en)
Other versions
TW202205675A (zh
Inventor
劉庭均
鄭朱希
馬在亨
李南玹
Original Assignee
南韓商三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商三星電子股份有限公司 filed Critical 南韓商三星電子股份有限公司
Publication of TW202205675A publication Critical patent/TW202205675A/zh
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Publication of TWI900589B publication Critical patent/TWI900589B/zh

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    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
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    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
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    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6219—Fin field-effect transistors [FinFET] characterised by the source or drain electrodes

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一種半導體元件包括：基板，具有中心區及周邊區；積體電路結構，位於中心區上；以及第一結構，位於周邊區上且環繞中心區，其中第一結構的部分包括：第一鰭結構，由基板中的元件隔離區界定；第一介電層，覆蓋第一鰭結構的上表面及側表面以及元件隔離區的上表面；第一閘極結構，位於第一鰭結構上，第一閘極結構包括第一閘極導電層、覆蓋第一閘極導電層的下表面及側表面的第一閘極介電層以及位於第一閘極導電層的兩個側壁上的第一閘極間隔層；以及第一絕緣結構，覆蓋第一介電層及第一閘極結構。

Description

半導體元件 [相關申請案的交叉參考]
於2020年7月30日在韓國智慧財產局中提出申請且標題為「半導體元件(Semiconductor Device)」的韓國專利申請案第10-2020-0095190號全文併入本案供參考。
實施例是有關於一種半導體元件。
多個半導體元件可位於半導體晶圓上，且晶圓可被切割及分離成各別的積體電路元件、半導體晶片。
實施例可藉由提供一種半導體元件來達成，所述半導體元件包括：基板，具有中心區及環繞所述中心區的周邊區；積體電路結構，位於所述基板的所述中心區上；以及至少一個第一結構，位於所述基板的所述周邊區上且環繞所述基板的所述中心區，其中所述至少一個第一結構的部分包括：第一鰭結構，由所述基板中的元件隔離區界定且自所述基板突出；第一介電層，覆蓋所述第一鰭結構的上表面及側表面以及所述元件隔離區的上表面；第一閘極結構，位於所述第一鰭結構上，所述第一閘極結構包括第一閘極 導電層、覆蓋所述第一閘極導電層的下表面及側表面的第一閘極介電層以及位於所述第一閘極導電層的兩個側壁上的第一閘極間隔層；以及第一絕緣結構，覆蓋所述第一介電層及所述第一閘極結構，所述第一鰭結構包括具有線性形狀且在第一方向上延伸的第一鰭線部分，所述第一閘極結構的所述第一閘極導電層包括具有線性形狀且在所述第一方向上延伸的第一閘極線部分，所述第一鰭線部分在垂直於所述第一方向的第二方向上具有第一寬度，且所述第一閘極線部分在所述第二方向上具有第二寬度，所述第二寬度窄於所述第一寬度。
實施例可藉由提供一種半導體元件來達成，所述半導體元件包括：基板，具有中心區及環繞所述中心區的周邊區；積體電路結構，位於所述基板的所述中心區上；以及第一結構，在所述基板的所述周邊區上環繞所述中心區，其中所述第一結構的部分包括：第一鰭結構，較設置於所述基板中的元件隔離區更遠地突出，且在第一方向上延伸；第一介電層，覆蓋所述元件隔離區及所述第一鰭結構；以及第一閘極導電層，在所述第一鰭結構上在所述第一方向上延伸，所述第一鰭結構具有在垂直於所述第一鰭結構及所述第一閘極導電層在其上延伸的所述第一方向的第二方向上彼此相對的第一側表面與第二側表面，所述第一閘極導電層具有在所述第二方向上彼此相對的第三側表面與第四側表面，所述第一介電層覆蓋所述第一鰭結構的所述第一側表面及所述第二側表面，且所述第一側表面及所述第二側表面中的至少一者的部分與所述 第三側表面及所述第四側表面中的至少一者的部分並排。
實施例可藉由提供一種半導體元件來達成，所述半導體元件包括：基板，具有中心區及環繞所述中心區的周邊區；多個電晶體，位於所述基板的所述中心區上，所述多個電晶體包括電路鰭圖案、電路閘極結構及源極/汲極區；以及多個第一結構，位於所述基板的所述周邊區上，其中所述多個第一結構中的每一第一結構的部分包括：第一鰭結構，具有線性形狀、由所述基板中的元件隔離區界定且在第一方向上延伸；以及第一閘極導電層，具有線性形狀且在所述第一鰭結構上在所述第一方向上延伸，在垂直於所述第一方向的第二方向上，彼此相鄰的所述第一鰭結構的相對的側表面之間的第一距離小於彼此相鄰的所述第一閘極導電層的相對的側表面之間的第二距離。
1:半導體元件
10:積體電路結構
15:電路鰭圖案
15L:電路下部半導體區/下部半導體區
18:內部間隔層
21:第一通道層/通道層
22:第二通道層/通道層
23:第三通道層/通道層
30:電路閘極結構
32:電路閘極介電層
34:電路閘極間隔層
35:電路閘電極
36:電路閘極頂蓋層
40:源極/汲極區
100、100’、100”、100'''、100''''、100a、100b、100c、 100c’、100d、100e、100f、100g、100h、100i、100j、100k:第一結構
100D、100Db、100Dc:第一虛設結構
111a’、111b’、111c’:第一層
111a:堆疊結構/第一層/第一矽鍺層
111b:堆疊結構/第一層/第二矽鍺層
111c:堆疊結構/第一層/第三矽鍺層
112a’、112b’、112c’:第二層/第二半導體層
112a:堆疊結構/第二層/第一矽層/第二半導體層
112b:堆疊結構/第二層/第二矽層/第二半導體層
112c:堆疊結構/第二層/第三矽層/第二半導體層
112Cs:上表面
115:第一鰭結構/鰭結構
115a、115b、115c、115d:第一鰭結構
115L:第一下部半導體區
115M:第一鰭結構/第一中間鰭結構
115N:第一鰭結構/第一窄鰭結構
115S1、115S1’:第一側表面
115S2、115S2’:第二側表面
115W:第一寬鰭結構/第一鰭結構
120:第一介電層
130、130a、130b、130c、130d:第一閘極結構
132:第一閘極介電層
134:第一閘極間隔層
135:第一閘極導電層
135IP1、135IP2:突出部
135S:犧牲閘極層
135S1:第三側表面
135S2:第四側表面
136:第一閘極頂蓋層
139:蝕刻終止層
140:第一接觸結構
150:第一配線層
161、161a:第一絕緣層
162:第二絕緣層
163:第三絕緣層
200、200’、200”、200'''、200''''、200a、200b:第二結構
211a:堆疊結構/第三層/第四矽鍺層
211b:堆疊結構/第三層/第五矽鍺層
211c:堆疊結構/第三層/第六矽鍺層
212a:堆疊結構/第四層/第四矽層
212b:堆疊結構/第四層/第五矽層
212c:堆疊結構/第四層/第六矽層
215:第二鰭結構
215_1:第一外部鰭圖案
215_2:第一內部鰭圖案/內部鰭圖案
215L:第二下部半導體區
215P1:第一圖案
215P2:第二圖案
215P3:第三圖案
220:第二介電層
240:第二接觸結構
240B:底表面
240CS1:第一連接部分
240CS2:第二連接部分
240CS3:第三連接部分
240L1:第一延伸圖案
240L2:第二延伸圖案
240LD1:第一階梯圖案
240LD2:第二階梯圖案
240LD3:第三階梯圖案
240P1:第一接觸圖案
240P2:第二接觸圖案
240P3:第三接觸圖案
245、245a、CM1:連接結構
250:第二配線層
300:邊緣結構
A、B、C、D:區
BR:阻擋區
C1:第一彎折部分/彎折部分/彎曲部分
C2:第二彎折部分/彎折部分/彎曲部分
CP1:第一電路接觸結構/電路接觸結構
CP2:第二電路接觸結構/電路接觸結構
D1:第一距離
D2:第二距離
DIS:深元件隔離區
DS:絕緣結構
EDGE:邊緣部分
GR:保護環區
IC:中心區
I-I’、II-II’、III-III’:線
IS:元件隔離區
L1:距離
ML:配線
PERI:周邊區
RX:電路主動區
RX1:第一主動區
SUB:基板
t1:第一厚度
t2:第二厚度
TR、TRa:電晶體
W1:第一寬度/寬度
W2、Wa2:第二寬度
W3、Wa3:第三寬度
Wa1:第一寬度
WS:寬度
X:第一方向
Y:第二方向
Z:垂直方向
藉由參照隨附圖式詳細闡述示例性實施例，特徵對於熟習此項技術者而言將顯而易見，在隨附圖式中：圖1是根據本揭露示例性實施例的半導體元件的平面圖。
圖2A是半導體元件的實例的區的部分的放大平面圖。
圖2B是根據本揭露示例性實施例的半導體元件的剖視圖。
圖2C是根據本揭露示例性實施例的半導體元件的剖視圖。
圖3A是半導體元件的實例的區的部分的放大平面圖。
圖3B至圖3F是根據本揭露示例性實施例的半導體元件的剖視圖。
圖4A及圖4B是根據本揭露示例性實施例的半導體元件的剖視圖。
圖5A是半導體元件的實例的區的部分的放大平面圖。
圖5B至圖5D是根據本揭露示例性實施例的半導體元件的剖視圖。
圖6A是半導體元件的實例的區的部分的放大平面圖。
圖6B及圖6C是根據本揭露示例性實施例的半導體元件的剖視圖。
圖7A及圖7B是根據本揭露示例性實施例的半導體元件的剖視圖。
圖8A及圖8B是根據本揭露示例性實施例的半導體元件的剖視圖。
圖9A是半導體元件的實例的區的部分的放大平面圖。
圖9B及圖9C是根據本揭露示例性實施例的半導體元件的剖視圖。
圖10A是半導體元件的實例的區的部分的放大平面圖。
圖10B及圖10C是根據本揭露示例性實施例的半導體元件的剖視圖。
圖11是根據本揭露示例性實施例的半導體元件的剖視圖。
圖12A及圖12B是半導體元件的實例的區的部分的放大平面圖。
圖13A至圖13C是半導體元件的實例的區的部分的放大平面圖。
圖14是半導體元件的實例的區的部分的放大平面圖。
圖15A至圖15G是根據本揭露示例性實施例的製造半導體元件的方法中的階段的圖，其按次序示出製造半導體元件的製程。
圖16A至圖16D是根據本揭露示例性實施例的製造半導體元件的方法中的階段的圖，其按次序示出製造半導體元件的製程。
將參照圖1至圖3B闡述示例性實施例的半導體元件。
圖1是根據示例性實施例的半導體元件的平面圖。
圖2A是圖1中所示區「A」的放大平面圖。圖2B示出沿圖2A中的線I-I’、II-II’及III-III’截取的剖視圖。圖2C示出沿圖2B中的線I-I’及III-III’截取的剖視圖。
圖3A是圖1中所示區「B」或區「C」的放大平面圖。圖3B是沿圖3A中的線I-I’截取的剖視圖。
參照圖1至圖3B，半導體元件1可包括具有中心區IC及周邊區PERI的基板SUB、位於基板SUB的中心區IC中或中心區IC上的積體電路結構10以及位於基板SUB的周邊區PERI上 的第一結構100。包括多個絕緣層的絕緣結構DS可位於基板SUB上。
基板SUB可包含半導體材料，例如IV族半導體、III-V族化合物半導體或II-VI族化合物半導體。在示例性實施例中，IV族半導體可包括矽(Si)、鍺(Ge)或矽鍺(SiGe)。基板SUB可被提供為體晶圓(bulk wafer)、絕緣體上矽(silicon on insulator，SOI)層、絕緣體上半導體(semiconductor on insulator，SeOI)層或類似物。本文中所使用的用語「或」不是排他性用語，例如，「A或B」將包括A、B或者A及B。
基板SUB的周邊區PERI可環繞中心區IC。周邊區PERI可包括基板SUB的邊緣部分EDGE。半導體元件1的邊緣部分EDGE可在於半導體晶圓上隔離多個半導體元件的製程中形成。
基板SUB的周邊區PERI可包括保護環區GR及阻擋區BR。保護環區GR可環繞中心區IC。阻擋區BR可環繞保護環區GR。阻擋區BR可較保護環區GR靠近半導體元件1的邊緣部分EDGE的程度而言更靠近半導體元件1的邊緣部分EDGE。保護環區GR及阻擋區BR可為其中設置有水分氧化障壁結構(moisture oxidation barrier structure)及/或裂紋終止結構(crack stop structure)的區。
在示例性實施例中，保護環區GR或阻擋區BR的隅角可具有彎曲形狀。在示例性實施例中，保護環區GR或阻擋區BR的隅角的形狀可具有任何形狀，只要所述隅角可環繞中心區IC即 可。將參照作為圖1中所示區「D」的放大圖的圖14更詳細地闡述保護環區GR或阻擋區BR的隅角。
將參照圖2A至圖2C闡述位於基板SUB的中心區IC中的積體電路結構10。
積體電路結構10可包括位於基板SUB中或基板SUB上的元件隔離區IS、多個電晶體TR、絕緣結構DS、多個電路接觸結構CP1及CP2以及多個配線ML。
所述多個電晶體TR中的每一者可包括由元件隔離區IS界定的電路鰭圖案15、與電路鰭圖案15相交的電路閘極結構30以及與電路閘極結構30的側表面相鄰地位於電路鰭圖案15上的源極/汲極區40。
圖2B中所示積體電路結構10的所述多個電晶體TR可被配置成多橋通道場效電晶體(field effect transistor，FET)(multi-bridge channel FET，MBCFETTM)，其中電路鰭圖案15包括電路下部半導體區15L及設置於電路下部半導體區15L上且在垂直方向Z上彼此間隔開的多個通道層21、22及23。
電路鰭圖案15可具有鰭結構，且可由基板SUB中的元件隔離區IS界定。電路鰭圖案15可具有自基板SUB突出的結構。電路鰭圖案15的上端部可自元件隔離區IS的上表面突出至預定高度(例如，在垂直方向Z上)。
電路鰭圖案15的下部半導體區15L可在垂直方向Z上自基板SUB延伸。所述多個通道層21、22及23可包括第一通道 層21、第二通道層22及第三通道層23。所述多個通道層21、22及23可由半導體材料形成，且可包含例如矽、矽鍺或鍺。
元件隔離區IS可在基板SUB上界定電路鰭圖案15。元件隔離區IS可藉由例如淺溝槽隔離(shallow trench isolation，STI)製程來形成。元件隔離區IS可由絕緣材料形成。元件隔離區IS可為例如氧化物、氮化物或其組合。
在示例性實施例中，元件隔離區IS可包括深元件隔離區DIS，且深元件隔離區DIS可界定電路主動區RX。電路鰭圖案15可位於電路主動區RX上。電路主動區RX可被理解為包括電路鰭圖案15的部件。
源極/汲極區40可位於電路鰭圖案15與第一電路接觸結構CP1之間。源極/汲極區40可被提供為電晶體的源極區或汲極區。源極/汲極區40可凹陷至電路鰭圖案15的上部部分中，但是在實施例中，可以不同地改變凹陷的存在或不存在以及凹陷的深度。
源極/汲極區40可被配置成包含矽的半導體層，且可被配置成磊晶層。源極/汲極區40可包含為不同類型及/或濃度的雜質。在示例性實施例中，源極/汲極區40可包含n型摻雜矽及/或p型摻雜矽鍺。
在示例性實施例中，源極/汲極區40可包括多個區，所述多個區包含為不同濃度的元素及/或摻雜元素。
電路閘極結構30可位於電路鰭圖案15上方、可與電路 鰭圖案15交叉且可在一個方向上延伸(例如，縱向)。電晶體的通道區可位於與電路閘極結構30相交的電路鰭圖案15的所述多個通道層21、22及23上。
電路閘極結構30可包括電路閘電極35、位於電路閘電極35與電路鰭圖案15之間的電路閘極介電層32、位於電路閘電極35的側表面上的電路閘極間隔層34以及位於電路閘電極35上的電路閘極頂蓋層36。
電路閘極介電層32可環繞第三通道層23上的所有表面(除電路閘電極35的最上表面以外)。電路閘極介電層32可包含氧化物、氮化物或高介電常數(high-k)材料。電路閘極介電層32可設置於第一通道層至第三通道層21、22及23之間。
電路閘電極35可位於電路鰭圖案15上方且可延伸以與電路鰭圖案15相交。電路閘電極35可位於電路下部半導體區15L與第一通道層21之間、第一通道層21與第二通道層22之間、第二通道層22與第三通道層23之間以及第三通道層23的上表面上。
電路閘電極35可包含導電材料，例如：金屬氮化物，例如氮化鈦膜(TiN)、氮化鉭膜(TaN)或氮化鎢膜(WN)；金屬材料，例如鋁(Al)、鎢(W)或鉬(Mo)；或者半導體材料，例如摻雜多晶矽。電路閘電極35可包括二或更多個層。
在示例性實施例中，電路閘極間隔層34可具有多層式結構(multilayer structure)。電路閘極間隔層34可由氧化物、氮 化物及氮氧化物形成，且亦可由低介電常數(low-k)膜形成。
電路閘極頂蓋層36可位於電路閘電極35上方。電路閘極頂蓋層36可由氧化物、氮化物或氮氧化物形成。
所述多個電晶體TR中可進一步設置有內部間隔層18。在示例性實施例中，內部間隔層18可在第一通道層至第三通道層21、22及23的下表面上位於電路閘電極35的在第二方向Y上截取的兩側上。內部間隔層18可由氧化物、氮化物及氮氧化物形成，且可由低k膜形成。
絕緣結構DS可覆蓋所述多個電晶體TR。絕緣結構DS可包括依次堆疊於基板SUB上的第一絕緣層161、第二絕緣層162及第三絕緣層163。絕緣結構DS可遍及基板SUB上的整個區進行設置。在積體電路結構10中，絕緣結構DS可被稱為電路區絕緣結構。
第一電路接觸結構CP1可連接至源極/汲極區40，且可向源極/汲極區40施加電訊號。第二電路接觸結構CP2中的每一者可連接至電路閘電極35。
多個電路接觸結構CP1及CP2可包含例如：金屬氮化物，例如氮化鈦膜(TiN)、氮化鉭膜(TaN)或氮化鎢膜(WN)；或者金屬材料，例如鋁(Al)、銅(Cu)、鎢(W)、鈷(Co)、釕(Ru)、鉬(Mo)或類似物。
第一電路接觸結構CP1可包括包含導電材料的接觸插塞以及位於源極/汲極區40之間的金屬-半導體化合物層。金屬-半 導體化合物層可包含金屬矽化物、金屬鍺化物或金屬矽化物-鍺化物，其中所述金屬是鈦(Ti)、鎳(Ni)、鉭(Ta)、鈷(Co)或鎢(W)，且所述半導體可為矽(Si)、鍺(Ge)或矽鍺(SiGe)。
所述多個配線ML可分別連接至所述多個電路接觸結構CP1及CP2，且可分別電性連接至電晶體的源極/汲極區40或電路閘電極35。所述多個配線ML可在一個方向上延伸(例如，縱向)。
所述多個配線ML可包含例如：金屬氮化物，例如氮化鈦膜(TiN)、氮化鉭膜(TaN)或氮化鎢膜(WN)；或者金屬材料，例如鋁(Al)、銅(Cu)、鎢(W)、鈷(Co)、釕(Ru)、鉬(Mo)或類似物。
圖2C中所示的所述多個電晶體TRa可被配置成電晶體、鰭式場效電晶體(Fin FET，FinFET)，其中電晶體的通道區可形成於與電路閘極結構30相交的電路鰭圖案15中。電路鰭圖案15中的每一者可具有單一鰭結構。
位於基板SUB的中心區IC上的積體電路結構10可包括圖2B中所示MBCFETTM或圖2C中所示FinFET。
在以下說明中，將參照圖3A及圖3B闡述第一結構100，第一結構100可位於基板SUB的周邊區PERI的保護環區GR或阻擋區BR上。
位於基板SUB的周邊區PERI上的第一結構100可保護位於中心區IC上的積體電路結構10。
在切割晶圓的製程(其中半導體晶圓上的多個半導體元 件彼此分離)期間，在形成半導體元件1的金屬之間的絕緣層中可能會形成裂紋(crack)。裂紋可能自半導體元件1的邊緣部分EDGE傳播至位於中心區IC上的積體電路結構10。此外，水分可能自金屬之間的絕緣層的切出表面(cut-out surface)滲透，進而使得位於中心區IC上的積體電路結構10可能被損壞。
第一結構100可包括環繞位於中心區IC上的積體電路結構10的水分氧化障壁結構或裂紋終止結構。
第一結構100可有助於減少或防止在切割半導體晶圓時形成的裂紋的傳播，且可有助於減少或防止位於中心區(IC)上的積體電路結構10被自外部滲入或滲透的水分或空氣損壞。
第一結構100的至少部分可藉由阻擋在其他情況下可能流動至位於中心區IC上的積體電路結構10中的靜電電流來幫助保護積體電路結構10。
第一結構100中的每一者可包括元件隔離區IS、第一鰭結構115、第一介電層120、第一閘極結構130及絕緣結構DS。
第一鰭結構115可由元件隔離區IS界定。第一鰭結構115可包括具有線性形狀且在第一方向X上延伸(例如，縱向)的第一鰭線部分。第一鰭結構115可具有較元件隔離區IS的上表面向上(例如，在垂直方向Z上)更遠地突出的形狀。
第一鰭結構115可包括第一下部半導體區115L及位於第一下部半導體區115L上的堆疊結構111a、111b、111c、112a、112b及112c。第一下部半導體區115L可在垂直方向Z上自基板 SUB延伸，且可由與基板SUB的材料相同的材料形成。堆疊結構111a、111b、111c、112a、112b及112c可包括交替地堆疊的多個第一層111a、111b及111c與多個第二層112a、112b及112c。
所述多個第一層111a、111b及111c可包括在垂直方向Z上彼此間隔開的第一矽鍺層111a、第二矽鍺層111b及第三矽鍺層111c。第一矽鍺層111a可與第一下部半導體區115L接觸。
所述多個第二層112a、112b及112c可包括在垂直方向Z上彼此間隔開的第一矽層112a、第二矽層112b及第三矽層112c。第一矽層112a可位於第一矽鍺層111a與第二矽鍺層111b之間，第二矽層112b可位於第二矽鍺層111b與第三矽鍺層111c之間，且第三矽層112c可位於第三矽鍺層111c的上表面上。
在示例性實施例中，第一鰭結構115可包括在垂直方向Z上與第一閘極結構130交疊的第一圖案部分及在垂直方向Z上與絕緣結構DS的第一絕緣層161交疊的第二圖案部分。第二圖案部分的側表面可直接與第一介電層120及元件隔離區IS接觸。在示例性實施例中，第二圖案部分的上部部分可直接與第一介電層120接觸，且第二圖案部分的下部部分可直接與元件隔離區IS接觸。
在示例性實施例中，第一鰭結構115的第一鰭線部分可例如在第二方向Y上具有第一寬度W1。第一寬度W1可寬於積體電路結構10的電晶體TR的電路鰭圖案15在第二方向Y上的寬度。在示例性實施例中，第一寬度W1可寬於電路鰭圖案15的所 述多個通道層21、22及23中的每一者在第二方向Y上的寬度。
在示例性實施例中，第一鰭結構115的第一鰭線部分在第二方向Y上的第一寬度W1可大於第一接觸結構140在第二方向Y上的寬度。
在示例性實施例中，所述多個第一層111a、111b及111c可為第一矽層至第三矽層，且所述多個第二層112a、112b、112c可為第一矽鍺層至第三矽鍺層。
第一介電層120可覆蓋元件隔離區IS及第一鰭結構115。第一介電層120可與元件隔離區IS的上表面、第一鰭結構115的側表面(在第二方向Y上截取或面對)及第一鰭結構115的上表面接觸。第一介電層120可覆蓋所述多個第一層111a、111b及111c的側表面以及所述多個第二層112a、112b及112c的側表面。第一介電層120可由氧化矽形成。
在示例性實施例中，第一介電層120可由氧化氧化物或沈積氧化物形成。在示例性實施例中，形成第一介電層120可包括使用形成覆蓋鰭結構115的半導體層並藉由對半導體層進行氧化而形成氧化氧化物的方法以及藉由對氧化氧化物執行沈積製程而形成沈積氧化物的方法中的一或二者來形成第一介電層120。
在示例性實施例中，第一介電層120可具有大於第一閘極結構130的第一閘極介電層132的第一厚度t1的第二厚度t2。
第一閘極結構130可在第一鰭結構115的上表面上在第一方向X上延伸(例如，縱向)。第一閘極結構130可包括第一閘 極介電層132、第一閘極導電層135、第一閘極頂蓋層136及第一閘極間隔層134。
第一閘極介電層132可位於第一閘極導電層135與第一鰭結構115之間。第一閘極介電層132可位於第一閘極導電層135與第一閘極間隔層134之間。第一閘極介電層132可覆蓋第一閘極導電層135的下表面及側表面。第一閘極介電層132可包含氧化物、氮化物或高k材料。
在示例性實施例中，第一閘極介電層132可包含具有高於第一介電層120的介電常數的介電常數的高k材料。
第一閘極導電層135可位於第一鰭結構115的上表面上。第一閘極導電層135可包括在第一方向X上延伸的第一閘極線部分。第一閘極導電層135可包含導電材料，例如：金屬氮化物，例如氮化鈦膜(TiN)、氮化鉭膜(TaN)或氮化鎢膜(WN)；金屬材料，例如鋁(Al)、鎢(W)或鉬(Mo)；或者半導體材料，例如摻雜多晶矽。
在示例性實施例中，第一鰭結構115的第一鰭線部分可在第二方向Y上具有第一寬度W1，且第一閘極導電層135的第一閘極線部分可在第二方向Y上具有第二寬度W2，且第二寬度W2可窄於(例如，小於)第一寬度W1。
第一寬度W1可為第一鰭結構115在第二方向Y上的最小寬度。第一寬度W1可為第三矽層112c在第二方向Y上的最小寬度。在示例性實施例中，第一鰭結構115可具有傾斜的側表面， 所述側表面各自具有隨著距基板SUB的上表面的距離沿垂直方向Z增加而減小的寬度，且第一鰭結構115的第一鰭線部分的第一寬度W1可為第三矽層112c的上端部在第二方向Y上的寬度(例如，第一鰭結構115的側壁之間的最小距離)。
在示例性實施例中，第一閘極結構130在第二方向Y上的第三寬度W3可窄於第一鰭結構115的第一鰭線部分在第二方向Y上的第一寬度W1。
在示例性實施例中，第一閘極導電層135的第一閘極線部分的第二寬度W2可窄於所述多個第一層111a、111b及111c中的每一者在第二方向Y上的寬度。
在示例性實施例中，第一閘極導電層135的第二寬度W2可窄於所述多個第二層112a、112b及112c中的每一者在第二方向Y上的寬度。
在示例性實施例中，第一鰭結構115可具有在第二方向Y上或相對於第二方向Y彼此相對的第一側表面115S1與第二側表面115S2，且第一閘極導電層135可具有在第二方向Y上或相對於第二方向Y彼此相對的第三側表面135S1與第四側表面135S2。在第二方向Y上，第一側表面115S1與第二側表面115S2之間的距離可大於第三側表面135S1與第四側表面135S2之間的距離(L1)。
在平面圖中，第一側表面115S1及第二側表面115S2中的至少一者的部分可與第三側表面135S1及第四側表面135S2中 的至少一者的部分並排(例如，可與其平行延伸)。第一側表面115S1可包括由第一介電層120覆蓋的第一部分及由元件隔離區IS覆蓋的第二部分。
在示例性實施例中，在第二方向Y上，彼此相鄰的第一鰭結構115的相對的側表面之間的第一距離D1可窄於或小於彼此相鄰的第一閘極導電層135的相對的側表面之間的第二距離D2。
第一閘極頂蓋層136可位於第一閘極導電層135上。第一閘極頂蓋層136可局部地凹陷至第一閘極導電層135或第一閘極介電層132中。第一閘極頂蓋層136的側表面可由第一閘極間隔層134環繞。第一閘極頂蓋層136可由氧化物、氮化物及氮氧化物(例如，SiO、SiN、SiCN、SiOC、SiON或SiOCN)形成。
第一閘極間隔層134可位於第一閘極導電層135的兩個側壁上。第一閘極間隔層134可在垂直方向Z上延伸。第一閘極間隔層134亦可在第一方向X上延伸。第一閘極間隔層134可具有多層式結構。第一閘極間隔層134可由氧化物、氮化物及氮氧化物形成，且可由低k膜形成。
在示例性實施例中，位於單一第一閘極導電層135的兩側上的第一閘極間隔層134的相對的側之間的距離L1(例如，在第二方向Y上)可小於第一鰭結構115的第一寬度W1。
絕緣結構DS可位於第一結構100上。絕緣結構DS的第一絕緣層161可覆蓋第一介電層120及第一閘極結構130。第二絕緣層162可位於第一絕緣層161上，且第三絕緣層163可位於 第二絕緣層162上。在第一結構100中，絕緣結構DS可被稱為第一絕緣結構。
圖3B至圖3F是根據示例性實施例的半導體元件的剖視圖。圖3C是自不同於圖3B的區觀察的半導體元件的剖視圖。
參照圖3C，半導體元件1的第一結構100可更包括第一接觸結構140及第一配線層150。
第一接觸結構140可穿透過第二絕緣層162且可連接至第一閘極導電層135。第一接觸結構140可在用於形成積體電路結構10的第二電路接觸結構CP2的相同製程中形成，且可具有與第二電路接觸結構CP2的結構相同或相似的結構。第一接觸結構140可包含上述金屬氮化物或金屬材料。第一接觸結構140的部分可在一個方向上延伸且可環繞基板SUB的中心區IC。
第一配線層150可位於第三絕緣層163中。第一配線層150可連接至第一接觸結構140。第一配線層150可在至少一個方向上延伸。第一配線層150可位於基板SUB的周邊區PERI上，以環繞基板SUB的中心區IC。第一配線層150可包含上述金屬氮化物或金屬材料。第一配線層150可在用於形成積體電路結構10的所述多個配線ML的相同製程中形成，且第一配線層150與所述多個配線ML可位於距基板SUB的上表面相同的水平高度上。
在示例性實施例中，可設置多個第一配線層150，且所述多個第一配線層150可彼此並排延伸。在示例性實施例中，第一配線層150上可進一步設置有多個通孔及多個配線層。
圖3D是根據示例性實施例的半導體元件的剖視圖。圖3C示出對應於圖3B的區。
圖3D示出半導體元件1的第一結構100的示意形狀。第一結構100可更包括覆蓋第一閘極結構130及第一介電層120的側表面的蝕刻終止層139。
所述多個第一層111a、111b及111c以及所述多個第二層112a、112b及112c可具有彎折或彎曲的側表面。在示例性實施例中，所述多個第一層111a、111b及111c的在第二方向Y上截取的側表面可具有向內彎折(例如，向內彎曲、下凹或凹陷)的區，且所述多個第二層112a、112b及112c在第二方向Y上的側表面可具有向外彎折(向外彎曲或上凸)的區。
在示例性實施例中，第一鰭結構115的第一側表面115S1’及第二側表面115S2’可具有向內彎折的表面。覆蓋第一鰭結構115的第一側表面115S1’及第二側表面115S2’的第一介電層120亦可具有用於與第一側表面115S1’及第二側表面115S2’的向內彎折的表面共形的形狀。
在示例性實施例中，參照圖3D中的放大插圖，第一鰭結構115的上表面可包括彎折或彎曲部分C1及C2。在示例性實施例中，位於所述多個第二層112a、112b及112c的最上部分上的第三矽層112c的上表面112Cs可包括彎折部分C1及C2。彎折部分C1及C2可包括其中第三矽層112c與第一閘極間隔層134接觸的第一彎折部分C1以及其中第三矽層112c與蝕刻終止層139 接觸的第二彎折部分C2。第一彎折部分C1可例如在蝕刻第一介電層120的部分的製程中形成，且第二彎折部分C2可在用於形成第一閘極間隔層134的蝕刻製程中形成。
圖3E是根據示例性實施例的半導體元件的剖視圖。圖3E是自不同於圖3C的區觀察的半導體元件的剖視圖。
參照圖3E，半導體元件1可更包括第一虛設結構100D。第一虛設結構100D可具有與第一結構100的結構相似的結構，或者可不包括第一接觸結構140。在示例性實施例中，第一虛設結構100D可包括第一鰭結構115、第一介電層120、第一閘極結構130及第一配線層150。第二絕緣層162可位於第一閘極結構130與第一配線層150之間。第一閘極結構130與第一配線層150可藉由第二絕緣層162而彼此間隔開(例如，在垂直方向Z上)。
圖3F是根據示例性實施例的半導體元件的剖視圖。圖3F示出對應於圖3C的區。
參照圖3F，在半導體元件1的第一結構100a中，第一閘極介電層132可覆蓋第一鰭結構115的上表面的部分。在第一介電層120的覆蓋第一鰭結構115的上表面的部分的部分被移除之後，可在第一鰭結構115的被暴露出的上表面上形成第一閘極介電層132。第一閘極介電層132的下表面可位於較第一閘極間隔層134的下表面的水平高度低的水平高度上或位於所述水平高度處。
圖4A是根據示例性實施例的半導體元件的剖視圖。圖 4A示出對應於圖3C的區。
參照圖4A，在半導體元件1的第一結構100b中，第一鰭結構115可不包括堆疊結構111a、111b、111c、112a、112b及112c，且可被配置成單一鰭。第一鰭結構115可自基板SUB在垂直方向Z上延伸。第一鰭結構115可被稱為第一鰭圖案。
在示例性實施例中，如在第二方向Y上量測，第一閘極導電層135的第一閘極線部分的第二寬度W2可窄於第一鰭結構115的第一鰭線部分的上端部的第一寬度W1。第一鰭結構115的第一鰭線部分的第一寬度W1可為第一鰭結構115在於第二方向Y上截取的橫截表面上的最小寬度。
在示例性實施例中，第一閘極導電層135的第一閘極線部分在第二方向Y上的第二寬度W2可窄於第一鰭結構115的下端部的寬度。第一鰭結構115的下端部的寬度可為第一鰭結構115在第二方向Y上的最大寬度。
圖4B是根據示例性實施例的半導體元件的剖視圖。圖圖4B是自不同於圖4A的區觀察的半導體元件的剖視圖。
參照圖4B，半導體元件1可更包括第一虛設結構100Db。第一虛設結構100Db可具有與第一結構100b相似的結構，但可不包括第一接觸結構140。如參照圖3C在前述示例性實施例中所述，第一閘極結構130可藉由第二絕緣層162與第一配線層150間隔開。
圖5A是半導體元件的實例的區的部分的放大平面圖。
圖5B是根據示例性實施例的半導體元件的剖視圖。圖5B是沿圖5A中的線I-I’截取的剖視圖。
參照圖5A及圖5B，在半導體元件1的第一結構100c中，第一閘極結構130的至少一個第一閘極結構130a可在垂直方向Z上與第一鰭結構115a的側表面交疊。
在示例性實施例中，第一閘極結構130a可具有不對稱形狀。在示例性實施例中，第一閘極結構130a的第一閘極介電層132中的至少一者的下端部可位於較第一鰭結構115a的上端部的水平高度低的水平高度上或位於所述水平高度處。在示例性實施例中，第一閘極結構130a的第一閘極介電層132及第一閘極導電層135可位於第一鰭結構115a的多個第二層112a、112b及112c的側表面上。
在示例性實施例中，在第一鰭結構115a中，第一層111a、111b及111c的部分可被自朝向第一閘極結構130a暴露出的側表面局部地移除，且其另一部分可保留在第二層112a、112b及112c之間。在此種情形中，所述多個其餘的第一層111a、111b及111c、第一閘極介電層132及第一閘極導電層135可一起形成於所述多個第二層112a、112b及112c之間。
在示例性實施例中，第一閘極結構130a的第一閘極導電層135可位於第一鰭結構115a上，且第一閘極導電層135的至少部分亦可形成於第一鰭結構115a的所述多個第二層112a、112b及112c之間。所述多個第二層112a、112b及112c可為半導體層。 第一閘極導電層135可包括自第一鰭結構115a的側表面延伸至所述多個第二層112a、112b及112c之間的區的突出部135IP1。
圖5C是根據示例性實施例的半導體元件的剖視圖。圖5C是自不同於圖5B的區觀察的半導體元件的剖視圖。
參照圖5C，半導體元件1可更包括第一虛設結構100Dc。第一虛設結構100Dc可具有與第一結構100c的結構相似的結構，但可不包括第一接觸結構140。如參照圖3C在前述示例性實施例中所述，第一閘極結構130及130a可藉由第二絕緣層162與第一配線層150間隔開。
圖5D是根據示例性實施例的半導體元件的剖視圖。圖5D示出對應於圖5B的區。
參照圖5D，在半導體元件1的第一結構100c’中，第一閘極結構130的至少一個第一閘極結構130a可在垂直方向Z上與第一鰭結構115a的側表面交疊。
在示例性實施例中，不同於圖3A中所示示例性實施例，第一鰭結構115a(上面設置有第一閘極結構130a)可僅包括堆疊結構(111a、111b、111c、112a、112b及112c)的所述多個第二層112a、112b及112c，例如可不包括第一層111a、111b、111c。第一閘極介電層132及第一閘極導電層135可位於已自其移除所述多個第一層111a、111b及111c的區中。第一介電層120的覆蓋第一鰭結構115a的部分可被移除。
在示例性實施例中，第一閘極結構130a的第一閘極導 電層135可位於第一鰭結構115a上，且第一閘極導電層135亦可形成於第一鰭結構115a的所述多個第二層112a、112b及112c之間。第一閘極導電層135可包括自第一鰭結構115a的側表面延伸至所述多個第二層112a、112b及112c之間的區的突出部135IP1。突出部135IP1可具有與所述多個第一層111a、111b及111c相對的側表面。
圖6A是根據示例性實施例的半導體元件的放大平面圖。
圖6B是根據示例性實施例的半導體元件的剖視圖。圖6B是沿圖6A中的線I-I’及線II-II’截取的剖視圖。
參照圖6A及圖6B，在半導體元件1的第一結構100d中，至少其中第一鰭結構115b與第一閘極結構130b可彼此相交的區可位於基板SUB的周邊區PERI上。
在其中第一鰭結構115b與第一閘極結構130b彼此相交的區中，第一介電層120的部分可被移除，多個第一層111a、111b及111c可被移除，且第一閘極介電層132及第一閘極導電層135可位於已自其移除第一層111a、111b及111c的空間中。
在第一鰭結構115b的至少一個橫截表面中，例如在沿圖6B中的線I-I’截取的橫截表面中，多個第一層111a、111b及111c、第一閘極介電層132及第一閘極導電層135可一起位於所述多個第二層112a、112b及112c之間。在示例性實施例中，第二矽鍺層111b可在第一矽層112a與第二矽層112b之間位於第一閘極導電層135的兩側上。
在第一鰭結構115b的至少一個橫截表面中，例如在沿圖6B中的線II-II’截取的橫截表面中，第一閘極介電層132及第一閘極導電層135亦可環繞所述多個第二層112a、112b及112c。
圖6C是根據示例性實施例的半導體元件的剖視圖。圖6C示出對應於圖6B的區。
參照圖6C，在半導體元件1的第一結構100e中，不同於圖6B中的第一結構100d，在其中第一鰭結構115c與第一閘極結構130c彼此相交的區中，所述多個第一層111a、111b及111c可不被自沿第一方向X的側表面移除，且可局部地保留。
在第一鰭結構115c的至少一個橫截表面中，例如在沿圖6C中的線I-I’截取的橫截表面中，所述多個第一層111a、111b及111c可保留在所述多個第二層112a、112b及112c之間。
在第一鰭結構115c的至少一個橫截表面中，例如在沿圖6C中的線II-II’截取的橫截表面中，所述多個第一層111a、111b及111c、第一閘極介電層132及第一閘極導電層135可一起位於所述多個第二層112a、112b及112c之間。在示例性實施例中，第一閘極導電層135的突出部135IP2可在第一矽層112a與第二矽層112b之間位於第二矽鍺層111b的兩側上。
圖7A是根據示例性實施例的半導體元件的剖視圖。
參照圖7A，在半導體元件1的第一結構100f中，第一鰭結構115N、115M及115W可具有不同的寬度。如在第二方向Y上量測，第一鰭結構115N、115M及115W可包括具有第一寬度 Wa1的第一窄鰭結構115N、具有第二寬度Wa2(大於第一寬度Wa1)的第一中間鰭結構115M及具有第三寬度Wa3(大於第二寬度Wa2)的第一寬鰭結構115W。
在第二方向Y上，第一閘極導電層135的第二寬度W2可窄於第一窄鰭結構115N的第一寬度Wa1、窄於第一中間鰭結構115M的第二寬度Wa2且窄於第一寬鰭結構115W的第三寬度Wa3。
第一窄鰭結構115N、第一中間鰭結構115M及第一寬鰭結構115W中的每一者可包括多個第一層111a、111b及111c以及多個第二層112a、112b及112c。
圖7B是根據示例性實施例的半導體元件的剖視圖。
參照圖7B，在半導體元件1的第一結構100g中，第一鰭結構115N、115M及115W中的每一者可不包括堆疊結構111a、111b、111c、112a、112b及112c，且可被配置成單一鰭。第一鰭結構115N、115M及115W可在垂直方向Z上自基板SUB延伸。第一鰭結構115N、115M及115W可被稱為第一鰭圖案。
在示例性實施例中，在第二方向Y上，第一閘極導電層135的第二寬度W2可窄於第一窄鰭結構115N的第一寬度Wa1、窄於第一中間鰭結構115M的第二寬度Wa2且窄於第一寬鰭結構115W的第三寬度Wa3。
圖8A是根據示例性實施例的半導體元件的剖視圖。
參照圖8A，半導體元件1的第一結構100h的第一鰭結構115可位於第一主動區RX1上。第一鰭結構115的第一下部半 導體區115L可在垂直方向Z上自第一主動區RX1延伸。第一主動區RX1與第一下部半導體區115L可由相同的材料(例如，矽)形成。元件隔離區IS可包括界定第一主動區RX1的深元件隔離區DIS。深元件隔離區DIS可覆蓋第一主動區RX1的側表面。
圖8B是根據示例性實施例的半導體元件的剖視圖。
參照圖8B，形成於半導體元件1的第一結構100i的第一主動區RX1上的第一鰭結構115可不包括堆疊結構111a、111b、111c、112a、112b及112c，且可形成單一接腳(pin)。
圖9A是根據示例性實施例的半導體元件的平面圖。
圖9B是根據示例性實施例的半導體元件的沿圖9A中的線I-I’截取的剖視圖。
參照圖9A及圖9B，在半導體元件1的第一結構100j中，第一鰭結構115d及第一閘極結構130d的結構可不同於前述示例性實施例。第一鰭結構115可具有相對寬於參照圖3A至圖8B闡述的前述示例性實施例中所述的第一鰭結構的寬度的寬度。第一閘極結構130d可在第一鰭結構115的上表面上以至少兩列進行設置。第一閘極導電層135可在第一鰭結構115的上表面上以至少兩列進行設置。第一閘極導電層135的第二寬度W2可窄於第一鰭結構115的寬度。
圖9C是根據示例性實施例的半導體元件的剖視圖，其示出對應於圖9B的區。
參照圖9C，在半導體元件1的第一結構100k中，第一 鰭結構115可不包括堆疊結構111a、111b、111c、112a、112b及112c，且可被配置成單一鰭。
圖10A是半導體元件的實例的區的部分的放大平面圖。
圖10B是根據示例性實施例的半導體元件的沿圖10A中的線I-I’截取的剖視圖。
一起參照圖1、圖3A、圖3B、圖10A及圖10B，半導體元件1可包括第一結構100及第二結構200。
第二結構200可位於基板SUB的周邊區PERI上。第二結構200可位於基板SUB的周邊區PERI的保護環區GR或阻擋區BR上。第二結構200亦可與第一結構100一起保護位於中心區IC上的積體電路結構10。第二結構200可包括環繞位於中心區IC上的積體電路結構10的水分氧化障壁結構或裂紋終止結構。第二結構200可有助於減少或防止裂紋的傳播，且可有助於防止水分或空氣自外部滲入。第二結構200可幫助阻擋在其他情況下可能自外部流入的靜電電流。
第二結構200中的每一者可包括元件隔離區IS、第二鰭結構215、第二介電層220、絕緣結構DS、第二接觸結構240、連接結構245及第二配線層250。不同於第一結構100，第二結構200可不包括閘極結構。
第二鰭結構215可具有與第一鰭結構115相同或相似的結構。第二鰭結構215可由元件隔離區IS界定。第二鰭結構215可在第一方向X上延伸。第二鰭結構215可具有較元件隔離區IS 的上表面向上更遠地突出的形狀。
第二鰭結構215可包括第二下部半導體區215L及位於第二下部半導體區215L上的堆疊結構211a、211b、211c、212a、212b及212c。堆疊結構211a、211b、211c、212a、212b及212c可包括交替地堆疊的多個第三層211a、211b及211c與多個第四層212a、212b及212c。
所述多個第三層211a、211b及211c可包括在垂直方向Z上彼此間隔開的第四矽鍺層211a、第五矽鍺層211b及第六矽鍺層211c。
所述多個第四層212a、212b及212c可包括在垂直方向Z上彼此間隔開的第四矽層212a、第五矽層212b及第六矽層212c。
參照圖3B所述的前述示例性實施例中的相應說明將適用於與對圖3A中所示所述多個第一層111a、111b及111c以及第二層112a、112b及112c的說明對應的對所述多個第三層211a、211b及211c以及所述多個第四層212a、212b及212c的說明。
第二鰭結構215可包括一對第一外部鰭圖案215_1及一對第一內部鰭圖案215_2。所述一對第一內部鰭圖案215_2可位於所述一對第一外部鰭圖案215_1之間。所述一對第一外部鰭圖案215_1與所述一對第一內部鰭圖案215_2可在至少一個方向上彼此並排(例如，平行)延伸。
第二介電層220可覆蓋元件隔離區IS及第二鰭結構215。第二介電層220可具有與第一介電層120的結構相同或相似的結 構。第二介電層220可由與第一介電層120的材料相同的材料形成。第二介電層220可在用於形成第一介電層120的相同製程中形成。第二介電層220與第一介電層120可彼此連接。
絕緣結構DS可位於第二結構200上。絕緣結構DS的第一絕緣層161可覆蓋第二介電層220。第二絕緣層162可位於第一絕緣層161上，且第三絕緣層163可位於第二絕緣層162上。在第二結構200中，絕緣結構DS可被稱為第二絕緣結構。
第二接觸結構240可在與第二鰭結構215可在其上延伸的方向相同的方向上延伸。第二接觸結構240可穿透過第一絕緣層161。第二接觸結構240可包含上述金屬氮化物、金屬材料或金屬-半導體化合物。第二接觸結構240可在用於形成積體電路結構10的第一電路接觸結構CP1的相同製程中形成，且可具有與第一電路接觸結構CP1的結構相同或相似的結構。第二接觸結構240可被稱為下部接觸結構。
在示例性實施例中，第二接觸結構240可連接至第二鰭結構215的至少部分。第二接觸結構240中的至少兩者可在一個第二鰭結構215上彼此並排。所述至少兩個第二接觸結構240中的每一者可分別在第一內部鰭圖案215_2上凹陷至第一內部鰭圖案215_2的上部部分中。
在示例性實施例中，第二接觸結構240可不與第一外部鰭圖案215_1接觸。
在示例性實施例中，第二接觸結構240的寬度可大於第 二鰭結構215的寬度。在示例性實施例中，第二接觸結構240的下端部的寬度可大於第二鰭結構215的上端部的寬度(例如，第一內部鰭圖案215_2的面對第二接觸結構240或與第二接觸結構240接觸的上端部的寬度)。
在示例性實施例中，第二接觸結構240可直接與第二介電層220接觸。
連接結構245可位於第二接觸結構240上。連接結構245可穿透過第二絕緣層162。連接結構245可連接至第二配線層250。連接結構245可包含在前述示例性實施例中闡述的金屬氮化物或金屬材料。連接結構245可被稱為上部接觸結構。
第二配線層250可位於第三絕緣層163中。第二配線層250可連接至連接結構245且可電性連接至第二接觸結構240。第二配線層250可具有與第一配線層150的結構相同或相似的結構。第二配線層250可在用於形成第一配線層150的相同製程中形成。
圖10C是根據示例性實施例的半導體元件的剖視圖。
參照圖10C，在半導體元件1的第二結構200a中，第二鰭結構215可不包括堆疊結構211a、211b、211c、212a、212b及212c，且可被配置成單一鰭。
圖11是根據示例性實施例的半導體元件的剖視圖。
參照圖11，在半導體元件1的第二結構200b中，第二接觸結構240的上部部分可凹陷。連接結構245a可具有向下彎曲(例如，向基板以上凸方式突出)的底表面240B。連接結構245a 的底表面240B可位於較第二接觸結構240的上表面低(例如，在垂直方向Z上較第二接觸結構240的上表面更靠近基板SUB)的水平高度上或位於所述水平高度處。第一絕緣層161a的上部部分亦可在相鄰的第二接觸結構240之間及連接結構245a下方凹陷。因此，位於相鄰的第二接觸結構240之間及連接結構245a下方的第一絕緣層161a可具有向基板SUB的上表面彎曲的凹槽(groove)。
圖12A是根據示例性實施例的半導體元件的平面圖，其示出半導體元件的第一結構的平面形狀。在示例性實施例中，第一結構100’及100”可具有各種平面形狀。
在平面圖中，第一結構100’的第一鰭結構115可具有鋸齒形狀(serration shape)或鋸齒狀形狀(serrated shape)。第一結構100”的第一閘極結構130亦可在第一鰭結構115上具有鋸齒形狀。
在平面圖中，第一結構100”的第一鰭結構115可具有之字形形狀(zigzag shape)。第一結構100”的第一閘極結構130亦可在第一鰭結構115上具有之字形形狀。
圖12B是根據示例性實施例的半導體元件的平面圖，其示出半導體元件的第一結構的平面形狀。在示例性實施例中，第一結構100'''及100''''可具有各種平面形狀。
在平面圖中，第一結構100'''的第一鰭結構115可具有鋸齒形狀，且第一結構100'''的第一閘極結構130可在第一鰭結構115上具有鋸齒形狀且可以至少兩列進行設置。
在平面圖中，第一結構100''''的第一鰭結構115可具有之字形形狀。第一結構100''''的第一閘極結構130亦可在第一鰭結構115上具有之字形形狀且可以至少兩列進行設置。
圖13A是根據示例性實施例的半導體元件的平面圖，其示出半導體元件的第二結構的平面形狀。在示例性實施例中，第二結構200’及200”可具有各種平面形狀。
在平面圖中，第二結構200’的第二鰭結構215可以至少四列進行設置且可具有鋸齒形狀。第二結構200’的第二接觸結構240亦可在第二鰭結構215的內部鰭圖案215_2上以至少兩列進行設置且可具有鋸齒形狀。
在平面圖中，第二結構200”的第二鰭結構215可以至少四列進行設置且可具有之字形形狀。第二結構200”的第二接觸結構240亦可在第二鰭結構215的內部鰭圖案215_2上以至少兩列進行設置且可具有之字形形狀。
圖13B是根據示例性實施例的半導體元件的平面圖。
參照圖13B，在平面圖中，第二結構200'''的第二鰭結構215可具有各自具有鋸齒形狀的第一圖案215P1及第二圖案215P2以及其中矩形區可交替地位於第一圖案215P1與第二圖案215P2之間的第三圖案215P3。第一圖案215P1及第二圖案215P2中的每一者可包括至少兩個第二鰭結構215。第三圖案215P3中的每一者可包括至少兩個第二鰭結構215。
在平面圖中，第二結構200'''的第二接觸結構240亦可 具有各自具有鋸齒形狀的第一接觸圖案240P1及第二接觸圖案240P2以及其中矩形區交替地位於第一接觸圖案240P1與第二接觸圖案240P2之間的第三接觸圖案240P3。
圖13C是根據示例性實施例的半導體元件的平面圖。
參照圖13C，第二結構200''''的第二鰭結構215可具有圖13B中所述的平面形狀。
在平面圖中，第二結構200''''的第二接觸結構240可包括在一個方向上(例如，在第一方向X上)延伸的第一延伸圖案240L1及第二延伸圖案240L2。
在平面圖中，第二結構200''''的第二接觸結構240可包括位於第一延伸圖案240L1與第二延伸圖案240L2之間的第一階梯圖案240LD1、第二階梯圖案240LD2及第三階梯圖案240LD3。第三階梯圖案240LD3可位於第一階梯圖案240LD1與第二階梯圖案240LD2之間。第一階梯圖案至第三階梯圖案240LD1、240LD2及240LD3中的每一者在平面圖中可具有階梯形狀。
第三階梯圖案240LD3可具有寬於第一階梯圖案240LD1及第二階梯圖案240LD2在第二方向Y上的寬度的寬度。第一階梯圖案240LD1與第二階梯圖案240LD2在平面圖中可具有實質上相同的形狀。
第一階梯圖案240LD1可包括在第一方向X上延伸(例如，縱向)的第一延伸線部分及將第一延伸線部分彼此連接且在第二方向Y上延伸(例如，縱向)的第一連接部分240CS1。
第二階梯圖案240LD2可包括在第一方向X上延伸的第二延伸線部分及將第二延伸線部分彼此連接且在第二方向Y上延伸的第二連接部分240CS2。
第三階梯圖案240LD3可包括在第一方向X上延伸的第三延伸線部分及將第三延伸線部分彼此連接且在第二方向Y上延伸的第三連接部分240CS3。
在第二方向Y上，第三連接部分240CS3可具有長於第一連接部分240CS1及第二連接部分240CS2的長度的長度。
圖14是根據示例性實施例的半導體元件的平面圖，其示出圖1中所示的區「D」。
參照圖14，保護環區GR可具有在第一方向X上延伸、在一點處在對角線方向上彎折、在另一點處在第二方向Y上再次彎折且在第二方向Y上延伸的形狀。多個第二結構200'''可位於保護環區GR上。參照圖14中的放大圖，在保護環區GR中，第二結構200'''的第二鰭結構215及第二接觸結構240可具有重複的圖案，且在隅角中，第二結構200'''的第二鰭結構215及第二接觸結構240可在對角線方向上線性延伸。
阻擋區BR可具有矩形環形狀，且如圖14中的放大圖中所示，阻擋區BR可包括其中第一結構100”的第一鰭結構115及第一閘極結構130以之字形形式設置的部分。多個第一結構100’及多個第二結構200’可位於阻擋區BR上。
阻擋區BR可在半導體元件1的隅角區中具有三角形形 狀，且在所述三角形形狀中可進一步設置有邊緣結構300。邊緣結構300可具有與第一結構100或第二結構200的垂直橫截表面相同的垂直橫截表面。邊緣結構300可具有在三角形形狀內在至少一個方向上延伸的線性形狀，且可具有相似於阻擋區BR中的第一結構100’或第二結構200’的鋸齒形狀。
圖15A至圖15G是根據示例性實施例的製造半導體元件的方法中的階段的圖。
參照圖15A，可在基板SUB上交替地堆疊第一層111a’、111b’及111c’與第二層112a’、112b’及112c’。
可在包括基板SUB的中心區IC及周邊區PERI的整個區中形成第一層111a’、111b’及111c’以及第二層112a’、112b’及112c’。
第一層111a’、111b’及111c’可由相對於第二半導體層112a’、112b’及112c’具有蝕刻選擇性的材料形成。第一層111a’、111b’及111c’可包含矽鍺(SiGe)，且第二半導體層112a’、112b’及112c’可包含矽(Si)。
參照圖15B，可藉由對基板SUB、第一層111a’、111b’及111c’以及第二層112a’、112b’及112c’進行圖案化來形成第一鰭結構115。
可在基板SUB的中心區IC上形成電路鰭圖案15，且可在基板SUB的周邊區PERI中形成第一鰭結構115及第二鰭結構215。
電路鰭圖案15、第一鰭結構115及第二鰭結構215可由元件隔離區IS界定。電路鰭圖案15、第一鰭結構115及第二鰭結構215可自基板SUB延伸且較元件隔離區IS的上表面向上更遠地突出。
在示例性實施例中，可不形成第一層111a、111b及111c以及第二半導體層112a、112b及112c，且藉由對基板SUB進行圖案化，可形成以單一鰭形狀形成的電路鰭圖案15、第一鰭結構115及第二鰭結構215。
參照圖15C，可在基板SUB上形成第一介電層120。
在基板SUB的周邊區PERI上，第二介電層220可覆蓋第二鰭結構215，進而使得第一介電層120可覆蓋第一鰭結構115。第一介電層120與第二介電層220可為同一層。第一介電層120及第二介電層220可覆蓋元件隔離區IS的上表面。
第一介電層120及第二介電層220可由氧化氧化物或沈積氧化物形成。
參照圖15D，可在第一鰭結構115上形成犧牲閘極層135S及第一閘極間隔層134。可形成覆蓋第一介電層120及第一閘極間隔層134的第一絕緣層161。
可使用遮罩圖案層對犧牲閘極層135S進行圖案化。犧牲閘極層135S可包含多晶矽。可藉由沿犧牲閘極層135S的上表面及側表面形成具有均勻厚度的膜並各向異性蝕刻所述膜來形成第一閘極間隔層134。
犧牲閘極層135S可具有線性形狀且可在一個方向上延伸(例如，縱向)。犧牲閘極層135S可具有窄於位於基板SUB的周邊區PERI上的第一鰭結構115的寬度(W1)的寬度(WS)。犧牲閘極層135S可與位於基板SUB的中心區IC上的電路鰭圖案15相交。位於中心區IC上的犧牲閘極層135S可具有窄於位於周邊區PERI上的犧牲閘極層135S的大小的大小。
在此製程之後，在基板SUB的中心區IC上，可自犧牲閘極層135S的兩側移除電路鰭圖案15的部分，且可對經移除的電路鰭圖案15的上部部分執行選擇性磊晶生長(selective epitaxial growth，SEG)製程，藉此形成源極/汲極區40。
參照圖15E，可藉由移除犧牲閘極層135S來形成開口。
可相對於第一閘極間隔層134、第一絕緣層161及第一介電層120選擇性地移除犧牲閘極層135S。
在基板SUB的中心區IC上，可移除犧牲閘極層135S，進而使得亦可移除被暴露出的介電層。在基板SUB的中心區IC上，可移除第一層111a、111b及111c。在基板SUB的周邊區PERI上，由於第一層111a、111b及111c被第一介電層120及第二介電層220覆蓋，因此可不移除第一層111a、111b及111c。在示例性實施例中，在基板SUB的周邊區PERI上，亦可局部地移除第一層111a、111b及111c。
參照圖15F，可在開口中形成第一閘極介電層132及第一閘極導電層135。可在第一閘極導電層135上形成第一閘極頂蓋 層136。
在基板SUB的中心區IC上，亦可在第一層111a、111b及111c被自其移除的區中形成電路閘極介電層32及電路閘電極35，藉此形成包括MBCFETTM的電晶體。在示例性實施例中，亦在基板SUB的周邊區PERI上，亦可在第一層111a、111b及111c被自其移除的區中形成第一閘極介電層132及第一閘極導電層135。
參照圖15G，可在第一絕緣層161上形成第二絕緣層162，且可形成第一接觸結構140。
在此製程之前，可在位於基板SUB的周邊區PERI上的源極/汲極區40上形成第一電路接觸結構CP1。可將第一電路接觸結構CP1與第二結構200的第二接觸結構240一起形成於基板SUB的周邊區PERI上。
在基板SUB的中心區IC上，可形成連接至電路閘電極35的第二電路接觸結構CP2。可將第二電路接觸結構CP2與第一接觸結構140一起形成於基板SUB的周邊區PERI上。
在基板SUB的周邊區PERI上，第一接觸結構140可穿透過第一閘極頂蓋層136，且可將第一接觸結構140連接至第一閘極導電層135。
此後，參照圖2A至圖3B，可形成第三絕緣層163，且可形成第一配線層150。因此，可形成第一結構100。
可在基板SUB的中心區IC上形成配線ML。可在基板 SUB的周邊區PERI上形成第二配線層250。
可在位於基板SUB的中心區IC上的第一電路接觸結構CP1上形成連接結構CM1，且可在位於基板SUB的周邊區PERI上的第二接觸結構240上形成連接結構245。因此，可形成第二結構200。
圖16A至圖16E是根據示例性實施例的製造半導體元件的方法中的階段的圖。
參照圖16A，可將犧牲閘極層135S中的至少一者形成為覆蓋位於第一鰭結構115的側表面上的第一介電層120。
第一閘極間隔層134中的至少一者可較第一鰭結構115的上表面向下更遠地延伸。
參照圖16B，可藉由移除犧牲閘極層135S來形成開口。可移除覆蓋位於第一鰭結構115的側表面上的第一介電層120的犧牲閘極層135S，且亦可移除第一介電層120，進而使得可暴露出第一層111a、111b及111c的側表面以及第二半導體層112a、112b及112c的側表面。
參照圖16C，在第一鰭結構115的部分中，可自向開口暴露出的側表面移除第一層111a、111b及111c的至少部分。在第一鰭結構115的其他部分中，可不移除第一層111a、111b及111c。
參照圖16D，可在開口中形成第一閘極介電層132及第一閘極導電層135。
亦可在第一層111a、111b及111c被自其移除的區中形 成第一閘極介電層132及第一閘極導電層135。
此後，參照圖2A至圖2C以及圖5A及圖5B，可形成第二絕緣層162，可形成第一接觸結構140，且可形成第三絕緣層163，且可形成第一配線層150。因此，可形成圖5B中所示的第一結構100c。
藉由總結及回顧，當切割晶圓時，在層間絕緣層中可能會形成裂紋，且裂紋可能會自半導體元件的邊緣轉移至內部積體電路區，此可能會損壞半導體元件。此外，水分可能自層間絕緣層的切出表面滲入，進而使得半導體元件可能被損壞。為幫助減少或防止此種情況，可形成環繞內部積體電路區的結構。
一或多個實施例可提供一種包括可有助於防止裂紋或水分滲入內部積體電路區的結構的半導體元件。
一或多個實施例可提供一種可有助於防止在製造半導體元件的製程期間犧牲閘極層可能自鰭結構抬起的現象的半導體元件。
根據前述示例性實施例，在半導體元件的周邊區中，當形成用於保護半導體元件的操作性質及阻擋外部有害環境的結構時，可防止犧牲閘極層自鰭結構抬起的現象。防止抬起現象的效果可藉由將犧牲閘極層的寬度配置成窄於鰭結構的寬度來獲得。
本文中已揭露示例性實施例，且儘管採用特定用語，然而所述特定用語僅是以一般及說明性意義來使用及解釋，而非用於限制目的。在一些情形中，如自提交本申請案時起對於此項技術 中具有通常知識者而言將顯而易見，除非另外特別指示，否則結合特定實施例所闡述的特徵、特性及/或組件可單獨使用或與結合其他實施例所闡述的特徵、特性及/或組件組合使用。因此，熟習此項技術者將理解，在不背離如在以下申請專利範圍中所闡述的本發明的精神及範圍的條件下，可作出形式及細節上的各種改變。
100:第一結構 111a:堆疊結構/第一層/第一矽鍺層 111b:堆疊結構/第一層/第二矽鍺層 111c:堆疊結構/第一層/第三矽鍺層 112a:堆疊結構/第二層/第一矽層 112b:堆疊結構/第二層/第二矽層 112c:堆疊結構/第二層/第三矽層 115:第一鰭結構/鰭結構 115L:第一下部半導體區 115S1:第一側表面 115S2:第二側表面 120:第一介電層 130:第一閘極結構 132:第一閘極介電層 134:第一閘極間隔層 135:第一閘極導電層 135S1:第三側表面 135S2:第四側表面 136:第一閘極頂蓋層 161:第一絕緣層 162:第二絕緣層 163:第三絕緣層 BR:阻擋區 D1:第一距離 D2:第二距離 DS:絕緣結構 GR:保護環區 I-I’:線 IS:元件隔離區 L1:距離 SUB:基板 t1:第一厚度 t2:第二厚度 W1:第一寬度/寬度 W2:第二寬度 W3:第三寬度 X:第一方向 Y:第二方向 Z:垂直方向

Claims (20)

  1. 一種半導體元件，包括：基板，具有中心區及環繞所述中心區的周邊區；積體電路結構，位於所述基板的所述中心區上；以及至少一個第一結構，位於所述基板的所述周邊區上且環繞所述基板的所述中心區，其中：所述至少一個第一結構的部分包括：第一鰭結構，由所述基板中的元件隔離區界定且自所述基板突出；第一介電層，覆蓋所述第一鰭結構的上表面及側表面以及所述元件隔離區的上表面；第一閘極結構，位於所述第一鰭結構上，所述第一閘極結構包括第一閘極導電層、覆蓋所述第一閘極導電層的下表面及側表面的第一閘極介電層以及位於所述第一閘極導電層的兩個側壁上的第一閘極間隔層；以及第一絕緣結構，覆蓋所述第一介電層及所述第一閘極結構，所述第一鰭結構包括具有線性形狀且在第一方向上延伸的第一鰭線部分，所述第一閘極結構的所述第一閘極導電層包括具有線性形狀且在所述第一方向上延伸的第一閘極線部分，所述第一鰭線部分在垂直於所述第一方向的第二方向上具有 第一寬度，且所述第一閘極線部分在所述第二方向上具有第二寬度，所述第二寬度窄於所述第一寬度。
  2. 如請求項1所述的半導體元件，其中：所述第一鰭結構包括第一下部半導體區以及交替地堆疊於所述第一下部半導體區上的第一矽層、第二矽層及第三矽層與第一矽鍺層、第二矽鍺層及第三矽鍺層，所述第一矽層位於所述第一矽鍺層與所述第二矽鍺層之間，所述第二矽層位於所述第二矽鍺層與所述第三矽鍺層之間，且所述第三矽層位於所述第三矽鍺層的上表面上。
  3. 如請求項2所述的半導體元件，其中所述第一鰭線部分的所述第一寬度是所述第三矽層在所述第二方向上的最小寬度。
  4. 如請求項1所述的半導體元件，其中：所述第一鰭結構是在垂直方向上較所述元件隔離區的所述上表面更遠地突出的單一鰭，且所述第一鰭線部分的所述第一寬度是所述第一鰭結構在於所述第二方向上截取的橫截表面上的最小寬度。
  5. 如請求項1所述的半導體元件，其中所述第一介電層具有大於所述第一閘極介電層的厚度的厚度。
  6. 如請求項1所述的半導體元件，更包括：第一配線層，在所述第一閘極結構上位於所述第一絕緣結構 中；以及第一接觸結構，位於所述第一閘極導電層與所述第一配線層之間，其中所述第一接觸結構在所述第二方向上的寬度窄於所述第一鰭線部分的所述第一寬度。
  7. 如請求項1所述的半導體元件，其中：所述積體電路結構包括：電路鰭圖案，由所述基板的所述元件隔離區界定且在所述第一方向上延伸，所述電路鰭圖案包括在垂直方向上彼此間隔開的多個通道層；電路閘電極，與所述電路鰭圖案相交且在所述第二方向上延伸；以及源極/汲極區，在所述電路閘電極的兩側上位於所述電路鰭圖案上，且所述第一鰭線部分的所述第一寬度大於所述電路鰭圖案的所述多個通道層中的每一者在所述第二方向上的寬度。
  8. 如請求項1所述的半導體元件，更包括位於所述基板的所述周邊區上的至少一個第二結構，其中所述至少一個第二結構包括：第二鰭結構，由所述基板中的所述元件隔離區界定、自所述基板突出且在所述第一方向上延伸；第二介電層，覆蓋所述第二鰭結構及所述元件隔離區； 第二絕緣結構，覆蓋所述第二介電層；下部接觸結構，在所述第二鰭結構上位於所述第二絕緣結構中、連接至所述第二鰭結構且具有大於所述第二鰭結構的寬度的寬度；上部接觸結構，在所述下部接觸結構上連接至所述下部接觸結構；以及第二配線層，在所述上部接觸結構上連接至所述上部接觸結構。
  9. 如請求項8所述的半導體元件，其中：所述基板的所述周邊區包括環繞所述中心區的保護環區及環繞所述保護環區的阻擋區，所述至少一個第二結構包括位於所述保護環區及所述阻擋區中的每一者上的多個所述第二結構，且所述至少一個第一結構包括位於所述阻擋區上的多個所述第一結構。
  10. 如請求項1所述的半導體元件，其中，在平面圖中：所述第一鰭結構具有鋸齒狀形狀，且所述第一閘極導電層在所述第一鰭結構上具有鋸齒狀形狀。
  11. 如請求項1所述的半導體元件，其中：所述第一鰭結構包括多個半導體層，且所述第一閘極導電層的至少部分位於所述多個半導體層之間。
  12. 如請求項1所述的半導體元件，其中所述第一鰭結 構的所述上表面包括彎折部分。
  13. 一種半導體元件，包括：基板，具有中心區及環繞所述中心區的周邊區；積體電路結構，位於所述基板的所述中心區上；以及第一結構，在所述基板的所述周邊區上環繞所述中心區，其中：所述第一結構的部分包括：第一鰭結構，較設置於所述基板中的元件隔離區更遠地突出，且在第一方向上延伸；第一介電層，覆蓋所述元件隔離區及所述第一鰭結構；以及第一閘極導電層，在所述第一鰭結構上在所述第一方向上延伸，所述第一鰭結構具有在垂直於所述第一鰭結構及所述第一閘極導電層在其上延伸的所述第一方向的第二方向上彼此相對的第一側表面與第二側表面，所述第一閘極導電層具有在所述第二方向上彼此相對的第三側表面與第四側表面，所述第一介電層覆蓋所述第一鰭結構的所述第一側表面及所述第二側表面，且其中所述第一側表面與所述第二側表面之間在所述第二方向上的距離大於所述第三側表面與所述第四側表面之間在所述第二 方向上的距離。
  14. 如請求項13所述的半導體元件，其中所述第一側表面及所述第二側表面中的至少一者的部分與所述第三側表面及所述第四側表面中的至少一者的部分並排。
  15. 如請求項13所述的半導體元件，其中所述第一鰭結構的所述第一側表面包括由所述第一介電層覆蓋的第一部分及由所述元件隔離區覆蓋的第二部分。
  16. 如請求項13所述的半導體元件，其中：所述第一鰭結構包括第一下部半導體區及交替地堆疊於所述第一下部半導體區上的多個第一層與多個第二層，所述多個第一層包括在垂直方向上彼此間隔開的第一矽鍺層、第二矽鍺層及第三矽鍺層，且所述多個第二層包括在所述垂直方向上彼此間隔開的第一矽層、第二矽層及第三矽層。
  17. 如請求項13所述的半導體元件，更包括第一閘極介電層，所述第一閘極介電層覆蓋所述第一閘極導電層的所述第三側表面及所述第四側表面、具有小於所述第一介電層的厚度的厚度且包含具有高於所述第一介電層的介電常數的介電常數的材料。
  18. 一種半導體元件，包括：基板，具有中心區及環繞所述中心區的周邊區；多個電晶體，位於所述基板的所述中心區上，所述多個電晶體包括電路鰭圖案、電路閘極結構及源極/汲極區；以及 多個第一結構，位於所述基板的所述周邊區上，其中：所述多個第一結構中的每一第一結構的部分包括：第一鰭結構，具有線性形狀、由所述基板中的元件隔離區界定且在第一方向上延伸，以及第一閘極導電層，具有線性形狀且在所述第一鰭結構上在所述第一方向上延伸，在垂直於所述第一方向的第二方向上，彼此相鄰的所述第一鰭結構的相對的側表面之間的第一距離小於彼此相鄰的所述第一閘極導電層的相對的側表面之間的第二距離。
  19. 如請求項18所述的半導體元件，其中所述第一鰭結構在所述第二方向上的寬度大於所述電路鰭圖案中的每一者在所述第二方向上的寬度。
  20. 如請求項19所述的半導體元件，其中：所述電路鰭圖案包括在垂直方向上彼此間隔開的多個通道層，所述電路閘極結構包括位於所述多個通道層之間及所述多個通道層上的電路閘極導電層，所述第一鰭結構包括第一下部半導體區及交替地堆疊於所述第一下部半導體區上的多個第一層與多個第二層，所述多個第一層包括在所述垂直方向上彼此間隔開的第一矽鍺層、第二矽鍺層及第三矽鍺層，且所述多個第二層包括在所述垂直方向上彼此間隔開的第一矽 層、第二矽層及第三矽層。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102849289B1 (ko) * 2020-07-30 2025-08-25 삼성전자주식회사 반도체 장치
US12170235B2 (en) * 2021-07-22 2024-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Seal ring structure for semiconductor device and the method thereof
US12438105B2 (en) * 2021-07-29 2025-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. Seal ring structure and method of fabricating the same
US12205907B2 (en) * 2021-12-20 2025-01-21 Taiwan Semiconductor Manufacturing Company, Ltd. Seal ring structures
US20230238448A1 (en) * 2022-01-27 2023-07-27 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure and method for fabricating the same
US12308318B2 (en) 2022-06-03 2025-05-20 Nanya Technology Corporation Semiconductor device structure with barrier portion
US12308291B2 (en) 2022-06-03 2025-05-20 Nanya Technology Corporation Method for preparing semiconductor device structure with barrier portion
TWI825936B (zh) * 2022-06-03 2023-12-11 南亞科技股份有限公司 具有阻障部的半導體元件結構
US20240088289A1 (en) * 2022-09-13 2024-03-14 Taiwan Semiconductor Manufacturing Company, Ltd. Low-frequency nosie transistors with curved channels
KR20240057914A (ko) 2022-10-25 2024-05-03 삼성전자주식회사 반도체 소자 및 그 제조 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160172359A1 (en) * 2014-12-16 2016-06-16 Young-Soo Yoon Moisture blocking structure and/or a guard ring, a semiconductor device including the same, and a method of manufacturing the same
US20200220015A1 (en) * 2019-01-08 2020-07-09 Samsung Electronics Co., Ltd. Semiconductor devices

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112011105970B4 (de) 2011-12-19 2020-12-03 Intel Corporation CMOS-Implementierung aus Germanium und lll-V-Nanodrähten und -Nanobändern in Gate-Rundum-Architektur
US9105830B2 (en) 2012-08-26 2015-08-11 Samsung Electronics Co., Ltd. Method and system for providing dual magnetic tunneling junctions using spin-orbit interaction-based switching and memories utilizing the dual magnetic tunneling junctions
US9076537B2 (en) 2012-08-26 2015-07-07 Samsung Electronics Co., Ltd. Method and system for providing a magnetic tunneling junction using spin-orbit interaction based switching and memories utilizing the magnetic tunneling junction
US8723225B2 (en) 2012-10-04 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. Guard rings on fin structures
US9048246B2 (en) 2013-06-18 2015-06-02 United Microelectronics Corp. Die seal ring and method of forming the same
US9437739B2 (en) 2014-03-06 2016-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Finfet seal ring
US9614056B2 (en) * 2014-10-28 2017-04-04 Globalfoundries Inc. Methods of forming a tri-gate FinFET device
US9385195B1 (en) 2015-03-31 2016-07-05 Stmicroelectronics, Inc. Vertical gate-all-around TFET
US11056449B2 (en) 2016-12-30 2021-07-06 Intel Corporation Guard ring structures and their methods of fabrication
JP6841161B2 (ja) 2017-05-25 2021-03-10 株式会社ソシオネクスト 半導体装置
KR102442096B1 (ko) 2017-11-22 2022-09-07 삼성전자주식회사 반도체 장치
US11417764B2 (en) * 2020-01-29 2022-08-16 Taiwan Semiconductor Manufacturing Co., Ltd. Interface profile control in epitaxial structures for semiconductor devices
KR102897583B1 (ko) * 2020-02-17 2025-12-10 삼성전자주식회사 가드 링을 포함하는 반도체 소자
US11271113B2 (en) * 2020-06-12 2022-03-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US11610977B2 (en) 2020-07-28 2023-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of forming nano-sheet-based devices having inner spacer structures with different widths
KR102849289B1 (ko) * 2020-07-30 2025-08-25 삼성전자주식회사 반도체 장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160172359A1 (en) * 2014-12-16 2016-06-16 Young-Soo Yoon Moisture blocking structure and/or a guard ring, a semiconductor device including the same, and a method of manufacturing the same
KR20160072965A (ko) * 2014-12-16 2016-06-24 삼성전자주식회사 수분 방지 구조물 및/또는 가드 링, 이를 포함하는 반도체 장치 및 그 제조 방법
US20200220015A1 (en) * 2019-01-08 2020-07-09 Samsung Electronics Co., Ltd. Semiconductor devices

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Publication number Publication date
TW202205675A (zh) 2022-02-01
CN114068719A (zh) 2022-02-18
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KR102849289B1 (ko) 2025-08-25
KR20220016332A (ko) 2022-02-09
US12040401B2 (en) 2024-07-16
US20220037521A1 (en) 2022-02-03
US20230087731A1 (en) 2023-03-23

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