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JP6841161B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
半導体装置において、電源端子（ＶＤＤ）と接地端子（ＶＳＳ）との間に、静電気放電（ＥＳＤ；Electro Static Discharge）の保護回路を設けることが知られている。
例えば、接地配線が接続されたガードリングで囲まれたＥＳＤ保護回路を備えた半導体装置を挙げることができる（例えば、特許文献１、２参照）。
特開２０１２−４３８４５号公報 特開２０１４−１５４５９５号公報
ところで、近年の半導体装置の微細化に伴い、エレクトロマイグレーション（ＥＭ：Electro Migration）による金属配線の信頼性不良が問題となっている。ＥＭは金属配線を流れる電流によって発生する現象であるため、金属配線をＥＳＤ電流が流れることで金属配線にＥＭが発生するおそれがある。しかし、ＥＭの発生を考慮したＥＳＤ保護回路を備えた半導体装置は知られていない。
本発明は、上記の点に鑑みてなされたもので、ＥＭの発生を抑制できるＥＳＤ保護回路を備えた半導体装置を提供することを目的とする。
本半導体装置は、基板と、前記基板に形成され、第１導電型の第１不純物領域及び第２不純物領域を有する第１トランジスタと、前記基板に形成され、前記第１トランジスタを平面視で囲んで位置し、前記第１導電型とは異なる第２導電型を有する第１ガードリングと、前記第１ガードリング上に形成され、前記第１ガードリングに電気的に接続する第１配線と、前記第１配線上に形成され、前記第１配線及び前記第２不純物領域に電気的に接続される接地配線と、を有し、前記第１トランジスタは、平面視で前記第１ガードリングとの間隔が第１の距離である第１部分と、平面視で前記第１ガードリングとの間隔が前記第１の距離より短い第２の距離である第２部分と、を備え、前記第１部分は平面視で前記接地配線から離れて位置し、前記第２部分は平面視で前記接地配線と重なって位置する。
開示の技術によれば、ＥＭの発生を抑制できるＥＳＤ保護回路を備えた半導体装置を提供することができる。
第１の実施の形態に係る半導体装置の回路図である。 第１の実施の形態に係る半導体装置の構成を例示する平面図である。 図２のＡ部の平面図である。 図３のＡ−Ａ線に沿う断面図である。 図３のＢ−Ｂ線に沿う断面図である。 図３のＣ−Ｃ線に沿う断面図である。 図３のＤ−Ｄ線に沿う断面図である。 第１の実施の形態の変形例１に係る半導体装置において図３に相当する平面図である。 図８のＡ−Ａ線に沿う断面図である。 図８のＢ−Ｂ線に沿う断面図である。 図８のＣ−Ｃ線に沿う断面図である。 図８のＤ−Ｄ線に沿う断面図である。 半導体装置１がナノワイヤＦＥＴである場合の図８のＡ−Ａ線に沿う断面図である。 半導体装置１がナノワイヤＦＥＴである場合の図８のＢ−Ｂ線に沿う断面図である。 ＶＤＤ配線、ＶＳＳ配線等の配置について説明する図である。 第１の実施の形態の変形例３の構成を例示する平面図である。 第２の実施の形態に係る半導体装置の構成を例示する平面図である。 第３の実施の形態に係る半導体装置の回路図である。 第３の実施の形態に係る半導体装置の構成を例示する平面図である。 他の対象回路の回路図（その１）である。 図２０に示す半導体装置の構成を例示する平面図である。 他の対象回路の回路図（その２）である。 図２２に示す半導体装置の構成を例示する平面図である。 他の対象回路の回路図（その３）である。 図２４に示す半導体装置の構成を例示する平面図である。 第４の実施の形態に係る半導体装置の構成を例示する平面図である。
以下、図面を参照して発明を実施するための形態について説明する。各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。なお、本願において、第１導電型とはＮ型又はＰ型であり、第２導電型とは第１導電型とは逆導電型のＰ型又はＮ型である。
〈第１の実施の形態〉
図１は、第１の実施の形態に係る半導体装置の回路図である。図１に示すように、半導体装置１は、Ｎ型の電界効果型トランジスタ（ＦＥＴ）であるＮＭＯＳ１１（第１トランジスタ）を有している。ＮＭＯＳ１１は、ＶＤＤとＶＳＳとの間に接続されている。ＮＭＯＳ１１のゲート電極１１３には、ＥＳＤトリガー回路Ｃ１１が接続されている。Ｄ１１は、寄生ダイオードである。
ＥＳＤトリガー回路Ｃ１１は、ＥＳＤサージを検出し、サージ発生時間内にＮＭＯＳ１１をＯＮさせる。これにより、ＶＤＤとＶＳＳとの間に接続されている保護対象回路をＥＳＤサージから保護することができる。なお、保護対象回路は、ＶＤＤとＶＳＳとの間に接続されている全ての回路としてもよい。
第１の実施の形態では、半導体装置１がプレーナ型ＦＥＴである場合を例にして、以下の説明を行う。
図２は、第１の実施の形態に係る半導体装置の構成を例示する平面図である。
図１及び図２に示すように、半導体装置１において、ＮＭＯＳ１１のＮ型の不純物領域１１１（第１不純物領域）はＶＤＤ配線１５２を介してＶＤＤ（電源端子）に電気的に接続されている。又、ＮＭＯＳ１１のＮ型の不純物領域１１２（第２不純物領域）はＶＳＳ配線１５３を介してＶＳＳ（接地端子）に電気的に接続されている。又、Ｙ方向に配列されたＮＭＯＳ１１のＮ型の不純物領域１１１同士は、配線１５１を介して電気的に接続されている。
ＮＭＯＳ１１の不純物領域１１１及び１１２、並びにゲート電極１１３は、Ｐ型の不純物領域であるガードリング１１７（第１ガードリング）に囲まれている。ガードリング１１７は、ガードリング１１７上に配置された金属配線層Ｍ１の配線１５４を介して、ＶＳＳ配線１５３に接続されている。又、配線１５４は、平面視でＮＭＯＳ１１を囲むように配置されている。
又、図２では、ガードリング１１７上に配置されるビアＶ０や、複数の不純物領域１１２を相互に電気的に接続する配線層Ｍ１の配線や、複数のゲート電極１１３を相互に電気的に接続する配線層Ｍ１の配線は省略されている。
なお、本願において、ガードリングとは、基板に形成された不純物領域であってトランジスタや回路を取り囲むものを意味する。但し、後述のＦｉｎＦＥＴやナノワイヤＦＥＴの場合のように、不純物領域が不連続にトランジスタや回路を取り囲むものも含まれる。
半導体装置１では、ＶＳＳ配線１５３の下にあるガードリング１１７（第１の部分とする）とＮＭＯＳ１１の不純物領域１１１との間隔Ｗ２又はＷ３が、ガードリング１１７の第１の部分とは異なる部分とＮＭＯＳ１１の不純物領域１１１との間隔Ｗ１よりも狭くなっている。
仮に、Ｗ１、Ｗ２、及びＷ３に差を設けない構造においてＶＳＳからＶＤＤへＥＳＤ電流が流れる場合、ＥＳＤ電流がＶＳＳ配線１５３の下部を流れると、その後、金属配線層Ｍ１の配線１５４を経由してＶＤＤに到達するため、配線１５４にＥＭが発生するおそれがある。
半導体装置１では、間隔Ｗ２又はＷ３が間隔Ｗ１よりも狭くなっているため、ＥＳＤ電流は、抵抗の高い間隔Ｗ１の部分よりも抵抗の低い間隔Ｗ２又はＷ３の部分を流れやすくなる。これにより、ＥＳＤ電流がガードリング１１７上の配線１５４を流れることを抑制可能となり、ＥＳＤ電流により配線１５４にＥＭが発生することを抑制できる。
なお、図２では、一例として、ガードリング１１７内にＮＭＯＳ１１がＹ方向に４段配置された例を示したが、これには限定されない。
以下、半導体装置１のレイアウトについて、より詳細に説明する。図３は、図２のＡ部の平面図である。図４は、図３のＡ−Ａ線に沿う断面図である。図５は、図３のＢ−Ｂ線に沿う断面図である。図６は、図３のＣ−Ｃ線に沿う断面図である。図７は、図３のＤ−Ｄ線に沿う断面図である。
図３〜図７を参照するに、半導体装置１において、Ｎ型半導体からなる基板１３０には、Ｐ型不純物を含有するＰ−Ｗｅｌｌ１３１、ＳＴＩ１３２（Shallow Trench Isolation）、Ｎ型の不純物領域１１１及び１１２、Ｐ型のガードリング１１７等が形成されている。ガードリング１１７上には、配線１５４が形成されている。配線１５４は、ビアＶ０を介してガードリング１１７と接続されている。なお、基板１３０の導電型がＰ型である場合、Ｐ−Ｗｅｌｌ１３１の形成を省略してもよい。
不純物領域１１１及び１１２、ガードリング１１７の表面には、例えばニッケルシリサイドやコバルトシリサイド等からなるシリサイド層１３３が形成されている。ＳＴＩ１３２は、例えばシリコン酸化膜から形成されている。なお、図中、Ｐ＋はＰ−ＷｅｌｌよりもＰ型不純物の濃度が高い領域を示し、Ｎ＋はＮ−ＷｅｌｌよりもＮ型不純物の濃度が高い領域を示している。
基板１３０上の不純物領域１１１と不純物領域１１２の間の領域に、ゲート絶縁膜１３４を介して、ゲート電極１１３が形成されている。ゲート電極１１３は、例えば、ポリシリコンにより形成することができる。ゲート電極１１３は、窒化チタン等の金属を有してもよい。ゲート絶縁膜１３４は、例えば、シリコン酸化膜により形成することができる。ゲート絶縁膜１３４は、ハフニウム、ジルコニウム、ランタン、イットリウム、アルミニウム、チタン又はタンタルの酸化物を有してもよい。
ゲート絶縁膜１３４及びゲート電極１１３の側面には、例えばシリコン酸化膜やシリコン窒化膜等からなるスペーサ膜１３５が設けられている。シリサイド層１３３、スペーサ膜１３５、ゲート電極１１３は、層間絶縁膜１３６により被覆されている。
金属配線層Ｍ１は、層間絶縁膜１３６に設けられたビアＶ０を介して、不純物領域１１１及び１１２、ガードリング１１７等と接続されている。金属配線層Ｍ１の側面は、層間絶縁膜１３７に被覆されている。金属配線層Ｍ１の上面は、層間絶縁膜１３８に被覆されている。
金属配線層Ｍ２は、層間絶縁膜１３８に設けられたビアＶ１を介して、金属配線層Ｍ１と接続されている。金属配線層Ｍ２の側面は、層間絶縁膜１３８に被覆されている。
金属配線層Ｍ１及びＭ２、並びにビアＶ１は、例えば窒化タンタルやタンタルのバリアメタル膜及び銅等から形成することができる。ビアＶ０は、例えば窒化チタンのグルー膜及びタングステンの膜等から形成することができる。金属配線層Ｍ１は、例えばシングルダマシン構造とすることができる。金属配線層Ｍ２及びビアＶ１は、例えばデュアルダマシン構造とすることができる。
層間絶縁膜１３６は、例えばシリコン酸化膜等から形成することができる。層間絶縁膜１３７及び１３８は、例えばＳｉＯＣ（炭素添加シリコンオキサイド）やポーラス膜等の低誘電率材料等から形成することができる。
なお、配線１５４は金属配線層Ｍ１に含まれ、ＶＤＤ配線１５２及びＶＳＳ配線１５３は金属配線層Ｍ２に含まれる。以下、図３〜図７に関して、更に詳しく説明する。
図３に示すように、ＶＳＳ配線１５３の下ではガードリング１１７とＮＭＯＳ１１の不純物領域１１１との間隔がＷ２となり、それ以外の部分のガードリング１１７とＮＭＯＳ１１の不純物領域１１１との間隔は、間隔Ｗ２よりも大きい間隔Ｗ１となっている。
又、平面視でＶＳＳ配線１５３と重なる位置のビアＶ０のガードリング１１７の延在方向（図３ではＹ方向）の密度を、平面視でＶＳＳ配線１５３と重ならない位置のビアＶ０のガードリング１１７の延在方向の密度より高くしてもよい。これにより、ＥＳＤ電流をＶＳＳ配線１５３の下のガードリング１１７に流しやすくすることができる。但し、平面視でＶＳＳ配線１５３と重なる位置のビアＶ０のガードリング１１７の延在方向の密度を、平面視でＶＳＳ配線１５３と重ならない位置のビアＶ０のガードリング１１７の延在方向の密度と同じにしてもよい。なお、ここでいう密度とは、平面視で一定方向に延在して配置されるビアＶ０の、単位長さあたりの配置個数のことを意味する。
なお、図３のように、ＶＳＳ配線１５３から離れるにつれて、段階的にガードリング１１７とＮＭＯＳ１１との間隔を離していくことも可能である。すなわち、ＮＭＯＳ１１におけるガードリング１１７との間隔が狭い部分（間隔Ｗ２の部分）とガードリング１１７との間隔が広い部分（間隔Ｗ１の部分）との間で、段階的にガードリング１１７との間隔が拡がってもよい。
このような配置とすることで、ＥＭ抑制の効果を得つつガードリング１１７内のＮＭＯＳの数を増やすことが可能となり、半導体装置１の性能（例えば、駆動能力やＥＳＤ保護能力）を向上することができる。
なお、図３に示したように、配線１５１の１つが、平面視でＶＳＳ配線１５３と重なる位置で不純物領域１１１と接続し、平面視で不純物領域１１１と重ならない位置（例えばガードリング１１７と不純物領域１１２との間のＳＴＩ１３２上）で、ＶＤＤ配線１５２と接続してもよい。
また、図３は図２の右側部分の拡大図であるが、図２の左側部分においても同様の構成となっていてもよい。
図３では、不純物領域１１２とＶＳＳ配線１５３とを電気的に接続しつつ、複数の不純物領域１１２を相互に電気的に接続し、Ｙ方向に延在する配線層Ｍ１の配線が図示されている。また、複数のゲート電極１１３を相互に電気的に接続し、Ｙ方向に延在する配線層Ｍ１の配線が図示されている。
図４及び図５に示すように、間隔Ｗ１の方が間隔Ｗ２よりも大きいため、図４のＳＴＩ１３２の下（Ｗ１の矢印の上方）のＰ−Ｗｅｌｌ１３１の抵抗値は、図５のＳＴＩ１３２の下（Ｗ２の矢印の上方）のＰ−Ｗｅｌｌ１３１の抵抗値よりも大きくなる。なお、図４のＰ−Ｗｅｌｌ１３１の部分の抵抗マークは、抵抗値が大きいことを模式的に示すものである（他の図でも同様）。
図６及び図７に示すように、金属配線層Ｍ１の配線１５１は、ビアＶ０を介して、ＮＭＯＳ１１の不純物領域１１１に接続する。又、配線１５１は、ＶＳＳ配線１５３の下からＶＤＤ配線１５２の下まで、ＮＭＯＳ１１が配置されていない領域のＳＴＩ１３２を跨いでＹ方向に延在し、ビアＶ１を介して、ＶＤＤ配線１５２に接続する。
なお、図４〜図７ではＶＤＤ配線１５２及びＶＳＳ配線１５３が金属配線層Ｍ２に配置されているが、金属配線層Ｍ２より上の金属配線層に配置することも可能である。
このように、第１の実施の形態に係る半導体装置１では、平面視でガードリング１１７との間隔が広い部分（間隔Ｗ１の部分）は平面視でＶＳＳ配線１５３から離れて（平面視で重ならずに）位置し、間隔が狭い部分（間隔Ｗ２又はＷ３の部分）は平面視でＶＳＳ配線１５３と重なって位置する。これにより、ＥＳＤ電流は、抵抗の高い間隔Ｗ１の部分よりも抵抗の低い間隔Ｗ２又はＷ３の部分を流れやすくなる。その結果、ＥＳＤ電流がガードリング１１７上の配線１５４を流れることを抑制可能となり、ＥＳＤ電流により配線１５４にＥＭが発生することを抑制できる。
又、平面視でＶＳＳ配線１５３と重なる位置のビアＶ０のガードリング１１７の延在方向（図３ではＹ方向）の密度を、平面視でＶＳＳ配線１５３と重ならない位置のビアＶ０のガードリング１１７の延在方向の密度より高くしてもよい。これにより、ＥＳＤ電流がＶＳＳ配線１５３の下に流れやすくなるため、ＥＳＤ電流により配線１５４にＥＭが発生することをいっそう抑制できる。
又、ＶＳＳ配線１５３から離れるにつれて、段階的にガードリング１１７とＮＭＯＳ１１との間隔を離してもよい。このような配置とすることで、ＥＭ抑制の効果を得つつガードリング１１７内のＮＭＯＳの数を増やすことが可能となり、半導体装置１の性能（例えば、駆動能力やＥＳＤ保護能力）を向上することができる。
なお、本実施の形態では、ＶＳＳ〜ＶＤＤ間にＮＭＯＳ１１が設けられているが、例えばＶＤＤの代わりに入出力信号端子（ＰＡＤ）とＶＳＳとの間にＮＭＯＳ１１を設けることも可能である。
〈第１の実施の形態の変形例１〉
第１の実施の形態の変形例１では、半導体装置１がＦｉｎＦＥＴ（フィン（ＦＩＮ）形状のチャネルを有する電界効果型トランジスタ）である場合の例を示す。なお、第１の実施の形態の変形例１において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。
図８は、図３に相当する平面図である。図９は、図８のＡ−Ａ線に沿う断面図である。図１０は、図８のＢ−Ｂ線に沿う断面図である。図１１は、図８のＣ−Ｃ線に沿う断面図である。図１２は、図８のＤ−Ｄ線に沿う断面図である。
図８に示すように、基本的な配置は図３の場合と同様である。但し、半導体装置１がＦｉｎＦＥＴである場合、プレーナ型ＦＥＴである場合とは異なり、ＮＭＯＳ１１において、Ｘ方向に延在するフィン（Ｆｉｎ）がＹ方向に複数本配置されている。又、ゲート電極１１３及びローカル配線Ｌ０が、複数本のフィンにＹ方向に跨って形成されている。
図８において、フィン（Ｆｉｎ）の終端上には、ダミーのゲート電極構造１１３Ｄが形成されているが、これは必須ではなく、ダミーのゲート電極構造１１３Ｄは形成されていなくてもよい。
ガードリング１１７もフィンで形成されている。半導体装置１がプレーナ型ＦＥＴである場合にはガードリング１１７は１本であったが（図２等参照）、半導体装置１がＦｉｎＦＥＴである場合は、分離しているフィンの集合がガードリング１１７となる。
なお、図８の例ではフィンは４本であるが、フィンの本数は１本でもよく、４本以外の複数本でもよい。
また、図３の場合と同様に、平面視でＮＭＯＳ１１の左右ともに図８と同様の構成となっていてもよい。
図９及び図１０に示すように、フィンは例えば半導体基板をパターニングして形成されたものであり、ここにイオン注入によって各トランジスタのソース及びドレインに対応する不純物領域が形成される。フィンと金属配線層Ｍ１の配線とは、ローカル配線Ｌ０と、ローカル配線Ｌ０上のビアＶ０とを介して接続される。又、ゲート電極１１３上にもローカル配線Ｌ０が形成された部分があり、その上にビア０及び金属配線層Ｍ１が形成される（図示は省略）。なお、ビアＶ０と金属配線層Ｍ１の配線とは、例えば、デュアルダマシン構造とすることができる。この場合、ビアＶ０及び金属配線層Ｍ１の配線は、例えば窒化タンタルやタンタルのバリアメタル膜及び銅等から形成することができる。また、ローカル配線Ｌ０は、例えば窒化チタンのグルー膜及びタングステンの膜等から形成することができる。
図１１及び図１２に示すように、金属配線層Ｍ１から金属配線層Ｍ２までにおいて、基本的な断面構造は図６及び図７の場合と同様である。但し、半導体装置１がプレーナ型ＦＥＴである場合とは異なり、トランジスタのソースドレインを構成する部分が、基板１３０から突出したフィン形状となっている。
このように、半導体装置１がＦｉｎＦＥＴである場合にも、第１の実施の形態と同様に間隔Ｗ１、Ｗ２、及びＷ３に差を設けることにより、ＥＳＤ電流は、抵抗の高い間隔Ｗ１の部分よりも抵抗の低い間隔Ｗ２又はＷ３の部分を流れやすくなる。その結果、ＥＳＤ電流がガードリング１１７上の配線１５４を流れることを抑制可能となり、ＥＳＤ電流により配線１５４にＥＭが発生することを抑制できる。
なお、第１の実施の形態と同様に、ガードリング１１７が延在する方向におけるビア０の配置密度を、ＶＳＳ配線１５３の下では高く、ＶＳＳ配線１５３の下とは異なる部分では低くしてもよい。又、ＶＳＳ配線１５３から離れるにつれて、段階的にガードリング１１７とＮＭＯＳ１１との間隔を離してもよい。これらの場合も、第１の実施の形態と同様の効果を奏する。
〈第１の実施の形態の変形例２〉
第１の実施の形態の変形例２では、半導体装置１がナノワイヤＦＥＴである場合の例を示す。なお、第１の実施の形態の変形例２において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。
平面図は図８と同様であるため、図示は省略する。図１３は、半導体装置１がナノワイヤＦＥＴである場合の図８のＡ−Ａ線に沿う断面図である。図１４は、半導体装置１がナノワイヤＦＥＴである場合の図８のＢ−Ｂ線に沿う断面図である。
図１３及び図１４に示すように、基本的な断面構造は図９及び図１０の場合と同様である。
但し、半導体装置１がナノワイヤＦＥＴである場合、ＦｉｎＦＥＴのチャネル部分がワイヤ状となっており、それを取り囲むようにゲート絶縁膜、ゲート電極が形成されている。
なお、間隔Ｗ１とＷ２との関係やガードリング上のビアの数、ガードリングから段階的に離間する構成、配線層の配置については基本的には第１の実施の形態及び変形例１と同様である。
図１３及び図１４に示すナノワイヤ１１５は電流が流れる細いワイヤであり、その両端が、ナノワイヤＦＥＴのソース領域及びドレイン領域となる部分を含む板状の構造物に接続されている。ナノワイヤ１１５は、例えばシリコンやゲルマニウム、又はそれらの混合物等の半導体材料により形成され、トランジスタのチャネルとなる。ナノワイヤ１１５の本数は、任意に決定することができる。少なくともゲート電極１１３と重なった部分は、ソースドレインと異なる導電型であるか、又は不純物注入がされていない。
なお、図１３及び図１４に示すナノワイヤ１１５のＺ方向の本数は２となっているが、１本でもよく、３より多い数でもよい。また、図８に示すように、ＮＭＯＳ１１におけるナノワイヤ１１５のＹ方向の本数は４本であるが、１本でもよく、４本以外の複数であってもよい。
図１３及び図１４の例では、ガードリング１１７の部分はナノワイヤを持たない構造（ＦｉｎＦＥＴと同様の板状の構造）となっているが、必要に応じてナノワイヤ構造を形成しても構わない。なお、本願のＮＭＯＳ１１、ガードリング１１７に限らず、トランジスタとして用いる部分をナノワイヤＦＥＴとし、それ以外の領域にＦｉｎＦＥＴと同様の板状の構造を形成してもよい。具体的には、ナノワイヤＦＥＴを有する半導体装置において、例えば基板やウェルに電位を供給するためのウェルタップ領域を板状の構造としてもよい。ナノワイヤＦＥＴのようなナノワイヤ構造と比べて板状の構造では基板に接続する面積が大きいため、このような構成とすることで全てをナノワイヤＦＥＴと同様の構造とした場合に比べて、基板と接続する領域で電気抵抗を低減することができる。
このように、半導体装置１がナノワイヤＦＥＴである場合にも、第１の実施の形態と同様に間隔Ｗ１、Ｗ２、及びＷ３に差を設けることにより、ＥＳＤ電流は、抵抗の高い間隔Ｗ１の部分よりも抵抗の低い間隔Ｗ２又はＷ３の部分を流れやすくなる。その結果、ＥＳＤ電流がガードリング１１７上の配線を流れることを抑制可能となり、ＥＳＤ電流により配線１５４にＥＭが発生することを抑制できる。
なお、第１の実施の形態と同様に、ガードリング１１７が延在する方向におけるビア０の配置密度を、ＶＳＳ配線１５３の下では高く、ＶＳＳ配線１５３の下とは異なる部分では低くしてもよい。又、ＶＳＳ配線１５３から離れるにつれて、段階的にガードリング１１７とＮＭＯＳ１１との間隔を離してもよい。これらの場合も、第１の実施の形態と同様の効果を奏する。
〈第１の実施の形態の変形例３〉
第１の実施の形態の変形例３では、ガードリングに囲まれた回路の配置が異なる例を示す。なお、第１の実施の形態の変形例３において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。
第１の実施の形態及び変形例１、２で説明したＶＤＤ配線１５２及びＶＳＳ配線１５３は、図１５に示すように、例えば、基板１３０の周辺を取り囲むように配置することができる。なお、ＶＤＤ配線１５２及びＶＳＳ配線１５３は、半導体装置の内部への湿気等の浸入を防止するために設けられる耐湿リング（図示せず）よりは内側に配置される。但し、ＶＤＤ配線１５２及びＶＳＳ配線１５３は必ずしもリング状でなくても構わないし、ＶＤＤ配線１５２がＶＳＳ配線１５３よりも外側に配置されても構わない。又、ＶＤＤ配線１５２及びＶＳＳ配線１５３が複数本あってもよい。又、複数のＶＤＤ配線１５２の間にＶＳＳ配線１５３が配置されてもよいし、複数のＶＤＤ配線１５２及び複数のＶＳＳ配線１５３が交互に配置されてもよい。
Ｉ／Ｏセル１７０は、入出力用の半導体素子が設けられる区画であり、基板１３０の周辺において、基板１３０の上下辺側（Ｘ方向に延在する辺側）、又は左右辺側（Ｙ方向に延在する辺側）に配置される。本発明の回路（ガードリング１１７に囲まれた部分）はＩ／Ｏセル１７０内に配置される。但し、Ｉ／Ｏセル１７０の一部又は全部は、電源供給パッド又は信号入出力パッド、ダミーパッドの下部に位置してもよい。
Ｉ／Ｏセル１７０が基板１３０の上下辺側（Ｘ方向に延在する辺側）に配置される場合については第１の実施の形態及び変形例１、２で説明したが、Ｉ／Ｏセル１７０が基板１３０の左右辺側（Ｙ方向に延在する辺側）に配置される場合には、例えば、図１６に示す配置とすることができる。
具体的には、Ｉ／Ｏセル１７０が基板１３０の左右辺側（Ｙ方向に延在する辺側）に配置される場合には、図１６に示すように、ＶＤＤ配線１５２及びＶＳＳ配線１５３がＹ方向に延在しＸ方向に並んで配置されることになる。そのため、ＮＭＯＳ１１とガードリング１１７との間隔Ｗ１、Ｗ２、Ｗ３に差を持たせる部分の位置も変わる。すなわち、第１の実施の形態及び変形例１、２では、間隔Ｗ１、Ｗ２の差があった部分がＹ方向に並んでいたのに対し、第２の実施の形態ではＸ方向に並んでいる。
なお、ＮＭＯＳ１１の向きをチップ内で揃えようとする場合、特にＦｉｎＦＥＴやナノワイヤＦＥＴの場合では、チップ内での位置によって回路内の配置を変更することがあるが、回路的には第１の実施の形態及び変形例１、２と等価となる。
又、図１６では、ガードリング１１７上に配置されるビアＶ０や、複数の不純物領域１１２を相互に電気的に接続する配線層Ｍ１の配線や、複数のゲート電極１１３を相互に電気的に接続する配線層Ｍ１の配線は省略されている。
〈第２の実施の形態〉
第２の実施の形態では、ＮＭＯＳとガードリングとの間隔の広狭の取り方が第１の実施の形態とは異なる例を示す。なお、第２の実施の形態において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。
図１７は、第２の実施の形態に係る半導体装置の構成を例示する平面図である。図１７では、上側がハンマー型であり、ＶＳＳ配線１５３から離れた位置（Ｂ部）のＮＭＯＳ１１とガードリング１１７との間隔が狭くなっている点が図２の場合と相違する。すなわち、図１７では、平面視でガードリング１１７との間隔が広い部分のＹ方向の両側に、ガードリング１１７との間隔が狭い部分が配置されている。
又、図１７では、ガードリング１１７上に配置されるビアＶ０や、複数の不純物領域１１２を相互に電気的に接続する配線層Ｍ１の配線や、複数のゲート電極１１３を相互に電気的に接続する配線層Ｍ１の配線は省略されている。
図１７において、Ｂ部はＶＳＳ配線１５３から離れた位置にあり、ＶＳＳ配線１５３からの抵抗値が高いため、狭くなっているＢ部までＥＳＤ電流が流れにくい。そのため、ＥＭ発生の抑制効果を持ちつつＮＭＯＳ１１の数を増やすことが可能となり、半導体装置１の性能（例えば、駆動能力やＥＳＤ保護能力）を向上することができる。
なお、図１７に示したように、Ｂ部はＶＤＤ配線１５２と平面視で重なる位置であってもよい。又、図１７に示したように、平面視で不純物領域１１１と重ならない位置（ガードリング１１７と不純物領域１１２との間のＳＴＩ１３２上）をＹ方向に延在する部分を有する配線１５１が、Ｂ部のＮＭＯＳ１１の不純物領域１１１と、ＶＳＳ配線１５３と重なる位置の不純物領域１１１とに接続してもよい。又、Ｂ部におけるガードリング１１７と不純物領域１１１との距離が、ＶＳＳ配線１５３と重なる位置のガードリング１１７と不純物領域１１１との距離と同じであってもよい。
その他の構成は、第１の実施の形態と同様であり、第１の実施の形態の変形例１及び２のように各種ＦＥＴを用いたり、変形例３のように回路の向きを変えたりすることも可能である。又、ＶＳＳ〜ＶＤＤ間だけでなく、ＶＤＤの代わりに入出力信号端子（ＰＡＤ）
とＶＳＳとの間にＮＭＯＳ１１を設けることも可能である。
〈第３の実施の形態〉
第３の実施の形態では、ＮＭＯＳに代えてＰＭＯＳを用いる例を示す。なお、第３の実施の形態において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。
図１８は、第３の実施の形態に係る半導体装置の回路図である。図１８に示すように、半導体装置１Ａは、Ｐ型の電界効果型トランジスタであるＰＭＯＳ２１（第２トランジスタ）を有している。ＰＭＯＳ２１は、ＶＤＤとＶＳＳとの間に接続されている。ＰＭＯＳ２１のゲート電極２１３には、ＥＳＤトリガー回路Ｃ１１が接続されている。Ｄ１１は、寄生ダイオードである。
図１９は、第３の実施の形態に係る半導体装置の構成を例示する平面図である。図１８及び図１９に示すように、半導体装置１Ａにおいて、ＰＭＯＳ２１のＰ型の不純物領域２１１（第３不純物領域）はＶＤＤ配線１５２を介してＶＤＤ（電源端子）に接続されている。又、ＰＭＯＳ２１のＰ型の不純物領域２１２（第４不純物領域）はＶＳＳ配線１５３を介してＶＳＳ（接地端子）に接続されている。又、Ｙ方向に配列されたＰＭＯＳ２１のＰ型の不純物領域２１２同士は、配線１５１を介して接続されている。なお、配線１５１は、簡略化して描かれている。
又、図１９では、ガードリング２１７上に配置されるビアＶ０や、複数の不純物領域２１１を相互に電気的に接続する配線層Ｍ１の配線や、複数のゲート電極２１３を相互に電気的に接続する配線層Ｍ１の配線は省略されている。
ＰＭＯＳ２１の不純物領域２１１及び２１２、並びにゲート電極２１３は、Ｎ型の不純物領域であるガードリング２１７（第２ガードリング）に囲まれている。ガードリング２１７は、ガードリング２１７上に配置された金属配線層Ｍ１の配線１５４を介して、ＶＤＤ配線１５２に接続されている。
仮に、Ｗ１、Ｗ２、及びＷ３に差を設けない構造においてＶＳＳからＶＤＤへＥＳＤ電流が流れる場合、ＥＳＤ電流がＶＳＳ配線１５３の下部を流れると、その後、金属配線層Ｍ１の配線１５４を経由してＶＤＤに到達するため、ＥＭ発生のおそれがある。
しかし、図１９に示すように、半導体装置１Ａでは、ＥＳＤ電流を流したいＶＤＤ配線１５２の下にあるガードリング２１７とＰＭＯＳ２１の不純物領域２１２との間隔Ｗ２又はＷ３が、他の部分のガードリング２１７とＰＭＯＳ２１の不純物領域２１２との間隔Ｗ１よりも狭くなっている。
すなわち、平面視でガードリング２１７との間隔が広い部分（間隔Ｗ１の部分）は平面視でＶＤＤ配線１５２から離れて位置し、間隔が狭い部分（間隔Ｗ２又はＷ３の部分）は平面視でＶＤＤ配線１５２と重なって位置する。
これにより、ＥＳＤ電流は、抵抗の高い間隔Ｗ１の部分よりも抵抗の低い間隔Ｗ２又はＷ３の部分を流れやすくなる。その結果、ＥＳＤ電流がガードリング２１７上の配線１５４を流れることを抑制可能となり、ＥＳＤ電流により配線１５４にＥＭが発生することを抑制できる。
なお、ＥＳＤ電流はＶＳＳ配線１５３から配線１５１を経由してＶＤＤ配線１５２の下部のＰＭＯＳ２１へ流れるが、ガードリング２１７上の配線１５４と比較して配線１５１が多く配置されているため、ＥＳＤ電流が分散され、ＥＭは発生し難い。
ＰＭＯＳ２１において、第１の実施の形態の変形例１及び２のように各種ＦＥＴを用いたり、変形例３のように回路の向きを変えたりすることも可能である。又、ＶＳＳ〜ＶＤＤ間だけでなく、ＶＤＤの代わりに入出力信号端子とすることも可能である。又、第２の実施の形態のようにＶＤＤ配線１５２から離れた位置のＰＭＯＳをガードリング２１７の近くに配置（ハンマー型）することも可能である。
〈対象回路〉
上記の各実施の形態及び各変形例は、図１及び図１８以外の回路にも適用可能である。ここでは、上記の各実施の形態及び各変形例を適用可能な対象回路について説明する。なお、以下の説明において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。
［その１］
図２０は、他の対象回路の回路図（その１）である。図２０に示すように、半導体装置１Ｂは、Ｎ型の電界効果型トランジスタであるＮＭＯＳ１１及び１２を有している。ＮＭＯＳ１１及び１２は、ＶＤＤとＶＳＳとの間に直列に接続されている。
具体的には、半導体装置１Ｂにおいて、ＮＭＯＳ１１のＮ型の不純物領域１１１はＶＤＤ配線を介してＶＤＤ（電源端子）に接続されている。又、ＮＭＯＳ１２のＮ型の不純物領域１２２はＶＳＳ配線を介してＶＳＳ（接地端子）に接続されている。又、ＮＭＯＳ１１のＮ型の不純物領域１１２とＮＭＯＳ１２のＮ型の不純物領域１２１とが接続されている。
又、ＮＭＯＳ１１のゲート電極１１３及びＮＭＯＳ１２のゲート電極１２３には、ＥＳＤトリガー回路Ｃ１１が接続されている。Ｄ１１は、寄生ダイオードである。
図２１は、図２０に示す半導体装置の構成を例示する平面図である。図２１（ａ）では、Ｉ／Ｏセル１７０内において、ＮＭＯＳ１１及び１２がＰ型のガードリング１１７で囲まれている。
ＶＤＤ配線１５２（図示せず）はＮＭＯＳ１１の不純物領域１１１に接続するため、ＮＭＯＳ１１について、第１及び第２の実施の形態及び変形例と同様に間隔Ｗ１、Ｗ２、及びＷ３に差を設ける。
これにより、ＥＳＤ電流は、抵抗の高い間隔Ｗ１の部分よりも抵抗の低い間隔Ｗ２又はＷ３の部分を流れやすくなる。その結果、ＥＳＤ電流がガードリング１１７上の配線を流れることを抑制可能となり、ＥＳＤ電流により配線にＥＭが発生することを抑制できる。なお、図２１（ｂ）のように、ガードリング１１７において、ＮＭＯＳ１１とＮＭＯＳ１２との間でＸ方向に延在する部分を省略しても構わない。
又、図２１（ａ）及び図２１（ｂ）では、ＮＭＯＳ１１とＮＭＯＳ１２がＹ方向に並んで配置されているが、ＮＭＯＳ１１とＮＭＯＳ１２とが、例えばＸ方向に１つずつ交互に配置されてもよい。
［その２］
図２２は、他の対象回路の回路図（その２）である。図２２に示すように、半導体装置１Ｃは、Ｐ型の電界効果型トランジスタであるＰＭＯＳ２１と、Ｎ型の電界効果型トランジスタであるＮＭＯＳ１１とを有している。ＰＭＯＳ２１及びＮＭＯＳ１１は、ＶＤＤとＶＳＳとの間に直列に接続されている。
具体的には、半導体装置１Ｃにおいて、ＰＭＯＳ２１のＰ型の不純物領域２１１はＶＤＤ配線を介してＶＤＤ（電源端子）に接続されている。又、ＮＭＯＳ１１のＮ型の不純物領域１１２はＶＳＳ配線を介してＶＳＳ（接地端子）に接続されている。又、ＰＭＯＳ２１のＰ型の不純物領域２１２とＮＭＯＳ１１のＮ型の不純物領域１１１とが接続され、不純物領域２１２と不純物領域１１１との接続部に更に入出力端子であるＰＡＤ１１が接続されている。
又、ＰＭＯＳ２１のゲート電極２１３及びＮＭＯＳ１１のゲート電極１１３には、駆動回路Ｃ１２及びＣ１３が接続されている。Ｄ１１は、寄生ダイオードである。
図２３は、図２２に示す半導体装置の構成を例示する平面図である。図２３では、Ｉ／Ｏセル１７０内において、ＰＭＯＳ２１がＮ型のガードリング２１７で囲まれ、ＮＭＯＳ１１がＰ型のガードリング１１７で囲まれている。
ＰＭＯＳ２１について第３の実施の形態と同様に間隔Ｗ１、Ｗ２、及びＷ３に差を設け、ＮＭＯＳ１１について第１及び第２の実施の形態及び変形例と同様に間隔Ｗ１、Ｗ２、及びＷ３に差を設ける。
これにより、ＥＳＤ電流は、抵抗の高い間隔Ｗ１の部分よりも抵抗の低い間隔Ｗ２又はＷ３の部分を流れやすくなる。その結果、ＰＡＤ１１からＶＤＤへの配線、及びＶＳＳからＰＡＤ１１への配線において、ＥＳＤ電流によりＥＭが発生することを抑制できる。
［その３］
図２４は、他の対象回路の回路図（その３）である。図２４に示すように、半導体装置１Ｄは、Ｐ型の電界効果型トランジスタであるＰＭＯＳ２１及び２２と、Ｎ型の電界効果型トランジスタであるＮＭＯＳ１１及び１２とを有している。
ＰＭＯＳ２１、ＰＭＯＳ２２、ＮＭＯＳ１１、及びＮＭＯＳ１２は、ＶＤＤとＶＳＳとの間に直列に接続されている。
具体的には、半導体装置１Ｄにおいて、ＰＭＯＳ２１のＰ型の不純物領域２１１はＶＤＤ配線を介してＶＤＤ（電源端子）に接続されている。又、ＰＭＯＳ２１のＰ型の不純物領域２１２とＰＭＯＳ２２のＰ型の不純物領域２２１とが接続されている。
又、ＮＭＯＳ１２のＮ型の不純物領域１２２はＶＳＳ配線を介してＶＳＳ（接地端子）に接続されている。又、ＮＭＯＳ１２のＮ型の不純物領域１２１とＮＭＯＳ１１のＮ型の不純物領域１１２とが接続されている。
又、ＰＭＯＳ２２のＰ型の不純物領域２２２とＮＭＯＳ１１のＮ型の不純物領域１１１とが接続され、不純物領域２２２と不純物領域１１１との接続部に更に入出力端子であるＰＡＤ１１が接続されている。
又、ＰＭＯＳ２１のゲート電極２１３及びＰＭＯＳ２２のゲート電極２２３には、ＰＭＯＳドライバ制御回路Ｃ１４が接続されている。又、ＮＭＯＳ１１のゲート電極１１３及びＮＭＯＳ１２のゲート電極１２３には、ＮＭＯＳドライバ制御回路Ｃ１５が接続されている。Ｄ１１は、寄生ダイオードである。
図２５は、図２４に示す半導体装置の構成を例示する平面図である。図２５（ａ）では、Ｉ／Ｏセル１７０内において、ＰＭＯＳ２１及び２２がＮ型のガードリング２１７で囲まれ、ＮＭＯＳ１１及び１２がＰ型のガードリング１１７で囲まれている。
ＶＤＤ配線１５２（図示せず）はＰＭＯＳ２１の不純物領域２１１に接続するため、ＰＭＯＳ２１について、第３の実施の形態と同様に間隔Ｗ１、Ｗ２、及びＷ３に差を設ける。又、図２０の回路と同様に、ＮＭＯＳ１１について、第１及び第２の実施の形態及び変形例と同様に間隔Ｗ１、Ｗ２、及びＷ３に差を設ける。
これにより、ＥＳＤ電流は、抵抗の高い間隔Ｗ１の部分よりも抵抗の低い間隔Ｗ２又はＷ３の部分を流れやすくなる。その結果、ＰＡＤ１１からＶＤＤへの配線、及びＶＳＳからＰＡＤ１１への配線において、ＥＳＤ電流によりＥＭが発生することを抑制できる。なお、図２５（ｂ）のように、ガードリング１１７において、ＮＭＯＳ１１とＮＭＯＳ１２との間でＸ方向に延在する部分を省略しても構わない。同様に、ガードリング２１７において、ＰＭＯＳ２１とＰＭＯＳ２２との間でＸ方向に延在する部分を省略しても構わない。
〈第４の実施の形態〉
第４の実施の形態では、図２０等に示した回路を、ガードリング内に配置する場合の例を示す。なお、第４の実施の形態において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。
図２６は、第４の実施の形態に係る半導体装置の構成を例示する平面図である。例えば、図２０のような、ＮＭＯＳ１１及び１２がＶＤＤとＶＳＳとの間にカスケード接続されている回路において、図２６に示すように、ＮＭＯＳ１１とＮＭＯＳ１２をＸ方向に交互に配置することも可能である。なお、図２６では、便宜上、ＶＤＤ配線１５２と電気的に接続される金属配線層Ｍ１の配線１５１を１５１Ｄ（Ｍ１）、ＶＳＳ配線１５３と電気的に接続される金属配線層Ｍ１の配線１５１を１５１Ｓ（Ｍ１）の符号で示す。
図２６の場合も、他の実施の形態や変形例と同様に、ＶＳＳ配線１５３の下にあるガードリング１１７（第１の部分とする）とＮＭＯＳ１１の不純物領域１１１との間隔Ｗ２又はＷ３が、ガードリング１１７の第１の部分とは異なる部分とＮＭＯＳ１１の不純物領域１１１との間隔Ｗ１よりも狭くなっている。
これにより、他の実施の形態や変形例と同様に、ＥＳＤ電流は、抵抗の高い間隔Ｗ１の部分よりも抵抗の低い間隔Ｗ２又はＷ３の部分を流れやすくなるため、ＥＳＤ電流がガードリング１１７上の配線１５４を流れることを抑制可能となり、ＥＳＤ電流により配線１５４にＥＭが発生することを抑制できる。
又、平面視でＶＳＳ配線１５３と重なる位置のビアＶ０のガードリング１１７の延在方向の密度を、平面視でＶＳＳ配線１５３と重ならない位置のビアＶ０のガードリング１１７の延在方向の密度より高くしてもよい。これにより、ＥＳＤ電流がＶＳＳ配線１５３の下に流れやすくなるため、ＥＳＤ電流により配線１５４にＥＭが発生することをいっそう抑制できる。
又、ＶＳＳ配線１５３から離れるにつれて、段階的にガードリング１１７とＮＭＯＳ１１との間隔を離してもよい。このような配置とすることで、ＥＭ抑制の効果を得つつガードリング１１７内のＮＭＯＳの数を増やすことが可能となり、半導体装置の性能（例えば、駆動能力やＥＳＤ保護能力）を向上することができる。
又、ＮＭＯＳ１１及び１２において、第１の実施の形態の変形例１及び２のようにＦｉｎＦＥＴやナノワイヤＦＥＴを用いたり、変形例３のように回路の向きを変えたりすることも可能である。又、第２の実施の形態のようにＶＤＤ配線１５２から離れた位置のＮＭＯＳ１１をガードリング１１７の近くに配置（ハンマー型）することも可能である。
ここまでの説明は図２０の回路について行ったが、例えば図２４の回路において、ＶＳＳ（接地端子）とＰＡＤ１１（入出力端子）との間にカスケード接続されたＮＭＯＳ１１及び１２について、図２６と同様に配置することが可能である。
又、図２４の回路において、ＶＤＤ（電源端子）とＰＡＤ１１（入出力端子）との間にカスケード接続されたＰＭＯＳ２１及び２２について、図２６と同様に配置することが可能である。
但し、ＰＭＯＳ２１及び２２の場合には、図１９の場合と同様に、ＰＭＯＳ２１の不純物領域２１１及び２１２、並びにゲート電極２１３は、Ｎ型の不純物領域であるガードリング２１７に囲まれ、ガードリング２１７はガードリング２１７上に配置された金属配線層Ｍ１の配線１５４を介して、ＶＤＤ配線１５２に接続される。
以上、好ましい実施の形態について詳説したが、上述した実施の形態に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態に種々の変形及び置換を加えることができる。
例えば、各実施の形態及び変形例は、必要に応じて適宜組み合わせることができる。
以上の各実施の形態及び変形例に関し、更に以下の付記を開示する。
（付記１） 基板と、
前記基板に形成され、第１導電型の第１不純物領域及び第２不純物領域を有する第１トランジスタと、
前記基板に形成され、前記第１トランジスタを平面視で囲んで位置し、前記第１導電型とは異なる第２導電型を有する第１ガードリングと、
前記第１ガードリング上に形成され、前記第１ガードリングに電気的に接続する第１配線と、
前記第１配線上に形成され、前記第１配線及び前記第２不純物領域に電気的に接続される接地配線と、を有し、
前記第１トランジスタは、平面視で前記第１ガードリングとの間隔が第１の距離である第１部分と、平面視で前記第１ガードリングとの間隔が前記第１の距離より短い第２の距離である第２部分と、を備え、
前記第１部分は平面視で前記接地配線から離れて位置し、前記第２部分は平面視で前記接地配線と重なって位置することを特徴とする半導体装置。
（付記２） 前記第１不純物領域が電源配線に電気的に接続することを特徴とする付記１に記載の半導体装置。
（付記３） 基板と、
前記基板に形成され、第２導電型の第３不純物領域及び第４不純物領域を有する第２トランジスタと、
前記基板に形成され、前記第２トランジスタを平面視で囲んで位置し、前記第２導電型とは異なる第１導電型を有する第２ガードリングと、
前記第２ガードリング上に形成され、前記第２ガードリングに電気的に接続する第２配線と、
前記第２配線上に形成され、前記第２配線及び前記第３不純物領域に電気的に接続される電源配線と、を有し、
前記第２トランジスタは、平面視で前記第２ガードリングとの間隔が第３の距離である第３部分と、平面視で前記第２ガードリングとの間隔が前記第３の距離より短い第４の距離である第４部分と、を備え、
前記第３部分は平面視で前記電源配線から離れて位置し、前記第４部分は平面視で前記電源配線と重なって位置することを特徴とする半導体装置。
（付記４） 基板と、
前記基板に形成され、第１導電型の第１不純物領域及び第２不純物領域を有する第１トランジスタと、
前記基板に形成され、前記第１トランジスタを平面視で囲んで位置し、前記第１導電型とは異なる第２導電型を有する第１ガードリングと、
前記第１ガードリング上に形成され、前記第１ガードリングに電気的に接続する第１配線と、
前記第１配線上に形成され、前記第１配線及び前記第２不純物領域に電気的に接続される接地配線と、
前記基板に形成され、第２導電型の第３不純物領域及び第４不純物領域を有する第２トランジスタと、
前記基板に形成され、前記第２トランジスタを平面視で囲んで位置し、前記第２導電型とは異なる第１導電型を有する第２ガードリングと、
前記第２ガードリング上に形成され、前記第２ガードリングに電気的に接続する第２配線と、
前記第２配線上に形成され、前記第２配線及び前記第３不純物領域に電気的に接続される電源配線と、を有し、
前記第１トランジスタは、平面視で前記第１ガードリングとの間隔が第１の距離である第１部分と、平面視で前記第１ガードリングとの間隔が前記第１の距離より短い第２の距離である第２部分と、を備え、
前記第１部分は平面視で前記接地配線から離れて位置し、前記第２部分は平面視で前記接地配線と重なって位置し、
前記第２トランジスタは、平面視で前記第２ガードリングとの間隔が第３の距離である第３部分と、平面視で前記第２ガードリングとの間隔が前記第３の距離より短い第４部分と、を備え、
前記第３部分は平面視で前記電源配線から離れて位置し、前記第４部分は平面視で前記電源配線と重なって位置することを特徴とする半導体装置。
（付記５） 前記第１ガードリングと前記第１配線とを接続する第１ビアが設けられ、
平面視で前記接地配線と重なる位置の前記第１ビアの前記第１ガードリングの延在方向の密度は、平面視で前記接地配線と重ならない位置の前記第１ビアの前記第１ガードリングの延在方向の密度よりも高いことを特徴とする付記１、２、又は４に記載の半導体装置。
（付記６） 前記第２ガードリングと前記第２配線とを接続する第２ビアが設けられ、
平面視で前記電源配線と重なる位置の前記第２ビアの前記第２ガードリングの延在方向の密度は、平面視で前記電源配線と重ならない位置の前記第２ビアの前記第２ガードリングの延在方向の密度よりも高いことを特徴とする付記３又は４に記載の半導体装置。
（付記７） 前記第１ガードリングと前記第１配線とを接続する第１ビアが設けられ、
平面視で前記接地配線と重なる位置の前記第１ビアの前記第１ガードリングの延在方向の密度は、平面視で前記接地配線と重ならない位置の前記第１ビアの前記第１ガードリングの延在方向の密度よりも高く、
前記第２ガードリングと前記第２配線とを接続する第２ビアが設けられ、
平面視で前記電源配線と重なる位置の前記第２ビアの前記第２ガードリングの延在方向の密度は、平面視で前記電源配線と重ならない位置の前記第２ビアの前記第２ガードリングの延在方向の密度よりも高いことを特徴とする付記４に記載の半導体装置。
（付記８） 前記第１不純物領域及び前記第４不純物領域が入出力端子に接続されていることを特徴とする付記４又は７に記載の半導体装置。
（付記９） 複数の前記第１トランジスタが直列に接続されたことを特徴とする付記１、４、７、又は８に記載の半導体装置。
（付記１０） 前記第１トランジスタは、平面視で前記第１ガードリングとの間隔が前記第１の距離より短い第５の距離である第５部分を有し、
前記第２部分は、平面視で前記第１部分と前記第５部分との間に位置することを特徴とする付記１、２、４、５、７、８、又は９に記載の半導体装置。
（付記１１） 平面視で前記第１部分と前記第２部分との間で、段階的に前記第１トランジスタと前記第１ガードリングとの間隔が拡がっていることを特徴とする付記１、２、４、５、７、８、９、又は１０に記載の半導体装置。
（付記１２） 前記第１トランジスタがＦｉｎＦＥＴであることを特徴とする付記１、２、４、５、７、８、９、１０、又は１１に記載の半導体装置。
（付記１３） 前記第１トランジスタがナノワイヤＦＥＴであることを特徴とする付記１、２、４、５、７、８、９、１０、又は１１に記載の半導体装置。
（付記１４） 前記第２トランジスタは、平面視で前記第２ガードリングとの間隔が前記第３の距離より短い第６の距離である第６部分を有し、
前記第４部分は、平面視で前記第３部分と前記第６部分との間に位置することを特徴とする付記３、４、又は６に記載の半導体装置。
（付記１５） 平面視で前記第３部分と前記第４部分との間で、段階的に前記第２トランジスタと前記第２ガードリングとの間隔が拡がっていることを特徴とする付記３、４、６、又は１４に記載の半導体装置。
（付記１６） 前記第２トランジスタがＦｉｎＦＥＴであることを特徴とする付記３、４、６、１４、又は１５に記載の半導体装置。
（付記１７） 前記第２トランジスタがナノワイヤＦＥＴであることを特徴とする付記３、４、６、１４、又は１５に記載の半導体装置。
１、１Ａ、１Ｂ、１Ｃ、１Ｄ 半導体装置
１１、１２ ＮＭＯＳ
２１、２２ ＰＭＯＳ
１１１、１１２、１２１、１２２、２１１、２１２、２２１、２２２ 不純物領域
１１３、１２３、２１３、２２３ ゲート電極
１１３Ｄ、１２３Ｄ ゲート電極構造
１１５ ナノワイヤ
１１７、２１７ ガードリング
１３０ 基板
１３１ Ｐ−Ｗｅｌｌ
１３２ ＳＴＩ
１３３ シリサイド層
１３４ ゲート絶縁膜
１３５ スペーサ膜
１３６、１３７、１３８ 層間絶縁膜
１５１、１５４ 配線
１５２ ＶＤＤ配線
１５３ ＶＳＳ配線
１７０ Ｉ／Ｏセル

Claims (11)

  1. 基板と、
    前記基板に形成され、第１導電型の第１不純物領域及び第２不純物領域を有する第１トランジスタと、
    前記基板に形成され、前記第１トランジスタを平面視で囲んで位置し、前記第１導電型とは異なる第２導電型を有する第１ガードリングと、
    前記第１ガードリング上に形成され、前記第１ガードリングに電気的に接続する第１配線と、
    前記第１配線上に形成され、前記第１配線及び前記第２不純物領域に電気的に接続される接地配線と、を有し、
    前記第１トランジスタは、平面視で前記第１ガードリングとの間隔が第１の距離である第１部分と、平面視で前記第１ガードリングとの間隔が前記第１の距離より短い第２の距離である第２部分と、を備え、
    前記第１部分は平面視で前記接地配線から離れて位置し、前記第２部分は平面視で前記接地配線と重なって位置することを特徴とする半導体装置。
  2. 前記第１不純物領域が電源配線に電気的に接続することを特徴とする請求項１に記載の半導体装置。
  3. 基板と、
    前記基板に形成され、第２導電型の第３不純物領域及び第４不純物領域を有する第２トランジスタと、
    前記基板に形成され、前記第２トランジスタを平面視で囲んで位置し、前記第２導電型とは異なる第１導電型を有する第２ガードリングと、
    前記第２ガードリング上に形成され、前記第２ガードリングに電気的に接続する第２配線と、
    前記第２配線上に形成され、前記第２配線及び前記第３不純物領域に電気的に接続される電源配線と、を有し、
    前記第２トランジスタは、平面視で前記第２ガードリングとの間隔が第３の距離である第３部分と、平面視で前記第２ガードリングとの間隔が前記第３の距離より短い第４の距離である第４部分と、を備え、
    前記第３部分は平面視で前記電源配線から離れて位置し、前記第４部分は平面視で前記電源配線と重なって位置することを特徴とする半導体装置。
  4. 基板と、
    前記基板に形成され、第１導電型の第１不純物領域及び第２不純物領域を有する第１トランジスタと、
    前記基板に形成され、前記第１トランジスタを平面視で囲んで位置し、前記第１導電型とは異なる第２導電型を有する第１ガードリングと、
    前記第１ガードリング上に形成され、前記第１ガードリングに電気的に接続する第１配線と、
    前記第１配線上に形成され、前記第１配線及び前記第２不純物領域に電気的に接続される接地配線と、
    前記基板に形成され、第２導電型の第３不純物領域及び第４不純物領域を有する第２トランジスタと、
    前記基板に形成され、前記第２トランジスタを平面視で囲んで位置し、前記第２導電型とは異なる第１導電型を有する第２ガードリングと、
    前記第２ガードリング上に形成され、前記第２ガードリングに電気的に接続する第２配線と、
    前記第２配線上に形成され、前記第２配線及び前記第３不純物領域に電気的に接続される電源配線と、を有し、
    前記第１トランジスタは、平面視で前記第１ガードリングとの間隔が第１の距離である第１部分と、平面視で前記第１ガードリングとの間隔が前記第１の距離より短い第２の距離である第２部分と、を備え、
    前記第１部分は平面視で前記接地配線から離れて位置し、前記第２部分は平面視で前記接地配線と重なって位置し、
    前記第２トランジスタは、平面視で前記第２ガードリングとの間隔が第３の距離である第３部分と、平面視で前記第２ガードリングとの間隔が前記第３の距離より短い第４部分と、を備え、
    前記第３部分は平面視で前記電源配線から離れて位置し、前記第４部分は平面視で前記電源配線と重なって位置することを特徴とする半導体装置。
  5. 前記第１ガードリングと前記第１配線とを接続する第１ビアが設けられ、
    平面視で前記接地配線と重なる位置の前記第１ビアの前記第１ガードリングの延在方向の密度は、平面視で前記接地配線と重ならない位置の前記第１ビアの前記第１ガードリングの延在方向の密度よりも高いことを特徴とする請求項１、２、又は４に記載の半導体装置。
  6. 前記第２ガードリングと前記第２配線とを接続する第２ビアが設けられ、
    平面視で前記電源配線と重なる位置の前記第２ビアの前記第２ガードリングの延在方向の密度は、平面視で前記電源配線と重ならない位置の前記第２ビアの前記第２ガードリングの延在方向の密度よりも高いことを特徴とする請求項３又は４に記載の半導体装置。
  7. 前記第１ガードリングと前記第１配線とを接続する第１ビアが設けられ、
    平面視で前記接地配線と重なる位置の前記第１ビアの前記第１ガードリングの延在方向の密度は、平面視で前記接地配線と重ならない位置の前記第１ビアの前記第１ガードリングの延在方向の密度よりも高く、
    前記第２ガードリングと前記第２配線とを接続する第２ビアが設けられ、
    平面視で前記電源配線と重なる位置の前記第２ビアの前記第２ガードリングの延在方向の密度は、平面視で前記電源配線と重ならない位置の前記第２ビアの前記第２ガードリングの延在方向の密度よりも高いことを特徴とする請求項４に記載の半導体装置。
  8. 前記第１不純物領域及び前記第４不純物領域が入出力端子に接続されていることを特徴とする請求項４又は７に記載の半導体装置。
  9. 複数の前記第１トランジスタが直列に接続されたことを特徴とする請求項１、４、７、又は８に記載の半導体装置。
  10. 前記第１トランジスタは、平面視で前記第１ガードリングとの間隔が前記第１の距離より短い第５の距離である第５部分を有し、
    前記第２部分は、平面視で前記第１部分と前記第５部分との間に位置することを特徴とする請求項１、２、４、５、７、８、又は９に記載の半導体装置。
  11. 平面視で前記第１部分と前記第２部分との間で、段階的に前記第１トランジスタと前記第１ガードリングとの間隔が拡がっていることを特徴とする請求項１、２、４、５、７、８、９、又は１０に記載の半導体装置。
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