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TWI839671B - 除錯系統、微處理裝置和除錯方法 - Google Patents

除錯系統、微處理裝置和除錯方法 Download PDF

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TWI839671B
TWI839671B TW110149275A TW110149275A TWI839671B TW I839671 B TWI839671 B TW I839671B TW 110149275 A TW110149275 A TW 110149275A TW 110149275 A TW110149275 A TW 110149275A TW I839671 B TWI839671 B TW I839671B
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馬紀哲
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新唐科技股份有限公司
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Abstract

本發明之提供了一種除錯系統。除錯系統包括一除錯器和一目標裝置。除錯器可用以輸出一輸出信號。上述輸出信號係一第一編碼信號或一重置信號，且上述第一編碼信號係由一第一資料信號和一第一時鐘信號編碼後所產生。目標裝置包括一串列除錯介面電路和一串列除錯存取埠。串列除錯介面電路耦接上述除錯器，以接收上述輸出信號。此外，串列除錯介面電路可解碼上述第一編碼信號，以產生上述第一資料信號和上述第一時鐘信號。串列除錯存取埠耦接串列除錯介面電路。串列除錯存取埠從串列除錯介面電路接收上述資料信號和上述時鐘信號，以進行目標裝置之除錯。

Description

除錯系統、微處理裝置和除錯方法
本發明之實施例主要係有關於一除錯技術，特別係有關於僅藉由一接腳傳送重置信號、資料信號和時鐘訊之除錯技術。
序列線偵錯(serial wire debug；SWD)介面是一種除錯介面。序列線偵錯介面可應用於晶片或處理器之除錯。傳統之序列線偵錯介面需要有SWDIO接腳、SWDCLC接腳和RESET接腳以分別接收資料信號、時鐘信號和重置信號。
在微控制器單元(microcontroller unit，MCU)之設計上，降低接腳之數量將可降低外部設備走線複雜度。因此，如何降低配置在微控制器單元之序列線偵錯介面之接腳數量，將是值得研究之課題。
有鑑於上述先前技術之問題，本發明之實施例提供了一種除錯系統、微處理裝置和除錯方法。
根據本發明之一實施例提供了一種除錯系統。除錯系統包括一除錯器和一目標裝置。除錯器可用以輸出一輸出信號。上述輸出信號係一第一編碼信號或一重置信號，且上述第一編碼信號係由一第一資料信號和一第一時鐘信號編碼後所產生。目標裝置包括一串列除錯介面電路和一除錯存取埠。串列除錯介面電路耦接上述除錯器，以接收上述輸出信號。此外，串列除錯介面電路可解碼上述第一編碼信號，以產生上述第一資料信號和上述第一時鐘信號。除錯存取埠耦接串列除錯介面電路。除錯存取埠從串列除錯介面電路接收上述資料信號和上述時鐘信號，以進行目標裝置之除錯。
在一些實施例中，串列除錯介面電路更包括一判斷電路。判斷電路判斷上述輸出信號之一週期時間是否大於一臨界值，以判斷上述輸出信號係上述第一編碼信號或上述重置信號。當上述輸出信號之上述週期時間大於一臨界值時，判斷電路判斷上述輸出信號係上述重置信號，以及當上述輸出信號之上述週期時間未大於上述臨界值時，判斷電路判斷上述輸出信號係上述第一編碼信號。
在一些實施例中，串列除錯介面電路更包括一解碼器。解碼器耦接判斷電路。解碼器可解碼上述第一編碼信號，以產生上述第一資料信號和上述第一時鐘信號。
在一些實施例中，串列除錯介面電路更包括一分析電路。分析電路耦接解碼器和除錯存取埠。分析電路根據上述第一資料信號，判斷上述第一資料信號和上述第一時鐘信號之一第一傳輸方向，以將上述第一資料信號和上述第一時鐘信號傳送給上述除錯存取埠。分析電路更從除錯存取埠接收一第二資料信號和一第二時鐘信號，並根據上述第一資料信號，判斷上述第二資料信號和上述第二時鐘信號之一第二傳輸方向。
在一些實施例中，串列除錯介面電路更包括一編碼電路。編碼電路耦接分析電路。編碼電路可接收上述第二資料信號和上述第二時鐘信號，以及編碼上述第二資料信號和上述第二時鐘信號，以產生一第二編碼資料。
在一些實施例中，上述第一編碼資料和上述第二編碼資料係經由一曼徹斯特編碼所產生。
根據本發明之一實施例提供了一種微處理裝置。微處理裝置包括一串列除錯介面電路和一除錯存取埠。串列除錯介面電路耦接一除錯器，以接收一輸出信號。此外，串列除錯介面電路解碼一第一編碼信號，以產生一第一資料信號和一第一時鐘信號。上述輸出信號係上述第一編碼信號或一重置信號，且上述第一編碼信號係由上述第一資料信號和上述第一時鐘信號編碼後所產生。除錯存取埠耦接串列除錯介面電路。除錯存取埠可從串列除錯介面電路接收上述資料信號和上述時鐘信號，以進行上述微處理裝置之除錯。
根據本發明之一實施例提供了一種除錯方法。除錯方法適用一除錯系統，其中除錯系統包括一除錯器和一目標裝置。除錯方法之步驟包括：藉由除錯器輸出一輸出信號，其中上述輸出信號係一第一編碼信號或一重置信號，且上述第一編碼信號係由一第一資料信號和一第一時鐘信號編碼後所產生；藉由目標裝置之一串列除錯介面電路接收上述輸出信號；當上述輸出信號係上述第一編碼信號時，藉由上述串列除錯介面電路解碼上述第一編碼信號，以產生上述第一資料信號和上述第一時鐘信號；以及藉由上述目標裝置之一除錯存取埠，從上述串列除錯介面電路接收上述資料信號和上述時鐘信號，以進行目標裝置之除錯。
關於本發明其他附加的特徵與優點，此領域之熟習技術人士，在不脫離本發明之精神和範圍內，當可根據本案實施方法中所揭露之除錯系統、微處理裝置和除錯方法，做些許的更動與潤飾而得到。
本章節所敘述的是實施本發明之較佳方式，目的在於說明本發明之精神而非用以限定本發明之保護範圍，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
第1圖係顯示根據本發明之一實施例所述之一除錯系統100之方塊圖。如第1圖所示，除錯系統100可包括一除錯器(debugger)110和一目標裝置120。注意地是，在第1圖中所示之方塊圖，僅係為了方便說明本發明之實施例，但本發明並不以第1圖為限。
根據本發明一實施例，目標裝置120可係一微控制器單元(microcontroller unit，MCU)或一晶片。如第1圖所示，根據本發明一實施例，目標裝置120可包括一串列除錯介面電路210、一串列(Serial Wire Debug，SWD)除錯存取埠(Debug Access Port，DAP)220和一處理器核心230。根據本發明一實施例，目標裝置120可藉由串列除錯介面電路210耦接至除錯器110，以進行串列除錯。串列除錯介面電路210可耦接至串列除錯存取埠220和處理器核心230。此外，串列除錯存取埠220可耦接至處理器核心230。注意地是，在第1圖中所示之目標裝置120僅係為了方便說明本發明之實施例，但本發明並不以第1圖為限。目標裝置120中亦可包含其他元件。
根據本發明之實施例，串列除錯介面電路210可應用於串列除錯技術。如第1圖所示，根據本發明一實施例，串列除錯介面電路210可包括一判斷電路211、一解碼器212、一編碼器213和一分析電路214。
根據本發明一實施例，判斷電路211可利用一計時器(timer)。根據本發明之一實施例，當除錯器110要對目標裝置120進行除錯時，除錯器110會發送一輸出信號S out至目標裝置120之串列除錯介面電路210。當串列除錯介面電路210之判斷電路211接收到輸出信號S out後，判斷電路211會判斷目前接收到之輸出信號之週期時間是否大於一臨界值(例如：100微秒( )，但本發明不以此為限)。特別說明地是，在本發明所述之週期時間係表示輸出信號S out從高位準轉換為低位準或從低位準轉換為高位準所經過之時間。
當判斷電路211判斷目前接收到之輸出信號之週期時間大於一臨界值時，判斷電路211會判斷輸出信號S out係一重置(Reset)信號S reset，且將重置信號S reset傳送給處理器核心230。根據本發明一實施例，判斷電路211可先將重置信號S reset傳送給處理器核心230。根據本發明一實施例，當重置信號S reset係一高位準時，目標裝置120不會進入重置，以及當重置信號S reset係一低位準時，目標裝置120進入一重置狀態。
當判斷電路211判斷目前接收到之輸出信號S out之週期時間未大於一臨界值時，判斷電路211會判斷輸出信號S out係一編碼信號S encode。接著，判斷電路211會將編碼信號S encode傳送給解碼器212。根據本發明一實施例，除錯器110所輸出之編碼信號S encode係預先經由一編碼技術來編碼一資料信號S data和一時鐘信號S clock所產生。根據本發明一實施例，本發明所採用之編碼技術可係曼徹斯特編碼(Manchester Coding)。解碼器212會根據所採用之編碼技術來解碼編碼信號S encode，以產生除錯器110所要傳送之資料信號S data和時鐘信號S clock。接著，解碼器212會將資料信號S data和時鐘信號S clock傳送給分析電路214。
根據本發明一實施例，分析電路214會根據來自解碼器212之資料信號S data中的命令位元(例如：RnW位元)，判斷後續資料信號S data和時鐘信號S clock之傳輸方向。也就是說，分析電路214會根據來自解碼器212之資料信號S data中的命令位元(例如：RnW位元)，判斷除錯器110所要求進行之操作係一寫入操作(即要從除錯器110寫入資料至目標裝置120)或是一讀取操作(即要從目標裝置120讀取資料至除錯器110)。根據本發明一實施例，當命令位元係一第一數值(例如：0)時，分析電路214會判斷資料信號S data和時鐘信號S clock係要從除錯器110寫入目標裝置120；以及當命令位元係一第二數值(例如：1)時，分析電路214會判斷係要從目標裝置120讀取資料信號S data和時鐘信號S clock至除錯器110。此外，根據本發明一實施例，分析電路214會根據資料信號S data中的確認位元(例如：ACK位元)，判斷是否有成功接收到資料信號S data。當分析電路214有成功接收到資料信號S data，分析電路214將可根據資料信號S data之傳輸方向，來傳送資料信號S data。
根據本發明一實施例，當分析電路214根據來自解碼器212之資料信號S data判斷資料信號S data和時鐘信號S clock之傳輸方向要從除錯器110寫入目標裝置120時，分析電路214會將解碼器212所解碼之資料信號S data和時鐘信號S clock傳送給串列除錯存取埠220。根據本發明一實施例，分析電路214可經由一資料路徑，傳送資料信號S data給串列除錯存取埠220，以及經由一時鐘路徑，傳送時鐘信號S clock給串列除錯存取埠220。串列除錯存取埠220接收到資料信號S data和時鐘信號S clock後，會將資料信號S data和時鐘信號S clock傳送給處理器核心230，以進行除錯之程序。
根據本發明一實施例，當分析電路214根據來自解碼器212之資料信號S data判斷資料信號S data和時鐘信號S clock之傳輸方向要從目標裝置120讀取至除錯器110時，分析電路214會將從串列除錯存取埠220接收到之資料信號S data和時鐘信號S clock傳送給編碼器213。根據本發明一實施例，分析電路214可經由資料路徑，從串列除錯存取埠220接收資料信號S data和時鐘信號S clock。編碼器213會經由一編碼技術(例如：曼徹斯特編碼(Manchester Coding))將資料信號S data和時鐘信號S clock編碼成一編碼信號S ’ encode。接著，編碼器213會將編碼信號S ’ encode傳送給判斷電路211。判斷電路211會再將編碼信號S ’ encode傳送給除錯器110。
根據本發明一實施例，除錯器110亦可包含一解碼器和一編碼器，以解碼編碼信號S ’ encode和產生編碼信號S encode。
根據本發明所提出之除錯系統100，目標裝置120將可僅藉由一接腳連接至除錯器110，就可傳輸串列除錯介面所要傳輸之重置信號S reset、資料信號S data和時鐘信號S clock。也就是說，本發明所提出之除錯系統100可將串列除錯介面之SWDIO接腳、SWDCLC接腳和RESET接腳整合成一接腳。因此，本發明提出之除錯系統100將可降低目標裝置120要進行串列除錯所需配置之接腳之數量。
第2圖係根據本發明之一實施例所述之一除錯方法之流程圖。除錯方法可適用除錯系統100。如第2圖所示，在步驟S210，藉由除錯系統100之除錯器，輸出一輸出信號，其中輸出信號係一第一編碼信號或一重置信號，且第一編碼信號係由一第一資料信號和一第一時鐘信號編碼後所產生。
在步驟S220，藉由除錯系統100之目標裝置之一串列除錯介面電路接收輸出信號。
在步驟S230，當輸出信號係第一編碼信號時，藉由串列除錯介面電路解碼第一編碼信號，以產生第一資料信號和第一時鐘信號。
在步驟S240，藉由目標裝置之一串列除錯存取埠，從串列除錯介面電路接收資料信號和時鐘信號，以進行目標裝置之除錯。
根據本發明一實施例，除錯方法之步驟更包括，藉由串列除錯介面電路之一判斷電路，判斷輸出信號之一週期時間是否大於一臨界值，以判斷輸出信號係第一編碼信號或重置信號。當輸出信號之週期時間大於臨界值時，判斷電路判斷輸出信號係重置信號，以及當輸出信號之週期時間未大於臨界值時，判斷電路判斷輸出信號係第一編碼信號。
根據本發明一實施例，除錯方法之步驟S230更包括，藉由串列除錯介面電路之一解碼器解碼上述第一編碼信號，以產生上述第一資料信號和上述第一時鐘信號。
根據本發明一實施例，除錯方法之步驟更包括，藉由串列除錯介面電路之一分析電路根據第一資料信號，判斷第一資料信號和第一時鐘信號之一第一傳輸方向，以將第一資料信號和第一時鐘信號傳送給串列除錯存取埠。此外，除錯方法之步驟更包括，藉由串列除錯介面電路之分析電路根據第一資料信號，判斷從一第二傳輸方向接收來自串列除錯存取埠之第二資料信號和第二時鐘信號。
根據本發明一實施例，除錯方法之步驟更包括，藉由串列除錯介面電路之一編碼電路，接收第二資料信號和第二時鐘信號，以及編碼第二資料信號和第二時鐘信號，以產生一第二編碼資料。
根據本發明一實施例，在除錯方法中，第一編碼資料和第二編碼資料係經由一曼徹斯特編碼所產生。
根據本發明提出之除錯方法，除錯系統100之目標裝置將可僅藉由一接腳連接至除錯系統100之除錯器，就可傳輸重置信號S reset、資料信號S data和時鐘信號S clock。因此，本發明提出之除錯方法將可降低串列除錯時所需配置之接腳之數量。
本說明書中以及申請專利範圍中的序號，例如「第一」、「第二」等等，僅係為了方便說明，彼此之間並沒有順序上的先後關係。
本發明之說明書所揭露之方法和演算法之步驟，可直接透過執行一處理器直接應用在硬體以及軟體模組或兩者之結合上。一軟體模組(包括執行指令和相關數據)和其它數據可儲存在數據記憶體中，像是隨機存取記憶體(RAM)、快閃記憶體(flash memory)、唯讀記憶體(ROM)、可抹除可規化唯讀記憶體(EPROM)、電子可抹除可規劃唯讀記憶體(EEPROM)、暫存器、硬碟、可攜式應碟、光碟唯讀記憶體(CD-ROM)、DVD或在此領域習之技術中任何其它電腦可讀取之儲存媒體格式。一儲存媒體可耦接至一機器裝置，舉例來說，像是電腦/處理器(爲了說明之方便，在本說明書以處理器來表示)，上述處理器可透過來讀取資訊(像是程式碼)，以及寫入資訊至儲存媒體。一儲存媒體可整合一處理器。一特殊應用積體電路(ASIC)包括處理器和儲存媒體。一用戶設備則包括一特殊應用積體電路。換句話說，處理器和儲存媒體以不直接連接用戶設備的方式，包含於用戶設備中。此外，在一些實施例中，任何適合電腦程序之產品包括可讀取之儲存媒體，其中可讀取之儲存媒體包括和一或多個所揭露實施例相關之程式碼。在一些實施例中，電腦程序之產品可包括封裝材料。
以上段落使用多種層面描述。顯然的，本文的教示可以多種方式實現，而在範例中揭露之任何特定架構或功能僅為一代表性之狀況。根據本文之教示，任何熟知此技藝之人士應理解在本文揭露之各層面可獨立實作或兩種以上之層面可以合併實作。
雖然本揭露已以實施例揭露如上，然其並非用以限定本揭露，任何熟習此技藝者，在不脫離本揭露之精神和範圍內，當可作些許之更動與潤飾，因此發明之保護範圍當視後附之申請專利範圍所界定者為準。
100:除錯系統 110:除錯器 120:目標裝置 210:串列除錯介面電路 211:判斷電路 212:解碼器 213:編碼器 214:分析電路 220:串列除錯存取埠 230:處理器核心 S out:輸出信號 S encode、S ’ encode:編碼信號 S reset:重置信號 S data:資料信號 S clock:時鐘信號 S210~S240:步驟
第1圖係顯示根據本發明之一實施例所述之一除錯系統100之方塊圖。 第2圖係根據本發明之一實施例所述之一除錯方法之流程圖。
100:除錯系統
110:除錯器
120:目標裝置
210:串列除錯介面電路
211:判斷電路
212:解碼器
213:編碼器
214:分析電路
220:除錯存取埠
230:處理器核心
Sout:輸出信號
Sencode、Sencode:編碼信號
Sreset:重置信號
Sdata:資料信號
Sclock:時鐘信號

Claims (10)

  1. 一種除錯系統，包括：一除錯器，輸出一輸出信號，其中上述輸出信號係一第一編碼信號或一重置信號，且上述第一編碼信號係由一第一資料信號和一第一時鐘信號編碼後所產生；以及一目標裝置，包括：一串列除錯介面電路，經由一接腳耦接上述除錯器，以經由上述接腳接收上述第一編碼信號或上述重置信號；以及解碼上述第一編碼信號，以產生上述第一資料信號和上述第一時鐘信號；以及一串列除錯存取埠，耦接上述串列除錯介面電路，從上述串列除錯介面電路接收上述第一資料信號和上述第一時鐘信號，以進行上述目標裝置之除錯。
  2. 如請求項1之除錯系統，其中上述串列除錯介面電路，更包括：一判斷電路，判斷上述輸出信號之一週期時間是否大於一臨界值，以判斷上述輸出信號係上述第一編碼信號或上述重置信號；其中當上述輸出信號之上述週期時間大於上述臨界值時，上述判斷電路判斷上述輸出信號係上述重置信號，以及當上述輸出信號之上述週期時間未大於上述臨界值時，上述判斷電路判斷上述輸出信號係上述第一編碼信號。
  3. 如請求項2之除錯系統，其中上述串列除錯介面電路，更包括：一解碼器，耦接上述判斷電路，和解碼上述第一編碼信號，以產生上述第一資料信號和上述第一時鐘信號。
  4. 如請求項3之除錯系統，其中上述串列除錯介面電路，更包括：一分析電路，耦接上述解碼器和上述串列除錯存取埠，根據上述第一資料信號，判斷上述第一資料信號和上述第一時鐘信號之一第一傳輸方向，以將上述第一資料信號和上述第一時鐘信號傳送給上述串列除錯存取埠；其中上述分析電路更根據上述第一資料信號，判斷從一第二傳輸方向接收來自上述串列除錯存取埠之一第二資料信號和一第二時鐘信號。
  5. 如請求項4之除錯系統，其中上述串列除錯介面電路，更包括：一編碼電路，耦接上述分析電路，接收上述第二資料信號和上述第二時鐘信號，以及編碼上述第二資料信號和上述第二時鐘信號，以產生一第二編碼資料。
  6. 一種微處理裝置，包括：一串列除錯介面電路，經由一接腳耦接一除錯器，以經由上述接腳接收一輸出信號，以及解碼一第一編碼信號，以產生一第一資料信號和一第一時鐘信號，其中上述輸出信號係上述第一 編碼信號或一重置信號；且上述第一編碼信號係由上述第一資料信號和上述第一時鐘信號編碼後所產生；以及一串列除錯存取埠，耦接上述串列除錯介面電路，從上述串列除錯介面電路接收上述第一資料信號和上述第一時鐘信號，以進行上述微處理裝置之除錯。
  7. 如請求項6之微處理裝置，更包括：一判斷電路，判斷上述輸出信號之一週期時間是否大於一臨界值，以判斷上述輸出信號係上述第一編碼信號或上述重置信號；其中當上述輸出信號之上述週期時間大於上述臨界值時，上述判斷電路判斷上述輸出信號係上述重置信號，以及當上述輸出信號之上述週期時間未大於上述臨界值時，上述判斷電路判斷上述輸出信號係上述第一編碼信號。
  8. 如請求項7之微處理裝置，更包括：一解碼器，耦接上述判斷電路，和解碼上述第一編碼信號，以產生上述第一資料信號和上述第一時鐘信號。
  9. 一種除錯方法，適用一除錯系統，其中上述除錯系統包括一除錯器和一目標裝置，其中上述除錯器經由一接腳耦接上述除錯器，上述除錯方法包括：藉由上述除錯器，輸出一輸出信號，其中上述輸出信號係一第一編碼信號或一重置信號，且上述第一編碼信號係由一第一資料信號和一第一時鐘信號編碼後所產生； 藉由上述目標裝置之一串列除錯介面電路經由上述接腳接收上述編碼信號或上述重置信號；當上述輸出信號係上述第一編碼信號時，藉由上述串列除錯介面電路解碼上述第一編碼信號，以產生上述第一資料信號和上述第一時鐘信號；以及藉由上述目標裝置之一串列除錯存取埠，從上述串列除錯介面電路接收上述第一資料信號和上述第一時鐘信號，以進行上述目標裝置之除錯。
  10. 如請求項9之除錯方法，更包括：藉由上述串列除錯介面電路之一分析電路根據上述第一資料信號，判斷上述第一資料信號和上述第一時鐘信號之一第一傳輸方向，以將上述第一資料信號和上述第一時鐘信號傳送給上述串列除錯存取埠；或藉由上述串列除錯介面電路之上述分析電路根據上述第一資料信號，判斷從一第二傳輸方向接收來自上述串列除錯存取埠之一第二資料信號和一第二時鐘信號。
TW110149275A 2021-12-29 2021-12-29 除錯系統、微處理裝置和除錯方法 TWI839671B (zh)

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