CN117596888A - 半导体装置 - Google Patents

Abstract

提供一种半导体装置，其能够提高可靠性。根据实施方式，半导体装置(1)包含：第一芯片(20)，其包含基板(201)；以及第二芯片(10)，其与所述第一芯片贴合。所述第二芯片包含：第一配线层(116)，其设有外部连接端子；第一半导体层(101_1)，其与所述第一配线层相接；以及导电体(130)，其沿第一方向延伸，端部与所述第一半导体层相接，且与所述第一芯片电连接。

Description

半导体装置

技术领域

本发明的实施方式涉及半导体装置。

背景技术

作为半导体装置中的一个，已知NAND型快闪存储器。

现有技术文献

专利文献

专利文献1：日本特开2020-150037号公报

专利文献2：日本特开2021-048249号公报

专利文献3：日本特开2022-035158号公报

专利文献4：日本特开2022-041052号公报

专利文献5：日本特开2022-045192号公报

发明内容

发明所要解决的课题

在本发明的一实施方式中，提供提高了可靠性的半导体装置。

用于解决课题的手段

实施方式的半导体装置包含：第一芯片，其包含基板；以及第二芯片，其与所述第一芯片贴合。所述第二芯片包含：第一配线层，其设有外部连接端子；第一半导体层，其与所述第一配线层相接；以及导电体，其沿第一方向延伸，端部与所述第一半导体层相接，且与所述第一芯片电连接。

附图说明

图1是表示第一实施方式的半导体装置的整体结构的框图。

图2是第一实施方式的半导体装置所包含的存储单元阵列的电路图。

图3是表示第一实施方式的半导体装置的贴合构造的概要的立体图。

图4是第一实施方式的半导体装置的俯视图。

图5是表示第一实施方式的半导体装置的剖面构造的一个例子的剖视图。

图6是表示第一实施方式的半导体装置中的壁区域的导电体的平面布局的一个例子的俯视图。

图7是表示第一实施方式的半导体装置中的贴合焊盘的剖面构造的一个例子的剖视图。

图8是表示第一实施方式的半导体装置中的存储单元阵列的剖面构造的一个例子的剖视图。

图9是表示第一实施方式的半导体装置中的存储柱的沿着XY平面的剖面构造的一个例子的剖视图。

图10是图5的区域E1的俯视图及剖视图。

图11是图5的区域E2的剖视图。

图12是表示第一实施方式的半导体装置中的阵列芯片的制造工序的一个例子的剖视图。

图13是表示第一实施方式的半导体装置中的阵列芯片的制造工序的一个例子的剖视图。

图14是表示第一实施方式的半导体装置中的阵列芯片的制造工序的一个例子的剖视图。

图15是表示第一实施方式的半导体装置中的阵列芯片的制造工序的一个例子的剖视图。

图16是表示第一实施方式的半导体装置中的阵列芯片的制造工序的一个例子的剖视图。

图17是表示第一实施方式的半导体装置中的阵列芯片的制造工序的一个例子的剖视图。

图18是表示第一实施方式的半导体装置中的贴合构造的制造工序的一个例子的剖视图。

图19是表示第一实施方式的半导体装置中的贴合构造的制造工序的一个例子的剖视图。

图20是表示第一实施方式的半导体装置中的贴合构造的制造工序的一个例子的剖视图。

图21是表示第一实施方式的半导体装置中的贴合构造的制造工序的一个例子的剖视图。

图22是表示第一实施方式的半导体装置中的贴合构造的制造工序的一个例子的剖视图。

图23是表示第一实施方式的第一变形例的半导体装置的剖面构造的一个例子的剖视图。

图24是表示第一实施方式的第二变形例的半导体装置的剖面构造的一个例子的剖视图。

图25是第一实施方式的第三变形例的半导体装置中的CC连接区域的俯视图及剖视图。

图26是表示第二实施方式的半导体装置的剖面构造的一个例子的剖视图。

图27是图26的区域E3的俯视图及剖视图。

图28是第二实施方式的半导体装置中的阵列芯片的制造工序的一个例子的剖视图。

图29是表示第二实施方式的半导体装置中的阵列芯片的制造工序的一个例子的剖视图。

图30是表示第二实施方式的半导体装置中的阵列芯片的制造工序的一个例子的剖视图。

图31是表示第二实施方式的半导体装置中的阵列芯片的制造工序的一个例子的剖视图。

图32是表示第二实施方式的半导体装置中的阵列芯片的制造工序的一个例子的剖视图。

图33是表示第二实施方式的半导体装置中的阵列芯片的制造工序的一个例子的剖视图。

图34是表示第二实施方式的半导体装置中的贴合构造的制造工序的一个例子的剖视图。

图35是表示第二实施方式的半导体装置中的贴合构造的制造工序的一个例子的剖视图。

图36是表示第二实施方式的半导体装置中的贴合构造的制造工序的一个例子的剖视图。

图37是表示第二实施方式的半导体装置中的贴合构造的制造工序的一个例子的剖视图。

图38是表示第二实施方式的半导体装置中的贴合构造的制造工序的一个例子剖视图。

图39是表示第二实施方式的第一变形例的半导体装置的剖面构造的一个例子的剖视图。

图40是第二实施方式的第二变形例的半导体装置中的CC连接区域的俯视图及剖视图。

附图标记说明

1…半导体装置

10…阵列芯片

11…存储单元阵列

20…电路芯片

21…定序器

22…电压产生电路

23…行解码器

24…感测放大器

100、201…半导体基板

101、101_1～101_5、101a～101c…半导体层

102、111、112、113～115、117、118、121、121a～121c、212、213…绝缘层

103、106、108、116、205、20、209…配线层

104、105、107、109、120、130、204、206、208、210…导电体

110、110a、110d、211、211a、211d…电极

119…表面保护层

140…阻挡绝缘膜

141…电荷蓄积膜

142…隧穿绝缘膜

143…半导体膜

144…芯膜

145…盖膜

150…牺牲层

202…栅极绝缘膜

203…栅极电极

BP、BPa、BPd…贴合焊盘

CCR1、CCR2…CC连接区域

CR…核心区域

MC0～MC7…存储单元晶体管

PT1a、PT1b、PT2…突出部分

SGD0～SGD3…选择栅极线

ST1、ST2…选择晶体管

SU0～SU3…串单元

WCR1、WCR2、WCR3…壁连接区域

WL0～WL7…字线

具体实施方式

以下，参照附图对实施方式进行说明。此外，在以下的说明中，对于具有大致相同的功能及结构的构成要素，标注相同的附图标记。在不需要重复说明的情况下，有时会加以省略。另外，以下所示的各实施方式是对用于使该实施方式的技术思想具体化的装置、方法进行例示的方式。实施方式的技术思想并不是要将构成部件的材质、形状、构造、配置等限定为下述各者。实施方式的技术思想能够在不脱离发明的主旨的范围内进行各种变更。这些实施方式及其变形包含在权利要求书所记载的发明及其等同的范围中。

1.第一实施方式

对第一实施方式的半导体装置进行说明。以下，作为半导体装置，以存储单元晶体管被三维地层叠在半导体基板上方的三维层叠型NAND型快闪存储器为例进行说明。

1.1结构

1.1.1半导体装置的整体结构

首先，参照图1对半导体装置1的整体结构的一个例子进行说明。图1是表示半导体装置1的整体结构的框图。此外，在图1中，用箭头线示出了各构成要素的连接的一部分，但构成要素之间的连接并不限于此。

半导体装置1例如是三维层叠型NAND型快闪存储器。三维层叠型NAND型快闪存储器包含三维地配置在半导体基板上方的多个非易失性的存储单元晶体管。

如图1所示，半导体装置1包含阵列芯片10和电路芯片20。半导体装置1是将阵列芯片10与电路芯片20贴合的构造(以下，记载为“贴合构造”)。

阵列芯片10是设有非易失性的存储单元晶体管的阵列的芯片。电路芯片20是设有对阵列芯片10进行控制的电路的芯片。本实施方式的半导体装置1是使阵列芯片10和电路芯片20贴合而形成。以下，在不限定阵列芯片10和电路芯片20中的哪一者的情况下，仅记载为“芯片”。此外，阵列芯片10可以设置多个。该情况下，可以在电路芯片20上层叠地贴合多个阵列芯片10。

阵列芯片10包含一个或多个存储单元阵列11。存储单元阵列11是三维地配置非易失的存储单元晶体管的区域。在图1的例子中，阵列芯片10包含一个存储单元阵列11。

电路芯片20包含定序器21、电压产生电路22、行解码器23及感测放大器24。

定序器21是半导体装置1的控制电路。例如，定序器21与电压产生电路22、行解码器23及感测放大器24连接。并且，定序器21控制电压产生电路22、行解码器23及感测放大器24。另外，定序器21基于外部控制器的控制而控制半导体装置1的整体的动作。更具体而言，定序器21执行写入动作、读出动作及擦除动作等。

电压产生电路22是产生用于写入动作、读出动作及擦除动作等的电压的电路。例如，电压产生电路22与行解码器23及感测放大器24连接。电压产生电路22将所产生的电压供给到行解码器23及感测放大器24等。

行解码器23是进行行地址的解码的电路。行地址是对存储单元阵列11的行方向的配线进行指定的地址信号。行解码器23基于行地址的解码结果，将从电压产生电路22施加的电压供给到存储单元阵列11。

感测放大器24是进行数据的写入及读出的电路。感测放大器24在读出动作时感测从存储单元阵列11读出的数据。另外，感测放大器24在写入动作时将与写入数据相应的电压供给到存储单元阵列11。

接下来，对存储单元阵列11的内部构成进行说明。存储单元阵列11具有多个块BLK。块BLK例如是一起被擦除数据的多个存储单元晶体管的集合。块BLK内的多个存储单元晶体管与行及列对应。在图1的例子中，存储单元阵列11包含块BLK0、BLK1及BLK2。

块BLK包含多个串单元SU。串单元SU例如是在写入动作或读出动作中一起被选择的多个NAND串的集合。NAND串包含串联连接的多个存储单元晶体管的集合。在图1的例子中，各块BLK包含四个串单元SU0～SU3。此外，存储单元阵列11内的块BLK的个数及块BLK内的串单元SU的个数是任意的。

1.1.2存储单元阵列的电路结构

接下来，参照图2对存储单元阵列11的电路结构的一个例子进行说明。图2是存储单元阵列11的电路图。此外，图2的例子示出了一个块BLK的电路结构。

如图2所示，串单元SU包含多个NAND串NS。

NAND串NS包含多个存储单元晶体管MC以及选择晶体管ST1及ST2。在图2的例子中，NAND串NS包含八个存储单元晶体管MC0～MC7。此外，NAND串NS所包含的存储单元晶体管MC的个数是任意的。

存储单元晶体管MC是非易失地存储数据的存储元件。存储单元晶体管MC包含控制栅极及电荷蓄积膜。存储单元晶体管MC可以是MONOS(Metal-Oxide-Nitride-Oxide-Silicon)型，也可以是FG(Floating Gate)型。MONOS型在电荷蓄积膜中使用绝缘层。FG型在电荷蓄积膜中使用导电体。以下，对存储单元晶体管MC为MONOS型的情况进行说明。

选择晶体管ST1及ST2分别是开关元件。选择晶体管ST1及ST2分别用于各种动作时的串单元SU的选择。NAND串NS所包含的选择晶体管ST1及ST2的个数是任意的。在NAND串NS中分别包含一个以上的选择晶体管ST1及ST2即可。

NAND串NS内的选择晶体管ST2、存储单元晶体管MC0～MC7及选择晶体管ST1的电流路径串联地连接。选择晶体管ST1的漏极与位线BL连接。选择晶体管ST2的源极与源极线SL连接。

同一块BLK内的存储单元晶体管MC0～MC7的控制栅极分别共同连接于字线WL0～WL7。更具体而言，例如，块BLK包含四个串单元SU0～SU3。并且，各串单元SU分别包含多个存储单元晶体管MC0。块BLK内的多个存储单元晶体管MC0的控制栅极共同连接于一个字线WL0。存储单元晶体管MC1～MC7也一样。

串单元SU内的多个选择晶体管ST1的栅极共同连接于一个选择栅极线SGD。更具体而言，串单元SU0内的多个选择晶体管ST1的栅极共同连接于选择栅极线SGD0。串单元SU1内的多个选择晶体管ST1的栅极共同连接于选择栅极线SGD1。串单元SU2内的多个选择晶体管ST1的栅极共同连接于选择栅极线SGD2。串单元SU3内的多个选择晶体管ST1的栅极共同连接于选择栅极线SGD3。

块BLK内的多个选择晶体管ST2的栅极共同连接于选择栅极线SGS。此外，与选择栅极线SGD相同，也可以是每个串单元SU设置不同的选择栅极线SGS。

字线WL0～WL7、选择栅极线SGD0～SGD3及选择栅极线SGS分别与行解码器23连接。

位线BL共同连接于各块BLK的各串单元SU内的一个NAND串NS。对于与一个位线BL连接的多个NAND串NS，分配相同的列地址。各位线BL与感测放大器24连接。

源极线SL例如是多个块BLK之间共有的。

一个串单元SU内连接于共同的字线WL的多个存储单元晶体管MC的集合例如被记载为“单体单元CU”。例如，写入动作及读出动作以单体单元CU为单位来执行。

1.1.3半导体装置的贴合构造

接下来，参照图3对半导体装置1的贴合构造的概要进行说明。图3是表示半导体装置1的贴合构造的概要的立体图。

如图3所示，阵列芯片10及电路芯片20各自包含设于相互相向的面的多个贴合焊盘BP。在贴合构造中，阵列芯片10的贴合焊盘BP与电路芯片20的贴合焊盘BP贴合起来，形成一个贴合焊盘BP。换言之，通过使构成设于阵列芯片10的贴合焊盘BP的电极(导电体)与构成设于电路芯片20的贴合焊盘BP的电极(导电体)贴合，形成贴合焊盘BP。贴合焊盘BP包含有源焊盘和虚设焊盘。有源焊盘在使半导体装置1动作之际作为信号或电源的路径发挥功能。即，有源焊盘与信号及电源中的任一方的路径电连接。虚设焊盘在使半导体装置1动作之际不作为信号及电源中的任一方的路径发挥功能。即，虚设焊盘与信号及电源中的任一方的路径均不电连接。

以下，将阵列芯片10与电路芯片20贴合的面(以下，记载为“贴合面”)设为XY面。将XY面中相互正交的方向设为X方向及Y方向。另外，将与XY平面大致垂直且从阵列芯片10朝向电路芯片20的方向设为Z1方向。将与XY平面大致垂直且从电路芯片20朝向阵列芯片10的方向设为Z2方向。在不限定是Z1方向及Z2方向中的哪一方的情况下，记载为Z方向。

1.1.4半导体装置的平面布局

接下来，参照图4对半导体装置1的平面布局的一个例子进行说明。图4是半导体装置1的俯视图。

如图4所示，半导体装置1的平面布局大体上包含元件区域ER、壁区域WR、外周区域OR和切口区域KR。而且，元件区域ER包含核心区域CR和周边电路区域PR。

元件区域ER是设有存储单元阵列11、定序器21、电压产生电路22、行解码器23及感测放大器24等构成半导体装置1的元件的区域。

核心区域CR例如是设于元件区域ER的中央部的矩形的区域。在阵列芯片10的核心区域CR中配置存储单元阵列11。电路芯片20的核心区域CR可配置行解码器23及感测放大器24。此外，核心区域CR可被配置成任意的形状及任意的区域。在半导体装置1具有多个存储单元阵列11的情况下，元件区域ER可包含多个核心区域CR。

周边电路区域PR是元件区域ER中以包围核心区域CR的外周的方式设置的例如四边环状的区域。例如，在周边电路区域PR中配置定序器21及电压产生电路22等。或者，在周边电路区域PR中，配置用于将半导体装置1与外部设备连接的多个外部连接端子。半导体装置1经由外部连接端子来进行与外部设备之间的信号的收发。另外，半导体装置1被从外部经由外部连接端子供给电源。

壁区域WR是以包围元件区域ER的外周的方式设置的例如四边环状的区域。在壁区域WR中，设置用于将半导体装置1的外周固定在相同电位(接地电位VSS)而使电源线及阱等的电位稳定的部件。例如，设于壁区域WR的部件具有使静电向基板释放的功能。由此，可抑制静电所导致的元件等的损坏。

外周区域OR是以包围壁区域WR的方式设置的例如四边环状的区域。半导体装置1在晶圆上形成多个，在切片工序中切分为各个芯片。外周区域OR是为了在例如切片工序中在半导体装置1的端部产生裂缝或层间绝缘膜等的剥离时抑制裂缝或剥离到达半导体装置1的内侧而设置的。

切口区域KR是以包围外周区域OR的外周的方式设置的例如四边环状的区域。切口区域KR是包含芯片端部的端部区域。切口区域KR是在形成于晶圆上的多个半导体装置1之间设置的区域。在切片工序中，通过将切口区域KR切断，形成在晶圆上的多个半导体装置1被切分成各个芯片。例如，在切口区域KR中，设有在半导体装置1的制造时使用的对准标记及特性检查用图案等。切口区域KR内的构造体也可以通过切片工序而去除。

1.1.5半导体装置的剖面构造

接下来，参照图5对半导体装置1的剖面构造的一个例子进行说明。图5是表示半导体装置1的剖面构造的一个例子的剖视图。图5的例子示出了图4的沿着A1-A2线的X方向的剖面。

如图5所示，半导体装置1具有使阵列芯片10与电路芯片20贴合起来的贴合构造。阵列芯片10包含半导体层101、绝缘层102、111、112、113、114、115、117、118及121、配线层103、106、108及116、导电体104、105、107、109、120及130、电极110、表面保护层119以及存储柱MP。电极110包含电极110a及110d。电路芯片20包含半导体基板201、N型杂质扩散区域NW、P型杂质扩散区域PW、晶体管TR、栅极绝缘膜202、栅极电极203、导电体204、206、208及210、配线层205、207及209、电极211以及绝缘层212及213。电极211包含电极211a及211d。

1.1.5.1阵列芯片的剖面构造

接下来，参照图5对阵列芯片10的剖面构造进行说明。

1.1.5.1.1核心区域的构造

首先，对阵列芯片10的核心区域CR进行说明。在阵列芯片10的核心区域CR中，设置存储单元阵列11以及用于将存储单元阵列11与电路芯片20连接的各种配线。

半导体层101沿X方向及Y方向延伸。设于核心区域CR的半导体层101作为源极线SL发挥功能。例如，半导体层101包含硅。在核心区域CR中，在半导体层101的朝向Z1方向的面上，一层一层地交替层叠有多个绝缘层102和多个配线层103。在图5的例子中，一层一层地交替层叠有十层的绝缘层102和十层的配线层103。换言之，在电路芯片20与半导体层101之间，设有沿Z方向分离地层叠的多个配线层103。配线层103沿X方向延伸。多个配线层103作为字线WL以及选择栅极线SGD及SGS中的任一方发挥功能。绝缘层102包含氧化硅(SiO)作为绝缘材料。配线层103例如包含钨(W)作为导电材料。

在核心区域CR中设有多个存储柱MP。一个存储柱MP与一个NAND串NS对应。存储柱MP例如具有沿Z方向延伸的圆柱形状。存储柱MP贯通(通过)多个绝缘层102及多个配线层103。存储柱MP的Z2方向的端部(底面)到达半导体层101的膜内。存储柱MP包含沿Z方向延伸的半导体膜。存储柱MP内的半导体膜的一部分与半导体层101相接。关于存储柱MP的构造的细节，详见后述。

在存储柱MP的朝向Z1方向的面上设有导电体104。导电体104例如具有沿Z方向延伸的圆柱形状。在导电体104的朝向Z1方向的面上设有导电体105。设于核心区域CR的导电体105例如具有沿Z方向延伸的圆柱形状。而且，在导电体105的朝向Z1方向的面上设有配线层106。在核心区域CR中，例如设有沿X方向并列且各自沿Y方向延伸的多个配线层106。多个存储柱MP各自经由导电体104及105与多个配线层106中的任一方电连接。连接着存储柱MP的配线层106作为位线BL发挥功能。导电体104例如包含钨。导电体105及配线层106例如包含铜(Cu)。

在配线层106的朝向Z1方向的面上设有导电体107。设于核心区域CR的导电体107例如具有沿Z方向延伸的圆柱形状。在导电体107的朝向Z1方向的面上设有配线层108。在配线层108的朝向Z1方向的面上设有导电体109。设于核心区域CR的导电体109例如具有沿Z方向延伸的圆柱形状。在核心区域CR中，在导电体109的朝向Z1方向的面上设有电极110a。即，核心区域CR的多个配线层106各自经由导电体107、配线层108及导电体109与任一方的电极110a电连接。此外，配线层106与电极110a之间设置的配线层的层数是任意的。另外，虽然在图5中省略了图示，但在核心区域CR中，除了将配线层106与电路芯片20之间电连接的电极110a以外，还设有将配线层103与电路芯片20之间电连接的电极110a。电极110a与电路芯片20的电极211a相接。电极110a及211a作为贴合焊盘BPa发挥功能。贴合焊盘BPa是有源焊盘。

导电体107、配线层108、导电体109及电极110a例如包含铜作为导电材料。

绝缘层111以覆盖绝缘层102、配线层103、存储柱MP、导电体104、导电体105、配线层106、导电体107、配线层108及导电体109的方式设置。在绝缘层111的朝向Z1方向的面上设有绝缘层112。与绝缘层112同层地设有多个电极110。绝缘层112与电路芯片20的绝缘层213相接。即，绝缘层112与绝缘层213相接的面是贴合面。

在半导体层101的朝向Z2方向的面上层叠有绝缘层113及114。并且，以覆盖半导体层101以及绝缘层113及114的方式设有绝缘层115。绝缘层113及115例如包含氧化硅作为绝缘材料。在绝缘层114中，使用具有金属(例如铜)的防氧化功能的绝缘材料。绝缘层114例如包含碳氮化硅(SiCN)或氮化硅(SiN)。此外，绝缘层114也可以省略。

在绝缘层115的朝向Z2方向的面上设有配线层116。核心区域CR的半导体层101在朝向Z2方向的面上的除去了绝缘层113～115的区域中与配线层116相接。以下，也将作为源极线SL发挥功能的半导体层101与配线层116相接的区域记载为“SL连接区域SCR”。即，SL连接区域SCR是核心区域CR中除去了半导体层101之上的绝缘层115、绝缘层114及绝缘层113的区域。核心区域CR的配线层116作为将半导体层101(源极线SL)与电路芯片20电连接的路径的一部分发挥功能。配线层116例如包含铝(Al)。

在配线层116的朝向Z2方向的面上设有绝缘层117。在绝缘层117的朝向Z2方向的面上设有绝缘层118。并且，在绝缘层118的朝向Z2方向的面上设有表面保护层119。绝缘层117及118以及表面保护层119以覆盖元件区域ER、壁区域WR及外周区域OR的内周部分的方式设置。即，在外周区域OR的外周部分及切口区域KR，去除了绝缘层117及118以及表面保护层119。绝缘层117例如包含氧化硅作为绝缘材料。绝缘层118例如包含氮化硅作为透水性低的绝缘材料。表面保护层119例如包含聚酰亚胺等树脂材料。

1.1.5.1.2周边电路区域的构造

接下来，对阵列芯片10的周边电路区域PR进行说明。

在周边电路区域PR的半导体层101的内部设有绝缘层121。周边电路区域PR的半导体层101通过设于绝缘层115的突出部分PT1a而与核心区域CR的半导体层101、即作为源极线SL发挥功能的半导体层101分离。换言之，周边电路区域PR的半导体层101与作为源极线SL发挥功能的半导体层101电绝缘。例如，突出部分PT1a具有包围存储单元阵列11的环状形状。此外，突出部分PT1a也可以设于核心区域CR内。突出部分PT1a从绝缘层115的朝向Z1方向的面向Z1方向延伸。突出部分PT1a贯通(通过)绝缘层114、绝缘层113、半导体层101以及设于半导体层101的内部绝缘层121而与绝缘层111相接。突出部分PT1a也可以在内部包含空隙(空隙)。

周边电路区域PR包含设有外部连接端子的外部连接端子区域BR。在外部连接端子区域BR中，去除了绝缘层117及118以及表面保护层119，露出了配线层116的一部分。作为外部连接端子发挥功能(设有外部连接端子)的配线层116与设于核心区域CR的配线层116是电绝缘的。设有外部连接端子的配线层116经由半导体层101而与多个导电体130电连接。在图5的例子中，沿X方向并列地配置了三个导电体130。导电体130作为接触插塞CC发挥功能。接触插塞CC用于设有外部连接端子的配线层116与电路芯片20的电连接。例如，导电体130具有沿Z方向延伸的圆柱形状。导电体130例如包含钨。

与配线层116相接的半导体层101通过设于绝缘层115的突出部分PT1b而与周围的半导体层101分离。例如，突出部分PT1b具有环状形状。突出部分PT1b从绝缘层115的朝向Z1方向的面向Z1方向延伸。突出部分PT1b贯通(通过)绝缘层114、绝缘层113、半导体层101以及设于半导体层101的内部的绝缘层121而与绝缘层111相接。例如，突出部分PT1b也可以在内部包含空隙(空隙)。以下，对于由突出部分PT1b分离的半导体层101，在与其它半导体层101相区别的情况下，记载为半导体层101_1。另外，也将配线层116与半导体层101_1连接的区域记载为“CC连接区域CCR1”。CC连接区域CCR1在XY平面中是半导体层101_1之上的除去绝缘层115、绝缘层114及绝缘层113以外的区域。沿Z方向观察，在半导体层101_1的至少一部分未设有绝缘层121。另外，在图5的例子中，CC连接区域CCR1沿Z方向观察不与外部连接端子区域BR重叠。即，与由突出部分PT1b包围的CC连接区域CCR1内的半导体层101_1连接的配线层116在包含突出部分PT1b的绝缘层115上沿XY平面延伸，在配置于突出部分PT1b的环状形状的外侧的外部连接端子区域BR中从绝缘层117及118以及表面保护层119露出而被设为外部连接端子。

与一个半导体层101_1(通过突出部分PT1b与周围的半导体层101分离的半导体层101_1)连接的多个导电体130例如经由导电体105而与一个配线层106连接。配线层106经由导电体107、配线层108及导电体109而与任一方的电极110a电连接。即，在周边电路区域PR中，设有用于将外部设备与电路芯片20之间电连接的电极110a。此外，配线层106也可以经由多个导电体107、配线层108及导电体109的组而与多个电极110a电连接。

与绝缘层112同层地设有多个电极110a及110d。电极110a与对应的电路芯片20的电极211a相接。电极110d与对应的电路芯片20的电极211d相接。电极110d及211d作为贴合焊盘BPd发挥功能。贴合焊盘BPd是虚设焊盘。贴合焊盘BPd相对于阵列芯片10内的存储单元阵列11及各种配线以及电路芯片20内的半导体基板201及各种配线电绝缘。

1.1.5.1.3壁区域的构造

接下来，对阵列芯片10的壁区域WR进行说明。在阵列芯片10的壁区域WR中，设有多个壁构造W以及用于将壁构造W与电路芯片20连接的各种配线。在图5的例子中，壁构造W包含三个壁构造W_1、W_2及W_3。壁构造W_1～W_3分别包含导电体120_1～120_3。导电体120_1～120_3例如包含钨。

参照图6对导电体120_1～120_3的平面布局进行说明。图6是表示导电体120_1～120_3的平面布局的一个例子的俯视图。此外，在图6中，为了简化说明，导电体120_1～120_3以外均被省略。

如图6所示，例如，导电体120_1～120_3在XY平面中具有大致四边环状的形状。导电体120_1～120_3相互不相接。此外，导电体120_1～120_3只要是环状即可，也可以不是四边环状。另外，导电体120_1～120_3各自在XY平面中也可以被分割为多个。导电体120_1以包围元件区域ER(周边电路区域PR)的方式设置。导电体120_2以包围导电体120_1的方式设置。导电体120_3以包围导电体120_2的方式设置。

如图5所示，导电体120_1～120_3各自沿Z方向延伸。导电体120_1～120_3的Z2方向的端部与配线层116连接。更具体而言，在导电体120_1～120_3的Z2方向的端部附近，半导体层101及绝缘层113～115被去除，绝缘层111的朝向Z2方向的面被向Z1方向挖入。即，形成了绝缘层111的槽。由此，导电体120_1～120_3的Z2方向的端部从绝缘层111的被挖入的面(槽的底面)突出。配线层116覆盖沿Z2方向突出的导电体120_1～120_3的端部。以下，也将配线层116与导电体120_1～120_3相连接的绝缘层111的槽区域记载为“壁连接区域WCR1”。在半导体层101的侧面设有绝缘层115。因此，配线层116不与半导体层101相接。以覆盖配线层116的方式设有绝缘层117。此外，在绝缘层117的内部也可以设有空隙。设于壁区域WR的配线层116与设于核心区域CR的配线层116以及设于周边电路区域PR的配线层116电绝缘。

导电体120_1的Z1方向的端部不与导电体105连接。导电体120_2的Z1方向的端部经由导电体105、配线层106、导电体107、配线层108及导电体109与电极110a电连接。同样，导电体120_3的Z1方向的端部经由导电体105、配线层106、导电体107、配线层108及导电体109与电极110a电连接。

与导电体120_2电连接的导电体105、配线层106、导电体107、配线层108、导电体109及电极110a各自可具有将元件区域ER包围的四边环状的形状。与导电体120_3电连接的导电体105、配线层106、导电体107、配线层108、导电体109及电极110a各自可具有将与导电体120_2电连接的导电体105、配线层106、导电体107、配线层108、导电体109、电极110a包围的四边环状的形状。

与周边电路区域PR相同，与绝缘层112同层地设有多个电极110a及110d。

1.1.5.1.4外周区域的构造

接下来，对阵列芯片10的外周区域OR进行说明。设于外周区域OR的半导体层101与设于核心区域CR的半导体层101以及设于周边电路区域PR的半导体层101电绝缘。以下，在特指设于外周区域OR的半导体层101的情况下，记载为半导体层101_2。半导体层101_2的至少一部分未被表面保护层119覆盖(保护)。即，半导体层101_2的至少一部分在Z方向上未被设于电路芯片20与表面保护层119之间。换言之，外周区域OR的一部分没有被表面保护层119保护表面。

在半导体层101_2的朝向Z2方向的面上，设有向Z2方向延伸的多个突出部分PT2。突出部分PT2例如贯通绝缘层113。突出部分PT的朝向Z2方向的面与绝缘层114相接。沿Z方向观察，在半导体层101_2的至少一部分没有设置绝缘层121。突出部分PT2在阵列芯片10的制造工序中使半导体层101接触阵列芯片10的基板(未图示)。例如，突出部分PT2用于抑制干法蚀刻时的半导体层101的因充电而产生的击穿。此外，也可以不设置突出部分PT2。

在阵列芯片10的外周区域OR中，与绝缘层112同层地设有多个电极110d。

1.1.5.2电路芯片的剖面构造

接下来，对电路芯片20的剖面构造进行说明。

在元件区域ER(核心区域CR及周边电路区域PR)，在半导体基板201的朝向Z2方向的面上设有多个晶体管TR。晶体管TR被用作定序器21、电压产生电路22、行解码器23及感测放大器24内的元件。晶体管TR包含形成于栅极绝缘膜202、栅极电极203、半导体基板201的未图示的源极及漏极。栅极绝缘膜202设于半导体基板201的朝向Z2方向的面上。栅极电极203设于栅极绝缘膜202的朝向Z2方向的面上。

在壁区域WR及外周区域OR，未设置晶体管TR。

在元件区域ER中，在栅极电极203以及半导体基板201的朝向Z2方向的面上设有导电体204。在壁区域WR中，在设于半导体基板201的N型杂质扩散区域NW以及设于半导体基板201的P型杂质扩散区域PW的朝向Z2方向的面上设有导电体204。

在导电体204的朝向Z2方向的面上设有配线层205。在配线层205的朝向Z2方向的面上设有导电体206。在导电体206的朝向Z2方向的面上设有配线层207。在配线层207的朝向Z2方向的面上设有导电体208。在导电体208的朝向Z2方向的面上设有配线层209。在配线层209的朝向Z2方向的面上设有导电体210。设于元件区域ER的导电体204、206、208及210例如具有沿Z方向延伸的圆柱形状。设于壁区域WR的导电体204、206、208及210以及配线层205、207及209例如具有将元件区域ER包围的四边环状的形状。关于设于壁区域WR的N型杂质扩散区域NW及P型杂质扩散区域PW，既可以与它们同样地具有四边环状的形状，也可以以包围元件区域ER的方式沿着四边环状的形状设为具有相互分离且并列的多个区域。此外，设于电路芯片20的配线层的层数是任意的。

在半导体基板201的朝向Z2方向的面上设有绝缘层212。绝缘层212以覆盖晶体管TR、导电体204、配线层205、导电体206、配线层207、导电体208、配线层209及导电体210的方式设置。在Z2方向上的绝缘层212的上表面上设有绝缘层213。

与绝缘层213同层地设有电极211a及211d。电极211a与电极110a及导电体210连接。电极211d与电极110d连接。在壁区域WR中，与导电体120_2电连接的电极211a可具有将元件区域ER包围的四边环状的形状。与导电体120_3电连接的电极211a可具有将与导电体120_2电连接的电极211a包围的四边环状的形状。

栅极电极203、导电体204、206、208及210、配线层205、207及209以及电极211a及211d由导电材料构成，可包含金属材料、p型半导体或n型半导体等。电极211a及211d例如包含铜。栅极绝缘膜202、绝缘层212及绝缘层213例如包含氧化硅作为绝缘材料。

在图5的例子中，阵列芯片10的导电体120_2与电路芯片20的半导体基板201的P型杂质扩散区域PW电连接。阵列芯片10的导电体120_3与电路芯片20的半导体基板201的N型杂质扩散区域NW电连接。此外，也可以是导电体120_3与P型杂质扩散区域PW电连接，导电体120_2与N型杂质扩散区域NW电连接。另外，例如，也可以是导电体120_1与P型杂质扩散区域PW电连接。

1.1.6贴合焊盘的剖面构造

接下来，参照图7对贴合焊盘BP的剖面构造进行说明。图7是表示贴合焊盘BPd的剖面构造的一个例子的剖视图。此外，以下有关贴合焊盘BPd的说明对于贴合焊盘BPa也同样成立。

如图7所示，在阵列芯片10与电路芯片20的贴合工序中，电极110d与电极211d连接。在图7的例子中，贴合面处的电极110d的面积和电极211d的面积大致相等。在这样的情况下，若电极110d和电极211d使用铜，则电极110d的铜与电极211d的铜一体化，可能难以确认相互的铜的边界。不过，通过由贴合的位置偏移导致的使电极110d与电极211d贴合的形状的变形、铜的势垒金属的位置偏移(侧面处的不连续部位的产生)，能够确认贴合。

另外，在通过镶嵌法形成电极110d及211d的情况下，各自的侧面具有锥形状。因此，就使电极110d与电极211d贴合的部分的沿着Z方向的剖面的形状而言，侧壁不会成为直线状，而是会成为非矩形形状。

另外，在使电极110d与电极211d贴合的情况下，成为形成它们的铜的底面、侧面及上表面由势垒金属覆盖的构造。相对于此，在使用铜的一般的配线层中，在铜的上表面设置具有铜的防氧化功能的绝缘层(SiN或SiCN等)，不设置势垒金属。因此，即使不发生贴合的位置偏移，也可与一般的配线层区别开。

1.1.7存储单元阵列的剖面构造

接下来，参照图8对存储单元阵列11的剖面构造进行说明。图8是表示存储单元阵列11的剖面构造的一个例子的剖视图。在图8中，示出了存储单元阵列11所包含的两个存储柱MP。

如图8所示，半导体层101例如包含三层的半导体层101a、101b、101c。在半导体层101a的朝向Z1方向的面上设有半导体层101b。在半导体层101b的朝向Z1方向的面上设有半导体层101c。半导体层101b例如是通过对设于半导体层101a与半导体层101c之间的绝缘层121进行置换(替换)而形成的。半导体层101a～101c例如包含硅。另外，半导体层101a～101c例如包含磷(P)作为半导体的杂质。

在半导体层101的朝向Z1方向的面上，一层一层地交替层叠有十层的绝缘层102和十层的配线层103。在图8的例子中，十层的配线层103从靠近半导体层101的一侧起依次分别作为选择栅极线SGS、字线WL0～WL7及选择栅极线SGD发挥功能。此外，作为选择栅极线SGS及SGD发挥功能的配线层103也可以分别设置多个。例如，作为配线层103的导电材料，可使用氮化钛(TiN)/钨(W)的层叠构造。该情况下，氮化钛以覆盖钨的方式形成。氮化钛在例如通过CVD(chemical vapor deposition)对钨进行成膜之际具有作为用于抑制钨的氧化的阻挡层或者用于提高钨的紧贴性的紧贴层的功能。另外，配线层103可包含氧化铝(AlO)等高介电常数材料。该情况下，高介电常数材料以覆盖导电材料的方式形成。例如，在配线层103各自之中，以与设于配线层103的上下的绝缘层102及存储柱MP的侧面相接的方式设有高介电常数材料。并且，以与高介电常数材料相接的方式设有氮化钛。并且，以与氮化钛相接且填埋配线层103的内部的方式设有钨。例如，在设置氧化铝作为高介电常数材料的情况下，存储单元晶体管MC也被记载为MANOS(Metal-Aluminum-Nitride-Oxide-Silicon)型。

在作为选择栅极线SGD发挥功能的配线层103的朝向Z1方向的面上设有绝缘层111。

在存储单元阵列11内设有多个存储柱MP。例如，存储柱MP具有沿Z方向延伸的大致圆柱形状。存储柱MP贯通十层的配线层103。存储柱MP的底面到达半导体层101。此外，存储柱MP也可以是使多个柱沿Z方向连结的构造。

接下来，对存储柱MP的内部结构进行说明。存储柱MP包含阻挡绝缘膜140、电荷蓄积膜141、隧穿绝缘膜142、半导体膜143、芯膜144及盖膜145。

在存储柱MP的侧面的一部分及朝向Z2方向的底面，从外侧起依次层叠有阻挡绝缘膜140、电荷蓄积膜141及隧穿绝缘膜142。更具体而言，在半导体层101b的同层及其附近，存储柱MP的侧面的阻挡绝缘膜140、电荷蓄积膜141及隧穿绝缘膜142被去除。以与隧穿绝缘膜142的侧面及底面以及半导体层101b相接的方式设有半导体膜143。半导体膜143是形成存储单元晶体管MC以及选择晶体管ST1及ST2的沟道的区域。半导体膜143的内部被芯膜144填埋。在Z1方向上的存储柱MP的上部，在半导体膜143及芯膜144的上端设有盖膜145。盖膜145的侧面与隧穿绝缘膜142相接。盖膜145例如包含硅。在盖膜145的朝向Z1方向的面上设有导电体104。在导电体104的朝向Z1方向的面上设有导电体105。导电体105与配线层106连接。

参照图9来表示存储柱MP的沿着XY平面的剖面构造的一个例子。图9是图8的沿着IX-IX射线的剖视图。更具体而言，图9示出了包含配线层103的层中的存储柱MP的剖面构造。

在包含配线层103的剖面中，芯膜144例如设于存储柱MP的中央部。半导体膜143包围芯膜144的侧面。隧穿绝缘膜142包围半导体膜143的侧面。电荷蓄积膜141包围隧穿绝缘膜142的侧面。阻挡绝缘膜140包围电荷蓄积膜141的侧面。配线层103包围阻挡绝缘膜140的侧面。

半导体膜143被用作存储单元晶体管MC0～MC7以及选择晶体管ST1及ST2的沟道(电流路径)。隧穿绝缘膜142及阻挡绝缘膜140例如分别包含氧化硅。电荷蓄积膜141具有蓄积电荷的功能。电荷蓄积膜141例如包含氮化硅。

如图8所示，通过使存储柱MP与作为字线WL0～WL7发挥功能的配线层103组合，构成存储单元晶体管MC0～MC7。同样，通过使存储柱MP与作为选择栅极线SGD发挥功能的配线层103组合，构成选择晶体管ST1。通过使存储柱MP与作为选择栅极线SGS发挥功能的配线层103组合，构成选择晶体管ST2。由此，各存储柱MP可作为一个NAND串NS发挥功能。

1.1.8CC连接区域的构造

接下来，参照图10对CC连接区域CCR1的构造的一个例子进行说明。图10是图5的区域E1的俯视图及剖视图。此外，在图10的俯视图中，省略了半导体层101及101_1、绝缘层115的突出部分PT1b以及配线层116以外的层。另外，在图10的剖视图中，省略了配线层116的朝向Z2方向的面上的绝缘层117及118以及表面保护层119。

如图10的俯视图所示，例如，绝缘层115的突出部分PT1b具有四边环状的形状。也将设有突出部分PT1b的区域记载为“分离区域SR”。通过分离区域SR，半导体层101_1与其它的半导体层101分离。即，突出部分PT1b作为使半导体层101_1分离的分离绝缘层发挥功能。在CC连接区域CCR1中，半导体层101_1的朝向Z2方向的面与配线层116相接。在图10的例子中，六个导电体130与一个半导体层101_1相接。换言之，六个导电体130(接触插塞CC)经由半导体层101_1而与一个配线层116电连接。

如图10的剖视图所示，周边电路区域PR的半导体层101包含两层的半导体层(一对半导体层)101a及101c，不包含半导体层101b。即，在下层侧的半导体层101c与上层侧的半导体层101a之间，不设置中间半导体层。在半导体层101a与半导体层101c之间设有绝缘层121。例如，绝缘层121包含三层的绝缘层121a、121b及121c。在核心区域CR(存储单元阵列11)以外，未进行将绝缘层121(121a～121c)置换为半导体层101b的替换处理。因此，在半导体层101内，残留着绝缘层121a～121c。绝缘层121a及121c例如包含氧化硅作为绝缘材料。绝缘层121b例如包含氮化硅作为绝缘材料。绝缘层121b使用可与绝缘层121a及121c充分获得蚀刻选择比的材料。即，对于绝缘层121b，选择膜的组成与绝缘层121a及121c不同的材料。

在半导体层101_1中，存在不在半导体层101a与半导体层101c之间设置绝缘层121的区域。在图10的例子中，在CC连接区域CCR1及其附近区域中，去除了绝缘层121。因此，半导体层101_1的半导体层101a与半导体层101c相接。因而，导电体130经由半导体层101_1(半导体层101a及101c)与配线层116电连接。此外，半导体层101a与半导体层101c相接的区域、即未设置绝缘层121的区域也可以比分离区域SR宽。该情况下，半导体层101_1不包含绝缘层121。

配线层116在CC连接区域CCR1中形成在比较平坦的半导体层101_1之上。另外，绝缘层115的朝向Z2方向的面上的配线层116与CC连接区域CCR1的配线层116之间的台阶与后述的壁连接区域WCR1的情况相比较小。因此，由配线层116的台阶覆盖性的劣化导致的配线层116的膜厚减少与壁连接区域WCR1相比较小。

绝缘层115的突出部分PT1b贯通绝缘层114、绝缘层113、半导体层101a、绝缘层121(121a～121c)及半导体层101c。此外，在未设置绝缘层121的区域比分离区域SR宽的情况下，突出部分PT1b也可以不贯通绝缘层121。

在突出部分PT1b的内部设有空隙VD。空隙VD依赖于形成绝缘层115时的台阶覆盖性(阶梯覆盖性)。图10的例子示出了通过等离子体CVD对绝缘层115进行成膜的情况。例如，通过等离子体CVD形成的绝缘层115的台阶覆盖性与ALD(Atomic Layer Deposition)相比不好。因此，容易形成空隙VD。此外，也可以不形成空隙VD。

1.1.9壁连接区域的构造

接下来，参照图11对壁连接区域WCR1的构造进行说明。图11是图5的区域E2的剖视图。在图11的例子中，省略了配线层116的朝向Z2方向的面上的绝缘层117及118以及表面保护层119。

如图11所示，壁区域WR的半导体层101包含两层的半导体层101a及101c，不包含半导体层101b。在半导体层101a与半导体层101c之间设有绝缘层121(121a～121c)。在壁连接区域WCR1及其附近区域，去除了半导体层101、绝缘层121、绝缘层113及绝缘层114。以覆盖绝缘层114的朝向Z2方向的面以及半导体层101、绝缘层121、绝缘层113及绝缘层114的侧面的方式形成有绝缘层115。设于半导体层101、绝缘层121、绝缘层113及绝缘层114的侧面的绝缘层115作为用于将半导体层101与配线层116电绝缘的侧壁发挥功能。

在壁连接区域WCR1中，去除了绝缘层115。并且，绝缘层111的朝向Z2方向的面被向Z1方向挖入。由此，导电体120_1～120_3的Z2方向的端部从绝缘层111的被挖入的面(槽的底面)突出。以下，将导电体120_1～120_3的从绝缘层111的槽的底面向Z2方向突出的部分记载为导电体120_1～120_3的突出部分。此外，在导电体120_1～120_3的突出部分的侧面，可部分地残留绝缘层111。

配线层116以覆盖导电体120_1～120_3的突出部分的方式形成。即，配线层116与导电体120_1～120_3相接。覆盖导电体120_1～120_3的配线层116的形状依赖于配线层116的台阶覆盖性。图11的例子示出了使用溅射形成配线层116的情况。通过溅射而形成的配线层116的台阶覆盖性与例如ALD相比不好。因此，在导电体120的突出部分的根部部分(绝缘层111的槽的底面的附近)，与其它区域相比，配线层116的膜厚较薄。导电体120的突出部分的突出量越多，该倾向越显著。

1.2阵列芯片的制造方法

接下来，参照图12～图17对阵列芯片10的制造方法的一个例子进行说明。图12～图17是表示阵列芯片10的制造工序的一个例子的剖视图。以下，着眼于到形成导电体130为止的工序进行说明。

如图12所示，首先，在阵列芯片10的半导体基板100之上成膜出绝缘层113。对绝缘层113进行加工，形成与突出部分PT2对应的区域(槽)。接下来，对半导体层101a进行成膜。此时，与突出部分PT2对应的区域(槽)也被填埋，形成突出部分PT2。突出部分PT2与半导体基板100相接。在半导体层101a之上依次成膜出绝缘层121a、121b及121c。接下来，将与半导体层101_1对应的区域(即，CC连接区域CCR1)及与半导体层101_2对应的区域(即，突出部分PT2的附近区域)的绝缘层121a、121b及121c去除。

如图13所示，以覆盖半导体层101a以及绝缘层121a、121b及121c的方式成膜出半导体层101c。在绝缘层121a、121b及121c被去除的区域中，半导体层101a与半导体层101c相接。接下来，在核心区域CR的存储单元阵列11中，一层一层地交替层叠多个绝缘层102和多个牺牲层150。牺牲层150在后述的工序中被替换成配线层103。例如，对于牺牲层150，使用氮化硅。然后，以覆盖半导体基板100的朝向Z1的整个面的方式成膜出绝缘层111。

如图14所示，在核心区域CR的存储单元阵列11中，形成存储柱MP。更具体而言，首先，形成与存储柱MP对应的存储孔。存储孔贯通牺牲层150、绝缘层102、半导体层101c及绝缘层121a～121c。并且，存储孔的底面达到半导体层101a的膜中。依次成膜出阻挡绝缘膜140、电荷蓄积膜141、隧穿绝缘膜142、半导体膜143及芯膜144，填埋存储孔。接下来，去除存储柱MP上部的半导体膜143及芯膜144，并成膜出盖膜145。去除绝缘层111的朝向Z1方向的面上的阻挡绝缘膜140、电荷蓄积膜141、隧穿绝缘膜142、半导体膜143、芯膜144及盖膜145。

如图15所示，以覆盖存储柱MP的上表面的方式成膜出绝缘层111。接下来，将绝缘层121替换成半导体层101b。更具体而言，例如，在存储单元阵列11的未图示的区域中形成狭缝。狭缝贯通绝缘层111、牺牲层150、绝缘层102、半导体层101c及绝缘层121c。狭缝的底面达到绝缘层121的膜中。例如，通过湿法蚀刻，从狭缝的侧面去除绝缘层121及各存储柱MP的阻挡绝缘膜140的一部分、电荷蓄积膜141的一部分及隧穿绝缘膜142的一部分。在去除了绝缘层121、阻挡绝缘膜140、电荷蓄积膜141及隧穿绝缘膜142的区域形成半导体层101b。由此，存储柱MP的半导体膜143与半导体层101连接。

如图16所示，接下来，将牺牲层150替换成配线层103。更具体而言，例如，通过湿法蚀刻，从狭缝的侧面去除牺牲层150。在去除了牺牲层150的区域形成配线层103。

如图17所示，在存储柱MP之上形成导电体104。在周边电路区域PR中形成导电体130。在壁区域WR中形成导电体120_1～120_3。此时，导电体130及导电体120_1～120_3的底面到达半导体层101c的膜中。

1.3贴合构造的制造方法

接下来，参照图18～图22对贴合构造的制造方法的一个例子进行说明。图18～图22是表示贴合构造的制造工序的一个例子的剖视图。以下，着眼于到形成配线层116为止的工序进行说明。

如图18所示，在使阵列芯片10与电路芯片20贴合之后，例如通过CMP(ChemicalMechanical Polishing)将半导体基板100去除。接下来，在绝缘层113的朝向Z2方向的面上成膜出绝缘层114及绝缘层115。此外，此时的绝缘层115由于是出于绝缘层114的表面保护的目的而被成膜的，因此可以是比较薄的膜。

如图19所示，将半导体层101分离。更具体而言，在周边电路区域PR中，形成与突出部分PT1a及PT1b对应的槽。即，加工绝缘层115、绝缘层114、绝缘层113、半导体层101a、绝缘层121及半导体层101c。槽的底面到达绝缘层111。由此，形成半导体层101_1。另外，在壁区域WR中，形成与导电体120_1～120_3及其附近区域对应的槽。由此，形成外周区域OR的半导体层101_2。在槽的底面，导电体120_1～120_3的Z2方向的端部是露出的。

如图20所示，成膜出绝缘层115。此时，由于要填埋突出部分PT1b(及突出部分PT1a)，另外由于要在壁区域WR中在向槽的侧面露出的半导体层101的侧面上形成侧壁，绝缘层115的膜厚比较厚。

如图21所示，统一加工SL连接区域SCR、CC连接区域CCR1及壁连接区域WCR1。更具体而言，在核心区域CR的SL连接区域SCR及周边电路区域PR的CC连接区域CCR1中，加工绝缘层115、绝缘层114及绝缘层113。由此，半导体层101a露出。此时，在壁区域WR的壁连接区域WCR1中，加工绝缘层115及绝缘层111。由此，挖入绝缘层111，导电体120_1～120_3的突出部分露出。

如图22所示，形成配线层116。

1.4本实施方式的效果

根据本实施方式的结构，能够提高半导体装置1的可靠性。以下对本效果进行说明。

例如，在导电体120与配线层116的连接部分，导电体120从绝缘层111的槽的底面突出。并且，以覆盖导电体120的突出部分的方式形成有配线层116。在这样的构造中，由于形成配线层116时的台阶覆盖性，导电体120的突出部分的侧面及根部部分的配线层116的膜厚减少。导电体120的突出量越多，该倾向越显著。若配线层116的膜厚减少，则EM(Electromigration)耐受性变差。因此，若流入配线层116的电流量增加，则配线层116容易发生断线。其中，导电体120是为了将半导体装置1的外周固定在相同电位(接地电位VSS)而使用的。另外，导电体120由于以包围元件区域ER的方式设置，因此与配线层116相接的区域较宽。因此，从配线层116流入导电体120的电流量(电流密度)较少。另外，导电体120与配线层116相接，由此能够抑制来自芯片端部的水的浸透，因此这样的构造较为合适。相对于此，在与导电体130连接的配线层116设有外部连接端子。因此，从配线层116流入导电体130(接触插塞CC)的电流量较多。因而，若将相同的构造应用在导电体130与配线层116的连接部分，则可能由于EM耐性劣化而使可靠性降低。

相对于此，根据本实施方式的结构，在周边电路区域PR中，配线层116能够经由半导体层101与导电体130连接。由此，能够降低配线层116的连接部分(CC连接区域CCR1)处的配线层116的台阶。另外，配线层116与平坦的半导体层101相接。因此，能够抑制因形成配线层116时的台阶覆盖性而引起的膜厚降低。因此，能够抑制配线层116的膜厚减少所导致的可靠性的降低。

而且，根据本实施方式的结构，在周边电路区域PR中，能够降低配线层116的台阶。由此，能够降低半导体装置1的Z2方向的表面的台阶。因此，在使多个半导体装置1层叠之际，能够使层叠的半导体装置1之间的空隙的产生风险降低。

1.5变形例

接下来，对于第一实施方式，说明三个变形例。以下，以与第一实施方式的不同点为中心进行说明。

1.5.1第一变形例

首先，参照图23对第一实施方式的第一变形例进行说明。图23是表示半导体装置1的剖面构造的一个例子的剖视图。

如图23所示，在本例中，在壁区域WR中，与CC连接区域CCR1的构造相同，导电体120_1～120_3经由半导体层101与配线层116电连接。

与配线层116相接的半导体层101通过设于绝缘层115的突出部分PT1b而与周围的半导体层101分离。以下，在壁区域WR中，对于由突出部分PT1b分离的环状区域内的半导体层101，在与其它的半导体层101相区别的情况下，记载为半导体层101_3。另外，也将半导体层101_3与配线层116相连接的区域记载为“壁连接区域WCR2”。壁连接区域WCR2是壁区域WR中除去了半导体层101_3之上的绝缘层115、绝缘层114及绝缘层113的区域。沿Z方向观察，在半导体层101_3的至少一部分，未设置绝缘层121。由此，导电体120_1～120_3经由半导体层101_3与配线层116电连接。

1.5.2第二变形例

接下来，参照图24对第一实施方式的第二变形例进行说明。图24是表示半导体装置1的剖面构造的一个例子的剖视图。

如图24所示，在本例中，在第一实施方式的图5中，去掉了设于绝缘层113与绝缘层115之间的绝缘层114。

1.5.3第三变形例

接下来，参照图25对第一实施方式的第三变形例进行说明。图25是CC连接区域CCR1的俯视图及剖视图。

如图25所示，在本例中，在第一实施方式的图10中，去掉了设于绝缘层121a与绝缘层121c之间的绝缘层121b。

1.5.4变形例的效果

根据第一实施方式的第一～第三变形例的结构，可获得与第一实施方式同样的效果。

2.第二实施方式

接下来，对第二实施方式进行说明。在第二实施方式中，对与第一实施方式不同的半导体装置1的结构进行说明。以下，以与第一实施方式的不同点为中心进行说明。

2.1半导体装置的剖面构造

首先，参照图26对半导体装置1的剖面构造的一个例子进行说明。图26是表示半导体装置1的剖面构造的一个例子的剖视图。图26的例子示出了图4的沿着A1-A2线的X方向的剖面。

如图26所示，阵列芯片10的核心区域CR及外周区域OR以及电路芯片20的结构与第一实施方式相同。

首先，对阵列芯片10的周边电路区域PR进行说明。在本实施方式中，设有外部连接端子的配线层116与半导体层101(101c)及多个导电体130相接。在图26的例子中，沿X方向并列地配置有三个导电体130。导电体130贯通半导体层101(101c)。导电体130的Z2方向的端部与设有外部连接端子的配线层116相接。

与配线层116相接的半导体层101通过绝缘层115而与周围的半导体层101分离。以下，将被分离的半导体层101记载为半导体层101_4。另外，也将配线层116与半导体层101_4及导电体130相连接的区域记载为“CC连接区域CCR2”。CC连接区域CCR2是周边电路区域PR中去除了绝缘层115、绝缘层114、绝缘层113、半导体层101a及绝缘层121的区域。

导电体130的Z1方向的端部的连接与第一实施方式的图5相同。

接下来，对阵列芯片10的壁区域WR进行说明。与周边电路区域PR相同，壁区域WR的配线层116与半导体层101(101c)及导电体120_1～120_3相接。导电体120_1～120_3贯通半导体层101(101c)。导电体120_1～120_3的Z2方向的端部与配线层116相接。

与配线层116相接的半导体层101通过绝缘层115而与周围的半导体层101分离。以下，将被分离的半导体层101记载为半导体层101_5。另外，也将配线层116与半导体层101_5及导电体120_1～120_3相连接的区域记载为“壁连接区域WCR3”。壁连接区域WCR3是壁区域WR中去除了绝缘层115、绝缘层114、绝缘层113、半导体层101a及绝缘层121的区域。

导电体120_1～120_3的Z1方向的端部的连接与第一实施方式的图5相同。

2.2CC连接区域的构造

接下来，参照图27对CC连接区域CCR2的构造的一个例子进行说明。图27是图26的区域E3的俯视图及剖视图。此外，在图27的俯视图中，省略了半导体层101及101_4、作为分离区域SR发挥功能的绝缘层115以及配线层116以外的层。另外，在图27的剖视图中，省略了配线层116的朝向Z2方向的面上的绝缘层117及118以及表面保护层119。此外，壁连接区域WCR3的构造与将导电体130置换成导电体120_1～120_3的情况相同。

如图27的俯视图所示，通过绝缘层115，设有四边环状的分离区域SR。通过分离区域SR，半导体层101_4与其它的半导体层101分离。在CC连接区域CCR2中，半导体层101_4的朝向Z2方向的面及多个导电体130与配线层116相接。在图27的例子中，六个导电体130与一个配线层116相接。

如图27的剖视图所示，除半导体层101_4以外的周边电路区域PR的半导体层101包含两层的半导体层101a及101c，不包含半导体层101b。在周边电路区域PR的半导体层101(除半导体层101_4以外的区域)中，在半导体层101a与半导体层101c之间设有绝缘层121a及121c。即，未设置绝缘层121b。

半导体层101_4是半导体层101c。半导体层101_4不包含半导体层101a及半导体层101b。在半导体层101_4的除CC连接区域CCR2以外的区域中，在半导体层101c的朝向Z2方向的面上设有绝缘层121b及121c。此外，也可以不残留绝缘层121b及121c。

在分离区域SR中，绝缘层114、绝缘层113、半导体层101a、绝缘层121a～121c及半导体层101c被呈四边环状地去除。在半导体层101_4的除CC连接区域CCR2以外的区域中，去除了绝缘层114、绝缘层113、半导体层101a及绝缘层121a。并且，以对绝缘层114的面上、绝缘层114、绝缘层113、半导体层101a、绝缘层121a、绝缘层121c及半导体层101c的侧面、以及半导体层101_4的上方的绝缘层121b的面上进行覆盖的方式设有绝缘层115。与绝缘层114、绝缘层113、半导体层101a、绝缘层121a、绝缘层121c及半导体层101c的侧面相接的绝缘层115作为分离区域SR发挥功能。在分离区域SR中，绝缘层115与绝缘层111相接。

在CC连接区域CCR2中，去除了半导体层101_4(101c)之上的绝缘层115、绝缘层121b及绝缘层121c。导电体130的Z2方向的端部贯通半导体层101_4，且向Z2方向突出。以覆盖CC连接区域CCR2的半导体层101_4及导电体130的突出部分的方式设有配线层116。即，配线层116与导电体130相接。

将半导体层101_4、即半导体层101c的朝向Z2方向的面的Z2方向的高度位置设为T1。将导电体130的Z2方向的端部的Z2方向的高度位置设为T2。将半导体层101a的朝向Z1方向的面的Z2方向的高度位置设为T3。于是，高度位置T1、T2及T3成T1＜T2＜T3的关系。换言之，在Z方向上，导电体130的Z2方向的端部位于一对半导体层101a与半导体层101c之间。

2.3阵列芯片的制造方法

接下来，参照图28～图33对阵列芯片10的制造方法的一个例子进行说明。图28～图33是表示阵列芯片10的制造工序的一个例子的剖视图。以下，着眼于到形成导电体130为止的工序进行说明。

如图28所示，首先，在阵列芯片10的半导体基板100之上成膜出绝缘层113。对绝缘层113进行加工，形成与突出部分PT2对应的区域(槽)。接下来，对半导体层101a进行成膜。此时，与突出部分PT2对应的区域(槽)也被填埋，形成突出部分PT2。突出部分PT2与半导体基板100相接。在半导体层101a之上成膜出绝缘层121a及121b。接下来，将存储单元阵列11、与半导体层101_4对应的区域以及与半导体层101_5对应的区域以外的绝缘层121b去除。

如图29所示，在绝缘层121a及121b之上成膜出绝缘层121c。将与半导体层101_2对应的区域(即，突出部分PT2的附近区域)的绝缘层121a及121c去除。接下来，对半导体层101c进行成膜。在突出部分PT2的附近区域，半导体层101a与半导体层101c相接。接下来，在核心区域CR中，一层一层地交替层叠多个绝缘层102和多个牺牲层150。然后，以覆盖半导体基板100的朝向Z1的整个面的方式形成绝缘层111。

如图30所示，与第一实施方式的图14的说明相同，在核心区域CR的存储单元阵列11中形成存储柱MP。

如图31所示，与第一实施方式的图15的说明相同，将绝缘层121以及外周被绝缘层121包围的部分的阻挡绝缘膜140、电荷蓄积膜141及隧穿绝缘膜142替换成半导体层101b。

如图32所示，与第一实施方式的图16的说明相同，将牺牲层150替换成配线层103。

如图33所示，与第一实施方式的图17的说明相同，在存储柱MP之上形成导电体104。在周边电路区域PR中形成导电体130。在壁区域WR中形成导电体120_1～120_3。在加工与导电体130及导电体120_1～120_3对应的图案之际，将绝缘层121b作为蚀刻停止层使用。例如，导电体130及导电体120_1～120_3的底面贯通半导体层101c、绝缘层121c及绝缘层121b而到达绝缘层121a。此外，导电体130及导电体120_1～120_3的底面也可以在绝缘层121b的膜中。换言之，在Z方向上，导电体130及导电体120_1～120_3的Z2方向的端部位于半导体层101a与半导体层101c之间。

2.4贴合构造的制造方法

接下来，参照图34～图38对贴合构造的制造方法的一个例子进行说明。图34～图38是表示贴合构造的制造工序的一个例子的剖视图。以下，着眼于到形成配线层116为止的工序进行说明。

如图34所示，在使阵列芯片10与电路芯片20贴合之后，例如通过CMP将半导体基板100去除。接下来，在绝缘层113的朝向Z2方向的面上成膜出绝缘层114及绝缘层115。此外，此时的绝缘层115由于是出于绝缘层114的表面保护的目的而被成膜的，因此可以是比较薄的膜。

如图35所示，将半导体层101分离。更具体而言，在周边电路区域PR及壁区域WR中，加工分离区域SR及其内部区域的绝缘层115、绝缘层114、绝缘层113、半导体层101a、绝缘层121a、绝缘层121c及半导体层101c。此时，在与半导体层101_4及101_5对应的区域中，绝缘层121b作为蚀刻停止层发挥功能。因此，半导体层101_4及101_5以及其上的绝缘层121b及121c未被去除，而是残留下来。此外，如果残留了半导体层101_4及101_5、即半导体层101c，则也可以去除其上表面的绝缘层121b及121c。

如图36所示，成膜出绝缘层115。此时，由于要填埋分离区域SR，因此绝缘层115的膜厚比较厚。

如图37所示，统一加工SL连接区域SCR、CC连接区域CCR2及壁连接区域WCR3。更具体而言，在核心区域CR的SL连接区域SCR中，加工绝缘层115、绝缘层114及绝缘层113。由此，SL连接区域SCR的半导体层101a露出。另外，在周边电路区域PR的CC连接区域CCR2及壁区域WR的壁连接区域WCR3中，加工绝缘层115以及绝缘层121b及121c。此时，半导体层101c作为蚀刻停止层发挥功能。因而，能够防止绝缘层111被加工。由此，在CC连接区域CCR2中，半导体层101_4及导电体130露出。另外，在壁连接区域WCR3中，半导体层101_5及导电体120_1～120_3露出。

如图38所示，形成配线层116。配线层116与从半导体层101_4露出的导电体130以及从半导体层101_5露出的导电体120_1～120_3相接。

2.5本实施方式的效果

根据本实施方式的结构，可获得与第一实施方式同样的效果。

具体而言，根据本实施方式的结构，在CC连接区域CCR2的加工中，通过使用半导体层101c作为蚀刻停止层，能够抑制绝缘层111被蚀刻。由此，能够降低导电体130从半导体层101_4(101c)的突出量。另外，能够降低配线层116的台阶。因此，能够抑制因形成配线层116时的台阶覆盖性而引起的膜厚降低。因此，能够抑制配线层116的膜厚减少所导致的可靠性的降低。

另外，根据本实施方式的结构，在周边电路区域PR中，能够降低配线层116的台阶。由此，能够降低半导体装置1的Z2方向上的表面的台阶。因此，在使多个半导体装置1层叠之际，能够在层叠的半导体装置1之间降低空隙的产生风险。

而且，根据本实施方式的结构，在加工与导电体130对应的图案(孔)之际，能够使用绝缘层121b作为蚀刻停止层。因此，能够将导电体130的Z2方向的端部设于半导体层101a与101c之间。由此，能够在CC连接区域CCR2的加工之后使导电体130的Z2方向的端部露出。因此，导电体130与配线层116相接。因此，能够抑制将导电体130与配线层116连接的路径中的电阻值的上升。

2.6变形例

接下来，对于第二实施方式，说明两个变形例。以下，以与第二实施方式的不同点为中心进行说明。

2.6.1第一变形例

首先，参照图39对第二实施方式的第一变形例进行说明。图39是表示半导体装置1的剖面构造的一个例子的剖视图。

如图39所示，在本例中，与第一实施方式的壁连接区域WCR1的构造相同，导电体120_1～120_3的Z2方向的端部从绝缘层111的被挖入的面突出。并且，配线层116以覆盖向Z2方向突出的导电体120_1～120_3的端部的方式形成。

2.6.2第二变形例

接下来，参照图40对第二实施方式的第二变形例进行说明。图40是CC连接区域CCR2的俯视图及剖视图。

如图40所示，在本例中，在CC连接区域CCR2，去除了半导体层101_4(101c)。该情况下，在CC连接区域CCR2，配线层116贯通(通过)半导体层101_4(101c)并与绝缘层111相接。例如，在加工CC连接区域CCR2之际，在未残留作为蚀刻停止层的半导体层101c的情况下，可成为这样的构造。

2.6.3变形例的效果

根据第二实施方式的第一及第二变形例的结构，可获得与第二实施方式同样的效果。

3.变形例等

上述实施方式的半导体装置1包含：第一芯片(20)，其包含基板(201)含；以及第二芯片(10)，其与所述第一芯片贴合。所述第二芯片包含：第一配线层(116)，其设有外部连接端子；第一半导体层(101_1)，其与所述第一配线层相接；以及导电体(130)，其沿第一方向(Z方向)延伸，端部与所述第一半导体层相接，且与所述第一芯片电连接。

通过应用上述实施方式，能够提高半导体装置1的可靠性。

此外，实施方式并不限于上述说明的方式，可以进行各种变形。

而且，上述实施方式中的“连接”还包含将例如晶体管或电阻等其它一些部件夹在中间而间接地连接的状态。

而且，上述实施方式中的“同层”例如包含通过相同工序成膜出的、即使由于基底的台阶而使Z方向的高度产生了偏移的层。

实施方式是示例，发明的范围并不限定于此。

Claims (20)

1.一种半导体装置，其特征在于，具备：

第一芯片，其包含基板；以及

第二芯片，其与所述第一芯片贴合；

所述第二芯片包含：

第一配线层，其设有外部连接端子；

第一半导体层，其与所述第一配线层相接；以及

导电体，其沿第一方向延伸，端部与所述第一半导体层相接，且与所述第一芯片电连接。

2.根据权利要求1所述的半导体装置，其特征在于，

所述第一半导体层包含：

下层半导体层，其与所述导电体相接；以及

上层半导体层，其设于所述下层半导体层之上，且与所述第一配线层相接。

3.根据权利要求1所述的半导体装置，其特征在于，

所述第二芯片还包含：

第二半导体层，其至少一部分与所述第一半导体层同层地设置，且与所述第一半导体层电绝缘；

多个第二配线层，其在所述第二半导体层与所述第一芯片之间沿所述第一方向分离地层叠；以及

存储柱，其沿所述第一方向延伸，通过所述多个第二配线层，且端部与所述第二半导体层相接。

4.根据权利要求1所述的半导体装置，其特征在于，

所述第二芯片还包含：

第三半导体层，其与所述第一半导体层同层地设置，且与所述第一半导体层电绝缘；

分离绝缘层，其设于所述第一半导体层与所述第三半导体层之间，且包围所述第一半导体层；以及

中间绝缘层，其设于所述第三半导体层的内部。

5.根据权利要求1所述的半导体装置，其特征在于，

所述第一芯片包含设于与所述第二芯片贴合的贴合面的第一焊盘，

所述第二芯片还包含设于所述贴合面、与所述导电体电连接且与所述第一焊盘相接的第二焊盘。

6.根据权利要求2所述的半导体装置，其特征在于，

所述第二芯片还包含设于所述下层半导体层的一部分与所述上层半导体层的一部分之间的中间绝缘层。

7.根据权利要求6所述的半导体装置，其特征在于，

所述中间绝缘层还包含：

设于下层侧及上层侧的一对第一绝缘层；以及

第二绝缘层，其设于一对第一绝缘层之间，且组成与所述一对第一绝缘层不同。

8.根据权利要求3所述的半导体装置，其特征在于，

所述第二芯片还包含：

第三配线层，其与所述第一配线层同层地设置，与所述第一配线层电绝缘，且与所述第二半导体层相接；以及

层间绝缘层，其在所述第三配线层与所述第二半导体层不相接的区域中设于所述第三配线层与所述第二半导体层之间。

9.根据权利要求3所述的半导体装置，其特征在于，

所述存储柱还包含：

第四半导体层，其沿所述第一方向延伸，且与所述第二半导体层连接；以及

电荷蓄积膜，其设于所述多个第二配线层与所述第四半导体层之间。

10.根据权利要求4所述的半导体装置，其特征在于，

所述分离绝缘层具有空隙。

11.一种半导体装置，其特征在于，具备：

第一芯片，其包含基板；以及

第二芯片，其与所述第一芯片贴合；

所述第二芯片包含：

第一配线层，其设有外部连接端子；

第一半导体层，其与所述第一配线层相接；以及

导电体，其沿第一方向延伸，通过所述第一半导体层，端部与所述第一配线层相接，且与所述第一芯片电连接。

12.根据权利要求11所述的半导体装置，其特征在于，

所述第二芯片还包含：

第二半导体层，其至少一部分与所述第一半导体层同层地设置，且与所述第一半导体层电绝缘；

多个第二配线层，其在所述第二半导体层与所述第一芯片之间沿所述第一方向分离地层叠；以及

存储柱，其沿所述第一方向延伸，通过所述多个第二配线层，且端部与所述第二半导体层相接。

13.根据权利要求11所述的半导体装置，其特征在于，

所述第二芯片还包含：

下层半导体层，其与所述第一半导体层同层地设置，且与所述第一半导体层电绝缘；

分离绝缘层，其设于所述第一半导体层与所述下层半导体层之间，且包围所述第一半导体层；

第一绝缘层，其设于所述下层半导体层之上；

上层半导体层，其设于所述第一绝缘层之上；以及

第二绝缘层，其在所述第一配线层与所述第一半导体层不相接的区域中设于所述第一半导体层的上方，且组成与所述第一绝缘层不同。

14.根据权利要求13所述的半导体装置，其特征在于，

所述分离绝缘层还设于所述第一配线层与所述第二绝缘层之间。

15.根据权利要求11所述的半导体装置，其特征在于，

所述第一芯片包含设于与所述第二芯片贴合的贴合面的第一焊盘，

所述第二芯片还包含设于所述贴合面、与所述导电体电连接且与所述第一焊盘相接的第二焊盘。

16.一种半导体装置，其特征在于，具备：

第一芯片，其包含基板；以及

第二芯片，其与所述第一芯片贴合；

所述第二芯片包含：

沿第一方向相互分离地设置的一对半导体层；

第一绝缘层，其设于所述一对半导体层之间；

导电体，其沿第一方向延伸，所述第一方向上的端部的高度位置位于所述一对半导体层之间，且与所述第一芯片电连接；以及

第一配线层，其与所述导电体的所述端部相接，且设有外部连接端子。

17.根据权利要求16所述的半导体装置，其特征在于，

所述第二芯片还包含：

第一半导体层，其与所述一对半导体层中的设于所述第一芯片侧的半导体层同层地设置，且与所述一对半导体层电绝缘；以及

分离绝缘层，其设于所述一对半导体层中的设于所述第一芯片侧的所述半导体层与所述第一半导体层之间，且包围所述第一半导体层。

18.根据权利要求17所述的半导体装置，其特征在于，

在所述第一配线层与所述导电体的所述端部相接的区域中，所述第一配线层沿所述第一方向通过所述第一半导体层。

19.根据权利要求16所述的半导体装置，其特征在于，

所述第二芯片还包含：

第二半导体层，其包含与所述一对半导体层分别同层地设置的下层半导体层及上层半导体层、以及设于所述下层半导体层与所述上层半导体层之间的中间半导体层，且与所述一对半导体层电绝缘；

多个第二配线层，其在所述第二半导体层与所述第一芯片之间沿所述第一方向分离地层叠；以及

存储柱，其沿所述第一方向延伸，通过所述多个第二配线层，且端部与所述第二半导体层相接。

20.根据权利要求16所述的半导体装置，其特征在于，

所述第一芯片包含设于与所述第二芯片贴合的贴合面的第一焊盘，

所述第二芯片还包含设于所述贴合面、与所述导电体电连接且与所述第一焊盘相接的第二焊盘。