[go: up one dir, main page]

TWI831131B - 積體電路及用於形成半導體結構的方法 - Google Patents

積體電路及用於形成半導體結構的方法 Download PDF

Info

Publication number
TWI831131B
TWI831131B TW111105305A TW111105305A TWI831131B TW I831131 B TWI831131 B TW I831131B TW 111105305 A TW111105305 A TW 111105305A TW 111105305 A TW111105305 A TW 111105305A TW I831131 B TWI831131 B TW I831131B
Authority
TW
Taiwan
Prior art keywords
active area
structures
group
circuits
boundary
Prior art date
Application number
TW111105305A
Other languages
English (en)
Other versions
TW202303434A (zh
Inventor
綫懷鑫
張吉寶
周陽
周凱
孟慶超
潘磊
Original Assignee
台灣積體電路製造股份有限公司
大陸商台積電（南京）有限公司
大陸商台積電（中國）有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司, 大陸商台積電（南京）有限公司, 大陸商台積電（中國）有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202303434A publication Critical patent/TW202303434A/zh
Application granted granted Critical
Publication of TWI831131B publication Critical patent/TWI831131B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0188—Manufacturing their isolation regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0193—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices the components including FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/853—Complementary IGFETs, e.g. CMOS comprising FinFETs
    • H10W72/00—
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2111/00—Details relating to CAD techniques
    • G06F2111/20—Configuration CAD, e.g. designing by assembling or positioning modules selected from libraries of predesigned modules
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
    • G06F2119/18—Manufacturability analysis or optimisation for manufacturability

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Architecture (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)

Abstract

積體電路包括在第一組主動區域結構和第二組主動區域結構之間的中間主動區域結構。積體電路還包括主電路、第一組電路和第二組電路。主電路包括與中間主動區域結構相交的至少一個邊界閘極導體。第一組電路包括第一組隔離結構，該第一組隔離結構將第一組主動區域結構分隔為在第一組電路中的第一部分和在第一相鄰電路中的第二部分。第二組電路包括第二組隔離結構，該第二組隔離結構將第二組主動區域結構分隔為在第二組電路中的第一部分和在第二相鄰電路中的第二部分。

Description

積體電路及用於形成半導體結構的方法
本揭露的實施例是關於一種積體電路，且特別是關於一種積體電路及用於形成半導體結構的方法。
使積體電路(integrated circuits，ICs)小型化的近期趨勢已經產生了消耗較少功率但以較高速度提供較多功能性的較小裝置。小型化過程還產生了更嚴格的設計和製造規範以及可靠性挑戰。各種電子設計自動化(electronic design automation，EDA)工具產生、優化和驗證用於積體電路的標準單元佈局設計，同時確保滿足標準單元佈局設計和製造規範。
本揭露的實施例之目的在於提出一種積體電路，包括：中間主動區域結構，在第一組主動區域結構和第二組主動區域結構之間，其中，所述中間主動區域結構與所述第一組主動區域結構和所述第二組主動區域結構沿著第一 方向對準；主電路，包括：第一邊界閘極導體，在所述中間主動區域結構的第一端處與所述中間主動區域結構相交；第二邊界閘極導體，在所述中間主動區域結構的第二端處與所述中間主動區域結構相交，以及多個相鄰閘極導體，分隔開等於所述第一邊界閘極導體和所述第二邊界閘極導體之間的接觸多晶間距(“CPP”)的間距距離；第一組電路，包括：第一組邊界閘極導體，在所述第一組主動區域結構的第一端處與所述第一組主動區域結構相交，並與所述主電路中的第一邊界閘極導體分隔開一個CPP的間距距離；以及第一組隔離結構，將所述第一組主動區域結構分隔為在所述第一組電路中的第一部分和在第一相鄰電路中的第二部分，其中，所述第一組隔離結構沿著所述第一方向的寬度小於所述CPP的一半；以及第二組電路，包括：第二組邊界閘極導體，在所述第二組主動區域結構的第一端處與所述第二組主動區域結構相交，並與所述主電路中的第二邊界閘極導體分隔開一個CPP的間距距離；以及第二組隔離結構，將所述第二組主動區域結構分隔為在所述第二組電路中的第一部分和在第二相鄰電路中的第二部分，其中，所述第二組隔離結構沿著所述第一方向的寬度小於所述CPP的一半。
本揭露的實施例之目的在於提出一種用於形成半導體結構的方法。方法包括：在絕緣體支撐件上製造主動區域半導體結構；製造與主動區域半導體結構相交的多個閘極導體；以及製造與主動區域半導體結構相交的多個端 子導體。方法還包括：將主動區域半導體結構劃分為多個主動區域半導體結構，該多個主動區域半導體結構包括在第一組主動區域結構和第二組主動區域結構之間的中間主動區域結構，使得在中間主動區域結構的第一端處形成第一邊界閘極導體，在中間主動區域結構的第二端處形成第二邊界閘極導體，在第一組主動區域結構的第一端處形成第一組邊界閘極導體，並且在第二組主動區域結構的第一端處形成第二組邊界閘極導體。方法還包括：沉積覆蓋中間主動區域結構、第一組主動區域結構、第二組主動區域結構和閘極導體的層間電介質材料。方法還包括：在去除第一閘極導體之後形成第一溝槽以將第一組主動區域結構劃分為第一部分和第二部分，並且在去除第二閘極導體之後形成第二溝槽以將第二組主動區域結構劃分為第一部分和第二部分。方法還包括：在第一溝槽中形成第一組隔離結構，並且在第二溝槽中形成第二組隔離結構。
本揭露的實施例之目的在於提出一種積體電路。積體電路包括在第一組第一類型主動區域結構和第二組第一類型主動區域結構之間的中間第一類型主動區域結構。中間第一類型主動區域結構與第一組第一類型主動區域結構和第二組第一類型主動區域結構沿著第一方向對準。積體電路還包括主電路、第一組電路和第二組電路。主電路包括：第一邊界閘極導體，在中間第一類型主動區域結構的第一端處與中間第一類型主動區域結構相交；以及多個相鄰閘極導體，分隔開等於接觸多晶間距(“CPP”)的間距距 離。第一組電路包括：第一組邊界閘極導體，在第一組第一類型主動區域結構的第一端處與第一組第一類型主動區域結構相交；以及第一組隔離結構，將第一組第一類型主動區域結構分隔為在第一組電路中的第一部分和在第一相鄰電路中的第二部分。第一組邊界閘極導體與主電路中的第一邊界閘極導體分隔開一個CPP的間距距離。第一組隔離結構沿著第一方向的寬度小於CPP的一半。第二組電路包括：第二組隔離結構，將第二組第一類型主動區域結構分隔為在第二組電路中的第一部分和在第二相鄰電路中的第二部分。第二組隔離結構沿著第一方向的寬度小於CPP的一半。
20:絕緣體支撐件
40:第一組電路
41:第一組邊界閘極導體
41L,51L,59L,61L:第二片段
41U,51U,59U,61U:第一片段
49,49L,49U:第一組隔離結構
49D,69D,142,148,152,158,161,162,168,PO1,PO2:閘極導體
50:主電路
51:第一邊界閘極導體
59:第二邊界閘極導體
59C:邊界隔離結構
59D:虛設閘極導體
60:第二組電路
61:第二組邊界閘極導體
69,69L,69U:第二組隔離結構
82:主動區域半導體結構
82L:第一組第一類型主動區域結構
82L1,82R1,84L1,84R1:第一部分
82L2,82R2,84L2,84R2:第二部分
82M:中間第一類型主動區域結構
82R:第二組第一類型主動區域 結構
84L:第一組第二類型主動區域結構
84M:中間第二類型主動區域結構
84R:第二組第二類型主動區域結構
100A~100C,400A,400B,600A~600F,800A~800C,1000,1100:積體電路
1040,1060,1140,1160:反向器
1200:組合電路單元
1210,1220,1310,1320:相鄰電路
1400:方法
1410~1470:操作
1510:層間電介質材料層
1549:第一溝槽
1569:第二溝槽
1600:EDA系統
1602:硬體處理器
1604:儲存媒體
1606:指令
1607:標準單元庫
1608:匯流排
1609:佈局圖
1610:I/O介面
1612:網路介面
1614:網路
1642:使用者介面
1700:IC製造系統
1720:設計室
1722:IC設計佈局圖
1730:遮罩室
1732:遮罩資料準備
1744:遮罩製造
1745:遮罩
1750:IC fab
1752:製造工具
1753:半導體晶圓
1760:IC器件
1CCP:1個接觸多晶間距
A-A’,B-B’,C-C’,D-D’,L-L’,P-P’,Q-Q’,R-R’:線
CPO1,CPO4,CPO6,CPO9:佈局圖案
H:高度
HC1,HC2:水平導線
MD,MD1~MD4:端子導體
t:厚度
VD:端子通孔連接件
VG:閘極通孔連接件
W*:寬度
X,Y,Z:方向
結合附圖，根據以下詳細描述可以最好地理解本揭示內容的各態樣。注意，根據行業中的標準實務，各種特徵未按比例繪製。實際上，為了討論清楚起見，各種特徵的尺寸可任意增加或減小。
第1A圖至第1C圖是根據一些實施例的積體電路的示意性佈局圖。
第1D圖至第1E圖是根據一些實施例的第1A圖至第1C圖中的積體電路的截面視圖。
第2A圖至第2B圖和第2A(a)圖至第2B(a)圖是根據一些實施例的積體電路的在第1A圖至第1C圖中的電路單元的邊界處的截面視圖。
第3A圖至第3D圖和第3B(a)圖至第3C(a)圖是根據一些實施例的第1A圖至第1C圖中的積體電路的在所選切割平面處的截面視圖。
第4A圖至第4B圖是根據一些實施例的積體電路的示意性佈局圖。
第4C圖至第4D圖是根據一些實施例的第4A圖至第4B圖中的積體電路的截面視圖。
第5A圖至第5D圖和第5B(a)圖是根據一些實施例的第4A圖至第4B圖中的積體電路的在所選切割平面處的截面視圖。
第6A圖至第6F圖是根據一些實施例的積體電路的示意性佈局圖。
第6G圖至第6H圖是根據一些實施例的第6A圖至第6F圖中的積體電路的截面視圖。
第7A圖至第7D圖和第7A(a)圖至第7D(a)圖是根據一些實施例的第6A圖至第6F圖中的積體電路的在所選切割平面處的截面視圖。
第8A圖至第8C圖是根據一些實施例的積體電路的示意性佈局圖。
第8D圖至圖8E是根據一些實施例的第8A圖至第8C圖中的積體電路的截面視圖。
第9A圖至第9D圖和第9A(a)圖至第9B(a)圖是根據一些實施例的第8A圖至第8C圖中的積體電路的在所選切割平面處的截面視圖。
第10A圖是根據一些實施例的具有在第一組電路和第二組電路之間的主電路的積體電路的佈局圖。
第10B圖至第10C圖是根據一些實施例的第10A圖中的積體電路的截面視圖。
第11圖是根據一些實施例的具有在第一組電路和第二組電路之間的主電路的積體電路的佈局圖。
第12A圖是根據一些實施例的組合電路單元以及與組合電路單元鄰接的相鄰單元的佈局圖。
第12B圖至第12C圖是根據一些實施例的第12A圖中的積體電路的截面視圖。
第13A圖是根據一些實施例的組合電路單元以及與組合電路單元鄰接的相鄰單元的佈局圖。
第13B圖至第13C圖是根據一些實施例的第13A圖中的積體電路的截面視圖。
第14圖是根據一些實施例的製造積體電路的方法的流程圖。
第15A圖至第15F圖是根據一些實施例的處於各個製造階段的積體電路的截面視圖。
第16圖是根據一些實施例的電子設計自動化(electronic design automation，EDA)系統的方塊圖。
第17圖是根據一些實施例的積體電路(integrated circuit，IC)製造系統以及與其相關聯的IC製造流程的方塊圖。
以下的揭露提供了許多不同的實施例或例子，以實施所提供標的的不同特徵。以下描述之構件與安排的特定例子，以簡化本揭露。當然，這些僅僅是例子而不是用以限制本揭露。例如，在說明中，第一特徵形成在第二特徵之上方或之上，這可能包含第一特徵與第二特徵以直接接觸的方式形成的實施例，這也可以包含額外特徵可能形成在第一特徵與第二特徵之間的實施例，這使得第一特徵與第二特徵可能沒有直接接觸。此外，本揭露可能會在各種例子中重複參考數字及/或文字。此重複是為了簡明與清晰的目的，但本身並非用以指定所討論的各種實施例及/或架構之間的關係。
再者，在此可能會使用空間相對用語，例如「底下(beneath)」、「下方(below)」、「較低(lower)」、「上方(above)」、「較高(upper)」等等，以方便說明如圖式所繪示之一元件或一特徵與另一(另一些)元件或特徵之關係。這些空間上相對的用語除了涵蓋在圖式中所繪示的方向，也欲涵蓋裝置在使用或操作中不同的方向。設備可能以不同方式定位(例如旋轉90度或在其他方位上)，而在此所使用的空間上相對的描述同樣也可以有相對應的解釋。
在一些實施例中，組合電路單元包括在第一組電路和第二組電路之間的主電路。第一組隔離結構將第一組主 動區域結構分隔為在第一組電路中的第一部分和在第一相鄰電路中的第二部分。第二組隔離結構將第二組主動區域結構分隔為在第二組電路中的第一部分和在第二相鄰電路中的第二部分。在一些實施例中，每個主動區域結構包括電晶體的槽道區域、源極區域和汲極區域。雖然由自動佈局佈線(auto placement and routing，APR)程式產生的佈局設計中的組合電路單元仍會受到佈局環境變化的影響，但是主電路對佈局環境的依賴性降低。因為第一組電路和第二組電路將主電路與相鄰電路分隔開，所以與主電路是通過APR程式直接放置在佈局設計中的一些替代實現方式相比，由於佈局環境變化而導致的主電路的時間延遲的變化/不確定性降低。
第1A圖至第1C圖是根據一些實施例的積體電路100A、100B和100C的示意性佈局圖。第1A圖至第1C圖的每個示意性佈局圖包括用於指定在X方向上延伸的第一組第一類型主動區域結構82L、在X方向上延伸的中間第一類型主動區域結構82M、和在X方向上延伸的第二組第一類型主動區域結構82R的佈局圖案。第1A圖至第1C圖的每個示意性佈局圖還包括用於指定在X方向上延伸的第一組第二類型主動區域結構84L、在X方向上延伸的中間第二類型主動區域結構84M、和在X方向上延伸的第二組第二類型主動區域結構84R的佈局圖案。
另外，第1A圖至第1C圖的每個示意性佈局圖包括用於指定在Y方向上延伸的第一邊界閘極導體51、在Y 方向上延伸的第二邊界閘極導體59、在Y方向上延伸的第一組邊界閘極導體41、和在Y方向上延伸的第二組邊界閘極導體61、以及在Y方向上延伸的各種閘極導體(例如，142、148、152、158、162、168)的佈局圖案。第1A圖至第1C圖的每個示意性佈局圖還包括用於指定在Y方向上延伸的第一組隔離結構49和在Y方向上延伸的第二組隔離結構69的佈局圖案。在第1A圖至第1C圖的示意性佈局圖中，Y方向垂直於X方向。在X方向上延伸的佈局圖案CPO1和CPO9指定了對閘極導體和邊界閘極導體的切割。雖然在Y方向上延伸，但是每個閘極導體和邊界閘極導體都在到達電路單元的兩個水平邊界(在X方向上延伸)之前終止。每個閘極導體和邊界閘極導體都不延伸到相鄰電路單元中。
第1A圖至第1C圖的示意性佈局圖所示，中間第一類型主動區域結構82M在第一組第一類型主動區域結構82L和第二組第一類型主動區域結構82R之間。中間第一類型主動區域結構82M與第一組第一類型主動區域結構82L和第二組第一類型主動區域結構82R沿著X方向對準。中間第二類型主動區域結構84M在第一組第二類型主動區域結構84L和第二組第二類型主動區域結構84R之間。中間第二類型主動區域結構84M與第一組第二類型主動區域結構84L和第二組第二類型主動區域結構84R沿著X方向對準。
在第1A圖至第1C圖中，每個主動區域結構是p 型主動區域結構或n型主動區域結構。用p型主動區域結構製造的電晶體是PMOS，而用n型主動區域結構製造的電晶體是NMOS。在一些實施例中，主動區域結構是鰭結構，並且利用主動區域結構製造的電晶體是FinFET。在一些實施例中，主動區域結構是奈米片結構，並且利用主動區域結構製造的電晶體是奈米片電晶體。在一些實施例中，主動區域結構是奈米線結構，並且利用主動區域結構製造的電晶體是奈米線電晶體。
在一些實施例中，中間第一類型主動區域結構82M、第一組第一類型主動區域結構82L和第二組第一類型主動區域結構82R中的每一者都是p型主動區域結構，而中間第二類型主動區域結構84M、第一組第二類型主動區域結構84L和第二組第二類型主動區域結構84R中的每一者都是n型主動區域結構。在一些替代實施例中，中間第一類型主動區域結構82M、第一組第一類型主動區域結構82L和第二組第一類型主動區域結構82R中的每一者都是n型主動區域結構，而中間第二類型主動區域結構84M、第一組第二類型主動區域結構84L和第二組第二類型主動區域結構84R中的每一者都是p型主動區域結構。
在第1A圖至第1C圖中，積體電路100A、100B和100C中的每一者都包括主電路50、第一組電路40和第二組電路60。主電路50包括第一邊界閘極導體51和第二邊界閘極導體59。在第1A圖中，第一邊界閘極導體51在每個中間主動區域結構82M和84M的第一端處與相 應中間主動區域結構相交。第二邊界閘極導體59在每個中間主動區域結構82M和84M的第二端處與相應中間主動區域結構相交。
在第1B圖中，佈局圖案CPO4指定第一邊界閘極導體51被切割為第一片段51U和第二片段51L，佈局圖案CPO6指定第二邊界閘極導體59被切割為第一片段59U和第二片段59L。第一邊界閘極導體51的第一片段51U和第二片段51L在中間主動區域結構82M和84M的第一端處與相應中間主動區域結構相應地相交。第二邊界閘極導體59的第一片段59U和第二片段59L在中間主動區域結構82M和84M的第二端處與相應中間主動區域結構相應地相交。
在第1C圖中，佈局圖案CPO4指定第一邊界閘極導體51被切割為第一片段51U和第二片段51L。第一邊界閘極導體51的第一片段51U和第二片段51L在中間主動區域結構82M和84M的第一端處與相應中間主動區域結構相應地相交。第二邊界閘極導體59在每個中間主動區域結構82M和84M的第二端處與相應中間主動區域結構相交。
在第1A圖至第1C圖中，主電路50還包括在第一邊界閘極導體51和第二邊界閘極導體59之間在Y方向上延伸的閘極導體(例如，152、...、和158)。主電路50中的一個或多個閘極導體在主電路50中的電晶體的槽道區域處與中間主動區域結構82M和/或84M相交。在第 1A圖至第1C圖中，閘極導體152和158之間的一個或多個閘極導體(由符號“...”表示)沒有用閘極導體圖案明確地描繪。主電路50還包括端子導體，這些端子導體在第1A圖至第1C圖中沒有用端子導體圖案明確地描繪。主電路50中的端子導體在主電路50中的電晶體的槽道區域處與中間主動區域結構82M和/或84M相交。端子區域是源極區域或汲極區域。主電路50中的在第1A圖至第1C圖中沒有明確地示出的其他元件包括在一個或多個金屬層中的各種通孔連接件和各種佈線導線。
在第1A圖至第1C圖中，主電路50中的至少一對相鄰閘極導體具有等於接觸多晶間距(contacted poly pitch，“CPP”)的間距距離。第一邊界閘極導體51與閘極導體152之間的間距距離為一個CPP，並且第二邊界閘極導體59與閘極導體158之間的間距距離為一個CPP。
在第1A圖至第1C圖中，第一組電路40包括第一組邊界閘極導體41和第一組隔離結構49。第一組邊界閘極導體41在每個第一組主動區域結構82L和84L的第一端處與相應第一組主動區域結構相交。第一組電路40中的第一組邊界閘極導體41與主電路50中的第一邊界閘極導體51分隔開一個CPP的間距距離。因此，第一組電路40和主電路50的垂直邊界(在Y方向上延伸)分隔開一個CPP的間距距離。在一些實施例中，在相應主動區域結構的端部處的第一組邊界閘極導體41和第一邊界閘極導體51的實現方式被稱為擴散邊緣上多晶(Poly On Diffusion Edge，“PODE”)的實現方式。
在第1A圖至第1C圖中，第一組隔離結構49將每個第一組主動區域結構82L和84L分隔為在第一組電路40中的第一部分和在第一相鄰電路中的第二部分。第一組隔離結構49沿著X方向的寬度“W*”小於CPP的一半。在一些實施例中，第一組隔離結構49的寬度“W*”小於CPP的四分之一。在一些實施例中，利用隔離結構(例如，49)將主動區域結構(例如，82L或84L)分隔為兩個部分的實現方式被稱為連續的氧化物限定上多晶(Continuous Poly On Oxide Definition，“CPODE”)的實現方式，並且隔離結構(例如，49)被稱為CPODE隔離結構。
在第1A圖至第1C圖中，第一組電路40還包括閘極導體(例如，142、...、和148)，在第一組隔離結構49和第一組邊界閘極導體41之間。閘極導體142和148之間的一個或多個閘極導體(由符號“..”表示)沒有用閘極導體圖案明確地描繪。在一些實施例中，一個或多個閘極導體(例如，142、...、148)在第一組電路40中的電晶體的槽道區域處與第一組主動區域結構82L和/或84L相交，並形成電晶體的閘極端子。在一些實施例中，一個或多個閘極導體(例如，142、...、148)與第一組主動區域結構82L和/或84L相交，但是不用作第一組電路40中的電晶體的閘極端子。在一些實施例中，第一組電路40還包括端子導體，這些端子導體沒有用端子導體圖案明確地 描繪。在一些實施例中，第一組電路40中的端子導體在第一組電路40中的電晶體的槽道區域處與第一組主動區域結構82L和/或84L相交，並形成電晶體的源極/汲極端子。在一些實施例中，第一組電路40中的端子導體與第一組主動區域結構82L和/或84L相交，但是不用作第一組電路40中的電晶體的源極/汲極端子。在一些實施例中，第一組電路40還包括在第1A圖至第1C圖中沒有明確地示出的附加元件。附加元件的示例包括在一個或多個金屬層中的通孔連接件和佈線導線。
在第1A圖至第1C圖中，第二組電路60包括第二組邊界閘極導體61和第二組隔離結構69。第二組邊界閘極導體61在每個第二組主動區域結構82R和84R的第一端處與相應第一組主動區域結構相交。第二組電路60中的第二組邊界閘極導體61與主電路50中的第二邊界閘極導體59分隔開一個CPP的間距距離。因此，第二組電路60和主電路50的垂直邊界(在Y方向上延伸)分隔開一個CPP的間距距離。在一些實施例中，在相應主動區域結構的端部處的第二組邊界閘極導體61和第二邊界閘極導體59的實現方式被稱為PODE實現方式。
在第1A圖至第1C圖中，第二組隔離結構69將每個第二組主動區域結構82R和84R分隔為在第二組電路60中的第一部分和在第二相鄰電路中的第二部分。第二組隔離結構69沿著X方向的寬度“W*”小於CPP的一半。在一些實施例中，第二組隔離結構69的寬度“W*”小於 CPP的四分之一。在一些實施例中，利用隔離結構(例如，69)將主動區域結構(例如，82R或84R)分隔為兩個部分的實現方式被稱為CPODE實現方式，並且隔離結構(例如，69)被稱為CPODE隔離結構。
在第1A圖至第1C圖中，第二組電路60還包括閘極導體(例如，162、...、和168)，在第二組隔離結構69和第二組邊界閘極導體61之間。閘極導體162和168之間的一個或多個閘極導體(由符號“..”表示)沒有用閘極導體圖案明確地描繪。在一些實施例中，一個或多個閘極導體(例如，162、...、168)在第二組電路60中的電晶體的槽道區域處與第二組主動區域結構82R和/或84R相交，並形成電晶體的閘極端子。在一些實施例中，一個或多個閘極導體(例如，162、...、168)與第二組主動區域結構82R和/或84R相交，但是不用作第二組電路60中的電晶體的閘極端子。在一些實施例中，第二組電路60還包括端子導體，這些端子導體沒有用端子導體圖案明確地描繪。在一些實施例中，第二組電路60中的端子導體在第二組電路60中的電晶體的槽道區域處與第二組主動區域結構82R和/或84R相交，並形成電晶體的源極/汲極端子。在一些實施例中，第二組電路60中的端子導體與第二組主動區域結構82R和/或84R相交，但是不用作第二組電路60中的電晶體的源極/汲極端子。在一些實施例中，第二組電路60還包括在第1A圖至第1C圖中沒有明確地示出的附加元件。附加元件的示例包括在一個或多個金屬 層中的通孔連接件和佈線導線。
在第1A圖至第1C圖中，主電路50的示例包括時脈電路、邏輯閘電路、或任何功能電路(其中在通過APR程式將感興趣的電路放置在佈局設計中時需要改進時間延遲的變化/不確定性)。第一組電路40和第二組電路60的示例還包括其他邏輯門電路，例如，反向器門、NAND門、或NOR門。第一組電路40和第二組電路60的一個示例是反向器，如第10A圖至第10C圖和第11圖所示。第一組電路40的含義被廣義地解釋為包括在第一組隔離結構49和第一組邊界閘極導體41之間具有至少一個閘極導體的任何電路結構。類似地，第二組電路60的含義被廣義地解釋為包括在第二組隔離結構69和第二組邊界閘極導體61之間具有至少一個閘極導體的任何電路結構。第一組電路40的電路結構或第二組電路60的電路結構通常形成功能邏輯電路。然而，在一些實施例中，第一組電路40的電路結構或第二組電路60的電路結構不形成功能邏輯電路。在一些實施例中，第一組電路40或第二組電路60中的至少一個閘極導體是電晶體的閘極端子。在一些實施例中，第一組電路40或第二組電路60中的至少一個閘極導體是虛設閘極導體。
第1D圖是根據一些實施例的積體電路的在如第1A圖至第1C圖中的佈局圖所指定的切割平面P-P’中的截面視圖的示意圖。第1E圖是根據一些實施例的積體電路的在如第1A圖至第1C圖中的佈局圖所指定的切割平面 Q-Q’中的截面視圖的示意圖。
在第1D圖中，主電路50的第一邊界閘極導體51在中間第一類型主動區域結構82M的第一端處與中間第一類型主動區域結構82M相交，並且主電路50的第二邊界閘極導體59在中間第一類型主動區域結構82M的第二端處與中間第一類型主動區域結構82M相交。
在第1D圖中，第一組電路40的第一組邊界閘極導體41在第一組第一類型主動區域結構82L的第一端處與第一組第一類型主動區域結構82L相交。第一組電路40的第一組隔離結構49將第一組第一類型主動區域結構82L分隔為第一部分82L1和第二部分82L2。第一組第一類型主動區域結構82L的第一部分82L1在第一組電路40中。第一組第一類型主動區域結構82L的第二部分82L2在第一相鄰電路(該第一相鄰電路在第一組隔離結構49處與第一組電路40共用公共垂直邊界)中。在一些實施例中，第一組隔離結構49沿著X方向的寬度“W*”小於CPP的一半。在一些實施例中，第一組隔離結構49的寬度“W*”小於CPP的四分之一。在一些實施例中，第一組隔離結構49是CPODE隔離結構。
在第1D圖中，第二組電路60的第二組邊界閘極導體61在第二組第一類型主動區域結構82R的第一端處與第二組第一類型主動區域結構82R相交。第二組電路60的第二組隔離結構69將第二組第一類型主動區域結構82R分隔為第一部分82R1和第二部分82R2。第二組第 一類型主動區域結構82R的第一部分82R1在第二組電路60中。第二組第一類型主動區域結構82R的第二部分82R2在第二相鄰電路(該第二相鄰電路在第二組隔離結構69處與第二組電路60共用公共垂直邊界)中。在一些實施例中，第二組隔離結構69沿著X方向的寬度“W*”小於CPP的一半。在一些實施例中，第二組隔離結構69的寬度“W*”小於CPP的四分之一。在一些實施例中，第二組隔離結構69是CPODE隔離結構。
在第1E圖中，主電路50的第一邊界閘極導體51在中間第二類型主動區域結構84M的第一端處與中間第二類型主動區域結構84M相交，並且主電路50的第二邊界閘極導體59在中間第二類型主動區域結構84M的第二端處與中間第二類型主動區域結構84M相交。
在第1E圖中，第一組電路40的第一組邊界閘極導體41在第一組第二類型主動區域結構84L的第一端處與第一組第二類型主動區域結構84L相交。第一組電路40的第一組隔離結構49將第一組第二類型主動區域結構84L分隔為第一部分84L1和第二部分84L2。第一組第二類型主動區域結構84L的第一部分84L1在第一組電路40中。第一組第二類型主動區域結構84L的第二部分84L2在第一相鄰電路(該第一相鄰電路在第一組隔離結構49處與第一組電路40共用公共垂直邊界)中。
在第1E圖中，第二組電路60的第二組邊界閘極導體61在第二組第二類型主動區域結構84R的第一端處 與第二組第二類型主動區域結構84R相交。第二組電路60的第二組隔離結構69將第二組第二類型主動區域結構84R分隔為第一部分84R1和第二部分84R2。第二組第二類型主動區域結構84R的第一部分84R1在第二組電路60中。第二組第二類型主動區域結構84R的第二部分84R2在第二相鄰電路(該第二相鄰電路在第二組隔離結構69處與第二組電路60共用公共垂直邊界)中。
在第1D圖和第1E圖中，第一組電路40中的第一組邊界閘極導體41與主電路50中的第一邊界閘極導體51分隔開一個CPP的間距距離。第二組電路60中的第二組邊界閘極導體61也與主電路50中的第二邊界閘極導體59分隔開一個CPP的間距距離。主電路50中的閘極導體(例如，152、...、和158)在第一邊界閘極導體51和第二邊界閘極導體59之間。在第1D圖的一些實施例中，每個閘極導體152和158在第一類型電晶體的槽道區域處與中間第一類型主動區域結構82M相交。在第1E圖的一些實施例中，每個閘極導體152和158在第二類型電晶體的槽道區域處與中間第二類型主動區域結構84M相交。
在第1D圖和第1E圖中，第一組電路40中的閘極導體142和148在第一組邊界閘極導體41和第一組隔離結構49之間。第二組電路60中的閘極導體162和168在第二組邊界閘極導體61和第二組隔離結構69之間。在第1D圖中，第一組電路40中的閘極導體142和148與第一組第一類型主動區域結構82L相交，而第二組電路60 中的閘極導體162和168與第二組第一類型主動區域結構82R相交。在第1E圖中，第一組電路40中的閘極導體142和148與第一組第二類型主動區域結構84L相交，而第二組電路60中的閘極導體162和168與第二組第二類型主動區域結構84R相交。
在第1D圖和第1E圖中，主動區域結構(例如，82L、82M、82R、84L、84M和84R)被製造在絕緣體支撐件20(例如，基板)上。在一些實施例中，第一組隔離結構49延伸到絕緣體支撐件20中，以將第一組第一類型主動區域結構82L分隔為第一部分82L1和第二部分82L2，並且將第一組第二類型主動區域結構84L分隔為第一部分84L1和第二部分84L2。第一組隔離結構49還具有比第一組主動區域結構82L和84L的厚度“t”更大的高度“H”。在一些實施例中，第二組隔離結構69延伸到絕緣體支撐件20中，以將第二組第一類型主動區域結構82R分隔為第一部分82R1和第二部分82R2，並且將第二組第二類型主動區域結構84R分隔為第一部分84R1和第二部分84R2。第二組隔離結構69還具有比第二組主動區域結構82R和84R的厚度“t”更大的高度“H”。
在第1A圖至第1C圖中，當主電路50與第一組電路40和第二組電路60組合以形成組合電路單元時，該組合電路單元在第一組隔離結構49處具有第一垂直邊界(在Y方向上延伸)並且在第二組隔離結構69處具有第二垂直邊界(在Y方向上延伸)。
第2A圖至第2B圖和第2A(a)圖至第2B(a)圖是根據一些實施例的積體電路的在如第1A圖至第1C圖中的佈局圖所指定的穿過組合電路單元的邊界處的隔離結構的切割平面L-L’、R-R’處的截面視圖。積體電路100A-100C的在如線L-L’和R-R’所指定的切割平面中的截面視圖相應地在第2A圖至第2B圖中示出。在第2A圖中，第一組隔離結構49將第一組第一類型主動區域結構82L分隔為第一部分82L1和第二部分82L2，並且第一組隔離結構49也將第一組第二類型主動區域結構84L分隔為第一部分84L1和第二部分84L2。在第2B圖中，第二組隔離結構69將第二組第一類型主動區域結構82R分隔為第一部分82R1和第二部分82R2，並且第二組隔離結構69也將第二組第二類型主動區域結構84R分隔為第一部分84R1和第二部分84R2。
在一些替代實施例中，第2A圖中的第一組隔離結構49被替換為第2A(a)圖中的兩個第一組隔離結構49U和49L。第一組隔離結構49U將第一組第一類型主動區域結構82L分隔為第一部分82L1和第二部分82L2。第一組隔離結構49L將第一組第二類型主動區域結構84L分隔為第一部分84L1和第二部分84L2兩者。在一些替代實施例中，第2B圖中的第二組隔離結構69被替換為第2B(a)圖中的兩個第二組隔離結構69U和69L。第二組隔離結構69U將第二組第一類型主動區域結構82R分隔為第一部分82R1和第二部分82R2。第二組隔離結構69L 將第二組第二類型主動區域結構84R分隔為第一部分84R1和第二部分84R2。
第3A圖至第3D圖和第3B(a)圖至第3C(a)圖是根據一些實施例的積體電路的在如第1A圖至第1C圖中的佈局圖所指定的所選切割平面處的截面視圖。
積體電路100A的在如線A-A’、B-B’、C-C’和D-D’所指定的切割平面中的截面視圖相應地在第3A圖、第3B圖、第3C圖和第3D圖中描繪。在第3A圖中，第一組邊界閘極導體41與第一組第一類型主動區域結構82L和第一組第二類型主動區域結構84L兩者相交。在第3B圖中，主電路50的第一邊界閘極導體51與中間第一類型主動區域結構82M和中間第二類型主動區域結構84M兩者相交。在第3C圖中，主電路50的第二邊界閘極導體59與中間第一類型主動區域結構82M和中間第二類型主動區域結構84M兩者相交。在第3D圖中，第二組邊界閘極導體61與第二組第一類型主動區域結構82R和第二組第二類型主動區域結構84R兩者相交。
積體電路100B的在如線A-A’、B-B’、C-C’和D-D’所指定的切割平面中的截面視圖相應地在第3A圖、第3B(a)圖、第3C(a)圖和第3D圖中描繪。在第3A圖中，第一組邊界閘極導體41與第一組第一類型主動區域結構82L和第二組第二類型主動區域結構84L兩者相交。在第3B(a)圖中，第一邊界閘極導體51的第一片段51U與中間第一類型主動區域結構82M相交，並且第一邊界閘 極導體51的第二片段51L與中間第二類型主動區域結構84M相交。在第3C(a)圖中，第二邊界閘極導體59的第一片段59U與中間第一類型主動區域結構82M相交，並且第二邊界閘極導體59的第二片段59L與中間第二類型主動區域結構84M相交。在第3D圖中，第二組邊界閘極導體61與第二組第一類型主動區域結構82R和第二組第二類型主動區域結構84R兩者相交。
積體電路100C的在如線A-A’、B-B’、C-C’和D-D’所指定的切割平面中的截面視圖相應地在第3A圖、第3B(a)圖、第3C圖和第3D圖中描繪。在第3A圖中，第一組邊界閘極導體41與第一組第一類型主動區域結構82L和第一組第二類型主動區域結構84L兩者相交。在第3B(a)圖中，第一邊界閘極導體51的第一片段51U與中間第一類型主動區域結構82M相交，並且第一邊界閘極導體51的第二片段51L與中間第二類型主動區域結構84M相交。在第3C圖中，主電路50的第二邊界閘極導體59與中間第一類型主動區域結構82M和中間第二類型主動區域結構84M兩者相交。在第3D圖中，第二組邊界閘極導體61與第二組第一類型主動區域結構82R和第二組第二類型主動區域結構84R兩者相交。
在第1A圖至第1C圖的佈局圖中，每個中間主動區域結構(82M或84M)的第一端與相應第一組主動區域結構分隔開一個間隙，並且每個中間主動區域結構(82M或84M)的第二端與相應第二組主動區域結構沿著X方向分 隔開。在一些替代實施例中，例如在第4A圖至第4B圖的積體電路400A-400B中，每個中間主動區域結構的一端與相應第二組主動區域結構沿著X方向連結。
第4A圖至第4B圖是根據一些實施例的積體電路400A-400B的示意性佈局圖。第4A圖中的積體電路400A的佈局圖是第1A圖中的積體電路100A的佈局圖的修改。第4B圖中的積體電路400B的佈局圖是第1C圖中的積體電路100C的佈局圖的修改。修改包括將(第1A圖或第1C圖中的)第二邊界閘極導體59的佈局圖案替換為(第4A圖或第4B圖中的)虛設閘極導體59D和邊界隔離結構59C的佈局圖案。修改還包括添加佈局圖案CPO6，該佈局圖案CPO6將虛設閘極導體59D的佈局圖案和邊界隔離結構59C的佈局圖案分隔開。修改還包括將每個中間主動區域結構(82M或84M)的佈局圖案與相應的第二組主動區域結構(82R或84R)的佈局圖案連結。在第4A圖至第4B圖中，(第1A圖至第1C圖中的)第二組邊界閘極導體61的佈局圖案也被去除。
第4C圖是根據一些實施例的積體電路400A-400B的在如第4A圖至第4B圖中的佈局圖所指定的切割平面P-P’中的截面視圖的示意圖。第4C圖是根據一些實施例的積體電路400A-400B的在如第4A圖至第4B圖中的佈局圖所指定的切割平面Q-Q’中的截面視圖的示意圖。
第4C圖中的截面視圖是第1D圖中的截面視圖的 修改。第4C圖和第1D圖之間的區別是中間第一類型主動區域結構82M和第二組第一類型主動區域結構82R之間的連線性。在積體電路400A-400B中，如第4C圖所示，中間第一類型主動區域結構82M在虛設閘極導體59D下方與第二組第一類型主動區域結構82R連結，並形成單個第一類型主動區域結構。作為比較，在積體電路100A-100C中，如第1D圖所示，中間第一類型主動區域結構82M與第二組第一類型主動區域結構82R通過第二邊界閘極導體59和第二組邊界閘極導體61之間的間隙分隔開。在一些實施例中，第1D圖中的中間第一類型主動區域結構82M和第二組第一類型主動區域結構82R之間的間隙大於CPP的一半。
第4D圖中的截面視圖是第1E圖中的截面視圖的修改。第4D圖和第1E圖之間的區別是中間第二類型主動區域結構84M和第二組第二類型主動區域結構84R之間的連線性。在積體電路400A-400B中，如第4D圖所示，雖然邊界隔離結構59C(例如，CPODE隔離結構)將中間第二類型主動區域結構84M與第二組第二類型主動區域結構84R實體連結，但是邊界隔離結構59C也在中間第二類型主動區域結構84M和第二組第二類型主動區域結構84R之間形成電隔離。作為比較，在積體電路100A-100C中，如第1E圖所示，中間第二類型主動區域結構84M與第二組第二類型主動區域結構84R通過第二邊界閘極導體59和第二組邊界閘極導體61之間的間隙 分隔開。
第5A圖至第5D圖和第5B(a)圖是根據一些實施例的積體電路的在如第4A圖至第4B圖中的佈局圖所指定的所選切割平面處的截面視圖。
積體電路400A-400B的在如線A-A’所指定的切割平面中的截面視圖在第5A圖中描繪。在第5A圖中，第一組邊界閘極導體41與第一組第一類型主動區域結構82L和第一組第二類型主動區域結構84L兩者相交。
積體電路400A的在如線B-B’所指定的切割平面中的截面視圖在第5B圖中描繪。積體電路400B的在如線B-B’所指定的切割平面中的截面視圖在第5B(a)圖中描繪。在第5B圖中，主電路50的第一邊界閘極導體51與中間第一類型主動區域結構82M和中間第二類型主動區域結構84M兩者相交。在第5B(a)圖中，第一邊界閘極導體51的第一片段51U與中間第一類型主動區域結構82M相交，而第一邊界閘極導體51的第二片段51L與中間第二類型主動區域結構84M相交。
積體電路400A-400B的在如線C-C’所指定的切割平面中的截面視圖在第5C圖中描繪。在第5C圖中，邊界隔離結構59C(例如，CPODE隔離結構)將中間第二類型主動區域結構84M與第二組第二類型主動區域結構84R實體連結，並且同時在中間第二類型主動區域結構84M和第二組第二類型主動區域結構84R之間提供電隔離。另外，在第5C圖中，虛設閘極導體59D與中間第一 類型主動區域結構82M相交。
積體電路400A-400B的在如線D-D’所指定的切割平面中的截面視圖在第5D圖中描繪。在第5D圖中，閘極導體161與第二組第一類型主動區域結構82R和第二組第二類型主動區域結構84R兩者相交。
在第1A圖至第1C圖的佈局圖中，每個中間主動區域結構(82M或84M)的第一端與相應第一組主動區域結構分隔開一個間隙，並且每個中間主動區域結構(82M或84M)的第二端與相應第二組主動區域結構沿著X方向分隔開。在一些替代實施例中，例如在第6A圖至第6F圖的積體電路600A-600F中，中間第一類型主動區域結構82M與第一組第一類型主動區域結構82L和第二組第一類型主動區域結構82R兩者連結。
第6A圖至第6F圖是根據一些實施例的積體電路600A-600F的示意性佈局圖。第6A圖中的積體電路600A的佈局圖是第1A圖中的積體電路100A的佈局圖的修改。類似於第1A圖中的積體電路100A，第6A圖中的積體電路600A包括主電路50、第一組電路40和第二組電路60。
在第6A圖中，主電路50包括第一邊界閘極導體51和第二邊界閘極導體59。第一邊界閘極導體51在每個中間主動區域結構82M和84M的第一端處與相應中間主動區域結構相交。第二邊界閘極導體59在每個中間主動區域結構82M和84M的第二端處與相應中間主動區域結構 相交。主電路50還包括在第一邊界閘極導體51和第二邊界閘極導體59之間在Y方向上延伸的閘極導體(例如，152、...、和158)。主電路50中的一個或多個閘極導體在主電路50中的電晶體的槽道區域處與中間主動區域結構82M和/或84M相交。主電路50中的在圖6A中沒有明確地示出的元件包括在閘極導體152和158之間的閘極導體(由符號“...”表示)、用於電晶體的源極端子或汲極端子的端子導體、在一個或多個金屬層中的各種通孔連接件和各種佈線導線。
在第6A圖中，第一組電路40包括第一組邊界閘極導體41和第一組隔離結構49。第一組邊界閘極導體41在每個第一組主動區域結構82L和84L的第一端處與相應第一組主動區域結構相交。第一組電路40中的第一組邊界閘極導體41與主電路50中的第一邊界閘極導體51分隔開一個CPP的間距距離。第一組隔離結構49將每個第一組主動區域結構82L和84L分隔為在第一組電路40中的第一部分和在第一相鄰電路中的第二部分。第一組電路40還包括在第一組隔離結構49和第一組邊界閘極導體41之間的閘極導體(例如，142、...、和148)。第一組電路40中的在第6A圖中沒有明確地示出的元件包括在閘極導體142和148之間的閘極導體(由符號“..”表示)、用於電晶體的源極端子或汲極端子的端子導體、在一個或多個金屬層中的各種通孔連接件和各種佈線導線。
在第6A圖中，第二組電路60包括第二組邊界閘 極導體61和第二組隔離結構69。第二組邊界閘極導體61在每個第二組主動區域結構82R和84R的第一端處與相應第一組主動區域結構相交。第二組電路60中的第二組邊界閘極導體61與主電路50中的第二邊界閘極導體59分隔開一個CPP的間距距離。第二組隔離結構69將每個第二組主動區域結構82R和84R分隔為在第二組電路60中的第一部分和在第二相鄰電路中的第二部分。第二組電路60中的在第6A圖中沒有明確地示出的元件包括在閘極導體162和168之間的閘極導體(由符號“..”代表)、用於電晶體的源極端子或汲極端子的端子導體、在一個或多個金屬層中的各種通孔連接件和各種佈線導線。
第6B圖中的積體電路600B是第6A圖中的積體電路600A的修改。在第6B圖中，如佈局圖案CPO6所指定的，第6A圖中的第二邊界閘極導體59被劃分為第一片段59U和第二片段59L，並且第6A圖中的第二組邊界閘極導體61被劃分為第一片段61U和第二片段61L。
第6C圖中的積體電路600C是第6B圖中的積體電路600B的修改。在第6C圖中，如佈局圖案CPO4所指定的，第6B圖中的第一邊界閘極導體51被劃分為第一片段51U和第二片段51L，並且第6B圖中的第一組邊界閘極導體41被劃分為第一片段41U和第二片段41L。
第6D圖中的積體電路600D是第6A圖中的積體電路600A的修改。在第6D圖中，如佈局圖案CPO4所指定的，第6A圖中的第一邊界閘極導體51被劃分為第一 片段51U和第二片段51L。在第6D圖中，如佈局圖案CPO6所指定的，第6A圖中的第二邊界閘極導體59被劃分為第一片段59U和第二片段59L。
第6E圖中的積體電路600E是第6A圖中的積體電路600A的修改。在第6E圖中，如佈局圖案CPO6所指定的，第6A圖中的第二邊界閘極導體59被劃分為第一片段59U和第二片段59L。
第6F圖中的積體電路600F是第6B圖中的積體電路600B的修改。在第6F圖中，如佈局圖案CPO4所指定的，第6B圖中的第一邊界閘極導體51被劃分為第一片段51U和第二片段51L。
第6G圖是根據一些實施例的積體電路600A-600F的在如第6A圖至第6F圖中的佈局圖所指定的切割平面P-P’中的截面視圖的示意圖。第6H圖是根據一些實施例的積體電路600A-600F的在如第6A圖至第6F圖中的佈局圖所指定的切割平面Q-Q’中的截面視圖的示意圖。
第6G圖中的截面視圖是第1D圖中的截面視圖的修改。第6G圖和第1D圖之間的區別是中間第一類型主動區域結構82M和第一組第一類型主動區域結構82L之間的連線性以及中間第一類型主動區域結構82M和第二組第一類型主動區域結構82R之間的連線性。在積體電路600A-600F中，如第6G圖所示，中間第一類型主動區域結構82M與第一組第一類型主動區域結構82L和第二 組第一類型主動區域結構82R兩者連結。相反，在積體電路100A-100C中，如第1D圖所示，中間第一類型主動區域結構82M的一端與第一組第一類型主動區域結構82L分隔開，並且中間第一類型主動區域結構82M的另一端與第二組第一類型主動區域結構82R分隔開。
第6H圖中的截面視圖與第1E圖中的截面視圖相同。在第6H圖和第1E圖兩者中，中間第二類型主動區域結構84M的一端與第一組第二類型主動區域結構84L分隔開，並且中間第二類型主動區域結構84M的另一端與第二組第二類型主動區域結構84R分隔開。
第7A圖至第7D圖和第7A(a)圖至第7D(a)圖是根據一些實施例的積體電路的在如第6A圖至第6F圖中的佈局圖所指定的所選切割平面處的截面視圖。
積體電路600A-600B和600D-600F的在如線A-A’所指定的切割平面中的截面視圖在第7A圖中描繪。積體電路600C的在如線A-A’所指定的切割平面中的截面視圖在第7A(a)圖中描繪。在第7A圖中，第一組邊界閘極導體41與第一組第一類型主動區域結構82L和第一組第二類型主動區域結構84L兩者相交。在第7A(a)圖中，第一組邊界閘極導體41的第一片段41U與第一組第一類型主動區域結構82L相交，而第一組邊界閘極導體41的第二片段41L與第一組第二類型主動區域結構84L相交。
積體電路600A-600B和600E的在如線B-B’ 所指定的切割平面中的截面視圖在第7B圖中描繪。積體電路600C-600D和600F的在如線B-B’所指定的切割平面中的截面視圖在第7B(a)圖中描繪。在第7B圖中，主電路50的第一邊界閘極導體51與中間第一類型主動區域結構82M和中間第二類型主動區域結構84M兩者相交。在第7B(a)圖中，第一邊界閘極導體51的第一片段51U與中間第一類型主動區域結構82M相交，而第一邊界閘極導體51的第二片段51L與中間第二類型主動區域結構84M相交。
積體電路600A的在如線C-C’所指定的切割平面中的截面視圖在第7C圖中描繪。積體電路600B-600F的在如線C-C’所指定的切割平面中的截面視圖在第7C(a)圖中描繪。在第7C圖中，主電路50的第二邊界閘極導體59與中間第一類型主動區域結構82M和中間第二類型主動區域結構84M兩者相交。在第7C(a)圖中，第二邊界閘極導體59的第一片段59U與中間第一類型主動區域結構82M相交，而第二邊界閘極導體59的第二片段59L與中間第二型主動區域結構84M相交。
積體電路600A、600D和600E的在如線D-D’所指定的切割平面中的截面視圖在第7D圖中描繪。積體電路600B-600C和600F的在如線D-D’所指定的切割平面中的截面視圖在第7D(a)圖中描繪。在第7D圖中，第二組邊界閘極導體61與第二組第一類型主動區域結構82R和第二組第二類型主動區域結構84R兩者相交。在第 7D(a)圖中，第二組邊界閘極導體61的第一片段61U與第二組第一類型主動區域結構82R相交，而第二組邊界閘極導體61的第二片段61L與第二組第二類型主動區域結構84R相交。
在第6A圖至第6F圖的佈局圖中，中間第二類型主動區域結構84M的第一端與第一組第二類型主動區域結構84L分隔開(沿著X方向具有間隙)，並且中間第二類型主動區域結構84M的第二端與第二組第二類型主動區域結構84R分隔開(沿著X方向具有間隙)。在一些替代實施例中，例如在第8A圖至第8C圖的積體電路800A-800C中，邊界隔離結構59C將中間第二類型主動區域結構84M與第二組第二類型主動區域結構84R實體連結，並且同時在中間第二類型主動區域結構84M和第二組第二類型主動區域結構84R之間提供電隔離。另外，在第8A圖至第8C圖中，虛設閘極導體59D與中間第一類型主動區域結構82M相交。
第8A圖至第8C圖是根據一些實施例的積體電路800A-800C的示意性佈局圖。第8A圖中的積體電路800A的佈局圖是第6E圖中的積體電路600E的佈局圖的修改。第8A圖和第6E圖之間的區別是中間第二類型主動區域結構84M和第二組第二類型主動區域結構84R之間的連線性。在積體電路800A中，如第8A圖所示，中間第二類型主動區域結構84M通過邊界隔離結構59C與第二組第二類型主動區域結構84R連結。作為比較，在積體 電路600E中，如第6E圖所示，中間第二類型主動區域結構84M與第二組第二類型主動區域結構84R通過在X方向上延伸的間隙分隔開。
第8B圖中的積體電路800B是第8A圖中的積體電路800A的修改。在第8B圖中，如佈局圖案CPO4所指定的，第8A圖中的第一邊界閘極導體51被劃分為第一片段51U和第二片段51L。
第8C圖中的積體電路800C是第8A圖中的積體電路800A的修改。在第8C圖中，如佈局圖案CPO4所指定的，第8A圖中的第一邊界閘極導體51被劃分為第一片段51U和第二片段51L，並且第8A圖中的第一組邊界閘極導體41被劃分為第一片段41U和第二片段41L。
第8D圖是根據一些實施例的積體電路800A-800C的在如第8A圖至第8C圖中的佈局圖所指定的切割平面P-P’中的截面視圖的示意圖。第8E圖是根據一些實施例的積體電路800A-800C的在如第8A圖至第8C圖中的佈局圖所指定的切割平面Q-Q’中的截面視圖的示意圖。
第8D圖中的截面視圖類似於第6G圖中的截面視圖。在第8D圖和第6G圖兩者中，中間第一類型主動區域結構82M與第一組第一類型主動區域結構82L和第二組第一類型主動區域結構82R兩者連結。然而，第8D圖中的虛設閘極導體59D和閘極導體161替換第6G圖中的第二邊界閘極導體59和第二組邊界閘極導體61。
第8E圖中的截面視圖與第4D圖中的截面視圖相同。在第8E圖和第4D圖兩者中，邊界隔離結構59C將中間第二類型主動區域結構84M與第二組第二類型主動區域結構84R實體連結，同時邊界隔離結構59C也在中間第二類型主動區域結構84M和第二組第二類型主動區域結構84R之間形成電隔離。在第8E圖和第4D圖兩者中，中間第二類型主動區域結構84M與第一組第二類型主動區域結構84L通過在X方向上延伸的間隙分隔開。
第9A圖至第9D圖和第9A(a)圖至第9B(a)圖是根據一些實施例的積體電路的在如第8A圖至第8C圖中的佈局圖所指定的所選切割平面處的截面視圖。
積體電路800A-800B的在如線A-A’所指定的切割平面中的截面視圖在第9A圖中描繪。積體電路800C的在如線A-A’所指定的切割平面中的截面視圖在第9A(a)圖中描繪。在第9A圖中，第一組邊界閘極導體41與第一組第一類型主動區域結構82L和第一組第二類型主動區域結構84L兩者相交。在第9A(a)圖中，第一組邊界閘極導體41的第一片段41U與第一組第一類型主動區域結構82L相交，而第一組邊界閘極導體41的第二片段41L與第一組第二類型主動區域結構84L相交。
積體電路800A的在如線B-B’所指定的切割平面中的截面視圖在第9B圖中描繪。積體電路800B-800C的在如線B-B’所指定的切割平面中的截面視圖在第9B(a)圖中描繪。在第9B圖中，主電路50的第一邊界閘極導體 51與中間第一類型主動區域結構82M和中間第二類型主動區域結構84M兩者相交。在第9B(a)圖中，第一邊界閘極導體51的第一片段51U與中間第一類型主動區域結構82M相交，而第一邊界閘極導體51的第二片段51L與中間第二類型主動區域結構84M相交。
積體電路800A-800C的在如線C-C’所指定的切割平面中的截面視圖在圖9C中描繪。在第9C圖中，邊界隔離結構59C將中間第二類型主動區域結構84M與第二組第二類型主動區域結構84R實體連結，並且同時在中間第二類型主動區域結構84M和第二組第二類型主動區域結構84R之間提供電隔離。另外，在第9C圖中，虛設閘極導體59D與中間第一類型主動區域結構82M相交。
積體電路800A-800C的在如線D-D’所指定的切割平面中的截面視圖在第9D圖中描繪。在第9D圖中，閘極導體161與第二組第一類型主動區域結構82R和第二組第二類型主動區域結構84R兩者相交。
第10A圖是根據一些實施例的具有在第一組電路40和第二組電路60之間的主電路50的積體電路1000的佈局圖。在第10A圖中，第一組電路40被實現為反向器1040。在示例實施例中，第一組第一類型主動區域結構82L是p型主動區域結構，並且第一組第二類型主動區域結構84L是n型主動區域結構。在示例實施例中，閘極導體142和148在第一PMOS電晶體的槽道區域和第二PMOS電晶體的槽道區域處與第一組第一類型主動區域結 構82L相應地相交，並且閘極導體142和148還在第一NMOS電晶體的槽道區域和第二NMOS電晶體的槽道區域處與第一組第二類型主動區域結構84L相應地相交。在示例實施例中，閘極導體142將第一PMOS電晶體的閘極端子與第一NMOS電晶體的閘極端子導電地連接，並且閘極導體148將第二PMOS電晶體的閘極端子與第二NMOS電晶體的閘極端子導電地連接。
在示例實施例中，端子導體MD1在第一PMOS電晶體和第二PMOS電晶體的源極區域處與第一組第一類型主動區域結構82L相交，並且端子導體MD3在第一NMOS電晶體和第二NMOS電晶體的源極區域處與第一組第二類型主動區域結構84L相交。端子導體MD1被配置為接收第一電源電壓VDD，並且端子導體MD3被配置為接收第二電源電壓VSS。端子導體MD2在第一PMOS電晶體和第一NMOS電晶體的汲極區域處與第一組第一類型主動區域結構82L和第一組第二類型主動區域結構84L相應地相交。端子導體MD4在第二PMOS電晶體和第二NMOS電晶體的汲極區域處與第一組第一類型主動區域結構82L和第一組第二類型主動區域結構84L相應地相交。端子導體MD2將第一PMOS電晶體的汲極端子與第一NMOS電晶體的汲極端子導電地連接，並且端子導體MD4將第二PMOS電晶體的汲極端子與第二NMOS電晶體的汲極端子導電地連接。
在示例實施例中，水平導線HC1經由相應閘極通 孔連接件VG導電地連接到每個閘極導體142和148。水平導線HC1被配置為反向器1040的輸入端子，用於接收輸入邏輯信號。水平導線HC2經由相應端子通孔連接件VD導電地連接到每個端子導體MD2和MD4。水平導線HC2被配置為反向器1040的輸出端子，用於產生輸出邏輯信號。
第10B圖至第10C圖是根據一些實施例的積體電路1000的如第10A圖中的佈局圖所指定的截面視圖。積體電路1000的在如線P-P’所指定的切割平面中的截面視圖在第10B圖中描繪。反向器1040的在如線Q-Q’所指定的切割平面中的截面視圖在第10C圖中描繪。
在第10B圖中，閘極導體142和148在第一PMOS電晶體的槽道區域和第二PMOS電晶體的槽道區域處與第一組第一類型主動區域結構82L相應地相交。每個閘極導體142和148經由相應閘極通孔連接件VG導電地連接到第一金屬層中的水平導線HC1。端子導體MD1在第一PMOS電晶體和第二PMOS電晶體的源極區域處與第一組第一類型主動區域結構82L相交。端子導體MD2和MD4在第一PMOS電晶體的汲極區域和第二PMOS電晶體的汲極區域處與第一組第一類型主動區域結構82L相應地相交。
在第10C圖中，閘極導體142和148在第一NMOS電晶體的槽道區域和第二NMOS電晶體的槽道區域處與第一組第二類型主動區域結構84L相應地相交。端 子導體MD3在第一NMOS電晶體和第二NMOS電晶體的源極區域處與第一組第二類型主動區域結構84L相交。端子導體MD2和MD4在第一NMOS電晶體的汲極區域和第二NMOS電晶體的汲極區域處與第一組第二類型主動區域結構84L相應地相交。每個端子導體MD2和MD4經由相應端子通孔連接件VD導電地連接到第一金屬層中的水平導線HC2。
在第10A圖中，第二組電路60被實現為反向器1060。反向器1060的佈局設計類似於第一組電路40中的反向器1040的佈局設計。因此，在本公開中，將不更詳細地描述第二組電路60中的反向器1060的佈局設計以及反向器1060中的各個元件之間的連接。
在第10A圖中，每個第一組電路40和第二組電路60都具有兩個PMOS電晶體和兩個NMOS電晶體。在第10A圖中，第一組電路40的寬度是三個CPP，並且第二組電路60的寬度也是三個CPP。在一些替代實施例中，例如在第11圖的積體電路1100中，第一組電路40被實現為反向器1140，並且第二組電路60被實現為反向器1160。然而，每個反向器1140和1160都具有一個PMOS電晶體和一個NMOS電晶體。在第11圖中，第一組電路40的寬度是兩個CPP，並且第二組電路60的寬度也是兩個CPP。
第11圖是根據一些實施例的具有在第一組電路40和第二組電路60之間的主電路50的積體電路1100 的佈局圖。在第11圖中，第一組電路40和第二組電路60被相應地實現為反向器1140和1160。在第一組電路40中，閘極導體148在第一類型電晶體的槽道區域和第二類型電晶體的槽道區域處與第一組第一類型主動區域結構82L和第一組第二類型主動區域結構84L相應地相交。端子導體MD4在第一類型電晶體的汲極區域和第二類型電晶體的汲極區域處與第一組第一類型主動區域結構82L和第一組第二類型主動區域結構84L相應地相交。端子導體MD1在第一類型電晶體的源極區域處與第一組第一類型主動區域結構82L相交，並且端子導體MD3在第二類型電晶體的源極區域處與第一組第二類型主動區域結構84L相交。水平導線HC1經由閘極通孔連接件VG導電地連接到閘極導體148。水平導線HC2經由端子通孔連接件VD導電地連接到端子導體MD4。水平導線HC1被配置為反向器1140的輸入端子，用於接收輸入邏輯信號。水平導線HC2被配置為反向器1140的輸出端子，用於產生輸出邏輯信號。反向器1160的佈局設計類似於第一組電路40中的反向器1140的佈局設計。因此，在本公開中，將不更詳細地描述第二組電路60中的反向器1160的佈局設計。
在第1A圖至第1C圖、第4A圖至第4B圖、第6A圖至第6F圖、第8A圖至第8C圖、第10A圖和第11圖所示的每個積體電路中，主電路50在第一組電路40和第二組電路60之間。當主電路50與第一組電路40和 第二組電路60組合以形成組合電路單元時，組合電路單元在第一組隔離結構49處具有第一垂直邊界(在Y方向上延伸)，並且在第二組隔離結構69處具有第二垂直邊界(在Y方向上延伸)。當在由自動佈局和佈線(auto placement and routing，APR)程式產生的佈局設計中使用組合電路單元時，與主電路50是通過自動佈局和佈線(auto placement and routing，APR)程式直接用於佈局設計的一些替代實現方式相比，主電路50具有改進的定時(timing)性能，例如，降低了時間延遲的變化/不確定性。
當主電路50通過自動佈局和佈線(auto placement and routing，APR)程式直接用於佈局設計並且通過APR程式直接放置在佈局依賴環境中時，主電路50中的時間延遲取決於在佈局圖中與主電路50佔據同一列的相鄰單元。相反，當主電路50放置在第一組電路40和第二組電路60之間以形成組合電路單元時，僅組合電路單元通過APR程式直接放置在佈局依賴環境中。組合電路單元中的主電路50處於受控佈局環境中，並且第一組電路40和第二組電路60被保持為主電路50的鄰接電路。當主電路50處於受控佈局環境中時，降低了主電路50的時間延遲的變化/不確定性。
第12A圖和第13A圖是根據一些實施例的組合電路單元1200以及與組合電路單元鄰接的相鄰單元的佈局圖。第12B圖至第12C圖是根據一些實施例的積體電路的在第12A圖所指定的切割平面P-P’和Q-Q’中的截 面視圖。第13B圖至第13C圖是根據一些實施例的積體電路的在第13A圖所指定的切割平面P-P’和Q-Q’中的截面視圖。
在第12A圖和第13A圖中，組合電路單元1200包括在第一組電路40和第二組電路60之間的主電路50。主電路50的第一邊界閘極導體51與第一組電路40的第一組邊界閘極導體41分隔開一個CPP的間距距離(也如第12B圖至第12C圖和第13B圖至第13C圖所示)。主電路50的第二邊界閘極導體59與第二組電路60的第二組邊界閘極導體61分隔開一個CPP的間距距離(也如第12B圖至第12C圖和第13B圖至第13C圖所示)。
在第12A圖中，組合電路單元1200鄰接相鄰電路1210和1220。在第13A圖中，組合電路單元1200鄰接相鄰電路1310和1320。在第12A圖和第13A圖中，第一組隔離結構49(例如，CPODE隔離結構)將第一組第一類型主動區域結構82L分隔為第一部分82L1和第二部分82L2，並且將第一組第二類型主動區域結構84L分隔為第一部分84L1和第二部分84L2。第一部分82L1和第一部分84L1在第一組電路40中。第二部分82L2和第二部分84L2在(第12A圖中的)相鄰電路1210中或者在(第13A圖中的)相鄰電路1310中。類似地，在第12A圖和第13A圖中，第二組隔離結構69(例如，CPODE隔離結構)將第二組第一類型主動區域結構82R分隔為第一部分82R1和第二部分82R2，並且將第二組第二類型主 動區域結構84R分隔為第一部分84R1和第二部分84R2。第一部分82R1和第一部分84R1在第二組電路60中。第二部分82R2和第二部分84R2在(第12A圖中的)相鄰電路1220中或者在(第13A圖中的)相鄰電路1320中。
在第12A圖至第12C圖中，相鄰電路1210包括閘極導體PO1和PO2。在第12A圖和第12B圖中，閘極導體PO1和PO2與第一組第一類型主動區域結構82L的第二部分82L2相交。在第12A圖和第12C圖中，閘極導體PO1和PO2與第一組第二類型主動區域結構84L的第二部分84L2相交。在第12A圖至第12C圖中，相鄰電路1210還包括端子導體(例如，MD)，這些端子導體與第一組第一類型主動區域結構82L的第二部分82L2和/或第一組第二類型主動區域結構84L的第二部分84L2相交。
在第13A圖至第13C圖中，相鄰電路1310包括閘極導體PO2。閘極導體PO2與第一組第一類型主動區域結構82L的第二部分82L2相交(在第13B圖中)，並且與第一組第二類型主動區域結構84L的第二部分84L2相交(在第13C圖中)。在第13A圖至第13C圖中，相鄰電路1310還包括端子導體(例如，MD)，這些端子導體與第一組第一類型主動區域結構82L的第二部分82L2和/或第一組第二類型主動區域結構84L的第二部分84L2相交。
在第12A圖至第12C圖中，從第一組隔離結構 49到相鄰電路1210中的最接近閘極導體(其是閘極導體PO1)的間距距離是一個CPP。在第13A圖至第13C圖中，從第一組隔離結構49到相鄰電路1310中的最接近閘極導體(其是閘極導體PO2)的間距距離是兩個CPP。在一些其他實現方式中，取決於由APR程式產生的佈局環境，從第一組隔離結構49到相鄰電路中的最接近閘極導體的間距距離可以大於兩個CPP(例如，等於五個CPP)。當相鄰電路1210或1310的佈局改變時，從第一組隔離結構49到最接近閘極導體的間距距離改變。然而，因為第一組電路40在主電路50和相鄰電路(例如，1210或1310)之間，所以與主電路50直接鄰接相鄰電路1210或1310的替代實現方式相比，降低了(由於相鄰電路1210或1310的佈局改變而導致的)主電路50的時間延遲的變化/不確定性。類似地，因為第二組電路60在主電路50和相鄰電路(例如，1220或1320)之間，所以也降低了(由於相鄰電路1220或1320的佈局改變而導致的)主電路50的時間延遲的變化/不確定性。
另外，在一些實施例中，當主電路50的第一邊界閘極導體51與第一組電路40的第一組邊界閘極導體41分隔開一個CPP的間距距離時，與主電路50和第一組電路40在CPODE隔離結構處共用公共垂直邊界的一些替代實現方式相比，改善了主電路50的速度性能。在一些實施例中，例如在PODE實現方式中，當主電路50的第一邊界閘極導體51和第二邊界閘極導體59與第一組邊界閘 極導體41和第二組邊界閘極導體61相應地分隔開一個CPP的間距距離時，優化了主電路50的速度性能。
第14圖是根據一些實施例的製造積體電路的方法1400的流程圖。應當理解，可以在第14圖描繪的方法1400之前、期間和/或之後執行附加操作，並且本文僅簡要描述一些其他過程。在一些實施例中，方法1400的其他操作順序落入本公開的範圍內。方法1400包括示例性操作，但是這些操作不一定以所示出的循序執行。根據所公開的實施例的精神和範圍，操作可以適當地被增加、被替換、被改變順序、和/或被消除。第15A圖至第15F圖是根據一些實施例的當利用第14圖中的方法1400製造積體電路時處於各個製造階段的積體電路的截面視圖。第15A圖至第15F圖中的每個截面視圖都在與第10B圖的平面圖中的線P-P’所指定的相同切割平面中。
在方法1400的操作1410中，在絕緣體支撐件上製造主動區域半導體結構。在一些實施例中，絕緣體支撐件是基板。在一些實施例中，絕緣體支撐件包括沉積在基板上的一層或多層絕緣材料。作為非限制性示例，在第15A圖所示的實施例中，在絕緣體支撐件20上製造主動區域半導體結構82。主動區域半導體結構82的示例包括鰭結構、奈米片結構、以及奈米線結構。
在方法1400的操作1420中，製造與主動區域半導體結構相交的多個閘極導體。在第15B圖所示的示例實施例中，與主動區域半導體結構82相交的閘極導體包括閘 極導體49D、142、148、41、51、152、158、59、61、162、168和69D。
在方法1400的操作1430中，製造與主動區域半導體結構相交的多個端子導體。在第15C圖所示的示例實施例中，與主動區域半導體結構82相交的端子導體包括端子導體MD2、MD1和MD4。
在方法1400的操作1440中，將主動區域半導體結構劃分為在第一組主動區域結構和第二組主動區域結構之間的中間主動區域結構。在第15D圖所示的示例實施例中，主動區域半導體結構82被劃分為中間主動區域結構82M、第一組主動區域結構82L和第二組主動區域結構82R。在一些實施例中，通過蝕刻製程去除主動區域半導體結構82在第一邊界閘極導體51和第一組邊界閘極導體41之間的部分，以將中間主動區域結構82M與第一組主動區域結構82L分隔開；並且通過蝕刻製程去除主動區域半導體結構82在第二邊界閘極導體59和第二組邊界閘極導體61之間的部分，以將中間主動區域結構82M與第二組主動區域結構82R分隔開。在蝕刻製程之後，第一邊界閘極導體51位於中間主動區域結構82M的第一端處，而第一組邊界閘極導體41位於第一組主動區域結構82L的第一端處；並且第二邊界閘極導體59位於中間主動區域結構82M的第二端處，而第二組邊界閘極導體61位於第二組主動區域結構82R的第一端處。
在方法1400的操作1450中，沉積覆蓋主動區域 結構和閘極導體的層間電介質材料。在第15D圖所示的示例實施例中，沉積層間電介質材料層1510。層間電介質材料層1510覆蓋中間主動區域結構82M、第一組主動區域結構82L和第二組主動區域結構82R。層間電介質材料層1510還覆蓋各種閘極導體和各種端子導體。
在方法1400的操作1460中，在去除第一閘極導體之後形成第一溝槽(trench)，並且在去除第二閘極導體之後形成第二溝槽。在第15E圖所示的示例實施例中，在形成第一溝槽1549之前去除第15D圖中的第一閘極導體49D，並且在形成第二溝槽1569之前去除第15D圖中的第二閘極導體69D。在第15E圖中，每個第一溝槽1549和第二溝槽1569都延伸到絕緣體支撐件20中。
在方法1400的操作1470中，在第一溝槽中形成第一組隔離結構，並且在第二溝槽中形成第二組隔離結構。在第15F圖所示的示例實施例中，第一溝槽1549被填充有絕緣材料以形成第一組隔離結構49，並且第二溝槽1569被填充有絕緣材料以形成第二組隔離結構69。在第15F圖中，第一組隔離結構49將第一組主動區域結構82L分隔為第一部分82L1和第二部分82L2，並且第二組隔離結構69將第二組主動區域結構82R分隔為第一部分82R1和第二部分82R2。
在一些實施例中，在操作1470之後的操作中，製造穿過層間電介質材料層1510的各種通孔連接件，並且在層間電介質材料層1510的頂上製造各種佈線導線。在 第10B圖所示的示例實施例中，製造閘極通孔連接件VG以用於將閘極導體142和148與水平導線HC1連接。
第16圖是根據一些實施例的電子設計自動化(electronic design automation，EDA)系統1600的方塊圖。
在一些實施例中，EDA系統1600包括APR系統。根據一個或多個實施例，本文描述的用於設計表示電線佈線佈置的佈局圖的方法例如根據一些實施例可使用EDA系統1600來實施。
在一些實施例中，EDA系統1600是通用計算設備，包括硬體處理器1602和非暫態電腦可讀儲存媒體1604。除其他之外，儲存媒體1604被編碼有(即，儲存有)電腦程式代碼(即，一組可執行指令1606)。硬體處理器1602執行指令1606(至少部分地)表示實現根據一個或多個實施例的本文描述的方法(在下文中，所提及的過程和/或方法)的一部分或全部的EDA工具。
硬體處理器1602經由匯流排1608電耦合至電腦可讀儲存媒體1604。硬體處理器1602還經由匯流排1608電耦合至輸入/輸出(I/O)介面1610。網路介面1612還經由匯流排1608電耦合至硬體處理器1602。網路介面1612連接到網路1614，使得硬體處理器1602和電腦可讀儲存媒體1604能夠經由網路1614連接到外部元件。硬體處理器1602被配置為執行編碼在電腦可讀儲存媒體1604中的指令1606，以使得EDA系統1600可 用於執行所提到的過程和/或方法的一部分或全部。在一個或多個實施例中，硬體處理器1602是中央處理單元(central processing unit，CPU)、多處理器、分散式處理系統、特定應用積體電路(application specific integrated circuit，ASIC)、和/或合適的處理單元。
在一個或多個實施例中，電腦可讀儲存媒體1604是電的、磁的、光的、電磁的、紅外的、和/或半導體系統(或裝置或設備)。例如，電腦可讀儲存媒體1604包括半導體或固態記憶體、磁帶、可攜式電腦磁片、隨機存取記憶體(random access memory，RAM)、唯讀記憶體(read-only memory，ROM)、剛性磁片、和/或光碟。在使用光碟的一個或多個實施例中，電腦可讀儲存媒體1604包括光碟唯讀記憶體(compact disk-read only memory，CD-ROM)、讀/寫光碟(compact disk-read/write，CD-R/W)、和/或數位視訊光碟(digital video disc，DVD)。
在一個或多個實施例中，儲存媒體1604儲存指令1606，該指令1606被配置為使得EDA系統1600(其中這種執行(至少部分地)表示EDA工具)可用於執行所提及的過程和/或方法的一部分或全部。在一個或多個實施例中，儲存媒體1604還儲存有助於執行所提及的過程和/或方法的一部分或全部的資訊。在一個或多個實施例中，儲存媒體1604儲存標準單元庫1607，包括本文所公開的這類標準單元。在一個或多個實施例中，儲存媒體1604儲存與 本文所公開的一個或多個佈局相對應的一個或多個佈局圖1609。
EDA系統1600包括I/O介面1610。I/O介面1610耦合到外部電路。在一個或多個實施例中，I/O介面1610包括鍵盤、小鍵盤、滑鼠、軌跡球、觸控板、觸控式螢幕和/或游標方向鍵，以用於將資訊和命令傳達給硬體處理器1602。
EDA系統1600還包括耦合到硬體處理器1602的網路介面1612。網路介面1612允許EDA系統1600與一個或多個其他電腦系統連接到的網路1614進行通信。網路介面1612包括無線網路介面，例如藍牙、WIFI、WIMAX、GPRS或WCDMA；或有線網路介面，例如ETHERNET、USB或IEEE-1364。在一個或多個實施例中，在兩個或多個EDA系統1600中實現所提及的過程和/或方法的一部分或全部。
EDA系統1600被配置為通過I/O介面1610來接收資訊。通過I/O介面1610接收到的資訊包括指令、資料、設計規則、標準單元的庫、和/或用於由硬體處理器1602處理的其他參數中的一個或多個。經由匯流排1608將資訊傳送到硬體處理器1602。EDA系統1600被配置為通過I/O介面1610接收與UI有關的資訊。該資訊作為使用者介面(user interface，UI)1642儲存在電腦可讀儲存媒體1604中。
在一些實施例中，所提及的過程和/或方法的一部 分或全部被實現為用於由處理器執行的獨立軟體應用。在一些實施例中，所提及的過程和/或方法的一部分或全部被實現為附加軟體應用的一部分的軟體應用。在一些實施例中，所提及的過程和/或方法的一部分或全部被實現為軟體應用的外掛程式。在一些實施例中，所提及的過程和/或方法中的至少一個被實現為EDA工具的一部分的軟體應用。在一些實施例中，所提及的過程和/或方法的一部分或全部被實現為EDA系統1600使用的軟體應用。在一些實施例中，使用諸如可從CADENCE DESIGN SYSTEMS公司獲得的VIRTUOSO®之類的工具或其他合適的佈局產生工具，來產生包括標準單元的佈局圖。
在一些實施例中，過程被實現為儲存在非暫態電腦可讀記錄媒體中的程式的功能。非暫態電腦可讀記錄媒體的示例包括但不限於外部/可攜式和/或內部/內建儲存裝置或記憶體單元，例如，諸如DVD之類的光碟、諸如硬碟之類的磁片、諸如ROM、RAM、記憶卡等之類的半導體記憶體中的一個或多個。
第17圖是根據一些實施例的積體電路(integrated circuit，IC)製造系統1700以及相關聯的IC製造流程的方塊圖。在一些實施例中，基於佈局圖，使用IC製造系統1700來製造(A)一個或多個半導體遮罩(semiconductor masks)或(B)半導體積體電路的層中的至少一個元件中的至少一者。
在第17圖中，IC製造系統1700包括在與製造 IC器件1760有關的設計、開發、和製造週期和/或服務中彼此相互作用的實體，例如設計室(design house)1720、遮罩室(mask house)1730、和IC製造商/製造者(IC manufacturer/fabricator，“fab”)1750。IC製造系統1700中的實體通過通信網路連接。在一些實施例中，通信網路是單個網路。在一些實施例中，通信網路是各種不同的網路，例如企業內部網路(intranet)和網際網路(Internet)。通信網路包括有線和/或無線通訊通道。每個實體與一個或多個其他實體進行交互，並且向一個或多個其他實體提供服務和/或從一個或多個其他實體接收服務。在一些實施例中，設計室1720、遮罩室1730和IC fab 1750中的兩個或更多個由單個大公司擁有。在一些實施例中，設計室1720、遮罩室1730和IC fab 1750中的兩個或更多個在公共設施中共存，並且使用公共資源。
設計室(或設計團隊)1720產生IC設計佈局圖1722。IC設計佈局圖1722包括為IC器件1760設計的各種幾何圖案。幾何圖案對應於構成要製造的IC器件1760的各種元件的金屬、氧化物或半導體層的圖案。各個層組合以形成各種IC功能。例如，IC設計佈局圖1722的一部分包括要在半導體基板(例如矽晶圓)和設置在半導體基板上的各種材料層中形成的各種IC特徵，例如主動區域、閘極電極、源極和汲極、層間互連的金屬線或通孔、和用於焊盤的開口。設計室1720實現適當的設計過程以 形成IC設計佈局圖1722。設計過程包括邏輯設計、物理設計、或佈局和佈線(place and route)操作中的一個或多個。IC設計佈局圖1722被呈現在具有幾何圖案資訊的一個或多個資料檔案中。例如，IC設計佈局圖1722可以用GDSII檔案格式或DFII檔案格式表達。
遮罩室1730包括遮罩資料準備1732和遮罩製造1744。遮罩室1730使用IC設計佈局圖1722來製造一個或多個遮罩1745，以用於根據IC設計佈局圖1722來製造IC器件1760的各個層。遮罩室1730執行遮罩資料準備1732，其中IC設計佈局圖1722被轉換為代表性資料檔案(representative data file，“RDF”)。遮罩資料準備1732提供RDF以用於遮罩製造1744。遮罩製造1744包括遮罩寫入器。遮罩寫入器將RDF轉換為基板上的圖像，例如遮罩(主光罩(reticle))1745或半導體晶圓1753。IC設計佈局圖1722由遮罩資料準備1732處理，以符合遮罩寫入器的特定特性和/或IC fab 1750的要求。在第17圖中，遮罩資料準備1732和遮罩製造1744被示為單獨的元件。在一些實施例中，遮罩資料準備1732和遮罩製造1744可以被統稱為遮罩資料準備。
在一些實施例中，遮罩資料準備1732包括光學鄰近校正(optical proximity correction，OPC)，其使用微影增強技術來補償圖像誤差，例如可能由於繞射、干涉、其他處理效果等引起的那些圖像誤差。OPC調整IC設計佈局圖1722。在一些實施例中，遮罩資料準備1732 包括其他解析度增強技術(resolution enhancement techniques，RET)，例如離軸照明(off-axis illumination)、子解析度輔助特徵(sub-resolution assist features)、相移遮罩(phase-shifting masks)、其他合適的技術等、或其組合。在一些實施例中，還使用反微影技術(inverse lithography technology，ILT)，其將OPC視為反成像問題。
在一些實施例中，遮罩資料準備1732包括遮罩規則檢查器(mask rule checker，MRC)，該MRC使用一組遮罩創建規則來檢查已經在OPC中進行過處理的IC設計佈局圖1722，該組遮罩創建規則包括某些幾何和/或連線性限制以確保足夠的餘量，以考慮半導體製造製程等中的可變性等。在一些實施例中，MRC修改IC設計佈局圖1722以補償遮罩製造1744期間的限制，其可以撤銷由OPC執行的修改的一部分以滿足遮罩創建規則。
在一些實施例中，遮罩資料準備1732包括微影製程檢查(lithography process checking，LPC)，其模擬將由IC fab 1750實現以製造IC器件1760的處理。LPC基於IC設計佈局圖1722來模擬該處理以創建類比製造器件，例如IC器件1760。LPC類比中的處理參數可以包括與IC製造週期的各種製程相關聯的參數、與用於製造IC的工具相關聯的參數、和/或製造製程的其他方面。LPC考慮了各種因素，例如，投影對比度、焦距深度(depth of focus，DOF)、遮罩誤差增強因素(mask error enhancement factor，MEEF)、其他合適的因素等、或其組合。在一些實施例中，在通過LPC創建了類比製造器件之後，如果模擬器件在形狀上不夠接近以滿足設計規則，則重複OPC和/或MRC以進一步完善IC設計佈局圖1722。
應當理解，為了清楚起見，已經簡化了對遮罩資料準備1732的以上描述。在一些實施例中，遮罩資料準備1732包括諸如邏輯操作(logic operation，LOP)之類的附加特徵，以根據製造規則來修改IC設計佈局圖1722。另外，可以用各種不同的順序來執行在遮罩資料準備1732期間應用於IC設計佈局圖1722的處理。
在遮罩資料準備1732之後以及在遮罩製造1744期間，基於修改的IC設計佈局圖1722來製造遮罩1745或遮罩組。在一些實施例中，遮罩製造1744包括基於IC設計佈局圖1722執行一個或多個微影曝光。在一些實施例中，使用電子束(electron-beam，e-beam)或多個電子束的機制基於修改的IC設計佈局圖1722來在遮罩(mask)(光罩(photomask)或主光罩(reticle))1745上形成圖案。遮罩1745可以用各種技術形成。在一些實施例中，使用二元技術來形成遮罩1745。在一些實施例中，遮罩圖案包括不透明區域和透明區域。用於曝光已經塗覆在晶圓上的圖像敏感材料層(例如，光阻劑)的輻射束(例如紫外線(ultraviolet，UV)束)被不透明區域阻擋並且透射穿過透明區域。在一個示例中，遮罩1745的二元遮罩 版本包括透明基板(例如，熔融石英)和塗覆在二元遮罩的不透明區域中的不透明材料(例如，鉻)。在另一示例中，使用相移技術來形成遮罩1745。在遮罩1745的相移遮罩(phase shift mask，PSM)版本中，形成在相移遮罩上的圖案中的各種特徵被配置為具有適當的相差以增強解析度和成像品質。在各種示例中，相移遮罩可以是衰減PSM或調整PSM。由遮罩製造1744產生的(一個或多個)遮罩被用於各種製程。例如，這類(一個或多個)遮罩被用於離子植入製程中以在半導體晶圓1753中形成各種摻雜區域，被用於蝕刻製程中以在半導體晶圓1753中形成各種蝕刻區域，和/或被用於其他合適的製程中。
IC fab 1750是IC製造企業，其包括用於製造各種不同的IC產品的一個或多個製造設施。在一些實施例中，IC Fab 1750是半導體鑄造廠。例如，可以有一個製造工廠用於多個IC產品的前段製造(前段制程(front-end-of-line，FEOL)製造)，而第二製造工廠可以為IC產品的互連和封裝提供後段製造(後段制程(back-end-of-line，BEOL)製造)，並且第三製造工廠可以為鑄造業務提供其他服務。
IC fab 1750包括製造工具1752，該製造工具1752被配置為對半導體晶圓1753執行各種製造操作，使得根據(一個或多個)遮罩(例如，遮罩1745)來製造IC器件1760。在各種實施例中，製造工具1752包括下列項中的一者或多者：晶圓步進器、離子植入機、光阻劑塗布機、 處理室(例如，CVD室或LPCVD爐)、CMP系統、電漿蝕刻系統、晶圓清潔系統、或能夠執行本文所討論的一個或多個製造製程的其他製造設備。
IC fab 1750使用由遮罩室1730製造的(一個或多個)遮罩1745來製造IC器件1760。因此，IC fab 1750至少間接地使用IC設計佈局圖1722來製造IC器件1760。在一些實施例中，由IC fab 1750使用(一個或多個)遮罩1745來製造半導體晶圓1753以形成IC器件1760。在一些實施例中，IC製造包括至少間接基於IC設計佈局圖1722執行一個或多個微影曝光。半導體晶圓1753包括在其上形成有材料層的矽基板或其他合適基板。半導體晶圓1753還包括(在後續製造步驟中形成的)各種摻雜區域、電介質特徵、多層互連等中的一個或多個。
關於積體電路(integrated circuit，IC)製造系統(例如，第17圖的IC製造系統1700)以及相關聯的IC製造流程的細節可在下列文獻中找到：例如，於2016年2月9日授權的美國專利號9,256,709、於2015年10月1日公佈的美國授權前公告號20150278429、於2014年2月6日公佈的美國授權前公告號20140040838、以及於2007年8月21日授權的美國專利號7,260,442，它們在此通過引用以其整體併入本文。
本公開的一個方面涉及一種積體電路。積體電路包括在第一組主動區域結構和第二組主動區域結構之間的中間主動區域結構。中間主動區域結構與第一組主動區域結 構和第二組主動區域結構沿著第一方向對準。積體電路還包括主電路、第一組電路和第二組電路。主電路包括第一邊界閘極導體、第二邊界閘極導體、以及在第一邊界閘極導體和第二邊界閘極導體之間的分隔開等於接觸多晶間距(“CPP”)的間距距離的多個相鄰閘極導體。第一邊界閘極導體在中間主動區域結構的第一端處與中間主動區域結構相交。第二邊界閘極導體在中間主動區域結構的第二端處與中間主動區域結構相交。第一組電路包括：第一組邊界閘極導體，在第一組主動區域結構的第一端處與第一組主動區域結構相交；以及第一組隔離結構，將第一組主動區域結構分隔為在第一組電路中的第一部分和在第一相鄰電路中的第二部分。第一組邊界閘極導體與主電路中的第一邊界閘極導體分隔開一個CPP的間距距離。第一組隔離結構沿著第一方向的寬度小於CPP的一半。第二組電路包括：第二組邊界閘極導體，在第二組主動區域結構的第一端處與第二組主動區域結構相交；以及第二組隔離結構，將第二組主動區域結構分隔為在第二組電路中的第一部分和在第二相鄰電路中的第二部分。第二組邊界閘極導體與主電路中的第二邊界閘極導體分隔開一個CPP的間距距離。第二組隔離結構沿著第一方向的寬度小於CPP的一半。在一些實施例中，所述第一組邊界閘極導體與所述第一組隔離結構之間的間距距離等於或大於兩個CPP；以及所述第二組邊界閘極導體與所述第二組隔離結構之間的間距距離等於或大於兩個CPP。在一些實施例中，所述第一組電路和 所述第二組電路中的每一者包括：一個或多個閘極導體，與所述第一組主動區域結構或所述第二組主動區域結構相交。在一些實施例中，所述第一組電路和所述第二組電路中的每一者包括：一個或多個虛設閘極導體，與所述第一組主動區域結構或所述第二組主動區域結構相交。在一些實施例中，所述第一組電路和所述第二組電路中的每一者包括：一個或多個端子導體，與所述第一組主動區域結構或所述第二組主動區域結構相交。在一些實施例中，所述第一相鄰電路具有第一閘極導體，在第一電晶體的第一槽道區域處與所述第一組主動區域結構的第二部分相交，並且其中，所述第一閘極導體與所述第一組隔離結構分隔開一個CPP的間距距離；並且所述第二相鄰電路具有第二閘極導體，在第二電晶體的第二槽道區域處與所述第二組主動區域結構的第二部分相交，並且其中，所述第二閘極導體與所述第二組隔離結構分隔開一個CPP的間距距離。在一些實施例中，所述第一相鄰電路還包括第一端子導體，在所述第一組隔離結構和所述第一槽道區域之間的第一端子區域處與所述第一組主動區域結構的第二部分相交；以及所述第二相鄰電路還包括第二端子導體，在所述第二組隔離結構和所述第二槽道區域之間的第二端子區域處與所述第二組主動區域結構的第二部分相交。
本公開的另一方面涉及一種用於形成半導體結構的方法。方法包括：在絕緣體支撐件上製造主動區域半導體結構；製造與主動區域半導體結構相交的多個閘極導體； 以及製造與主動區域半導體結構相交的多個端子導體。方法還包括：將主動區域半導體結構劃分為多個主動區域半導體結構，該多個主動區域半導體結構包括在第一組主動區域結構和第二組主動區域結構之間的中間主動區域結構，使得在中間主動區域結構的第一端處形成第一邊界閘極導體，在中間主動區域結構的第二端處形成第二邊界閘極導體，在第一組主動區域結構的第一端處形成第一組邊界閘極導體，並且在第二組主動區域結構的第一端處形成第二組邊界閘極導體。方法還包括：沉積覆蓋中間主動區域結構、第一組主動區域結構、第二組主動區域結構和閘極導體的層間電介質材料。方法還包括：在去除第一閘極導體之後形成第一溝槽以將第一組主動區域結構劃分為第一部分和第二部分，並且在去除第二閘極導體之後形成第二溝槽以將第二組主動區域結構劃分為第一部分和第二部分。方法還包括：在第一溝槽中形成第一組隔離結構，並且在第二溝槽中形成第二組隔離結構。在一些實施例中，多個相鄰閘極導體分隔開等於接觸多晶間距(“CPP”)的間距距離，並且其中，劃分所述主動區域半導體結構包括：形成分隔開一個CPP的所述第一邊界閘極導體和所述第一組邊界閘極導體；以及形成分隔開一個CPP的所述第二邊界閘極導體和所述第二組邊界閘極導體。在一些實施例中，形成所述第一溝槽並且形成所述第二溝槽包括：形成延伸到所述絕緣體支撐件中的所述第一溝槽；以及形成延伸到所述絕緣體支撐件中的所述第二溝槽。
本公開的另一方面仍然涉及一種積體電路。積體電路包括在第一組第一類型主動區域結構和第二組第一類型主動區域結構之間的中間第一類型主動區域結構。中間第一類型主動區域結構與第一組第一類型主動區域結構和第二組第一類型主動區域結構沿著第一方向對準。積體電路還包括主電路、第一組電路和第二組電路。主電路包括：第一邊界閘極導體，在中間第一類型主動區域結構的第一端處與中間第一類型主動區域結構相交；以及多個相鄰閘極導體，分隔開等於接觸多晶間距(“CPP”)的間距距離。第一組電路包括：第一組邊界閘極導體，在第一組第一類型主動區域結構的第一端處與第一組第一類型主動區域結構相交；以及第一組隔離結構，將第一組第一類型主動區域結構分隔為在第一組電路中的第一部分和在第一相鄰電路中的第二部分。第一組邊界閘極導體與主電路中的第一邊界閘極導體分隔開一個CPP的間距距離。第一組隔離結構沿著第一方向的寬度小於CPP的一半。第二組電路包括：第二組隔離結構，將第二組第一類型主動區域結構分隔為在第二組電路中的第一部分和在第二相鄰電路中的第二部分。第二組隔離結構沿著第一方向的寬度小於CPP的一半。在一些實施例中，主電路還包括第二邊界閘極導體，在所述中間第一類型主動區域結構的第二端處與所述中間第一類型主動區域結構相交；以及所述第二組電路還包括第二組邊界閘極導體，在所述第二組第一類型主動區域結構的第一端處與所述第二組第一類型主動區域結構相交，並與 所述主電路中的第二邊界閘極導體分隔開一個CPP的間距距離。在一些實施例中，所述主電路還包括邊界隔離結構，在所述中間第一類型主動區域結構的第二端處與所述中間第一類型主動區域結構端接；以及所述第二組電路中的所述第二組第一類型主動區域結構通過所述邊界隔離結構與所述主電路中的所述中間第一類型主動區域結構連結。在一些實施例中，所述積體電路還包括：中間第二類型主動區域結構，在第一組第二類型主動區域結構和第二組第二類型主動區域結構之間，其中，所述中間第二類型主動區域結構與所述第一組第二類型主動區域結構和所述第二組第二類型主動區域結構沿著所述第一方向對準；以及其中，所述主電路包括第一類型電晶體和第二類型電晶體，所述第一類型電晶體在所述中間第一類型主動區域結構中具有第一類型槽道區域，並且所述第二類型電晶體在所述中間第二類型主動區域結構中具有第二類型槽道區域。在一些實施例中，所述中間第二類型主動區域結構在所述第一方向上與所述第一組第二類型主動區域結構或所述第二組第二類型主動區域中的至少一者分隔開超過所述CPP的一半的距離。在一些實施例中，所述中間第二類型主動區域結構與所述第一組第二類型主動區域結構或所述第二組第二類型主動區域中的至少一者連結，以形成連續第二類型主動區域結構。在一些實施例中，所述主電路還包括虛設閘極導體，在所述主電路的邊界處與所述連續第二類型主動區域結構相交。在一些實施例中，所述主電路還包括邊界 隔離結構，在所述中間第一類型主動區域結構的第二端處與所述中間第一類型主動區域結構端接，所述邊界隔離結構將所述主電路中的所述中間第一類型主動區域結構與所述第二組第一類型主動區域結構連結；以及所述主電路的邊界處的所述虛設閘極導體與所述邊界隔離結構沿著垂直於所述第一方向的第二方向對準。在一些實施例中，所述第一邊界閘極導體還在所述中間第二類型主動區域結構的第一端處與所述中間第二類型主動區域結構相交。在一些實施例中，所述第一邊界閘極導體包括第一閘極導體片段，在所述中間第一類型主動區域結構的第一端處與所述中間第一類型主動區域結構相交，並且其中，所述第一邊界閘極導體還包括第二閘極導體片段，與所述第一閘極導體片段分隔開，並且其中，所述第二閘極導體片段在所述中間第二類型主動區域結構的第一端處與所述中間第二類型主動區域結構相交。
本領域普通技術人員將容易地看到，所公開的一個或多個實施例實現了上面闡述的一個或多個優點。在閱讀了前述說明書之後，本領域普通技術人員將能夠設想本文廣泛公開的各種變化、等同物的替代、以及各種其他實施例。因此，旨在授予的保護僅受限於所附權利要求及其等同物中包含的限定。
40:第一組電路
41:第一組邊界閘極導體
49:第一組隔離結構
50:主電路
51:第一邊界閘極導體
59:第二邊界閘極導體
60:第二組電路
61:第二組邊界閘極導體
69:第二組隔離結構
82L:第一組第一類型主動區域結構
82M:中間第一類型主動區域結構
82R:第二組第一類型主動區域結構
84L:第一組第二類型主動區域結構
84M:中間第二類型主動區域結 構
84R:第二組第二類型主動區域結構
100A:積體電路
142,148,152,158,162,168:閘極導體
1CPP:1個接觸多晶間距
A-A’,B-B’,C-C’,D-D’,P-P’,Q-Q’,R-R’,L-L’:線
CPO1,CPO9:佈局圖案
W*:寬度
X,Y:方向

Claims (10)

  1. 一種積體電路，包括：一中間主動區域結構，在一第一組主動區域結構和一第二組主動區域結構之間，其中，該中間主動區域結構與該第一組主動區域結構和該第二組主動區域結構沿著一第一方向對準；一主電路，包括：一第一邊界閘極導體，在該中間主動區域結構的一第一端處與該中間主動區域結構相交；一第二邊界閘極導體，在該中間主動區域結構的一第二端處與該中間主動區域結構相交；以及複數個相鄰閘極導體，分隔開等於該第一邊界閘極導體和該第二邊界閘極導體之間的一接觸多晶間距(“CPP”)的間距距離；一第一組電路，包括：一第一組邊界閘極導體，在該第一組主動區域結構的一第一端處與該第一組主動區域結構相交，並與該主電路中的該第一邊界閘極導體分隔開一個該CPP的間距距離；以及一第一組隔離結構，將該第一組主動區域結構分隔為在該第一組電路中的一第一部分和在一第一相鄰電路中的一第二部分，其中，該第一組隔離結構沿著該第一方向的寬度小於該CPP的一半；以及一第二組電路，包括： 一第二組邊界閘極導體，在該第二組主動區域結構的一第一端處與該第二組主動區域結構相交，並與該主電路中的該第二邊界閘極導體分隔開一個該CPP的間距距離；以及一第二組隔離結構，將該第二組主動區域結構分隔為在該第二組電路中的一第一部分和在一第二相鄰電路中的一第二部分，其中，該第二組隔離結構沿著該第一方向的寬度小於該CPP的一半。
  2. 如請求項1所述之積體電路，其中：該第一組邊界閘極導體與該第一組隔離結構之間的間距距離等於或大於兩個該CPP；以及該第二組邊界閘極導體與該第二組隔離結構之間的間距距離等於或大於兩個該CPP。
  3. 如請求項2所述之積體電路，其中，該第一組電路和該第二組電路中的每一者包括：一個或多個閘極導體，與該第一組主動區域結構或該第二組主動區域結構相交。
  4. 如請求項2所述之積體電路，其中，該第一組電路和該第二組電路中的每一者包括：一個或多個虛設閘極導體，與該第一組主動區域結構或該第二組主動區域結構相交。
  5. 如請求項2所述之積體電路，其中，該第一組電路和該第二組電路中的每一者包括：一個或多個端子導體，與該第一組主動區域結構或該第二組主動區域結構相交。
  6. 如請求項1所述之積體電路，其中：該第一相鄰電路具有一第一閘極導體，在一第一電晶體的一第一槽道區域處與該第一組主動區域結構的該第二部分相交，並且其中，該第一閘極導體與該第一組隔離結構分隔開一個該CPP的間距距離；以及該第二相鄰電路具有一第二閘極導體，在一第二電晶體的一第二槽道區域處與該第二組主動區域結構的該第二部分相交，並且其中，該第二閘極導體與該第二組隔離結構分隔開一個該CPP的間距距離。
  7. 如請求項6所述之積體電路，其中：該第一相鄰電路還包括一第一端子導體，在該第一組隔離結構和該第一槽道區域之間的一第一端子區域處與該第一組主動區域結構的該第二部分相交；以及該第二相鄰電路還包括一第二端子導體，在該第二組隔離結構和該第二槽道區域之間的一第二端子區域處與該第二組主動區域結構的該第二部分相交。
  8. 一種用於形成半導體結構的方法，包括：在一絕緣體支撐件上製造一主動區域半導體結構；製造與該主動區域半導體結構相交的複數個閘極導體；製造與該主動區域半導體結構相交的複數個端子導體；將該主動區域半導體結構劃分為複數個主動區域半導體結構，該些主動區域半導體結構包括在一第一組主動區域結構和一第二組主動區域結構之間的一中間主動區域結構，使得在該中間主動區域結構的一第一端處形成一第一邊界閘極導體，在該中間主動區域結構的一第二端處形成一第二邊界閘極導體，在該第一組主動區域結構的一第一端處形成一第一組邊界閘極導體，並且在該第二組主動區域結構的一第一端處形成一第二組邊界閘極導體；沉積覆蓋該中間主動區域結構、該第一組主動區域結構、該第二組主動區域結構和該些閘極導體的一層間電介質材料；在去除一第一閘極導體之後形成一第一溝槽以將該第一組主動區域結構劃分為一第一部分和一第二部分，並且在去除一第二閘極導體之後形成一第二溝槽以將該第二組主動區域結構劃分為一第一部分和一第二部分；以及在該第一溝槽中形成一第一組隔離結構，並且在該第二溝槽中形成一第二組隔離結構。
  9. 如請求項8所述之方法，其中，複數個相鄰閘極導體分隔開等於一接觸多晶間距(“CPP”)的間距距離， 並且其中，劃分該主動區域半導體結構包括：形成分隔開一個該CPP的該第一邊界閘極導體和該第一組邊界閘極導體；以及形成分隔開一個該CPP的該第二邊界閘極導體和該第二組邊界閘極導體。
  10. 一種積體電路，包括：一中間第一類型主動區域結構，在一第一組第一類型主動區域結構和一第二組第一類型主動區域結構之間，其中，該中間第一類型主動區域結構與該第一組第一類型主動區域結構和該第二組第一類型主動區域結構沿著一第一方向對準；一主電路，包括：一第一邊界閘極導體，在該中間第一類型主動區域結構的一第一端處與該中間第一類型主動區域結構相交；以及複數個相鄰閘極導體，分隔開等於一接觸多晶間距(““CPP”)的間距距離；一第一組電路，包括：一第一組邊界閘極導體，在該第一組第一類型主動區域結構的一第一端處與該第一組第一類型主動區域結構相交，並與該主電路中的該第一邊界閘極導體分隔開一個該CPP的間距距離；以及一第一組隔離結構，將該第一組第一類型主動區域結 構分隔為在該第一組電路中的一第一部分和在一第一相鄰電路中的一第二部分，其中，該第一組隔離結構沿著該第一方向的寬度小於該CPP的一半；以及一第二組電路，包括：一第二組隔離結構，將該第二組第一類型主動區域結構分隔為在該第二組電路中的一第一部分和在一第二相鄰電路中的一第二部分，其中，該第二組隔離結構沿著該第一方向的寬度小於該CPP的一半。
TW111105305A 2021-07-02 2022-02-14 積體電路及用於形成半導體結構的方法 TWI831131B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN202110752564.0A CN115312518B (zh) 2021-07-02 2021-07-02 具有对布局环境的降低的依赖性的电路布置
CN202110752564.0 2021-07-02

Publications (2)

Publication Number Publication Date
TW202303434A TW202303434A (zh) 2023-01-16
TWI831131B true TWI831131B (zh) 2024-02-01

Family

ID=83854042

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111105305A TWI831131B (zh) 2021-07-02 2022-02-14 積體電路及用於形成半導體結構的方法

Country Status (3)

Country Link
US (2) US11699015B2 (zh)
CN (1) CN115312518B (zh)
TW (1) TWI831131B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20240306361A1 (en) * 2023-03-09 2024-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Integration of memory cell and logic cell

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110991139A (zh) * 2018-09-28 2020-04-10 台湾积体电路制造股份有限公司 制造半导体器件的方法和系统
US20200159984A1 (en) * 2017-06-14 2020-05-21 Samsung Electronics Co., Ltd. Integrated circuit including standard cells overlapping each other and method of generating layout of the integrated circuit
US10846458B2 (en) * 2018-08-30 2020-11-24 Taiwan Semiconductor Manufacturing Company Ltd. Engineering change order cell structure having always-on transistor
TWI730484B (zh) * 2018-10-31 2021-06-11 台灣積體電路製造股份有限公司 具有填充單元區域的半導體元件、產生佈局圖的方法及系統

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7260442B2 (en) 2004-03-03 2007-08-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for mask fabrication process control
US20100127333A1 (en) * 2008-11-21 2010-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. novel layout architecture for performance enhancement
US8850366B2 (en) 2012-08-01 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for making a mask by forming a phase bar in an integrated circuit design layout
US9256709B2 (en) 2014-02-13 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit mask patterning
US9465906B2 (en) 2014-04-01 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for integrated circuit manufacturing
US9748246B2 (en) * 2014-11-06 2017-08-29 Samsung Electronics Co., Ltd. Semiconductor integrated circuits having contacts spaced apart from active regions
US11282829B2 (en) * 2017-11-28 2022-03-22 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit with mixed row heights
US10964695B2 (en) * 2018-10-30 2021-03-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure
DE102020115154A1 (de) * 2019-06-14 2020-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Multiplexer
KR102823081B1 (ko) * 2019-09-09 2025-06-19 삼성전자주식회사 집적된 표준 셀 구조를 포함하는 집적 회로
US11942469B2 (en) * 2021-02-08 2024-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Backside conducting lines in integrated circuits

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200159984A1 (en) * 2017-06-14 2020-05-21 Samsung Electronics Co., Ltd. Integrated circuit including standard cells overlapping each other and method of generating layout of the integrated circuit
US10846458B2 (en) * 2018-08-30 2020-11-24 Taiwan Semiconductor Manufacturing Company Ltd. Engineering change order cell structure having always-on transistor
CN110991139A (zh) * 2018-09-28 2020-04-10 台湾积体电路制造股份有限公司 制造半导体器件的方法和系统
TWI730484B (zh) * 2018-10-31 2021-06-11 台灣積體電路製造股份有限公司 具有填充單元區域的半導體元件、產生佈局圖的方法及系統

Also Published As

Publication number Publication date
US11699015B2 (en) 2023-07-11
CN115312518B (zh) 2025-12-09
US20230359798A1 (en) 2023-11-09
TW202303434A (zh) 2023-01-16
CN115312518A (zh) 2022-11-08
US20230004702A1 (en) 2023-01-05

Similar Documents

Publication Publication Date Title
US10776557B2 (en) Integrated circuit structure
US11675961B2 (en) Engineering change order cell structure having always-on transistor
TWI709160B (zh) 產生積體電路及其胞元的佈局圖的方法與積體電路裝置
US10878161B2 (en) Method and structure to reduce cell width in integrated circuits
US12243822B2 (en) Method of manufacturing integrated circuit
US11664311B2 (en) Method and structure to reduce cell width in semiconductor device
TWI742871B (zh) 積體電路及其製造方法
US20250328716A1 (en) Arrangement of source or drain conductors of transistor
TWI880214B (zh) 積體電路裝置、積體電路結構及其製造方法
TWI814351B (zh) 基於混合單元的元件、佈局和方法
TWI831131B (zh) 積體電路及用於形成半導體結構的方法
KR20230115861A (ko) 동일한 기능을 갖는 좁은 폭 셀 및 더 넓은 폭 셀을 갖는 집적 회로를 구현하는 방법
US20240395704A1 (en) Integrated circuits having signal lines formed with double patterning
TW202334955A (zh) 積體電路裝置及製造積體電路裝置的方法
US12317589B2 (en) Power rail and signal conducting line arrangement
US20240088147A1 (en) Integrated circuit having transistors with different width source and drain terminals
TWI885526B (zh) 積體電路裝置及其形成方法
US20220262719A1 (en) Deep lines and shallow lines in signal conducting paths