TWI822145B - 儲存電路、晶片、資料處理方法和電子設備 - Google Patents

Abstract

一種儲存電路、晶片、資料處理方法和電子設備。儲存電路包括：輸入控制電路和記憶體。輸入控制電路被配置為：接收n個輸入資料和輸入控制信號；基於輸入控制信號，對n個輸入資料進行第一資料處理，以得到與n個輸入資料一一對應的n個中間資料；將n個中間資料和與n個輸入資料對應的標誌信號寫入記憶體；記憶體被配置為儲存n個中間資料和標誌信號；標誌信號的不同值分別表示第一資料處理的不同處理過程，n為正整數。

Description

儲存電路、晶片、資料處理方法和電子設備

本公開的實施例涉及一種儲存電路、晶片、資料處理方法和電子設備。 [相關申請交叉引用]

本申請要求於2021年7月2日遞交的中國專利申請第202110750668.8號的優先權，在此全文引用上述中國專利申請公開的內容以作為本申請的一部分。

高速緩衝記憶體（cache）是位於晶片的中央處理器（Central Processing Unit，CPU）和主記憶體（Dynamic Random Access Memory，DRAM）之間的一種記憶體，其規模較小，但是運行速度很快，通常，高速緩衝記憶體由靜態記憶體（Static Random Access Memory，SRAM）組成。

提供該內容部分以便以簡要的形式介紹構思，這些構思將在後面的具體實施方式部分被詳細描述。該內容部分並不旨在標識要求保護的技術方案的關鍵特徵或必要特徵，也不旨在用於限制所要求的保護的技術方案的範圍。

本公開至少一實施例提供一種儲存電路包括：輸入控制電路和記憶體。輸入控制電路被配置為：接收n個輸入資料和輸入控制信號；基於所述輸入控制信號，對所述n個輸入資料進行第一資料處理，以得到與所述n個輸入資料一一對應的n個中間資料；將所述n個中間資料和與所述n個輸入資料對應的標誌信號寫入所述記憶體；所述記憶體被配置為儲存所述n個中間資料和所述標誌信號；所述標誌信號的不同值分別表示所述第一資料處理的不同處理過程，n為正整數。

本公開至少一實施例還提供一種晶片，包括根據上述任一實施例所述的儲存電路。

本公開至少一實施例還提供一種資料處理方法，應用於本公開任一實施例所述的儲存電路，包括：接收所述n個輸入資料和所述輸入控制信號；基於所述輸入控制信號，對所述n個輸入資料進行所述第一資料處理，以得到與所述n個輸入資料一一對應的所述n個中間資料；儲存所述n個中間資料和與所述n個輸入資料對應的標誌信號，其中，n為正整數。

本公開至少一實施例還提供一種電子設備，包括：處理裝置。所述處理裝置包括根據上述任一實施例所述的儲存電路。

下面將參照附圖更詳細地描述本公開的實施例。雖然附圖中顯示了本公開的某些實施例，然而應當理解的是，本公開可以通過各種形式來實現，而且不應該被解釋為限於這裡闡述的實施例，相反提供這些實施例是為了更加透徹和完整地理解本公開。應當理解的是，本公開的附圖及實施例僅用於示例性作用，並非用於限制本公開的保護範圍。

應當理解，本公開的方法實施方式中記載的各個步驟可以按照不同的順序執行，和/或並行執行。此外，方法實施方式可以包括附加的步驟和/或省略執行示出的步驟。本公開的範圍在此方面不受限制。

本文使用的術語“包括”及其變形是開放性包括，即“包括但不限於”。術語“基於”是“至少部分地基於”。術語“一個實施例”表示“至少一個實施例”；術語“另一實施例”表示“至少一個另外的實施例”；術語“一些實施例”表示“至少一些實施例”。其他術語的相關定義將在下文描述中給出。需要注意，本公開中提及的“第一”、“第二”等概念僅用於對不同的裝置、模塊或單元進行區分，並非用於限定這些裝置、模塊或單元所執行的功能的順序或者相互依存關係。

需要注意，本公開中提及的“一個”、“多個”的修飾是示意性而非限制性的，本領域技術人員應當理解，除非在上下文另有明確指出，否則應該理解為“一個或多個”。

本公開實施方式中的多個裝置之間所交互的消息或者信息的名稱僅用於說明性的目的，而並不是用於對這些消息或信息的範圍進行限制。

研究發現，從架構層面上對高速緩衝記憶體進行抗老化設計核心是保持SRAM單元儲存資料的占空比為50%。但是，已有的技術結構複雜，需要對高速緩衝記憶體進行較大的改動，帶來很大的面積開銷。

本公開至少一實施例提供一種儲存電路、晶片、資料處理方法和電子設備。該儲存電路包括輸入控制電路和記憶體。輸入控制電路被配置為：接收n個輸入資料和輸入控制信號；基於輸入控制信號，對n個輸入資料進行第一資料處理，以得到與n個輸入資料一一對應的n個中間資料；將n個中間資料和與n個輸入資料對應的標誌信號寫入記憶體；記憶體被配置為儲存n個中間資料和標誌信號。標誌信號的不同值分別表示第一資料處理的不同處理過程，n為正整數。

在本公開的實施例提供的儲存電路中，基於輸入控制信號對輸入資料進行第一資料處理以得到中間資料，從而使得儲存到記憶體中的中間資料滿足使用者的需求，例如，在記憶體為高速緩衝出記憶體時，基於該輸入控制信號可以將儲存到高速緩衝記憶體中的輸入資料不斷進行反相，保證高速緩衝記憶體儲存資料的占空比接近或等於50%，從而延緩了高速緩衝記憶體的老化，有效的降低了老化效應對高速緩衝記憶體的影響，大大延長了高速緩衝記憶體的使用壽命，降低設計開銷。此外，通過標誌信號標識該第一資料處理的類型，從而在輸出該中間資料時，可以基於標誌信號對中間資料進行處理，以得到準確的輸出資料（例如，與輸入資料相同）。

下面結合附圖對本公開的實施例進行詳細說明，但是本公開並不限於這些具體的實施例。為了保持本公開實施例的以下說明清楚且簡明，本公開省略了部分已知功能和已知部件的詳細說明。

圖1A為本公開至少一實施例提供的一種儲存電路的示意圖；圖1B為本公開至少一實施例提供的另一種儲存電路的示意圖。

如圖1A所示，在本公開的一些實施例中，儲存電路10包括輸入控制電路100和記憶體200。例如，記憶體200可以為高速緩衝記憶體，例如，一級高速緩衝記憶體（L1Cache）、二級高速緩衝記憶體（L2Cache）。需要說明的是，記憶體200還可以為其他類型的記憶體，本公開對此不作限定。

例如，輸入控制電路100被配置為：接收n個輸入資料和輸入控制信號；基於輸入控制信號，對n個輸入資料進行第一資料處理，以得到與n個輸入資料一一對應的n個中間資料；將n個中間資料和與n個輸入資料對應的標誌信號寫入記憶體200。記憶體200被配置為儲存n個中間資料和標誌信號。

例如，標誌信號的不同值分別表示第一資料處理的不同處理過程，n為正整數。

例如，每個輸入資料可以為一位（1位元，1 bit）資料，例如，每個輸入資料可以為二進制數，每個輸入資料的值可以為二進制數1或0。需要說明的是，本公開不限於此，每個輸入資料也可以為兩位資料（即2 bit）、三位資料（即3 bit）等。

例如，在一些實施例中，輸入控制電路100還被配置為：基於輸入控制信號，確定與n個輸入資料對應的標誌信號。

例如，在一些實施例中，輸入控制信號可以為一位資料（即1 bit），標誌信號也可以為一位資料，輸入控制信號和標誌信號可以為二進制數，例如，輸入控制信號可以為0或1，標誌信號也可以為0或1。但本公開不限於此，輸入控制信號和標誌信號也可以為兩位資料（即2 bit）、三位資料（即3 bit）等，例如，輸入控制信號可以為00、01、10或11，標誌信號也可以為00、01、10或11。此外，輸入控制信號和標誌信號也可以三進制數、四進制數、十進制數。本公開對於輸入控制信號和標誌信號的具體表現形式和數值不作限制。

例如，在一些示例中，標誌信號與輸入控制信號相同，即輸入控制電路100直接將輸入控制信號輸入到記憶體200中以作為標誌信號，此時，若輸入控制信號為1，則標誌信號為1；若輸入控制信號為0，則標誌信號為0。又例如，在另一些示例中，標誌信號和輸入控制信號可以彼此反相，即輸入控制電路100可以對輸入控制信號進行反相處理以得到標誌信號，此時，若輸入控制信號為1，則標誌信號為0；若輸入控制信號為0，則標誌信號為1。需要說明的是，在本公開的實施例中，以輸入控制信號和標誌信號相同，且均為一位資料為例進行描述。

例如，如圖1B所示，儲存電路10還包括：輸入控制信號生成器300。輸入控制信號生成器300被配置為生成輸入控制信號，並將輸入控制信號輸出至輸入控制電路100。在該實施例提供的儲存電路中，通過位於記憶體200外部的輸入控制信號生成器300生成輸入控制信號，並基於該輸入控制信號控制對輸入資料進行第一資料處理，獲取輸入控制信號的方式簡單且靈活，通過輸入控制信號生成器300輸出滿足不同需求的輸入控制信號，即可實現對輸入資料進行不同的資料處理，便於實現不同的設計需求。

例如，標誌信號的不同值為隨機產生的值，標誌信號的不同值包括第一值和第二值，第一值可以為1，第二值可以為0，從而標誌信號可以為由0和1構成的隨機數序列，例如，標誌信號可以表示為00011010110111010010…。例如，在整體上，比如在高速緩衝記憶體的整個壽命週期中，標誌信號的第一值和第二值的比例在預定範圍內，預定範圍可以為2/3~3/2，由此，在該標誌信號的隨機數序列中，第一值的數量和隨機數序列中的數值的總數（即隨機數序列中包括的資料（一個bit）的數量）之間的比例可以為40%~60%。本公開的實施例以第一值為1，第二值為0為例進行說明。

例如，在一些實施例中，標誌信號是一個第一值和第二值隨機出現的1位元隨機數序列，標誌信號中的相鄰兩個值的變化間隔為1分鐘。即標誌信號的變化可能是：在第一分鐘內標誌信號的值為第一值，在第二分鐘內標誌信號的值為第二值，在第三分鐘內標誌信號的值為第二值，在第四分鐘內標誌信號的值為第一值，等等。這個隨機數序列的占空比約為50%，即標誌信號在高速緩衝記憶體的整個壽命週期中有50%的時間為第一值。

例如，由於輸入控制信號和標誌信號相同，即輸入控制信號的不同值也可以包括第一值和第二值，在整體上，即在高速緩衝記憶體的整個壽命週期中，輸入控制信號的第一值和第二值的比例在預定範圍內。輸入控制信號生成器300可以每一分鐘隨機輸出輸入控制信號的一個值，也就是說，在第一分鐘內，輸入控制信號生成器300可以輸出第一值，此時，輸入控制信號的值為第一值，在第二分鐘內，輸入控制信號生成器300可以輸出第二值，此時，輸入控制信號的值為第二值，在第三分鐘內，輸入控制信號生成器300可以輸出第二值，在第四分鐘內，輸入控制信號生成器300可以輸出第一值，等等。例如，在一個月的時間段內，輸入控制信號的第一值和第二值的比例在預定範圍內。

需要說明的是，本公開對於在各個時間段內輸入控制信號生成器300生成的輸入控制信號的具體值不作限制，例如，輸入控制信號生成器300可以在第一分鐘至第十分鐘（或第一分鐘至第六十分鐘等）內輸出第一值，即此時輸入控制信號的值為第一值，輸入控制信號生成器300可以在第十一分鐘至第二十五分鐘（或第六十分鐘至第八十五分鐘等）內輸出第二值，即此時輸入控制信號的值為第二值，等等。輸入控制信號生成器300隨機生成第一值或第二值，只要保證在整體上（在高速緩衝記憶體的壽命週期中），輸入控制信號的第一值和第二值的比例在預定範圍內即可。

例如，輸入控制信號可以直接使用晶片中的隨機數產生單元生成，即輸入控制信號生成器300可以為晶片中的隨機數產生單元。

例如，標誌信號的值為第一值表示第一資料處理為反相處理；標誌信號的值為第二值表示第一資料處理為保持處理，反相處理的處理過程和保持處理的處理過程不相同。也就是說，在輸入控制信號的值為第一值時，第一資料處理為反相處理，在輸入控制信號的值為第二值時，第一資料處理為保持處理，此時，輸入控制電路100在執行基於輸入控制信號，對n個輸入資料進行第一資料處理，以得到與n個輸入資料一一對應的n個中間資料的步驟時，執行以下步驟：響應於輸入控制信號的值為第一值，對n個輸入資料進行反相處理，以得到n個中間資料；響應於輸入控制信號的值為第二值，對n個輸入資料進行保持處理，以得到n個中間資料，即直接將n個輸入資料作為n個中間資料。

例如，在本公開的實施例中，對輸入資料進行反相處理得到的中間資料與該輸入資料不相同，而對輸入資料進行保持處理得到的中間資料與該輸入資料相同。以輸入資料為二進制資料為例，反相處理表示：若輸入資料為1，則對該輸入資料進行反相處理之後得到的中間資料為0，若輸入資料為0，則對該輸入資料進行反相處理之後得到的中間資料為1；保持處理表示：若輸入資料為1，則對該輸入資料進行保持處理之後得到的中間資料為1，若輸入資料為0，則對該輸入資料進行保持處理之後得到的中間資料為0。

需要說明的是，本公開不限於上面描述的情況，在一些實施例中，標誌信號的值為第一值表示第一資料處理為基於第一映射表的映射處理；標誌信號的值為第二值表示第一資料處理為基於第二映射表的映射處理，基於第一映射表的映射處理的處理過程和基於第二映射表的映射處理的處理過程不相同。例如，在一些實施例中，輸入資料可以為2位的二進制數，基於第一映射表的映射處理表示：將資料00映射為資料11，將資料01映射為資料10，將資料10映射為資料01，將資料11映射為資料00；基於第二映射表的映射處理表示：將資料00映射為資料00，將資料01映射為資料01，將資料10映射為資料10，將資料11映射為資料11。此時，當輸入資料為00時，對輸入資料進行基於第一映射表的映射處理之後得到的中間資料為11，而對輸入資料進行基於第二映射表的映射處理之後得到的中間資料為00。

此外，除了第一值和第二值之外，標誌信號的不同值還可以包括第三值等，本公開的實施例對不同值的數量不作具體限制。例如，標誌信號的值為第三值表示第一資料處理為基於第三映射表的映射處理；基於第三映射表的映射處理的處理過程不同於基於第一映射表的映射處理的處理過程和基於第二映射表的映射處理的處理過程。

例如，如圖1B所示，儲存電路10還包括輸出控制電路400。輸出控制電路400被配置為：從記憶體200中讀取n個中間資料和標誌信號；基於標誌信號，對n個中間資料進行第二資料處理，以得到與n個中間資料一一對應的n個輸出資料；輸出該n個輸出資料。

例如，標誌信號的值為第一值表示第二資料處理為反相處理；標誌信號的值為第二值表示第二資料處理為保持處理。此時，輸出控制電路400執行基於標誌信號，對n個中間資料進行第二資料處理，以得到與n個中間資料一一對應的n個輸出資料的步驟時，執行以下步驟：響應於標誌信號的值為第一值，對n個中間資料進行反相處理，以得到n個輸出資料；響應於標誌信號的值為第二值，對n個中間資料進行保持處理，以得到n個輸出資料，即直接將n個中間資料作為n個輸出資料。

例如，n個輸入資料和n個輸出資料相同，從而保證輸出的資料和儲存到該記憶體中的輸入資料相同。例如，若n為10，且n個輸入資料為0110001010，則n個輸出資料也為0110001010。

圖2為本公開一些實施例提供的一種儲存電路的結構示意圖。

例如，如圖2所示，輸入控制電路100包括與n個輸入資料一一對應的n個輸入子電路101。記憶體200還包括寫入資料介面和輸出資料介面，寫入資料介面包括與n個輸入子電路一一對應的n個寫入資料位201，例如，圖2中的每個黑色矩形塊表示一個寫入資料位201。

例如，每個輸入子電路101的第一輸入端接收對應的一個輸入資料Is，每個輸入子電路101的第二輸入端接收輸入控制信號Cs，每個輸入子電路101的輸出端連接至寫入資料介面中的對應的寫入資料位201，每個輸入子電路101被配置為基於輸入控制信號Cs，對輸入資料Is進行第一資料處理，以得到與輸入資料Is對應的中間資料Ms，將中間資料寫入該寫入資料位201。例如，在圖2所示的示例中，輸入控制信號Cs直接被輸出至記憶體200以作為與輸入資料對應的標誌信號。

例如，如圖2所示，輸出控制電路400包括與n個中間資料一一對應的n個輸出子電路401，輸出資料介面包括與n個輸出子電路401一一對應的n個輸出資料位202，例如，圖2中的每個具有斜線陰影的矩形塊表示一個輸出資料位202。

例如，每個輸出子電路401的第一輸入端連接至輸出資料介面中的對應的輸出資料位202以接收對應的一個中間資料Ms，每個輸出子電路401的第二輸入端接收標誌信號Ss，每個輸出子電路401的輸出端用於輸出與中間資料Ms對應的輸出資料Os，每個輸出子電路401被配置為基於標誌信號Ss，對中間資料Ms進行第二資料處理，以得到與中間資料Ms對應的輸出資料Os，並輸出該輸出資料Os。

需要說明的是，在本公開的實施例中，第一資料處理和第二資料處理可以為任何合適的處理，只要保證高速緩衝記憶體儲存的資料的占空比接近或等於50%即可，本公開對其不作具體限制。上述關於第一資料處理的說明，在不矛盾的情況下也適用於第二資料處理。

例如，每個輸入子電路101包括一個互斥或閘，該互斥或閘包括兩個輸入端和一個輸出端，此時，若輸入控制信號的值為第一值，即1，則當輸入資料為1時，輸入子電路101輸出的與該輸入資料對應的中間資料為0；當輸入資料為0時，輸入子電路101輸出的與該輸入資料對應的中間資料為1，由此實現對輸入資料進行反相處理；若輸入控制信號的值為第二值，即0，則當輸入資料為1時，輸入子電路101輸出的與該輸入資料對應的中間資料為1；當輸入資料為0時，輸入子電路101輸出的與該輸入資料對應的中間資料為0，由此，實現對輸入資料進行保持處理。

例如，每個輸出子電路401包括一個互斥或閘，該互斥或閘包括兩個輸入端和一個輸出端，此時，若標誌信號的值為第一值，即1，則當中間資料為1時，輸出子電路401輸出的與該中間資料對應的輸出資料為0；當中間資料為0時，輸出子電路401輸出的與該中間資料對應的輸出資料為1，由此實現對中間資料進行反相處理；若標誌信號的值為第二值，即0，則當中間資料為1時，輸出子電路401輸出的與該中間資料對應的輸出資料為1；當中間資料為0時，輸出子電路401輸出的與該中間資料對應的輸出資料為0，由此，實現對輸入資料進行保持處理。

需要說明的是，本公開不限於此，輸入子電路101也可以實現為同或閘等，此時，輸入控制信號的第一值為0，輸入控制信號的第二值為1；輸出子電路401也可以實現為同或閘，此時，標誌信號的第一值為0，標誌信號的第二值為1。輸入子電路101和/或輸出子電路401還可以實現為其他電路結構，只要能夠實現上述功能即可。

例如，記憶體200可以為高速緩衝記憶體，如圖2所示，高速緩衝記憶體包括多個資料靜態記憶體210和多個標誌靜態記憶體220。n個中間資料Ms分別被儲存在多個資料靜態記憶體210中對應的n個資料靜態記憶體210，標誌信號Ss被儲存在多個標誌靜態記憶體220中對應的一個標誌靜態記憶體220。

例如，輸入控制電路100執行將n個中間資料和標誌信號寫入記憶體200的步驟時，包括執行以下操作：獲取與n個輸入資料對應的第一寫位址和與標誌信號對應的第二寫位址；基於第一寫位址，確定n個資料靜態記憶體；基於第二寫位址，確定標誌靜態記憶體；將n個中間資料一一對應寫入n個資料靜態記憶體，以及將標誌信號寫入標誌靜態記憶體。

例如，輸出控制電路400執行讀取n個中間資料和標誌信號的步驟時，包括執行以下操作：獲取與n個中間資料對應的第一讀位址和與標誌信號對應的第二讀位址；基於第一讀位址，確定儲存n個中間資料的n個資料靜態記憶體；基於第二讀位址，確定儲存標誌信號的標誌靜態記憶體；從n個資料靜態記憶體中讀取n個中間資料，以及從標誌靜態記憶體中讀取標誌信號。

例如，第一讀位址和第一寫位址相同，第二讀位址和第二寫位址相同。

例如，多個資料靜態記憶體210和多個標誌靜態記憶體220構成多個靜態記憶體行，n個資料靜態記憶體和標誌靜態記憶體位於同一靜態記憶體行。例如，在一些實施例中，n個資料靜態記憶體和標誌靜態記憶體可以構成一個靜態記憶體行，此時，每個靜態記憶體行中的靜態記憶體的數量為n+1，每個靜態記憶體行用於儲存n個中間資料和一個標誌信號；在另一些實施例中，n個資料靜態記憶體和標誌靜態記憶體可以為一個靜態記憶體行中的部分靜態記憶體，例如，每個靜態記憶體行可以包括（2n+2）個靜態記憶體，此時，每個靜態記憶體行包括2n個資料靜態記憶體和2個標誌靜態記憶體。本公開對於記憶體200中的資料靜態記憶體和標誌靜態記憶體的數量和排布方式不作限定。

例如，每個靜態記憶體行中的資料靜態記憶體的數量和標誌靜態記憶體的數量由硬體決定，例如，在一些實施例中，靜態記憶體行包括64個資料靜態記憶體和2個標誌靜態記憶體，32個輸入資料可以被同時寫入第1至第32個資料靜態記憶體，則該第1至第32個資料靜態記憶體中儲存的資料對應一個標誌信號，該標誌信號被儲存在該靜態記憶體行中的2個標誌靜態記憶體中的一個標誌靜態記憶體；另外32個輸入資料被同時寫入第33至第64個資料靜態記憶體，則該第33至第64個資料靜態記憶體中儲存的資料對應一個標誌信號，該標誌信號被儲存在該靜態記憶體行中的2個標誌靜態記憶體中的另一個標誌靜態記憶體。

例如，如圖2所示，儲存電路10還包括外部寫入資料介面500和外部讀取資料介面550，外部寫入資料介面500被配置為輸出n個輸入資料Is至輸入控制電路100，外部讀取資料介面550被配置為接收從輸出控制電路400輸出的n個輸出資料Os。

現有的高速緩衝記憶體中，每一靜態記憶體行僅包括多個靜態記憶體以用於儲存輸入的資料，相對於現有的高速緩衝記憶體，本公開實施例提供的高速緩衝記憶體的每一靜態記憶體行可以包括多個靜態記憶體（即資料靜態記憶體）以用於儲存輸入的資料，還包括至少一個靜態記憶體（即標誌靜態記憶體）以用於儲存與輸入的資料對應的標誌信號。

例如，假設高速緩衝記憶體的每一靜態記憶體行包括有n個靜態記憶體，即能儲存n位資料，即n個輸入資料，外部同時寫入高速緩衝記憶體的資料或者高速緩衝記憶體同時輸出的資料也是n位，那麼，輸入控制電路100包括n個具有兩個輸入端的互斥或閘，輸出控制電路400也包括n個具有兩個輸入端的互斥或閘。

在輸入控制電路100中，每個互斥或閘的第一輸入端與外部寫入資料介面500對應的位連接，每個互斥或閘的輸出端與高速緩衝記憶體的寫入資料介面中對應的寫入資料位201連接，即第i個互斥或閘的第一輸入端與外部寫入資料介面500的第i位連接，第i個互斥或閘的輸出端與高速緩衝記憶體中的寫入資料介面的第i個寫入資料位201連接，所有互斥或閘的第二輸入端接收輸入控制信號。當輸入控制信號的值為第一值時，輸入資料被反相之後再寫入高速緩衝記憶體，例如，若輸入資料為1（高準位），則通過互斥或閘之後，實際輸入到高速緩衝記憶體的中間資料為0（低準位）；當輸入控制信號的值為第二值時，輸入資料保持原樣被寫入高速緩衝記憶體，例如，若輸入資料為1（高準位），則通過互斥或閘之後，實際輸入到高速緩衝記憶體的中間資料為1（高準位）。

例如，在輸出控制電路400中，每個互斥或閘的第一輸入端與高速緩衝記憶體的輸出資料介面中對應的輸出資料位202連接，每個互斥或閘的輸出端與外部讀取資料介面550中對應的位連接，每個互斥或閘的第二輸入端用於接收高速緩衝記憶體輸出的標誌信號（例如，標誌信號也可以通過一個輸出資料位202輸出至輸出控制電路400），即第i個互斥或閘的輸出端與外部讀取資料介面550中的第i位連接，第i個互斥或閘的第一輸入端與高速緩衝記憶體的第i個輸出資料位202連接，所有互斥或閘的第二輸入端接收標誌信號。

例如，在本公開實施例提供的高速緩衝記憶體中，增加用於儲存標誌信號的靜態記憶體，以記錄該標誌信號對應的資料是否被反相。例如，原有高速緩衝記憶體中的每個靜態記憶體行包括n個靜態記憶體，增加用於儲存標誌信號的靜態記憶體後，每個靜態記憶體行包括n+1個靜態記憶體。當標誌信號的值為第一值時，表示標誌信號對應的資料都被反相保存；當標誌信號的值為第二值時，則表示標誌信號對應的資料都保持原有狀態。

由此，在本公開的實施例中，根據輸入控制信號的值的不同，從外部寫入資料介面500寫入到高速緩衝記憶體中的資料被反相或者保持原樣，保存在高速緩衝記憶體的對應資料靜態記憶體中，同時該資料對應的標誌信號保存在標誌靜態記憶體中，標誌信號用來指示該儲存在高速緩衝記憶體中的資料是否被反相。在從高速緩衝記憶體讀出儲存的資料時，根據待讀出的資料對應的標誌信號，若是待讀出的資料被反相，就將資料再次反相後輸出給外部讀取資料介面550；若待讀出的資料未被反相，就將資料直接輸出給外部讀取資料介面550。

假設在未對高速緩衝記憶體進行抗老化處理之前，在高速緩衝記憶體的壽命週期內，高速緩衝記憶體中的某一個靜態記憶體儲存資料的占空比為x，基於本公開實施例提供的儲存電路，由於標誌信號是一個占空比為50%的隨機數序列，從而高速緩衝記憶體中的該靜態記憶體的占空比被調節為50%*x+50%*（1-x）=50%，由此實現了高速緩衝記憶體中的每一個靜態記憶體保存資料的占空比達到50%的目標，降低了老化對於高速緩衝記憶體的影響，延長了高速緩衝記憶體的使用壽命。

在本公開的實施例中，對於二進制資料，「占空比」表示在單位時間內該靜態記憶體儲存資料1的時間和單位時間的比值。占空比通常小於1。「單位時間」根據實際需求設置，可以為1天、兩天、一個月、一年、靜態記憶體的壽命週期等。

在本公開的實施例提供的儲存電路中，僅需對高速緩衝記憶體增加額外的靜態記憶體用來記錄標誌信號，相比使用多位糾錯碼對出現錯誤的位進行校驗糾錯（糾正一位錯誤資料需要七位糾錯碼）而言，減少糾錯碼的使用，大大降低了設計開銷；同時不會影響高速緩衝記憶體的緩存一致性，外部介面無需做任何改變，直接對高速緩衝記憶體進行讀寫即可，兼容性較好。

需要說明的是，在本公開中，儲存電路10中的輸入控制電路100、記憶體200、輸入控制信號生成器300、輸出控制電路400等可以採用硬體電路實現，例如，硬體電路可以包括電阻、電容、二極體、三極管等元件。

圖3為本公開至少一實施例提供的一種晶片的示意圖。

如圖3所示，本公開一些實施例還提供一種晶片20，該晶片20為積體電路，晶片20包括上述任一實施例所述的儲存電路10。

例如，在一些實施例中，晶片20還包括基底，儲存電路10設置在基底上。例如，基底可以為半導體晶圓。

例如，晶片20可以整合在中央處理器內部或主板上。

關於晶片20可以實現的技術效果可以參考上述儲存電路的實施例中的相關描述，重複之處不再贅述。

圖4為本公開至少一實施例提供的一種資料處理方法的流程圖。

例如，本公開提供的資料處理方法可以應用於上述任一實施例所述的儲存電路10。如圖4所示，資料處理方法包括以下步驟S40到步驟S42。

步驟S40：接收n個輸入資料和輸入控制信號。

步驟S41：基於輸入控制信號，對n個輸入資料進行第一資料處理，以得到與n個輸入資料一一對應的n個中間資料。

步驟S42：儲存n個中間資料和與n個輸入資料對應的標誌信號。

例如，標誌信號的不同值分別表示第一資料處理的不同處理過程，n為正整數。

例如，在一些實施例中，資料處理方法還包括：基於輸入控制信號，確定標誌信號。標誌信號的不同值包括第一值和第二值。

例如，基於輸入控制信號，對n個輸入資料進行第一資料處理，以得到與n個輸入資料一一對應的n個中間資料，包括：響應於基於輸入控制信號確定的標誌信號的值為第一值，將n個輸入資料進行反相以得到n個中間資料；響應於基於輸入控制信號確定的標誌信號的值為第二值，將n個輸入資料作為n個中間資料。

例如，在一些實施例中，資料處理方法還包括：讀取n個中間資料和標誌信號；基於標誌信號，對n個中間資料進行第二資料處理，以得到與n個中間資料一一對應的n個輸出資料；輸出n個輸出資料。

例如，在標誌信號的不同值包括第一值和第二值的情況下，基於標誌信號，對n個中間資料進行第二資料處理，以得到與n個中間資料一一對應的n個輸出資料，包括：響應於標誌信號的值為第一值，將n個中間資料進行反相以得到n個輸出資料；響應於標誌信號的值為第二值，將n個中間資料作為n個輸出資料。

關於資料處理方法可以實現的技術效果可以參考上述儲存電路的實施例中的相關描述，重複之處不再贅述。

圖5為本公開至少一實施例提供的一種電子設備的示意圖。

如圖5所示，本公開一些實施例還提供一種電子設備5000，該電子設備5000包括處理裝置5100，處理裝置5100包括上述任一實施例所述的儲存電路10。

例如，處理裝置5100可以為中央處理器（CPU）、圖形處理器（GPU）等。儲存電路10可以整合在中央處理器的內部。處理裝置5100還可以為具有資料處理能力和/或程式執行能力的其它形式的處理單元，例如現場可程式化邏輯閘陣列（FPGA）或張量處理單元（TPU）等；例如，中央處理器可以具有X86或ARM架構等。

關於電子設備5000可以實現的技術效果可以參考上述儲存電路的實施例中的相關描述，重複之處不再贅述。

下面參考圖6，圖6示出了適於用來實現本公開實施例的電子設備600的結構示意圖。本公開實施例中的電子設備可以包括但不限於諸如行動電話、筆記型電腦、數位廣播接收器、PDA（個人數位助理）、PAD（平板電腦）、PMP（便攜式多媒體播放器）、車載終端（例如車載導航終端）、可穿戴電子設備等等的移動終端以及諸如數位TV、臺式電腦、智能家居設備等等的固定終端。圖6示出的電子設備僅僅是一個示例，不應對本公開實施例的功能和使用範圍帶來任何限制。

例如，本公開提供的儲存電路10可以設置在該電子設備600中。

如圖6所示，電子設備600可以包括處理裝置（例如中央處理器、圖形處理器等）601，其可以根據儲存在唯讀記憶體（ROM）602中的程式或者從儲存裝置608加載到隨機存取記憶體（RAM）603中的程式而執行各種適當的動作和處理。在RAM 603中，還儲存有電子設備600操作所需的各種程式和資料。處理裝置601、ROM 602以及RAM 603通過匯流排604彼此相連。輸入/輸出（I/O）介面605也連接至匯流排604。

通常，以下裝置可以連接至I/O介面605：包括例如觸摸屏、觸摸板、鍵盤、鼠標、攝像頭、麥克風、加速度計、陀螺儀等的輸入裝置606；包括例如液晶顯示器（LCD）、揚聲器、振動器等的輸出裝置607；包括例如磁帶、硬盤等的儲存裝置608；以及通信裝置609。通信裝置609可以允許電子設備600與其他設備進行無線或有線通信以交換資料。雖然圖6示出了具有各種裝置的電子設備600，但是應理解的是，並不要求實施或具備所有示出的裝置。可以替代地實施或具備更多或更少的裝置。

特別地，根據本公開的實施例，上文參考流程圖描述的過程可以被實現為電腦軟體程式。例如，本公開的實施例包括一種電腦程式產品，其包括承載在非暫態電腦可讀介質上的電腦程式，該電腦程式包含用於執行流程圖所示的方法的程式代碼，以執行根據上文所述的資料處理方法中的一個或多個步驟。在這樣的實施例中，該電腦程式可以通過通信裝置609從網絡上被下載和安裝，或者從儲存裝置608被安裝，或者從ROM 602被安裝。在該電腦程式被處理裝置601執行時，可以使得處理裝置601執行本公開實施例的資料處理方法中限定的上述功能。

需要說明的是，在本公開的上下文中，電腦可讀介質可以是有形的介質，其可以包含或儲存以供指令執行系統、裝置或設備使用或與指令執行系統、裝置或設備結合地使用的程式。電腦可讀介質可以是電腦可讀信號介質或者電腦可讀儲存介質或者是上述兩者的任意組合。電腦可讀儲存介質例如可以是，但不限於：電、磁、光、電磁、紅外線、或半導體的系統、裝置或元件，或者任意以上的組合。電腦可讀儲存介質的更具體的例子可以包括但不限於：具有一個或多個導線的電連接、便攜式電腦磁盤、硬盤、隨機存取記憶體（RAM）、唯讀記憶體（ROM）、可擦式可編程唯讀記憶體（EPROM或快閃記憶體）、光纖、便攜式緊湊磁盤唯讀記憶體（CD-ROM）、光記憶體件、磁記憶體件、或者上述的任意合適的組合。在本公開中，電腦可讀儲存介質可以是任何包含或儲存程式的有形介質，該程式可以被指令執行系統、裝置或者元件使用或者與其結合使用。而在本公開中，電腦可讀信號介質可以包括在基帶中或者作為載波一部分傳播的資料信號，其中承載了電腦可讀的程式代碼。這種傳播的資料信號可以採用多種形式，包括但不限於電磁信號、光信號或上述的任意合適的組合。電腦可讀信號介質還可以是電腦可讀儲存介質以外的任何電腦可讀介質，該電腦可讀信號介質可以發送、傳播或者傳輸用於由指令執行系統、裝置或者元件使用或者與其結合使用的程式。電腦可讀介質上包含的程式代碼可以用任何適當的介質傳輸，包括但不限於：電線、光纜、RF（射頻）等等，或者上述介質的任意合適的組合。

上述電腦可讀介質可以是上述電子設備中所包含的；也可以是單獨存在，而未裝配入該電子設備中。

可以以一種或多種程式設計語言或其組合來編寫用於執行本公開的操作的電腦程式代碼，上述程式設計語言包括但不限於面向對象的程式設計語言，諸如Java、Smalltalk、C++，還包括常規的過程式程式設計語言，諸如“C”語言或類似的程式設計語言。程式代碼可以完全地在使用者電腦上執行、部分地在使用者電腦上執行、作為一個獨立的軟體包執行、部分在使用者電腦上部分在遠程電腦上執行、或者完全在遠程電腦或伺服器上執行。在涉及遠程電腦的情形中，遠程電腦可以通過任意種類的網絡（包括局域網(LAN)或廣域網(WAN)）連接到使用者電腦，或者，可以連接到外部電腦（例如利用因特網服務提供商來通過因特網連接）。

附圖中的流程圖和方塊圖，圖示了按照本公開各種實施例的系統、方法和電腦程式產品的可能實現的體系架構、功能和操作。在這點上，流程圖或方塊圖中的每個方框可以代表一個模塊、程式段、或代碼的一部分，該模塊、程式段、或代碼的一部分包含一個或多個用於實現規定的邏輯功能的可執行指令。也應當注意，在有些作為替換的實現中，方框中所標注的功能也可以以不同於附圖中所標注的順序發生。例如，兩個接連地表示的方框實際上可以基本並行地執行，它們有時也可以按相反的順序執行，這依所涉及的功能而定。也要注意的是，方塊圖和/或流程圖中的每個方框、以及方塊圖和/或流程圖中的方框的組合，可以用執行規定的功能或操作的專用的基於硬體的系統來實現，或者可以用專用硬體與電腦指令的組合來實現。

描述於本公開實施例中所涉及到的單元可以通過軟體的方式實現，也可以通過硬體的方式來實現。其中，單元的名稱在某種情況下並不構成對該單元本身的限定。

本文中以上描述的功能可以至少部分地由一個或多個硬體邏輯部件來執行。例如，非限制性地，可以使用的示範類型的硬體邏輯部件包括：現場可程式化邏輯閘陣列（FPGA）、專用積體電路（ASIC）、專用標準產品（ASSP）、片上系統（SOC）、複雜可編程邏輯設備（CPLD）等等。

根據本公開的一個或多個實施例，一種儲存電路，包括：輸入控制電路和記憶體。輸入控制電路被配置為：接收n個輸入資料和輸入控制信號；基於輸入控制信號，對n個輸入資料進行第一資料處理，以得到與n個輸入資料一一對應的n個中間資料；將n個中間資料和與n個輸入資料對應的標誌信號寫入記憶體；記憶體被配置為儲存n個中間資料和標誌信號；標誌信號的不同值分別表示第一資料處理的不同處理過程，n為正整數。

根據本公開的一個或多個實施例，儲存電路還包括：輸入控制信號生成器，輸入控制信號生成器被配置為生成輸入控制信號，並將輸入控制信號輸出至輸入控制電路。

根據本公開的一個或多個實施例，標誌信號與輸入控制信號相同。

根據本公開的一個或多個實施例，標誌信號的不同值為隨機產生的值。

根據本公開的一個或多個實施例，標誌信號的不同值包括第一值和第二值，第一值和第二值的比例在預定範圍內。

根據本公開的一個或多個實施例，標誌信號的值為第一值表示第一資料處理為反相處理；標誌信號的值為第二值表示第一資料處理為保持處理。

根據本公開的一個或多個實施例，預定範圍為2/3~3/2。

根據本公開的一個或多個實施例，儲存電路還包括：輸出控制電路，輸出控制電路被配置為：從記憶體中讀取n個中間資料和標誌信號；基於標誌信號，對n個中間資料進行第二資料處理，以得到與n個中間資料一一對應的n個輸出資料；輸出n個輸出資料。

根據本公開的一個或多個實施例，標誌信號的不同值包括第一值和第二值，第一值和第二值的比例在預定範圍內，標誌信號的值為第一值表示第二資料處理為反相處理；標誌信號的值為第二值表示第二資料處理為保持處理。

根據本公開的一個或多個實施例，輸入控制電路包括與n個輸入資料一一對應的n個輸入子電路，記憶體還包括寫入資料介面和輸出資料介面，寫入資料介面包括與n個輸入子電路一一對應的n個寫入資料位，每個輸入子電路的第一輸入端接收對應的一個輸入資料，每個輸入子電路的第二輸入端接收輸入控制信號，每個輸入子電路的輸出端連接至寫入資料介面中的對應的寫入資料位，每個輸入子電路被配置為基於輸入控制信號，對輸入資料進行第一資料處理，以得到與輸入資料對應的中間資料，將中間資料寫入寫入資料位；輸出控制電路包括與n個中間資料一一對應的n個輸出子電路，輸出資料介面包括與n個輸出子電路一一對應的n個輸出資料位，每個輸出子電路的第一輸入端連接至輸出資料介面中的對應的輸出資料位以接收對應的一個中間資料，每個輸出子電路的第二輸入端接收標誌信號，每個輸出子電路的輸出端用於輸出與中間資料對應的輸出資料，每個輸出子電路被配置為基於標誌信號，對中間資料進行第二資料處理，以得到與中間資料對應的輸出資料，並輸出該輸出資料。

根據本公開的一個或多個實施例，每個輸入子電路包括一個互斥或閘，每個輸出子電路包括一個互斥或閘。

根據本公開的一個或多個實施例，記憶體為高速緩衝記憶體，高速緩衝記憶體包括多個資料靜態記憶體和多個標誌靜態記憶體，n個中間資料分別被儲存在多個資料靜態記憶體中對應的n個資料靜態記憶體，標誌信號被儲存在多個標誌靜態記憶體中對應的一個標誌靜態記憶體。

根據本公開的一個或多個實施例，多個資料靜態記憶體和多個標誌靜態記憶體構成多個靜態記憶體行，n個資料靜態記憶體和標誌靜態記憶體位於同一靜態記憶體行。

根據本公開的一個或多個實施例，儲存電路還包括外部寫入資料介面，外部寫入資料介面被配置為輸出n個輸入資料至輸入控制電路。

根據本公開的一個或多個實施例，儲存電路還包括外部讀取資料介面，外部讀取資料介面被配置為接收從輸出控制電路輸出的n個輸出資料。

根據本公開的一個或多個實施例，一種晶片包括根據上述任一實施例所述的儲存電路。

根據本公開的一個或多個實施例，一種資料處理方法應用於本公開任一實施例所述的儲存電路，該資料處理方法包括：接收n個輸入資料和輸入控制信號；基於輸入控制信號，對n個輸入資料進行第一資料處理，以得到與n個輸入資料一一對應的n個中間資料；儲存n個中間資料和與n個輸入資料對應的標誌信號，其中，n為正整數。

根據本公開的一個或多個實施例，資料處理方法還包括：基於輸入控制信號，確定標誌信號；其中，標誌信號的不同值包括第一值和第二值，基於輸入控制信號，對n個輸入資料進行第一資料處理，以得到與n個輸入資料一一對應的n個中間資料，包括：響應於基於輸入控制信號確定的標誌信號的值為第一值，將n個輸入資料進行反相以得到n個中間資料；響應於基於輸入控制信號確定的標誌信號的值為第二值，將n個輸入資料作為n個中間資料。

根據本公開的一個或多個實施例，資料處理方法還包括：讀取n個中間資料和標誌信號；基於標誌信號，對n個中間資料進行第二資料處理，以得到與n個中間資料一一對應的n個輸出資料；輸出n個輸出資料。

根據本公開的一個或多個實施例，標誌信號的不同值包括第一值和第二值，基於標誌信號，對n個中間資料進行第二資料處理，以得到與n個中間資料一一對應的n個輸出資料，包括：響應於標誌信號的值為第一值，將n個中間資料進行反相以得到n個輸出資料；響應於標誌信號的值為第二值，將n個中間資料作為n個輸出資料。

根據本公開的一個或多個實施例，一種電子設備包括處理裝置。處理裝置包括根據上述任一實施例所述的儲存電路。

以上描述僅為本公開的較佳實施例以及對所運用技術原理的說明。本領域技術人員應當理解，本公開中所涉及的公開範圍，並不限於上述技術特徵的特定組合而成的技術方案，同時也應涵蓋在不脫離上述公開構思的情況下，由上述技術特徵或其等同特徵進行任意組合而形成的其它技術方案。例如上述特徵與本公開中公開的（但不限於）具有類似功能的技術特徵進行互相替換而形成的技術方案。

此外，雖然採用特定次序描繪了各操作，但是這不應當理解為要求這些操作以所示出的特定次序或以順序次序執行來執行。在一定環境下，多任務和並行處理可能是有利的。同樣地，雖然在上面論述中包含了若干具體實現細節，但是這些不應當被解釋為對本公開的範圍的限制。在單獨的實施例的上下文中描述的某些特徵還可以組合地實現在單個實施例中。相反地，在單個實施例的上下文中描述的各種特徵也可以單獨地或以任何合適的子組合的方式實現在多個實施例中。

儘管已經採用特定於結構特徵和/或方法邏輯動作的語言描述了本主題，但是應當理解所附申請專利範圍中所限定的主題未必局限於上面描述的特定特徵或動作。相反，上面所描述的特定特徵和動作僅僅是實現申請專利範圍的示例形式。

對於本公開，還有以下幾點需要說明：

（1）本公開實施例附圖只涉及到與本公開實施例涉及到的結構，其他結構可參考通常設計。

（2）為了清晰起見，在用於描述本公開的實施例的附圖中，層或結構的厚度和尺寸被放大。可以理解，當諸如層、膜、區域或基板之類的元件被稱作位於另一元件“上”或“下”時，該元件可以“直接”位於另一元件 “上”或“下”，或者可以存在中間元件。

（3）在不衝突的情況下，本公開的實施例及實施例中的特徵可以相互組合以得到新的實施例。

以上所述僅為本公開的具體實施方式，但本公開的保護範圍並不局限於此，本公開的保護範圍應以所述申請專利範圍的保護範圍為准。

10:儲存電路 20:晶片 100:輸入控制電路 101:輸入子電路 200:記憶體 201:寫入資料位 202:輸出資料位 210:資料靜態記憶體 220:標誌靜態記憶體 300:輸入控制信號生成器 400:輸出控制電路 401:輸出子電路 500:外部寫入資料介面 550:外部讀取資料介面 600:電子設備 601:處理裝置 602:ROM 603:RAM 604:匯流排 605:I/O介面 606:輸入裝置 607:輸出裝置 608:儲存裝置 609:通信裝置 5000:電子設備 5100:處理裝置 Cs:輸入控制信號 Ms:中間資料 Is:輸入資料 Os:輸出資料 S40、S41、S42:步驟 Ss:標誌信號

結合附圖並參考以下具體實施方式，本公開各實施例的上述和其他特徵、優點及方面將變得更加明顯。貫穿附圖中，相同或相似的附圖標記表示相同或相似的元素。應當理解附圖是示意性的，元件和元素不一定按照比例繪製。 圖1A為本公開至少一實施例提供的一種儲存電路的示意圖。 圖1B為本公開至少一實施例提供的另一種儲存電路的示意圖。 圖2為本公開一些實施例提供的一種儲存電路的結構示意圖。 圖3為本公開至少一實施例提供的一種晶片的示意圖。 圖4為本公開至少一實施例提供的一種資料處理方法的流程圖。 圖5為本公開至少一實施例提供的一種電子設備的示意圖。 圖6為本公開至少一實施例提供的一種電子設備的結構示意圖。

10:儲存電路

100:輸入控制電路

200:記憶體

Claims (18)

1. 一種儲存電路，包括：輸入控制電路和記憶體，其中，所述輸入控制電路被配置為：接收n個輸入資料和輸入控制信號；基於所述輸入控制信號，對所述n個輸入資料進行第一資料處理，以得到與所述n個輸入資料一一對應的n個中間資料；將所述n個中間資料和與所述n個輸入資料對應的標誌信號寫入所述記憶體；所述記憶體被配置為儲存所述n個中間資料和所述標誌信號；其中，所述標誌信號的不同值分別表示所述第一資料處理的不同處理過程，n為正整數，並且其中，所述標誌信號的不同值包括第一值和第二值，所述第一值和所述第二值的比例在預定範圍內，所述預定範圍為2/3~3/2。
2. 如請求項1所述的儲存電路，還包括：輸入控制信號生成器，其中，所述輸入控制信號生成器被配置為生成所述輸入控制信號，並將所述輸入控制信號輸出至所述輸入控制電路。
3. 如請求項1所述的儲存電路，其中，所述標誌信號與所述輸入控制信號相同。
4. 如請求項1所述的儲存電路，其中，所述標誌信號的不同值為隨機產生的值。
5. 如請求項1所述的儲存電路，其中，所述標誌信號的值為所述第一值表示所述第一資料處理為反相處理；所述標誌信號的值為所述第二值表示所述第一資料處理為保持處理。
6. 如請求項1所述的儲存電路，還包括：輸出控制電路，其中，所述輸出控制電路被配置為：從所述記憶體中讀取所述n個中間資料和所述標誌信號；基於所述標誌信號，對所述n個中間資料進行第二資料處理，以得到與所述n個中間資料一一對應的n個輸出資料；輸出所述n個輸出資料。
7. 如請求項6所述的儲存電路，其中，所述標誌信號的不同值包括第一值和第二值，所述第一值和所述第二值的比例在預定範圍內，所述標誌信號的值為所述第一值表示所述第二資料處理為反相處理；所述標誌信號的值為所述第二值表示所述第二資料處理為保持處理。
8. 如請求項6所述的儲存電路，其中，所述輸入控制電路包括與所述n個輸入資料一一對應的n個輸入子電路，所述記憶體還包括寫入資料介面和輸出資料介面，所述寫入資料介面包括與所述n個輸入子電路一一對應的n個寫入資料位， 每個輸入子電路的第一輸入端接收對應的一個輸入資料，每個輸入子電路的第二輸入端接收所述輸入控制信號，每個輸入子電路的輸出端連接至所述寫入資料介面中的對應的寫入資料位，每個輸入子電路被配置為基於所述輸入控制信號，對所述輸入資料進行所述第一資料處理，以得到與所述輸入資料對應的中間資料，將所述中間資料寫入所述寫入資料位；所述輸出控制電路包括與所述n個中間資料一一對應的n個輸出子電路，所述輸出資料介面包括與所述n個輸出子電路一一對應的n個輸出資料位，每個輸出子電路的第一輸入端連接至所述輸出資料介面中的對應的輸出資料位以接收對應的一個中間資料，每個輸出子電路的第二輸入端接收所述標誌信號，每個輸出子電路的輸出端用於輸出與所述中間資料對應的輸出資料，每個輸出子電路被配置為基於所述標誌信號，對所述中間資料進行所述第二資料處理，以得到與所述中間資料對應的輸出資料，並輸出所述輸出資料。
9. 如請求項8所述的儲存電路，其中，每個輸入子電路包括一個互斥或閘，每個輸出子電路包括一個互斥或閘。
10. 如請求項1-9任一項所述的儲存電路，其中，所述記憶體為高速緩衝記憶體，所述高速緩衝記憶體包括多個資料靜態記憶體和多個標誌靜態記憶體， 所述n個中間資料分別被儲存在所述多個資料靜態記憶體中對應的n個資料靜態記憶體，所述標誌信號被儲存在所述多個標誌靜態記憶體中對應的一個標誌靜態記憶體。
11. 如請求項10所述的儲存電路，其中，所述多個資料靜態記憶體和所述多個標誌靜態記憶體構成多個靜態記憶體行，所述n個資料靜態記憶體和所述標誌靜態記憶體位於同一靜態記憶體行。
12. 如請求項6-9任一項所述的儲存電路，還包括外部寫入資料介面和外部讀取資料介面，其中，所述外部寫入資料介面被配置為輸出所述n個輸入資料至所述輸入控制電路，所述外部讀取資料介面被配置為接收從所述輸出控制電路輸出的所述n個輸出資料。
13. 一種晶片，包括根據請求項1-12任一項所述的儲存電路。
14. 一種資料處理方法，應用於請求項1-12任一項所述的儲存電路，包括：接收所述n個輸入資料和所述輸入控制信號；基於所述輸入控制信號，對所述n個輸入資料進行所述第一資料處理，以得到與所述n個輸入資料一一對應的所述n個中間資料；儲存所述n個中間資料和與所述n個輸入資料對應的標誌信號， 其中，n為正整數，並且其中，所述標誌信號的不同值包括第一值和第二值，所述第一值和所述第二值的比例在預定範圍內，所述預定範圍為2/3~3/2。
15. 如請求項14所述的資料處理方法，還包括：基於所述輸入控制信號，確定所述標誌信號；基於所述輸入控制信號，對所述n個輸入資料進行所述第一資料處理，以得到與所述n個輸入資料一一對應的所述n個中間資料，包括：響應於基於所述輸入控制信號確定的所述標誌信號的值為所述第一值，將所述n個輸入資料進行反相以得到所述n個中間資料；響應於基於所述輸入控制信號確定的所述標誌信號的值為所述第二值，將所述n個輸入資料作為所述n個中間資料。
16. 如請求項14所述的資料處理方法，還包括：讀取所述n個中間資料和所述標誌信號；基於所述標誌信號，對所述n個中間資料進行第二資料處理，以得到與所述n個中間資料一一對應的n個輸出資料；輸出所述n個輸出資料。
17. 如請求項16所述的資料處理方法，其中，基於所述標誌信號，對所述n個中間資料進行第二資料處理，以得到與所述n個中間資料一一對應的n個輸出資料，包括：響應於所述標誌信號的值為所述第一值，將所述n個中間資料進行反相以得到所述n個輸出資料； 響應於所述標誌信號的值為所述第二值，將所述n個中間資料作為所述n個輸出資料。
18. 一種電子設備，包括：處理裝置，其中，所述處理裝置包括根據請求項1-12任一項所述儲存電路。

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