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TW201837711A - 記憶體設備、記憶體控制器及相關記憶體系統 - Google Patents

記憶體設備、記憶體控制器及相關記憶體系統 Download PDF

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TW201837711A
TW201837711A TW107111537A TW107111537A TW201837711A TW 201837711 A TW201837711 A TW 201837711A TW 107111537 A TW107111537 A TW 107111537A TW 107111537 A TW107111537 A TW 107111537A TW 201837711 A TW201837711 A TW 201837711A
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TW
Taiwan
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memory device
signal
clock signal
memory
mode
Prior art date
Application number
TW107111537A
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謝博偉
詹佳諭
陳尚斌
Original Assignee
聯發科技股份有限公司
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Publication date
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Abstract

本發明提供一種記憶體系統，其包括記憶體控制器、第一記憶體設備和第二記憶體設備。記憶體控制器發出第一時鐘訊號和第二時鐘訊號。第一記憶體設備接收第一時鐘訊號和第二時鐘訊號。第二記憶體設備接收第一時鐘訊號和第二時鐘訊號。若第一記憶體設備的第一模式暫存器處於第一單端模式，且第二記憶體設備的第二模式暫存器處於第二單端模式，則第一記憶體設備根據第一時鐘訊號發送或接收資料訊號，第二記憶體設備根據第二時鐘訊號發送或接收資料訊號。本發明還提供了一種記憶體控制器及記憶體設備。本發明的記憶體設備根據其中的模式暫存器的狀態，發送或接收資料訊號，有效控制記憶體設備的操作。

Description

記憶體設備、記憶體控制器及相關記憶體系統
本申請主張在2017年04月05日提出的申請號為62/481,713的美國臨時專利申請的權利，其主題以引用方式併入本文中。
本發明涉及記憶體設備、記憶體控制器和記憶體系統，且更具體而言，涉及根據所選擇的時鐘訊號進行操作的記憶體設備、記憶體控制器和記憶體系統。
通常，記憶體系統包括記憶體控制器和記憶體設備。記憶體控制器與記憶體設備連接。記憶體控制器將資料寫入到記憶體設備，或者自記憶體設備讀取資料。例如，雙倍資料速率DRAM（也簡稱為DDR DRAM）是通用記憶體設備之一。
第1圖示出了傳統的記憶體系統。第1圖所示，記憶體系統100包括記憶體控制器110以及記憶體設備120、130。此外，記憶體控制器110的多個引腳與記憶體設備120、130的相應引腳連接，以便發送各種訊號。例如，記憶體設備120和記憶體設備130均是DDR DRAM。
如第1圖所示，記憶體控制器110的訊號包括兩個時鐘訊號，即CK1與CK2；兩個晶片選擇訊號，即CS0與CS1；(m+1)個命令訊號，即CMD[m:0]；以及(n+1)個資料訊號，即DQ[n:0]。晶片選擇訊號CS0被發送至記憶體設備120。晶片選擇訊號CS1被發送至記憶體設備130。
時鐘訊號CK1、時鐘訊號CK2、命令訊號CMD[m:0]以及資料訊號DQ[n:0]均是共用訊號。也就是說，記憶體設備120和記憶體設備130均接收時鐘訊號CK1、時鐘訊號CK2和命令訊號CMD[m:0]，並且記憶體設備120和記憶體設備130均接收或者發送資料訊號DQ[n:0]。另外，命令訊號CMD[m:0]包括行位址（column address）訊號。
在傳統的記憶體系統100中，時鐘訊號CK1和時鐘訊號CK2被形成為差分時鐘訊號對。也就是說，來自於記憶體控制器110的時鐘訊號CK1與時鐘訊號CK2之間的相位差是180度。
記憶體控制器110根據差分時鐘訊號對發送晶片選擇訊號CS0、晶片選擇訊號CS1、命令訊號CMD[m:0]以及資料訊號DQ[n:0]。同樣地，記憶體設備120和記憶體設備130根據差分時鐘訊號對接收或者發送資料訊號DQ[n:0]。
當晶片選擇訊號CS0由記憶體控制器110啟動時，根據差分時鐘訊號對，記憶體設備130被禁能，且記憶體設備120被使能。例如，在命令訊號CMD[m:0]為寫入命令的情況中，記憶體設備120自記憶體控制器110通過資料訊號DQ[n:0]獲得寫入資料。此外，寫入資料被存儲到記憶體設備120中。在命令訊號CMD[m:0]為讀取命令的情況中，記憶體設備120生成讀取資料。另外，讀取資料通過資料訊號DQ[n:0]被發送至記憶體控制器110。
當晶片選擇訊號CS1由記憶體控制器110啟動時，根據差分時鐘訊號對，記憶體設備120被禁能，且記憶體設備130被使能。記憶體控制器110和記憶體設備130的操作與上述相似，並在此不再贅述。
如上所述，由傳統的記憶體系統100的記憶體控制器110生成的時鐘訊號CK1和時鐘訊號CK2被形成為差分時鐘訊號對，並且記憶體設備120和記憶體設備130均根據差分時鐘訊號對進行操作。
有鑑於此，本發明提供一種記憶體系統、記憶體設備及記憶體控制器，以有效進行記憶體設備的操作。
本發明的一實施例提供一種記憶體系統。記憶體系統包括記憶體控制器、第一記憶體設備和第二記憶體設備。記憶體控制器發出第一時鐘訊號和第二時鐘訊號。記憶體控制器選擇性地發送或接收資料訊號。第一記憶體設備接收第一時鐘訊號和第二時鐘訊號。第一記憶體設備選擇性地發送或接收資料訊號。第二記憶體設備接收第一時鐘訊號和第二時鐘訊號。第二記憶體設備選擇性地發送或接收資料訊號。若第一記憶體設備的第一模式暫存器處於第一單端模式，且第二記憶體設備的第二模式暫存器處於第二單端模式，則第一記憶體設備根據第一時鐘訊號發送或接收資料訊號，第二記憶體設備根據第二時鐘訊號發送或接收資料訊號。
本發明之另一實施例提供一種記憶體設備。記憶體設備與記憶體控制器連接。記憶體設備包括模式暫存器。記憶體設備自記憶體控制器接收第一時鐘訊號和第二時鐘訊號。記憶體設備發送或接收資料訊號。若記憶體設備的模式暫存器處於第一單端模式，則記憶體設備根據第一時鐘訊號發送或接收資料訊號。若記憶體設備的模式暫存器處於第二單端模式，則記憶體設備根據第二時鐘訊號發送或接收資料訊號。
本發明之又一實施例提供一種記憶體控制器。記憶體控制器與第一記憶體設備和第二記憶體設備連接。記憶體控制器用於：發出第一時鐘訊號到第一記憶體設備和第二記憶體設備；發出第二時鐘訊號到第一記憶體設備和第二記憶體設備；以及根據第一記憶體設備的第一模式暫存器，根據第一時鐘訊號將第一資料訊號收發到第一記憶體設備，並且根據第二記憶體設備的第二模式暫存器，根據第二時鐘訊號將第二資料訊號收發到第二記憶體設備。
記憶體控制器發出第一時鐘訊號到第一記憶體設備和第二記憶體設備，發出第二時鐘訊號到第一記憶體設備和第二記憶體設備，以及發送或接收資料訊號。若根據記憶體控制器的設置，第一記憶體設備的第一模式暫存器處於第一單端模式，且第二記憶體設備的第二模式暫存器處於第二單端模式，則第一記憶體設備根據第一時鐘訊號發送或接收資料訊號，第二記憶體設備根據第二時鐘訊號發送或接收資料訊號。
本發明之記憶體設備根據其中的模式暫存器的狀態，發送或接收資料訊號，有效進行記憶體設備的操作。
在結合下面附圖閱讀本發明的實施例的如下具體描述之後，大量的主題、特徵和有益效果將是明顯的。然而，此處使用的附圖是用於描述目的，不應被視為限定。
第2圖示意性示出了根據本發明第一實施例之記憶體系統的結構。如第2圖所示，記憶體系統200包括記憶體控制器210、記憶體設備220和記憶體設備230。另外，記憶體控制器210的多個引腳與記憶體設備220和記憶體設備230的相應引腳連接，以便發送各種訊號。例如，記憶體設備220和記憶體設備230均是DDR DRAM。
如第2圖所示，記憶體控制器210的訊號包括兩個時鐘訊號，即CKt與CKc；兩個晶片選擇訊號，即CS0與CS1；(m+1)個命令訊號，即CMD[m:0]；以及(n+1)個資料訊號，即DQ[n:0]。晶片選擇訊號CS0被發送至記憶體設備220。晶片選擇訊號CS1被發送至記憶體設備230。
時鐘訊號CKt、時鐘訊號CKc、命令訊號CMD[m:0]以及資料訊號DQ[n:0]均是共用訊號。也就是說，記憶體設備220和記憶體設備230均接收時鐘訊號CKt、時鐘訊號CKc和命令訊號CMD[m:0]，並且記憶體設備220和記憶體設備230均接收或者發送資料訊號DQ[n:0]。另外，命令訊號CMD[m:0]包括行位址訊號。
在本實施例中，記憶體設備220包括模式暫存器222，記憶體設備230包括模式暫存器232。通過記憶體控制器210設置模式暫存器222和模式暫存器232，記憶體設備220和記憶體設備230可以根據不同的時鐘訊號進行操作。下面將詳細描述操作原理。
在一實施例中，根據記憶體控制器210的設置，模式暫存器222和模式暫存器232均選擇性地處於差分模式、第一單端模式或者第二單端模式。
在根據記憶體控制器210的設置，模式暫存器222和模式暫存器232均處於差分模式的情況中，來自於記憶體控制器210的時鐘訊號CKt和時鐘訊號CKc具有180度的相位差。也就是說，時鐘訊號CKt和時鐘訊號CKc被形成為差分時鐘訊號對。記憶體設備220和記憶體設備230根據差分時鐘訊號對進行操作。在差分模式中，記憶體系統200的操作與第1圖中的操作相似，並在此處不再贅述。
在根據記憶體控制器210的設置，模式暫存器222處於第一單端模式而模式暫存器232處於第二單端模式的情況中，來自於記憶體控制器210的時鐘訊號CKt和時鐘訊號CKc相互獨立。也就是說，時鐘訊號CKt和時鐘訊號CKc可以具有不同操作頻率和不同占空比（duty cycle）。另外，時鐘訊號CKt和時鐘訊號CKc之間不存在具體的相位差關係。可選地，時鐘訊號CKt和時鐘訊號CKc具有相同的操作頻率，但時鐘訊號CKt和時鐘訊號CKc之間的相位差不是180度。
在記憶體控制器210的控制下，記憶體設備220根據單端時鐘訊號CKt進行操作。在記憶體控制器210的控制下，記憶體設備230根據單端時鐘訊號CKc進行操作。
當記憶體控制器210根據單端時鐘訊號CKt的操作頻率啟動晶片選擇訊號CS0時，記憶體設備230被禁能，而記憶體設備220被使能。例如，在命令訊號CMD[m:0]為寫入命令的情況中，記憶體設備220根據單端時鐘訊號CKt的操作頻率鎖定（latch）資料訊號DQ[n:0]，並因此自記憶體控制器210獲得寫入資料。另外，寫入資料被存儲在記憶體設備220中。在命令訊號CMD[m:0]為讀取命令的情況中，記憶體設備220生成讀取資料。此外，根據單端時鐘訊號CKt的操作頻率，讀取資料通過資料訊號DQ[n:0]被發送至記憶體控制器210。這意味著根據記憶體設備220的模式暫存器222，記憶體控制器210根據單端時鐘訊號CKt能將資料訊號收發至記憶體設備220。
當記憶體控制器210根據單端時鐘訊號CKc的操作頻率啟動晶片選擇訊號CS1時，記憶體設備220被禁能，而記憶體設備230被使能。例如，在命令訊號CMD[m:0]為寫入命令的情況中，記憶體設備230根據單端時鐘訊號CKc的操作頻率鎖定資料訊號DQ[n:0]，並因此自記憶體控制器210獲得寫入資料。另外，寫入資料被存儲在記憶體設備230中。在命令訊號CMD[m:0]為讀取命令的情況中，記憶體設備230生成讀取資料。此外，根據單端時鐘訊號CKc的操作頻率，讀取資料通過資料訊號DQ[n:0]被發送至記憶體控制器210。
在根據記憶體控制器210的設置，模式暫存器222處於第二單端模式而模式暫存器232處於第一單端模式的情況中，記憶體設備220根據單端時鐘訊號CKc進行操作，記憶體設備230根據單端時鐘訊號CKt進行操作。這些操作與上述操作相似，且在此處不再贅述。
如上所述，記憶體系統200的記憶體設備220和記憶體設備230根據各自時鐘訊號進行操作。由於兩個時鐘訊號的操作頻率不同，且兩個時鐘訊號之間不存在相位差關係，故記憶體設備220和記憶體設備230的存取速度不同。
第3圖示意性示出了根據本發明第二實施例的記憶體系統的結構。如第3圖所示，記憶體系統300包括記憶體控制器310和多個記憶體設備，即320~3N0。另外，記憶體控制器310的多個引腳與記憶體設備320~記憶體設備3N0的相應引腳連接，以便發送各種訊號。例如，記憶體設備320~3N0均是DDR DRAM。
如第3圖所示，記憶體控制器310的訊號包括兩個時鐘訊號，即CKt與CKc；(N+1)個晶片選擇訊號，即CS0~CSN；(m+1)個命令訊號，即CMD[m:0]；以及(n+1)個資料訊號，即DQ[n:0]。晶片選擇訊號CS0被發送至記憶體設備320。晶片選擇訊號CS1被發送至記憶體設備330。晶片選擇訊號CSN被發送至記憶體設備3N0。其餘的可以通過類比進行推導。
時鐘訊號CKt、時鐘訊號CKc、命令訊號CMD[m:0]以及資料訊號DQ[n:0]均是共用訊號。也就是說，記憶體設備320~記憶體設備3N0均接收時鐘訊號CKt、時鐘訊號CKc和命令訊號CMD[m:0]，並且存記憶體設備320~記憶體設備3N0均接收或者發送資料訊號DQ[n:0]。另外，命令訊號CMD[m:0]包括行位址訊號。
在本實施例中，記憶體設備320~記憶體設備3N0分別包括模式暫存器322~模式暫存器3N2。通過通過記憶體控制器310設置模式暫存器322~模式暫存器3N2，記憶體設備320~記憶體設備3N0可以根據不同的時鐘訊號進行操作。下面將詳細描述操作原理。
在根據記憶體控制器310的設置，模式暫存器322~模式暫存器3N2均處於差分模式，來自於記憶體控制器310的時鐘訊號CKt和時鐘訊號CKc具有180度的相位差。也就是說，時鐘訊號CKt和時鐘訊號CKc被形成為差分時鐘訊號對。記憶體設備320~記憶體設備3N0根據差分時鐘訊號對進行操作。
在另一實施例中，根據記憶體控制器310的設置，模式暫存器322~模式暫存器3N2中的第一部分模式暫存器處於第一單端模式，模式暫存器322~模式暫存器3N2中的第二部分模式暫存器處於第二單端模式。
在這種情況下，來自於記憶體控制器310的時鐘訊號CKt和時鐘訊號CKc可以具有不同的操作頻率和不同的占空比。另外，時鐘訊號CKt和時鐘訊號CKc之間不存在具體的相位差關係。
在記憶體控制器310的控制下，記憶體設備320~記憶體設備3N0中的第一部分記憶體設備根據單端時鐘訊號CKt進行操作。在記憶體控制器310的控制下，記憶體設備320~記憶體設備3N0中的第二部分記憶體設備根據單端時鐘訊號CKc進行操作。本實施例的操作原理與第一實施例的操作原理相似，且在此處不再贅述。
第4圖示意性示出了根據本發明第三實施例的記憶體系統的結構。如第4圖所示，記憶體系統400包括記憶體控制器410和兩個記憶體設備，即420和430。此外，記憶體控制器410的多個引腳與記憶體設備420和記憶體設備430的相應引腳連接，以便發送各種訊號。例如，記憶體設備420和記憶體設備430均是DDR DRAM。
如第4圖所示，記憶體控制器410的訊號包括兩個時鐘訊號，即CKt與CKc；兩個時鐘訊號，即WCKt和WCKc；兩個晶片選擇訊號，即CS0與CS1；(m+1)個命令訊號，即CMD[m:0]；以及(n+1)個資料訊號，即DQ[n:0]。晶片選擇訊號CS0被發送至記憶體設備420。晶片選擇訊號CS1被發送至記憶體設備430。
時鐘訊號CKt、時鐘訊號CKc、時鐘訊號WCKt、時鐘訊號WCKc、命令訊號CMD[m:0]以及資料訊號DQ[n:0]均是共用訊號。也就是說，記憶體設備420和記憶體設備430均接收時鐘訊號CKt、時鐘訊號CKc、時鐘訊號WCKt、時鐘訊號WCKc和命令訊號CMD[m:0]，並且記憶體設備220和記憶體設備230均接收或者發送資料訊號DQ[n:0]。另外，命令訊號CMD[m:0]包括行位址訊號。
在本實施例中，記憶體系統400具有更高資料傳輸速率。根據本實施例的特徵，記憶體控制器410根據時鐘訊號CKt和時鐘訊號CKc發送命令訊號CMD[m:0]，記憶體控制器410根據時鐘訊號WCKt和時鐘訊號WCKc接收或發送資料訊號DQ[n:0]。時鐘訊號CKt和時鐘訊號CKc被形成為第一差分時鐘訊號對。另外，時鐘訊號WCKt和時鐘訊號WCKc的操作頻率比時鐘訊號CKt和時鐘訊號CKc的操作頻率更高。
在本實施例中，記憶體設備420包括模式暫存器422，記憶體設備430包括模式暫存器432。通過通過記憶體控制器410設置模式暫存器422和模式暫存器432，記憶體設備420和記憶體設備430根據不同的時鐘訊號接收或發送資料訊號DQ[n:0]。下面將詳細描述操作原理。
在一實施例中，根據記憶體控制器410的設置，模式暫存器422和模式暫存器432均選擇性地處於差分模式、第一單端模式或者第二單端模式。
在根據記憶體控制器410的設置，模式暫存器422和模式暫存器432均處於差分模式的情況中，來自於記憶體控制器410的時鐘訊號WCKt和時鐘訊號WCKc具有180度的相位差。也就是說，時鐘訊號WCKt和時鐘訊號WCKc被形成為第二差分時鐘訊號對。記憶體設備420和記憶體設備430根據第一差分時鐘訊號對和第二差分時鐘訊號對進行操作。
也就是說，記憶體控制器410根據第一差分時鐘訊號對發送晶片選擇訊號CS0、晶片選擇訊號CS1以及命令訊號CMD[m:0]，並且記憶體控制器410根據第二差分時鐘訊號對發送資料訊號DQ[n:0]。另外，記憶體設備420和記憶體設備430根據第二差分時鐘訊號對接收或者發送資料訊號DQ[n:0]。
當晶片選擇訊號CS0由記憶體控制器410設置（assert）時，記憶體設備430被禁能，而記憶體設備420被使能。例如，在命令訊號CMD[m:0]為寫入命令的情況中，記憶體設備420根據第二差分時鐘訊號對鎖定資料訊號DQ[n:0]，並因此自記憶體控制器410獲得寫入資料。另外，寫入資料被存儲在記憶體設備420中。在命令訊號CMD[m:0]為讀取命令的情況中，記憶體設備420生成讀取資料。此外，根據第二差分時鐘訊號對，讀取資料通過資料訊號DQ[n:0]被發送至記憶體控制器410。
當晶片選擇訊號CS1由記憶體控制器410發出時，記憶體設備420被禁能，而記憶體設備430被使能。這些操作與上述操作相似，且在此處不再贅述。
在根據記憶體控制器410的設置，模式暫存器422處於第一單端模式而模式暫存器432處於第二單端模式的情況中，記憶體控制器410根據第一差分時鐘訊號對發送晶片選擇訊號CS0、晶片選擇訊號CS1以及命令訊號CMD[m:0]。而且，來自於記憶體控制器410的時鐘訊號WCKt和時鐘訊號WCKc相互獨立。也就是說，時鐘訊號WCKt和時鐘訊號WCKc可以具有不同操作頻率和不同占空比。另外，時鐘訊號WCKt和時鐘訊號WCKc之間不存在具體的相位差關係。可選地，時鐘訊號WCKt和時鐘訊號WCKc具有相同的操作頻率，但時鐘訊號CKt和時鐘訊號CKc之間的相位差不是180度。
在記憶體控制器410的控制下，記憶體設備420根據單端時鐘訊號WCKt進行操作，以便輸出或者接收資料訊號DQ[n:0]。在記憶體控制器410的控制下，記憶體設備430根據單端時鐘訊號WCKc進行操作，以便輸出或者接收資料訊號DQ[n:0]。
當晶片選擇訊號CS1由記憶體控制器410根據第一差分時鐘訊號對而設置時，記憶體設備420被禁能，而記憶體設備430被使能。在命令訊號CMD[m:0]為寫入命令的情況中，記憶體設備430根據單端時鐘訊號WCKc的操作頻率鎖定資料訊號DQ[n:0]，並因此自記憶體控制器410獲得寫入資料。另外，寫入資料被存儲在記憶體設備430中。在命令訊號CMD[m:0]為讀取命令的情況中，記憶體設備430生成讀取資料。此外，根據單端時鐘訊號WCKc的操作頻率，讀取資料通過資料訊號DQ[n:0]被發送至記憶體控制器410。
在根據記憶體控制器410的設置，模式暫存器422處於第二單端模式且模式暫存器432處於第一單端模式的情況中，記憶體設備420根據第一差分時鐘訊號對和單端時鐘訊號WCKc進行操作，記憶體設備430根據第一差分時鐘訊號對和單端時鐘訊號WCKt進行操作。這些操作與上述操作相似，且在此不再贅述。
第5圖是示出了由根據本發明第三實施例的記憶體系統處理的相關訊號的一示例性時序波形圖。例如，模式暫存器422處於第一單端模式，模式暫存器432處於第二單端模式。
在時間點t1處，記憶體控制器410根據第一差分時鐘訊號對的操作頻率啟動晶片選擇訊號CS0。當晶片選擇訊號CS0被啟動時，記憶體設備420自記憶體控制器410接收命令訊號CMD[m:0]。例如，命令訊號包括行位址訊號CAS1和讀取命令RD1。
在時間點t2處，記憶體控制器410根據第一差分時鐘訊號對的操作頻率啟動晶片選擇訊號CS1。當晶片選擇訊號CS1被啟動時，記憶體設備430自記憶體控制器410接收命令訊號CMD[m:0]。例如，命令訊號包括行位址訊號CAS2和讀取命令RD2。
在時間點t3處，記憶體設備420已準備了讀取資料。同時，單端時鐘訊號WCKt被啟動。隨後，在時間點t4與時間點t6之間的時間段中，根據單端時鐘訊號WCKt，記憶體設備420通過資料訊號DQ[n:0]以雙數據速率將讀取資料發送到記憶體控制器410。
在時間點t5處，記憶體設備430已準備了讀取資料。同時，單端時鐘訊號WCKc被啟動。隨後，在時間點t7與時間點t8之間的時間段中，根據單端時鐘訊號WCKc，記憶體設備430通過資料訊號DQ[n:0]以雙數據速率將讀取資料發送到記憶體控制器410。
第6圖是示出了由根據本發明第三實施例的記憶體系統處理的相關訊號的另一示例性時序波形圖。例如，模式暫存器422處於第一單端模式，模式暫存器432處於第二單端模式。
在時間點ta處，記憶體控制器410根據第一差分時鐘訊號對的操作頻率啟動晶片選擇訊號CS0。當晶片選擇訊號CS0被啟動時，記憶體設備420自記憶體控制器410接收命令訊號CMD[m:0]。例如，命令訊號包括行位址訊號CAS1和讀取命令RD。
在時間點tb處，記憶體設備420已準備了讀取資料。同時，單端時鐘訊號WCKt被啟動。隨後，在時間點td與時間點tf之間的時間段中，根據單端時鐘訊號WCKt，記憶體設備420通過資料訊號DQ[n:0]以雙數據速率將讀取資料發送到記憶體控制器410。
在時間點tc處，記憶體控制器410根據第一差分時鐘訊號對的操作頻率啟動晶片選擇訊號CS1。當晶片選擇訊號CS1被啟動時，記憶體設備430自記憶體控制器410接收命令訊號CMD[m:0]。例如，命令訊號包括行位址訊號CAS2和寫入命令WR。
在時間點te處，記憶體設備420已準備了寫入資料。同時，單端時鐘訊號WCKc被啟動。隨後，在時間點tg與時間點th之間的時間段中，根據單端時鐘訊號WCKc的上升沿和下降沿，記憶體設備430鎖定資料訊號DQ[n:0]，並自記憶體控制器410獲得寫入資料。此外，寫入資料被存儲到記憶體設備430中。
如上所述，記憶體系統400的記憶體設備420和記憶體設備430根據各自的時鐘訊號進行操作。由於兩個時鐘訊號的操作頻率不同，且兩個時鐘訊號之間不存在相位差關係，故記憶體設備420和記憶體設備430的存取速度不同。
在第4圖的實施例中，第三實施例的記憶體系統400包括兩個記憶體設備，即420和430。注意的是，本發明的記憶體系統中的記憶體設備的數量不被限制。也就是說，在另一實施例的記憶體系統中，記憶體控制器與多達兩個記憶體設備連接。
注意的是，在保持本發明的教導的同時，大量的變形和改變可以被作出。例如，記憶體設備420和記憶體設備430的模式暫存器422和模式暫存器432的設置可以被改變。例如，記憶體設備420根據單端時鐘訊號WCKt接收晶片選擇訊號CS0和命令訊號CMD[m:0]，記憶體設備430根據單端時鐘訊號WCKc接收晶片選擇訊號CS1和命苦訊號CMD[m:0]。
雖然本發明以目前被考慮成最實用且優選的實施例的形式已被描述，但是可以理解的是，本發明無需被限制成所公開的實施例。相反，其意在覆蓋包括在符合最寬解釋的所附權利要求的精神與範圍之內的各種變形和相似設置，以便包括所有這類變形和相似結構。
100、200、300、400‧‧‧記憶體系統
110、210、310、410‧‧‧記憶體控制器
120、130、220、230、320、330、3N0、420、430‧‧‧記憶體設備
222、232、322、332、3N2、422、432‧‧‧模式暫存器
通過閱讀下面詳細的說明書以及結合下面附圖的示例，本發明可以被更充分理解，其中：
第1圖示意性示出了傳統的記憶體系統的結構。
第2圖示意性示出了根據本發明第一實施例之記憶體系統的結構。
第3圖示意性示出了根據本發明第二實施例之記憶體系統的結構。
第4圖示意性示出了根據本發明第三實施例之記憶體系統的結構。
第5圖示出了由根據本發明第三實施例之記憶體系統處理的相關訊號的一示例性時序波形圖。
第6圖示出了由根據本發明第三實施例之記憶體系統處理的相關訊號的另一示例性時序波形圖。

Claims (22)

  1. 一種記憶體系統，包括： 記憶體控制器，用於發出第一時鐘訊號和第二時鐘訊號，其中所述記憶體控制器選擇性地發送或接收資料訊號； 第一記憶體設備，用於接收所述第一時鐘訊號和所述第二時鐘訊號，其中所述第一記憶體設備選擇性地發送或接收所述資料訊號；以及 第二記憶體設備，用於接收所述第一時鐘訊號和所述第二時鐘訊號，其中所述第二記憶體設備選擇性地發送或接收所述資料訊號； 其中，若所述第一記憶體設備的第一模式暫存器處於第一單端模式，且所述第二記憶體設備的第二模式暫存器處於第二單端模式，則所述第一記憶體設備根據所述第一時鐘訊號發送或接收所述資料訊號，所述第二記憶體設備根據所述第二時鐘訊號發送或接收所述資料訊號。
  2. 如申請專利範圍第1項所述之記憶體系統，其中，若所述第一模式暫存器和所述第二模式暫存器均處於差分模式，則所述第一時鐘訊號和所述第二時鐘訊號被形成為差分時鐘訊號對，並且所述第一記憶體設備和所述第二記憶體設備根據所述差分時鐘訊號對發送或者接收所述資料訊號。
  3. 如申請專利範圍第 1項所述之記憶體系統，其中，所述記憶體控制器還發出第一晶片選擇訊號到所述第一記憶體設備，發出第二晶片選擇訊號到所述第二記憶體設備，以及發出命令訊號到所述第一記憶體設備和所述第二記憶體設備。
  4. 如申請專利範圍第3項所述之記憶體系統，其中，若所述第一模式暫存器處於所述第一單端模式，且所述第二模式暫存器處於所述第二單端模式，則所述記憶體控制器根據所述第一時鐘訊號將所述第一晶片選擇訊號和所述命令訊號發送至所述第一記憶體設備，且所述記憶體控制器根據所述第二時鐘訊號將所述第二晶片選擇訊號和所述命令訊號發送至所述第二記憶體設備。
  5. 如申請專利範圍第1項所述之記憶體系統，其中，所述記憶體控制器還發出第一晶片選擇訊號到所述第一記憶體設備，發出第二晶片選擇訊號到所述第二記憶體設備，發出命令訊號到所述第一記憶體設備和所述第二記憶體設備，發出第三時鐘訊號到所述第一記憶體設備和所述第二記憶體設備，以及發出第四時鐘訊號到所述第一記憶體設備和所述第二記憶體設備。
  6. 如申請專利範圍第5項所述之記憶體系統，其中，所述第三時鐘訊號和所述第四時鐘訊號被形成為差分時鐘訊號對，其中所述記憶體控制器根據所述差分時鐘訊號對發出所述第一晶片選擇訊號和所述命令訊號到所述第一記憶體設備，以及所述記憶體控制器根據所述差分時鐘訊號對發出所述第二晶片選擇訊號和所述命令訊號到所述第二記憶體設備。
  7. 如申請專利範圍第5項所述之記憶體系統，其中，若所述第一模式暫存器處於所述第一單端模式，且所述第二模式暫存器處於所述第二單端模式，則所述記憶體控制器根據所述第三時鐘訊號將所述第一晶片選擇訊號和所述命令訊號發送至所述第一記憶體設備，以及所述記憶體控制器根據所述第四時鐘訊號將所述第二晶片選擇訊號和所述命令訊號發送至所述第二記憶體設備。
  8. 一種記憶體設備，與記憶體控制器連接，所述記憶體設備包括模式暫存器，其中所述記憶體設備自所述記憶體控制器接收第一時鐘訊號和第二時鐘訊號，以及 所述記憶體設備發送或接收資料訊號，其中，若所述記憶體設備的所述模式暫存器處於第一單端模式，則所述記憶體設備根據所述第一時鐘訊號發送或接收所述資料訊號，其中，若所述記憶體設備的所述模式暫存器處於第二單端模式，則所述記憶體設備根據所述第二時鐘訊號發送或接收所述資料訊號。
  9. 如申請專利範圍第8項所述之記憶體設備，其中，若所述模式暫存器處於差分模式，則所述第一時鐘訊號和所述第二時鐘訊號被形成為差分時鐘訊號對，並且所述記憶體設備根據所述差分時鐘訊號對發送或接收所述資料訊號。
  10. 如申請專利範圍第8項所述之記憶體設備，其中，所述記憶體控制器還發出晶片選擇訊號到所述記憶體設備，以及發出命令訊號到所述記憶體設備。
  11. 如申請專利範圍第10項所述之記憶體設備，其中，若所述模式暫存器處於所述第一單端模式，則所述記憶體控制器根據所述第一時鐘訊號將所述晶片選擇訊號和所述命令訊號發送至所述記憶體設備。
  12. 如申請專利範圍第8項所述之記憶體設備，其中，所述記憶體控制器還發出晶片選擇訊號到所述記憶體設備，發出命令訊號到所述記憶體設備，發出第三時鐘訊號到所述記憶體設備，以及發出第四時鐘訊號到所述記憶體設備。
  13. 如申請專利範圍第12項所述之記憶體設備，其中，所述第三時鐘訊號和所述第四時鐘訊號被形成為差分時鐘訊號對，其中，所述記憶體控制器根據所述差分時鐘訊號對發出所述晶片選擇訊號和所述命令訊號到所述記憶體設備。
  14. 如申請專利範圍第12項所述之記憶體設備，其中，若所述模式暫存器處於所述第一單端模式，則所述記憶體控制器根據所述第三時鐘訊號將所述晶片選擇訊號和所述命令訊號發送至所述記憶體設備。
  15. 一種記憶體控制器，與第一記憶體設備和第二記憶體設備連接，所述記憶體控制器用於： 發出第一時鐘訊號到所述第一記憶體設備和所述第二記憶體設備； 發出第二時鐘訊號到所述第一記憶體設備和所述第二記憶體設備；以及 根據所述第一記憶體設備的第一模式暫存器，根據所述第一時鐘訊號將第一資料訊號收發到所述第一記憶體設備，並且根據所述第二記憶體設備的第二模式暫存器，根據所述第二時鐘訊號將第二資料訊號收發到所述第二記憶體設備。
  16. 如申請專利範圍第15項所述之記憶體控制器，其中，所述第一記憶體設備的所述第一模式暫存器處於第一單端模式，且所述第二記憶體設備的所述第二模式暫存器處於第二單端模式。
  17. 如申請專利範圍第15項所述之記憶體控制器，其中，若所述第一模式暫存器和所述第二模式暫存器均處於差分模式，則所述第一時鐘訊號和所述第二時鐘訊號被形成為差分時鐘訊號對，並且所述第一記憶體設備和所述第二記憶體設備根據所述差分時鐘訊號對發送或接收所述資料訊號。
  18. 如申請專利範圍第15項所述之記憶體控制器，其中，所述記憶體控制器還發出第一晶片選擇訊號到所述第一記憶體設備，發出第二晶片選擇訊號到所述第二記憶體設備，以及發出命令訊號到所述第一記憶體設備和所述第二記憶體設備。
  19. 如申請專利範圍第18項所述之記憶體控制器，其中，若所述第一模式暫存器處於所述第一單端模式，且所述第二模式暫存器處於所述第二單端模式，則所述記憶體控制器根據所述第一時鐘訊號將所述第一晶片選擇訊號和所述命令訊號發送至所述第一記憶體設備，且所述記憶體控制器根據所述第二時鐘訊號將所述第二晶片選擇訊號和所述命令訊號發送至所述第二記憶體設備。
  20. 如申請專利範圍第15項所述之記憶體控制器，其中，所述記憶體控制器還發出第一晶片選擇訊號到所述第一記憶體設備，發出第二晶片選擇訊號到所述第二記憶體設備，發出命令訊號到所述第一記憶體設備和所述第二記憶體設備，發出第三時鐘訊號到所述第一記憶體設備和所述第二記憶體設備，以及發出第四時鐘訊號到所述第一記憶體設備和所述第二記憶體設備。
  21. 如申請專利範圍第20項所述之記憶體控制器，其中，所述第三時鐘訊號和所述第四時鐘訊號被形成為差分時鐘訊號對，其中所述記憶體控制器根據所述差分時鐘訊號對發出所述第一晶片選擇訊號和所述命令訊號到所述第一記憶體設備，以及所述記憶體控制器根據所述差分時鐘訊號對發出所述第二晶片選擇訊號和所述命令訊號到所述第二記憶體設備。
  22. 如申請專利範圍第20項所述之記憶體控制器，其中，若所述第一模式暫存器處於所述第一單端模式，且所述第二模式暫存器處於所述第二單端模式，則所述記憶體控制器根據所述第三時鐘訊號將所述第一晶片選擇訊號和所述命令訊號發送至所述第一記憶體設備，以及所述記憶體控制器根據所述第四時鐘訊號將所述第二晶片選擇訊號和所述命令訊號發送至所述第二記憶體設備。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI822145B (zh) * 2022-06-28 2023-11-11 英屬開曼群島商臉萌有限公司 儲存電路、晶片、資料處理方法和電子設備

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10635357B2 (en) * 2018-07-03 2020-04-28 Nvidia Corporation Method for overlapping memory accesses
US11972832B2 (en) * 2021-07-19 2024-04-30 Changxin Memory Technologies, Inc. Command decoder circuit, memory, and electronic device
CN114115508B (zh) * 2021-12-03 2024-12-03 南京英锐创电子科技有限公司 数据读取方法及装置、存储介质
US11901039B2 (en) * 2021-12-20 2024-02-13 Micron Technology, Inc. Multiple differential write clock signals with different phases

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6812734B1 (en) * 2001-12-11 2004-11-02 Altera Corporation Programmable termination with DC voltage level control
US20110264851A1 (en) 2006-12-07 2011-10-27 Tae-Keun Jeon Memory system and data transmitting method thereof
CN101617371B (zh) 2007-02-16 2014-03-26 莫塞德技术公司 具有多个外部电源的非易失性半导体存储器
US7804735B2 (en) 2008-02-29 2010-09-28 Qualcomm Incorporated Dual channel memory architecture having a reduced interface pin requirements using a double data rate scheme for the address/control signals
US8296526B2 (en) * 2009-06-17 2012-10-23 Mediatek, Inc. Shared memory having multiple access configurations
KR101896017B1 (ko) * 2011-10-21 2018-09-07 에스케이하이닉스 주식회사 집적회로 칩
BR122016007765B1 (pt) 2013-03-15 2022-03-03 Intel Corporation Aparelho em comunicação com controlador de memória de host, aparelho acoplado a um módulo de memória e métodos para formar conjuntos eletrônicos
US9934831B2 (en) 2014-04-07 2018-04-03 Micron Technology, Inc. Apparatuses and methods for storing and writing multiple parameter codes for memory operating parameters
KR20150142852A (ko) * 2014-06-12 2015-12-23 에스케이하이닉스 주식회사 다중 위상 클럭을 생성하는 반도체 시스템 및 이의 트레이닝 방법
US10169262B2 (en) 2015-07-14 2019-01-01 Qualcomm Incorporated Low-power clocking for a high-speed memory interface

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI822145B (zh) * 2022-06-28 2023-11-11 英屬開曼群島商臉萌有限公司 儲存電路、晶片、資料處理方法和電子設備

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