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TWI819288B - 半導體記憶體元件 - Google Patents

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TWI819288B
TWI819288B TW110110166A TW110110166A TWI819288B TW I819288 B TWI819288 B TW I819288B TW 110110166 A TW110110166 A TW 110110166A TW 110110166 A TW110110166 A TW 110110166A TW I819288 B TWI819288 B TW I819288B
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崔民洙
李明東
張賢禹
金根楠
申樹浩
黃有商
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南韓商三星電子股份有限公司
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Abstract

本發明揭露一種半導體記憶體元件以及其製造方法。元 件包含：基板，包含具有摻雜區的主動圖案；閘電極，與摻雜區之間的主動圖案交叉；位元線，與主動圖案交叉且電連接至摻雜區中的一者；間隔物，位於位元線的側表面上；第一觸點，耦接至摻雜區中的另一者且藉由插置於第一觸點與位元線之間的間隔物而與位元線間隔開；著陸墊，位於第一觸點上；以及資料儲存部件，位於著陸墊上。摻雜區中的另一者具有頂部表面、上側表面以及自頂部表面延伸至上側表面的彎曲頂部表面。第一觸點與彎曲頂部表面及上側表面接觸。

Description

半導體記憶體元件 [相關申請案的交叉參考]
本專利申請案主張2020年7月24日在韓國智慧財產局申請的韓國專利申請案第10-2020-0092310號的優先權，所述韓國專利申請案的全部內容以引用的方式併入本文中。
本揭露是關於一種半導體記憶體元件。
由於其較小大小、多功能性以及/或低成本特性，半導體元件被認為是電子工業中至關重要的部件。半導體元件的一個實例的記憶體元件經組態以儲存邏輯資料。隨著電子工業的發展，記憶體元件變得更加高度整合。因此，構成記憶體元件的部件的線寬減小。
除更高整合密度外，記憶體元件可需要更高可靠度。然而，記憶體元件的整合密度的增加可使得記憶體元件的可靠度降低。因此，正在進行許多研究以提高記憶體元件的可靠度。
本發明概念的實施例提供一種具有改良的電特性的半導體記憶體元件。
本發明概念的實施例提供一種製造具有改良的電特性的半導體記憶體元件的方法。
根據本發明概念的實施例，一種半導體記憶體元件可包含：基板，包含第一主動圖案，第一主動圖案包含第一源極/汲極區及第二源極/汲極區；閘電極，與第一主動圖案交叉，在第一方向上延伸，且與第一源極/汲極區與第二源極/汲極區之間的區交叉；位元線，與第一主動圖案交叉且在第二方向上延伸，位元線電連接至第一源極/汲極區；間隔物，位於位元線的側表面上；第一觸點，耦接至第二源極/汲極區且藉由插置於所述第一觸點與所述位元線之間的間隔物而與位元線間隔開；著陸墊，位於第一觸點上；以及資料儲存部件，位於著陸墊上。第二源極/汲極區可具有頂部表面、上側表面以及自頂部表面延伸至上側表面的彎曲頂部表面。第一觸點可與彎曲頂部表面及上側表面接觸。
根據本發明概念的實施例，一種半導體記憶體元件可包含：基板，具有在第一方向上依序配置的第一主動圖案、第二主動圖案以及第三主動圖案；位元線，與第二主動圖案交叉且在第二方向上延伸，位元線電連接至第二主動圖案；第一觸點，耦接至第一主動圖案；第二觸點，耦接至第三主動圖案；著陸墊，分別位於第一觸點及第二觸點上；以及資料儲存部件，分別位於著陸墊上。第一觸點可與第一主動圖案的彎曲頂部表面接觸，且第二觸點可與第三主動圖案的彎曲頂部表面接觸。第一主動圖案的彎曲頂部表面的最下水平可處於第一水平，第三主動圖案的彎曲頂部表面的最下水平可處於第二水平，第一觸點的最下水平可處於第三水平，且第二觸點的最下水平可處於第四水平。第一水平 與第二水平之間的差可大於第三水平與第四水平之間的差。
根據本發明概念的實施例，一種半導體記憶體元件可包含：基板，包含主動圖案，主動圖案具有平行於第一方向的縱向軸線，且包含第一源極/汲極區及一對第二源極/汲極區，所述一對第二源極/汲極區在第一方向上藉由插置於其間的第一源極/汲極區彼此間隔開；元件隔離層，位於基板上，位於限定主動圖案的第一溝槽中；一對閘電極，與主動圖案交叉且在第二方向上延伸，一對閘電極中的每一者位於第一源極/汲極區與第二源極/汲極區之間的第二溝槽中；閘極介電層，插置於一對閘電極中的每一者與主動圖案之間；閘極封蓋層，位於一對閘電極中的每一者上，位於第二溝槽中；絕緣層，位於基板上；線結構，位於絕緣層上以與主動圖案交叉且在第三方向上延伸，線結構包含穿透絕緣層且耦接至第一源極/汲極區的導電圖案；位元線，位於導電圖案上；以及障壁圖案，位於位元線與導電圖案之間；一對間隔物，分別位於線結構的相對側表面上；第一觸點及第二觸點，分別與一對第二源極/汲極區中的第一者及第二者接觸，第一觸點及第二觸點藉由一對間隔物與線結構間隔開；著陸墊，分別位於第一觸點及第二觸點上；第一電極，分別位於著陸墊上；第二電極，位於第一電極上；以及介電層，插置於第一電極與第二電極之間。與第一源極/汲極區接觸的導電圖案的底部表面可處於高於第一觸點的最下水平的水平。
根據本發明概念的實施例，一種製造半導體記憶體元件的方法可包含：圖案化基板以形成限定主動圖案的第一溝槽；在第一溝槽中形成元件隔離層；形成閘電極以與主動圖案交叉且在 第一方向上延伸；在主動圖案的上部部分中形成第一源極/汲極區及第二源極/汲極區，第一源極/汲極區及第二源極/汲極區鄰近於閘電極的各別相對側；在主動圖案上形成絕緣層；在絕緣層上形成線結構以與主動圖案交叉且在第二方向上延伸，線結構包含電連接至第一源極/汲極區的位元線及位元線上的罩幕圖案；在線結構的側表面上形成間隔物；形成觸點以穿透絕緣層且耦接至第二源極/汲極區；在觸點上形成著陸墊；以及在著陸墊上形成資料儲存部件。觸點的形成可包含：使用罩幕圖案及間隔物作為罩幕執行非等向性蝕刻製程以形成穿透絕緣層的第一接觸孔；選擇地使由第一接觸孔暴露的元件隔離層的上部部分凹入以形成暴露主動圖案的上側表面的垂直延伸孔；以及在第一接觸孔及垂直延伸孔中形成導電材料。
100:基板
A-A'、B-B'、C-C'、D-D':線
ACT:主動圖案
BAL:障壁層
BL:位元線
BP:障壁圖案
CH:通道區
CL1:第一導電層
CL2:第二導電層
CNH1:第一接觸孔
CNH2:第二接觸孔
CNP:接觸部分
CNT:觸點
CNT1:第一觸點
CNT2:第二觸點
CP:導電圖案
D1:第一方向
D2:第二方向
D3:第三方向
D4:第四方向
DS:資料儲存部件
GE:閘電極
GI:閘極介電層
GP:閘極封蓋層
HDL:介電層
IFS:絕緣柵
IL:絕緣層
IL1:第一絕緣層
IL2:第二絕緣層
INP:絕緣圖案
LEL:第一電極
LP:著陸墊
LST:線結構
LV1:第一水平
LV2:第二水平
LV3:第三水平/最下水平
LV4:第四水平
LV5:水平
LWP:下部部分
M:區
MP:罩幕圖案
RTS:凹入頂部表面
SD1:第一源極/汲極區
SD2:第二源極/汲極區
SP:間隔物
SP1:第一間隔物
SP2:第二間隔物
SP3:第三間隔物
ST:元件隔離層
SW1:第一側表面
SW2:第二側表面
TEL:第二電極
TR1:第一溝槽
TR2:第二溝槽
TR3:第三溝槽
TS:頂部表面
UPP:上部部分
USW:上側表面
VD:空隙
VEH:垂直延伸孔
VEP:垂直延伸部分
VVL:垂直虛線
W:寬度
θ1:第一角度
θ2:第二角度
θ3:第三角度
自結合隨附圖式截取的以下簡要描述將更清楚地理解實例實施例。隨附圖式表示如本文所描述的非限制性實例實施例。
圖1為示出根據本發明概念的實施例的半導體元件的平面圖。
圖2A、圖2B、圖2C以及圖2D為分別沿著圖1的線A-A'、線B-B'、線C-C'以及線D-D'截取的截面圖。
圖3為圖2A的區M的放大截面圖。
圖4為示出圖3的第一觸點的另一實例的截面圖。
圖5、圖7、圖9、圖11、圖13、圖15以及圖17為示出根據本發明概念的實施例的製造半導體元件的方法的平面圖。
圖6A、圖8A、圖10A、圖12A、圖14A、圖16A以及圖18A為分別沿著圖5、圖7、圖9、圖11、圖13、圖15以及圖17的線A-A'截取的截面圖。
圖6B、圖8B、圖10B、圖12B、圖14B、圖16B以及圖18B為分別沿著圖5、圖7、圖9、圖11、圖13、圖15以及圖17的線B-B'截取的截面圖。
圖6C、圖8C、圖10C、圖12C、圖14C、圖16C以及圖18C為分別沿著圖5、圖7、圖9、圖11、圖13、圖15以及圖17的線C-C'截取的截面圖。
圖6D、圖8D、圖10D、圖12D、圖14D、圖16D以及圖18D為分別沿著圖5、圖7、圖9、圖11、圖13、圖15以及圖17的線D-D'截取的截面圖。
圖19及圖20為放大截面圖，每一放大截面圖示出圖16A的區M。
現將參考繪示了實例實施例的隨附圖式更充分地描述本發明概念的實例實施例。
圖1為示出根據本發明概念的實施例的半導體元件的平面圖。圖2A、圖2B、圖2C以及圖2D為分別沿著圖1的線A-A'、線B-B'、線C-C'以及線D-D'截取的截面圖。圖3為圖2A的區M的放大截面圖。
參考圖1及圖2A至圖2D，元件隔離層ST可設置於基板100上以限定主動圖案ACT。作為實例，基板100可為基板基板 由矽、鍺或矽-鍺形成或包含矽、鍺或矽-鍺的半導體基板。元件隔離層ST可包含氧化矽層。
主動圖案ACT可藉由圖案化基板100的上部部分來形成。主動圖案ACT中的每一者可在平行於基板100的頂部表面的第三方向D3上延伸。換言之，主動圖案ACT中的每一者可具有平行於第三方向D3的縱向軸線。主動圖案ACT可在第一方向D1及第二方向D2上二維地配置。主動圖案ACT可在第三方向D3上彼此間隔開。
主動圖案ACT中的每一者可在垂直於基板100的頂部表面的方向(亦即第四方向D4)上具有減小的寬度。特定言之，主動圖案ACT中的每一者可具有隨著距基板100的底部表面的距離增加而減小的寬度。
第一溝槽TR1及第二溝槽TR2可限定於主動圖案ACT之間。元件隔離層ST可(例如填充)在主動圖案ACT之間的第一溝槽TR1及第二溝槽TR2中。第一溝槽TR1可限定於在第二方向D2上彼此相鄰的一對主動圖案ACT之間。第二溝槽TR2可限定於在第三方向D3上彼此相鄰的一對主動圖案ACT之間。
在第二方向D2上的鄰近的一對主動圖案ACT之間的距離可小於在第三方向D3上的鄰近的一對主動圖案ACT之間的距離。此外，第二溝槽TR2可比第一溝槽TR1更深。換言之，第二溝槽TR2的底部可低於第一溝槽TR1的底部(例如參見圖2B)。
主動圖案ACT中的每一者的上部部分可包含第一源極/汲極區SD1及一對第二源極/汲極區SD2。第一源極/汲極區SD1可定位於一對第二源極/汲極區SD2之間。換言之，在以平面圖查 看時，(i)第二源極/汲極區SD2中的一者，(ii)第一源極/汲極區SD1，以及(iii)第二源極/汲極區SD2中的另一者可在第三方向D3上依序配置。
一對第三溝槽TR3可限定於主動圖案ACT中的每一者中(例如參見圖2C)。第三溝槽TR3中的每一者可限定於第一源極/汲極區SD1與第二源極/汲極區SD2之間。第三溝槽TR3可設置為穿透主動圖案ACT的上部部分且可自主動圖案ACT的頂部表面朝向基板100的底部表面向下延伸。第三溝槽TR3的底部可高於第一溝槽TR1及第二溝槽TR2的底部。
主動圖案ACT中的每一者的上部部分可更包含一對通道區CH。在以平面圖查看時，通道區CH可插置於第一源極/汲極區SD1與第二源極/汲極區SD2之間。通道區CH可位於第三溝槽TR3之下(例如參見圖2C)。因此，通道區CH可經定位以低於第一源極/汲極區SD1及第二源極/汲極區SD2。
閘電極GE可設置為與主動圖案ACT及元件隔離層ST交叉。閘電極GE可分別設置於第三溝槽TR3中。閘電極GE可在第二方向D2上延伸且彼此平行。一對閘電極GE可設置於主動圖案ACT的一對通道區CH上。在以平面圖查看時，閘電極GE可插置於第一源極/汲極區SD1與第二源極/汲極區SD2之間。閘電極GE的頂部表面可低於主動圖案ACT的頂部表面(例如第一源極/汲極區SD1的頂部表面或第二源極/汲極區SD2的頂部表面)。
返回參考圖2C，閘電極GE的上部部分可鄰近於主動圖案ACT的第一源極/汲極區SD1。閘電極GE的下部部分可鄰近於通道區CH。
參考圖1及圖2A至圖2D，閘極介電層GI可插置於閘電極GE與主動圖案ACT之間。閘極封蓋層GP可設置於閘電極GE上。閘極封蓋層GP可在(例如可覆蓋)閘電極GE的頂部表面上。閘極封蓋層GP的頂部表面可與主動圖案ACT的頂部表面共面。
閘電極GE可由導電金屬氮化物(例如氮化鈦或氮化鉭)及/或金屬材料(例如鈦、鉭、鎢、銅或鋁)中的至少一者形成或包含導電金屬氮化物及/或金屬材料中的至少一者。閘極介電層GI可由氧化矽、氮化矽、氮氧化矽以及/或高k介電材料中的至少一者形成或包含氧化矽、氮化矽、氮氧化矽以及/或高k介電材料中的至少一者。在實施例中，高k介電材料可包含氧化鉿、氧化鉿矽、氧化鑭、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化鋰、氧化鋁、氧化鉛鈧鉭、鋅鈮酸鉛或其組合。閘極封蓋層GP可包含氧化矽層、氮化矽層以及/或氮氧化矽層。
絕緣層IL可設置於基板100上。絕緣層IL可包含暴露主動圖案ACT的第一源極/汲極區SD1的第一接觸孔CNH1。詳言之，參考圖3，絕緣層IL可包含依序堆疊的第一絕緣層IL1及第二絕緣層IL2。第二絕緣層IL2可具有高於第一絕緣層IL1的介電常數。舉例而言，第一絕緣層IL1可包含氧化矽層，且第二絕緣層IL2可包含氮氧化矽層。
線結構LST可設置於絕緣層IL上以在第一方向D1上延伸且彼此平行。線結構LST可在第二方向D2上配置(亦即彼此間隔開)。在以平面圖查看時，線結構LST可設置為垂直地與閘電極GE交叉(例如參見圖1)。一對間隔物SP可設置於線結構LST 中的每一者的相對側表面上。間隔物SP可由氧化矽、氮化矽以及/或氮氧化矽中的至少一者形成或包含氧化矽、氮化矽以及/或氮氧化矽中的至少一者。
更詳細地，參考圖3，間隔物SP中的每一者可包含第一間隔物SP1、第二間隔物SP2以及第三間隔物SP3。第一間隔物SP1可直接覆蓋線結構LST的側表面。第二間隔物SP2可插置於第一間隔物SP1與第三間隔物SP3之間。第二間隔物SP2可由介電常數低於第一間隔物SP1及第三間隔物SP3的絕緣材料形成。作為實例，第一間隔物SP1及第三間隔物SP3可由氮化矽形成或包含氮化矽，且第二間隔物SP2可由氧化矽形成或包含氧化矽。作為另一實例，第二間隔物SP2可由空氣形成，亦即第二間隔物SP2可為空氣間隔物。
線結構LST中的每一者可包含依序堆疊的導電圖案CP、障壁圖案BP、位元線BL以及罩幕圖案MP。導電圖案CP可包含填充第一接觸孔CNH1且耦接至第一源極/汲極區SD1的接觸部分CNP。更詳細地，接觸部分CNP可穿透絕緣層IL且可朝向基板100的底部表面延伸。接觸部分CNP可與第一源極/汲極區SD1直接接觸。
障壁圖案BP可防止或抑制位元線BL中的金屬材料擴散至導電圖案CP中。位元線BL可經由障壁圖案BP及導電圖案CP電連接至第一源極/汲極區SD1。
導電圖案CP可由各種摻雜半導體材料(摻雜矽、摻雜鍺諸如此類)中的至少一者形成或包含各種摻雜半導體材料中的至少一者。障壁圖案BP可由各種導電金屬氮化物(例如氮化鈦或氮 化鉭)中的至少一者形成或包含各種導電金屬氮化物中的至少一者。位元線BL可由各種金屬材料(例如鈦、鉭、鎢、銅或鋁)中的至少一者形成或包含各種金屬材料中的至少一者。
多個絕緣柵IFS可設置於閘極封蓋層GP上。絕緣柵IFS中的每一者可穿透絕緣層IL且可延伸至閘極封蓋層GP的上部部分。
返回參考圖1，絕緣柵IFS可在第一方向D1及第二方向D2上二維地配置。詳言之，絕緣柵IFS可在第二方向D2上配置於在第二方向D2上延伸的閘極封蓋層GP上。絕緣柵IFS及線結構LST可在第二方向D2上交替地配置。
觸點CNT可設置為穿透絕緣層IL且可分別耦接至第二源極/汲極區SD2。觸點CNT中的每一者可填充藉由部分地蝕刻第二源極/汲極區SD2的上部部分而形成的第二接觸孔CNH2。返回參考圖2A，觸點CNT可與經由第二接觸孔CNH2暴露的第二源極/汲極區SD2直接接觸。另外，觸點CNT可與間隔物SP的側表面及元件隔離層ST的頂部表面接觸。觸點CNT可由間隔物SP與鄰近於其的線結構LST間隔開。觸點CNT中的每一者可由各種摻雜半導體材料(摻雜矽、摻雜鍺諸如此類)中的至少一者形成或包含各種摻雜半導體材料中的至少一者。
返回參考圖1，觸點CNT可在第一方向D1及第二方向D2上二維地配置。詳言之，觸點CNT及線結構LST可在第二方向D2上交替地配置。觸點CNT及絕緣柵IFS可在第一方向D1上交替地配置。
分別耦接至觸點CNT的著陸墊LP可設置於觸點CNT 上。著陸墊LP可經由觸點CNT分別電連接至第二源極/汲極區SD2。著陸墊LP可與觸點CNT不對準。舉例而言，著陸墊LP可自觸點CNT的中心偏移(例如參見圖2A)。著陸墊LP可由各種金屬材料(例如鈦、鉭、鎢、銅或鋁)中的至少一者形成或包含各種金屬材料中的至少一者。
絕緣圖案INP可設置於罩幕圖案MP上。絕緣圖案INP可限定著陸墊LP的平面形狀。著陸墊LP的鄰近者可藉由絕緣圖案INP彼此間隔開。
資料儲存部件DS可設置於著陸墊LP上。詳言之，資料儲存部件DS可包含分別設置於著陸墊LP上的第一電極LEL。第一電極LEL可分別連接至著陸墊LP。資料儲存部件DS可更包含第一電極LEL上的第二電極TEL及第一電極LEL與第二電極TEL之間的介電層HDL。第一電極LEL、介電層HDL以及第二電極TEL可構成可用以儲存資料的電容器。
可以實心柱形式提供第一電極LEL中的每一者，但本發明概念不限於此實例。舉例而言，第一電極LEL中的每一者可成形為具有密封底部的圓柱體。第一電極LEL可在第一方向D1或第二方向D2上以Z字形配置，以形成蜂房形配置。替代地，第一電極LEL可在第一方向D1及第二方向D2上以矩陣形配置。
第一電極LEL中的每一者可由例如摻雜矽、金屬(例如鎢)或導電金屬化合物(例如氮化鈦)中的至少一者形成或包含例如摻雜矽、金屬(例如鎢)或導電金屬化合物(例如氮化鈦)中的至少一者。介電層HDL可由各種高k介電材料(例如氧化鉿、氧化鉿矽、氧化鑭、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化 鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化鋰、氧化鋁、氧化鉛鈧鉭、鋅鈮酸鉛或其組合)中的至少一者形成或包含各種高k介電材料(例如氧化鉿、氧化鉿矽、氧化鑭、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化鋰、氧化鋁、氧化鉛鈧鉭、鋅鈮酸鉛或其組合)中的至少一者。第二電極TEL可由以下中的至少一者形成或包含以下中的至少一者：摻雜矽、釕(Ru)、氧化釕(RuO)、鉑(Pt)、氧化鉑(PtO)、銥(Ir)、氧化銥(IrO)、釕酸鍶(SrRuO(SRO))、含鋇釕酸鍶((Ba,Sr)RuO(BSRO))、釕酸鈣(CaRuO(CRO))、釕酸鋇(BaRuO)、鍶摻雜氧化鑭鈷(La(Sr,Co)O)、鈦(Ti)、氮化鈦(TiN)、鎢(W)、氮化鎢(WN)、鉭(Ta)、氮化鉭(TaN)、氮化鈦鋁(TiAlN)、氮化鈦矽(TiSiN)、氮化鉭鋁(TaAlN)、氮化鉭矽(TaSiN)或其組合。
將參考圖3更詳細地描述根據本發明概念的實施例觸點CNT。一對觸點CNT可分別安置於每一線結構LST(例如每一位元線BL)的兩側處。在本實施例中，安置於位元線BL的一側處的觸點CNT將稱作第一觸點CNT1，且安置於位元線BL的相對側處的觸點CNT將稱作第二觸點CNT2。首先，將參考圖3更詳細地描述第一觸點CNT1。
第一觸點CNT1可包含垂直延伸部分VEP、下部部分LWP以及上部部分UPP。下部部分LWP可設置於形成低於基板100的頂部表面(亦即主動圖案ACT的頂部表面TS)的第二接觸孔CNH2中。上部部分UPP可設置於下部部分LWP上。上部部分UPP可具有在第二方向D2上彼此相對的第一側表面SW1及第二側表面SW2。第一側表面SW1可與第三間隔物SP3接觸，且第二側表面 SW2可與另一第三間隔物SP3接觸。
第二源極/汲極區SD2可具有自主動圖案ACT的頂部表面TS(其可為平面/平坦最上部區)延伸至主動圖案ACT的上側表面USW的凹入頂部表面RTS。如本文所使用，術語「凹入」可指代非平面(亦即彎曲)部分。舉例而言，第二源極/汲極區SD2的凹入頂部表面RTS可具有相對於第一水平LV1限定第一角度θ1的平均斜率。主動圖案ACT的上側表面USW可具有相對於第二方向D2限定第二角度θ2的斜率。第二角度θ2可接近於直角(亦即接近於90度)。第一角度θ1可小於第二角度θ2。第一角度θ1可在40°至80°的範圍內。
第一觸點CNT1的下部部分LWP可直接地覆蓋凹入頂部表面RTS。同時，第一觸點CNT1的下部部分LWP可向下延伸以僅覆蓋凹入頂部表面RTS但可不水平地擴展。舉例而言，若垂直虛線VVL限定為自第一觸點CNT1的第一側表面SW1垂直地延伸，則第一觸點CNT1的下部部分LWP可具有隨距基板100的底部的距離減小而在第二方向D2上與垂直虛線VVL逐漸間隔開的輪廓。
第一觸點CNT1可更包含空隙VD。舉例而言，第一觸點CNT1的下部部分LWP可包含空隙VD。在本實施例中，第一觸點CNT1中的空隙VD可具有相對小的大小。此是由於，由於第二接觸孔CNH2的寬度未急劇地增加，故當形成第一觸點CNT1時第二接觸孔CNH2可良好填充有導電材料。
第一觸點CNT1的垂直延伸部分VEP可自下部部分LWP朝向基板100的底部延伸(亦即可自下部部分LWP向下突出)。 垂直延伸部分VEP可設置為穿透元件隔離層ST的上部部分。垂直延伸部分VEP可沿著主動圖案ACT的上側表面USW延伸至元件隔離層ST中垂直延伸部分VEP可覆蓋主動圖案ACT的上側表面USW。換言之，垂直延伸部分VEP可與主動圖案ACT的上側表面USW接觸。第一觸點CNT1的最下水平(亦即垂直延伸部分VEP的最下水平LV3)可低於與第一源極/汲極區SD1接觸的導電圖案CP的底部表面的水平LV5。
在本實施例中，觸點CNT可朝向基板100的底部延伸以與主動圖案ACT的凹入頂部表面RTS及主動圖案ACT的上側表面USW依序接觸。換言之，觸點CNT與第二源極/汲極區SD2之間的接觸區域可相對增加。
在下文中，將描述第二觸點CNT2。可主要描述不同於第一觸點CNT1的特徵的第二觸點CNT2的特徵，而無冗餘描述。圖3示出以不對準方式形成第二觸點CNT2的實例。詳言之，圖3示出第一觸點CNT1形成在所要位置處，但第二觸點CNT2形成在第二方向D2上的偏移位置處的實例。
第二觸點CNT2的下部部分LWP可小於第一觸點CNT1的下部部分LWP。詳言之，與第一觸點CNT1的下部部分LWP接觸的凹入頂部表面RTS的最下水平可定位於第一水平LV1處。與第二觸點CNT2的下部部分LWP接觸的凹入頂部表面RTS的最下水平可定位於第二水平LV2處。第二水平LV2可高於第一水平LV1。與第二觸點CNT2接觸的凹入頂部表面RTS可具有給定為第三角度θ3的平均斜率。第三角度θ3可小於第一角度θ1。
第一觸點CNT1的垂直延伸部分VEP的最下水平可定位 於第三水平LV3處。第二觸點CNT2的垂直延伸部分VEP的最下水平可定位於第四水平LV4處。第四水平LV4可高於第三水平LV3。
同時，第一水平LV1與第二水平LV2之間的差可大於第三水平LV3與第四水平LV4之間的差。換言之，第三水平LV3與第四水平LV4之間的差可相對較小。亦即，即使當觸點CNT以不對準方式形成時，觸點CNT的最下點之間的垂直水平中的差或變化可較小。
由未對準引起的觸點CNT之間的結構變化可導致諸如第二源極/汲極區SD2的摻雜分佈中的變化及P-N接面及冶金接面的電特性中的變化的各種技術問題。此外，結構變化可引起諸如閘極誘導汲極洩漏(gate-induced-drain-leakage；GIDL)的問題。然而，根據本發明概念的實施例，如上文所描述，垂直延伸部分VEP可減小由未對準引起的觸點CNT之間的結構變化。因此，抑制半導體元件中的GIDL問題及改良半導體元件的電特性可為可能的。
圖4為示出圖3的第一觸點的另一實例的截面圖。為了簡潔描述，先前參考圖1至圖3所描述的部件可由相同附圖標號識別，而不重複其重疊描述。
參考圖4，第一觸點CNT1可包含第二接觸孔CNH2中的下部部分LWP及下部部分LWP上的上部部分UPP。根據本實施例的第一觸點CNT1可不包含覆蓋主動圖案ACT的上側表面USW的垂直延伸部分VEP。第一觸點CNT1的下部部分LWP可覆蓋第二源極/汲極區SD2的凹入頂部表面RTS。
第一觸點CNT1的下部部分LWP在第二方向D2上的寬 度W可隨著距基板100的底部的距離減小而減小。由於第二間隔物SP2的存在，故下部部分LWP的寬度W可突然減小。下部部分LWP中的至少一部分可設置於元件隔離層ST的凹入上部部分中且可與元件隔離層ST接觸。
圖5、圖7、圖9、圖11、圖13、圖15以及圖17為示出根據本發明概念的實施例的製造半導體元件的方法的平面圖。圖6A、圖8A、圖10A、圖12A、圖14A、圖16A以及圖18A為分別沿著圖5、圖7、圖9、圖11、圖13、圖15以及圖17的線A-A'截取的截面圖。圖6B、圖8B、圖10B、圖12B、圖14B、圖16B以及圖18B為分別沿著圖5、圖7、圖9、圖11、圖13、圖15以及圖17的線B-B'截取的截面圖。圖6C、圖8C、圖10C、圖12C、圖14C、圖16C以及圖18C為分別沿著圖5、圖7、圖9、圖11、圖13、圖15以及圖17的線C-C'截取的截面圖。圖6D、圖8D、圖10D、圖12D、圖14D、圖16D以及圖18D為分別沿著圖5、圖7、圖9、圖11、圖13、圖15以及圖17的線D-D'截取的截面圖。圖19及圖20為放大截面圖，每一放大截面圖示出圖16A的區M。
參考圖5及圖6A至圖6D，主動圖案ACT可藉由圖案化基板100的上部部分而形成。主動圖案ACT中的每一者可在平行於基板100的頂部表面的第三方向D3上延伸。主動圖案ACT可在第一方向D1及第二方向D2上二維地配置。主動圖案ACT可在第三方向D3上彼此間隔開。
第一溝槽TR1及第二溝槽TR2可限定於主動圖案ACT之間。第一溝槽TR1可限定於在第二方向D2上彼此相鄰的一對 主動圖案ACT之間。第二溝槽TR2可限定於在第三方向D3上彼此相鄰的一對主動圖案ACT之間。
元件隔離層ST可形成於(例如填充)第一溝槽TR1及第二溝槽TR2中。元件隔離層ST可形成以完全填充第一溝槽TR1及第二溝槽TR2且覆蓋主動圖案ACT。可對元件隔離層ST執行平面化製程以暴露主動圖案ACT的頂部表面。
參考圖7及圖8A至圖8D，第三溝槽TR3可藉由圖案化主動圖案ACT及元件隔離層ST而形成。在以平面圖查看時，第三溝槽TR3中的每一者可具有在第二方向D2上延伸的線形。
第三溝槽TR3的形成可包含形成具有開口的硬式罩幕圖案且使用硬式罩幕圖案作為蝕刻罩幕來蝕刻主動圖案ACT及元件隔離層ST的暴露部分。第三溝槽TR3可形成為比第一溝槽TR1更淺。
參考圖9及圖10A至圖10D，閘極介電層GI、閘電極GE以及閘極封蓋層GP可依序形成於第三溝槽TR3中的每一者中。詳言之，閘極介電層GI可共形地形成於第三溝槽TR3中。閘極介電層GI可由氧化矽、氮化矽、氮氧化矽以及/或高k介電材料中的至少一者形成或包含氧化矽、氮化矽、氮氧化矽以及/或高k介電材料中的至少一者。
閘電極GE的形成可包含在(例如以填充)第三溝槽TR3中的閘極介電層GI上形成導電層。導電層可由導電金屬氮化物及/或金屬材料中的至少一者形成或包含導電金屬氮化物及/或金屬材料中的至少一者。
可使閘極介電層GI及閘電極GE凹入，且接著可在凹入 閘電極GE上形成閘極封蓋層GP。閘極封蓋層GP的頂部表面可與主動圖案ACT的頂部表面共面。
可對主動圖案ACT執行離子植入製程以在主動圖案ACT的上部部分中形成第一源極/汲極區SD1及一對第二源極/汲極區SD2。一對第二源極/汲極區SD2可藉由插置於其間的第一源極/汲極區SD1而在第三方向D3上彼此間隔開。在實施例中，第一源極/汲極區SD1及第二源極/汲極區SD2可摻雜有相同雜質。
通道區CH可限定於位於閘電極GE之下的主動圖案ACT的一部分中。在以平面圖查看時，通道區CH可插置於第一源極/汲極區SD1與第二源極/汲極區SD2之間。閘電極GE可設置於通道區CH的頂部表面及相對側表面上(例如參見圖10B)。
參考圖11及圖12A至圖12D，絕緣層IL可形成於基板100的整個頂部表面上。作為實例，絕緣層IL可為堆疊氧化矽層及氮氧化矽層的多層結構。絕緣層IL可經圖案化以形成第一接觸孔CNH1，第一接觸孔CNH1的每一者暴露主動圖案ACT的第一源極/汲極區SD1中的對應一者。當形成第一接觸孔CNH1時，可使第一源極/汲極區SD1的上部部分部分地凹入。類似地，當形成第一接觸孔CNH1時，可使第一源極/汲極區SD1周圍的元件隔離層ST的上部部分部分地凹入。
參考圖13及圖14A至圖14D，第一導電層CL1、障壁層BAL以及第二導電層CL2可依序形成於絕緣層IL上。第一導電層CL1可在(例如可填充)第一接觸孔CNH1中。換言之，第一導電層CL1可與主動圖案ACT的第一源極/汲極區SD1接觸。第一導電層CL1可藉由絕緣層IL與主動圖案ACT的第二源極/汲極 區SD2垂直地間隔開。第一導電層CL1可由各種摻雜半導體材料中的至少一者形成或包含各種摻雜半導體材料中的至少一者。
障壁層BAL可形成為插置於第一導電層CL1與第二導電層CL2之間。障壁層BAL可由各種導電金屬氮化物中的至少一者形成或包含各種導電金屬氮化物中的至少一者。第二導電層CL2可由各種金屬材料中的至少一者形成或包含各種金屬材料中的至少一者。障壁層BAL可防止或抑制第二導電層CL2中的金屬材料擴散至第一導電層CL1中。
參考圖15及圖16A至圖16D，線結構LST可形成於絕緣層IL上以在第一方向D1上延伸且彼此平行。線結構LST可在第二方向D2上配置(例如彼此間隔開)。
詳言之，罩幕圖案MP可形成於第二導電層CL2上。罩幕圖案MP可形成為具有在第一方向D1上延伸的線形。作為實例，罩幕圖案MP可由氮化矽或氮氧化矽中的至少一者形成或包含氮化矽或氮氧化矽中的至少一者。
位元線BL、障壁圖案BP以及導電圖案CP可藉由使用罩幕圖案MP作為罩幕來分別依序圖案化第二導電層CL2、障壁層BAL以及第一導電層CL1而形成。罩幕圖案MP、位元線BL、障壁圖案BP以及導電圖案CP可彼此垂直地重疊。罩幕圖案MP、位元線BL、障壁圖案BP以及導電圖案CP可構成線結構LST。在以平面圖查看時，位元線BL可延伸以與閘電極GE交叉。
導電圖案CP可包含接觸部分CNP，接觸部分CNP中的每一者分別在(例如填充)第一接觸孔CNH1中。導電圖案CP可經由接觸部分CNP連接至第一源極/汲極區SD1。換言之，位元線 BL可經由導電圖案CP電連接至第一源極/汲極區SD1。
一對間隔物SP可形成於線結構LST中的每一者的相對側表面上。間隔物SP的形成可包含在基板100的整個頂部表面上共形地形成間隔物層，以及等向性地蝕刻間隔物層。
可對基板100的整個頂部表面執行使用間隔物SP及罩幕圖案MP作為罩幕的蝕刻製程，以形成分別暴露第二源極/汲極區SD2的第二接觸孔CNH2。詳言之，第二接觸孔CNH2可形成為穿透絕緣層IL且可延伸至低於基板100的頂部表面的水平。當形成第二接觸孔CNH2時，可使第二源極/汲極區SD2的上部部分部分地凹入。當形成第二接觸孔CNH2時，可使第二源極/汲極區SD2周圍的元件隔離層ST的上部部分部分地凹入。
將參考圖19及圖20更詳細地描述形成第二接觸孔CNH2的製程。參考圖19，可對基板100的整個頂部表面執行使用間隔物SP及罩幕圖案MP作為罩幕的等向性蝕刻製程，以形成第二接觸孔CNH2。可藉由使用間隔物SP及罩幕圖案MP以自對準方式形成第二接觸孔CNH2。可在等向性蝕刻製程期間蝕刻絕緣層IL。可以過蝕刻方式執行等向性蝕刻製程，且在此情況下，可部分地蝕刻主動圖案ACT的上部部分及元件隔離層ST的上部部分。
參考圖20，可對第二接觸孔CNH2執行清潔製程以選擇地使元件隔離層ST的暴露部分凹入。由於僅選擇地蝕刻元件隔離層ST而非主動圖案ACT，故朝向基板100的底部延伸的垂直延伸孔VEH可形成於第二接觸孔CNH2之下。垂直延伸孔VEH可形成以暴露主動圖案ACT的上側表面USW。
參考圖17及圖18A至圖18D，多個絕緣柵IFS可形成於 閘極封蓋層GP上。絕緣柵IFS不可與第二接觸孔CNH2重疊且可暴露第二接觸孔CNH2。
觸點CNT可藉由用導電材料填充第二接觸孔CNH2而分別形成於第二接觸孔CNH2中。觸點CNT可連接至第二源極/汲極區SD2。詳言之，導電材料可形成於基板100的整個頂部表面上，且接著可凹入直至導電材料的頂部表面低於絕緣柵IFS的頂部表面為止。在此情況下，導電材料可由絕緣柵IFS切割，且因此，觸點CNT可分別形成於第二接觸孔CNH2中。觸點CNT及絕緣柵IFS可在第一方向D1上交替地配置。
填充第二接觸孔CNH2的導電材料可由各種摻雜半導體材料中的至少一者形成或包含各種摻雜半導體材料中的至少一者。在實施例中，第二接觸孔CNH2可填充有摻雜半導體材料，且接著半導體材料中的雜質可擴散至第二源極/汲極區SD2中。可使用冶金製程執行雜質的擴散。
同時，在第二接觸孔CNH2之間存在結構變化的情況下，雜質至第二源極/汲極區SD2中的擴散可在以不同方式自區至區發生。此可引起前面所描述的諸如第二源極/汲極區SD2的摻雜分佈中的變化及P-N接面及冶金接面的電特性中的變化的技術問題。相比之下，根據本發明概念的實施例，垂直延伸孔VEH可經組態以減小第二接觸孔CNH2之間的結構變化，且因此抑制前面所描述的技術問題可為可能的。
返回參考圖1及圖2A至圖2D，著陸墊LP可分別形成於觸點CNT上。詳言之，金屬層可形成於觸點CNT及絕緣柵IFS上。金屬層可經圖案化以形成著陸墊LP。絕緣圖案INP可藉由用 絕緣材料填充著陸墊LP之間的間隔而形成。第一電極LEL可分別形成於著陸墊LP上。介電層HDL可共形地形成於第一電極LEL上。第二電極TEL可形成於介電層HDL上。第一電極LEL、介電層HDL以及第二電極TEL可構成資料儲存部件DS(例如電容器)。儘管未繪示，互連層(例如金屬互連線的層)可堆疊於第二電極TEL上。
在根據本發明概念的實施例的半導體記憶體元件(例如DRAM元件)中，觸點與第二源極/汲極區之間的接觸區域可增加，且因此其間電阻可降低。此外，可提供垂直延伸部分以減小由其間未對準引起的觸點之間的結構變化。因此，改良元件的閘極誘導汲極洩漏(GIDL)特性可為可能的。因此，改良半導體元件的電性及操作特性可為可能的。
儘管本發明概念的實例實施例已經過特定繪示及描述，但所屬技術領域中具有通常知識者將理解，在不背離隨附申請專利範圍的範疇的情況下，可對本文進行形式及細節上的變化。
100:基板
A-A'、B-B'、C-C'、D-D':線
ACT:主動圖案
CNH2:第二接觸孔
CNT:觸點
D1:第一方向
D2:第二方向
D3:第三方向
D4:第四方向
GE:閘電極
IFS:絕緣柵
LST:線結構
ST:元件隔離層

Claims (20)

  1. 一種半導體記憶體元件，包括： 基板，包括第一主動圖案，所述第一主動圖案包括第一源極/汲極區及第二源極/汲極區； 閘電極，與所述第一主動圖案交叉，在第一方向上延伸，且與所述第一源極/汲極區與所述第二源極/汲極區之間的區交叉； 位元線，與所述第一主動圖案交叉且在第二方向上延伸，所述位元線電連接至所述第一源極/汲極區； 間隔物，位於所述位元線的側表面上； 第一觸點，耦接至所述第二源極/汲極區且藉由插置於所述第一觸點與所述位元線之間的所述間隔物而與所述位元線間隔開； 著陸墊，位於所述第一觸點上；以及 資料儲存部件，位於所述著陸墊上， 其中所述第二源極/汲極區具有頂部表面、上側表面以及自所述頂部表面延伸至所述上側表面的彎曲頂部表面，且 其中所述第一觸點與所述彎曲頂部表面及所述上側表面接觸。
  2. 如請求項1所述的半導體記憶體元件，其中所述第一觸點包括： 下部部分，與所述彎曲頂部表面接觸；以及 垂直延伸部分，沿所述上側表面自所述下部部分朝向所述基板的底部突出。
  3. 如請求項2所述的半導體記憶體元件，更包括位於限定所述第一主動圖案的第一溝槽中的元件隔離層， 其中所述垂直延伸部分延伸至所述元件隔離層的上部部分中。
  4. 如請求項3所述的半導體記憶體元件， 其中所述基板更包括第二主動圖案， 其中所述第一主動圖案及所述第二主動圖案中的每一者具有平行於第三方向的縱向軸線， 其中所述第一主動圖案及所述第二主動圖案在所述第三方向上彼此相鄰， 其中所述元件隔離層位於所述第一主動圖案與所述第二主動圖案之間的第二溝槽中，且 其中所述第二溝槽比所述第一溝槽更深。
  5. 如請求項2所述的半導體記憶體元件， 其中所述第一觸點的上部部分具有在所述第一方向上彼此相對的第一側表面及第二側表面， 其中所述第二側表面與所述間隔物接觸，且 其中所述第一觸點的所述下部部分具有隨著與所述基板的所述底部的距離減小而在所述第一方向上與自所述第一側表面垂直延伸的垂直虛線逐漸間隔開的輪廓。
  6. 如請求項1所述的半導體記憶體元件， 其中所述彎曲頂部表面具有限定第一角度的平均斜率，且 其中所述第一角度在40°至80°的範圍內。
  7. 如請求項6所述的半導體記憶體元件， 其中所述上側表面具有限定第二角度的斜率，且 其中所述第二角度大於所述第一角度。
  8. 如請求項1所述的半導體記憶體元件， 其中所述第一主動圖案更包括第三源極/汲極區， 其中所述第一源極/汲極區位於所述第二源極/汲極區與所述第三源極/汲極區之間， 其中所述半導體記憶體元件更包括耦接至所述第三源極/汲極區的第二觸點， 其中所述第二觸點與所述第三源極/汲極區的彎曲頂部表面及上側表面接觸， 其中所述第二源極/汲極區的所述彎曲頂部表面的最下水平處於第一水平， 其中所述第三源極/汲極區的所述彎曲頂部表面的最下水平處於第二水平， 其中所述第一觸點的最下水平處於第三水平， 其中所述第二觸點的最下水平處於第四水平，且 其中所述第一水平與所述第二水平之間的差大於所述第三水平與所述第四水平之間的差。
  9. 如請求項1所述的半導體記憶體元件，其中所述第一觸點的下部部分在所述第一方向上的寬度隨著與所述基板的底部的距離減小而減小。
  10. 如請求項1所述的半導體記憶體元件，更包括位於所述位元線與所述第一主動圖案之間的導電圖案， 其中所述導電圖案耦接至所述第一主動圖案的所述第一源極/汲極區，且 其中與所述第一源極/汲極區接觸的所述導電圖案的底部表面高於所述第一觸點的最下水平。
  11. 一種半導體記憶體元件，包括： 基板，具有在第一方向上依序配置的第一主動圖案、第二主動圖案以及第三主動圖案； 位元線，與所述第二主動圖案交叉且在第二方向上延伸，所述位元線電連接至所述第二主動圖案； 第一觸點，耦接至所述第一主動圖案； 第二觸點，耦接至所述第三主動圖案； 著陸墊，分別位於所述第一觸點及所述第二觸點上；以及 資料儲存部件，分別位於所述著陸墊上， 其中所述第一觸點與所述第一主動圖案的彎曲頂部表面接觸， 其中所述第二觸點與所述第三主動圖案的彎曲頂部表面接觸， 其中所述第一主動圖案的所述彎曲頂部表面的最下水平處於第一水平， 其中所述第三主動圖案的所述彎曲頂部表面的最下水平處於第二水平， 其中所述第一觸點的最下水平處於第三水平， 其中所述第二觸點的最下水平處於第四水平，且 其中所述第一水平與所述第二水平之間的差大於所述第三水平與所述第四水平之間的差。
  12. 如請求項11所述的半導體記憶體元件，更包括與所述第一主動圖案至所述第三主動圖案交叉且在所述第一方向上延伸的閘電極。
  13. 如請求項11所述的半導體記憶體元件，其中所述第一觸點包括： 下部部分，與所述第一主動圖案的所述彎曲頂部表面接觸；以及 垂直延伸部分，沿所述第一主動圖案的上側表面自所述下部部分朝向所述基板的底部突出。
  14. 如請求項13所述的半導體記憶體元件，更包括位於所述第一主動圖案與所述第二主動圖案之間的溝槽中的元件隔離層， 其中所述垂直延伸部分延伸至所述元件隔離層的上部部分中。
  15. 如請求項11所述的半導體記憶體元件， 其中所述第一主動圖案的所述彎曲頂部表面具有限定第一角度的平均斜率， 其中所述第三主動圖案的所述彎曲頂部表面具有限定第二角度的平均斜率，且 其中所述第二角度小於所述第一角度。
  16. 一種半導體記憶體元件，包括： 基板，包含主動圖案，所述主動圖案具有平行於第一方向的縱向軸線，且包括第一源極/汲極區及一對第二源極/汲極區，所述一對第二源極/汲極區在所述第一方向上藉由插置於其間的所述第一源極/汲極區彼此間隔開； 元件隔離層，位於所述基板上，位於限定所述主動圖案的第一溝槽中； 一對閘電極，與所述主動圖案交叉且在第二方向上延伸，所述一對閘電極中的每一者位於所述第一源極/汲極區與所述一對第二源極/汲極區中的第一者之間的第二溝槽中； 閘極介電層，插置於所述一對閘電極中的每一者與所述主動圖案之間； 閘極封蓋層，位於所述一對閘電極中的每一者上，位於所述第二溝槽中； 絕緣層，位於所述基板上； 線結構，位於所述絕緣層上以與所述主動圖案交叉且在第三方向上延伸，所述線結構包括： 導電圖案，穿透所述絕緣層且耦接至所述第一源極/汲極區； 位元線，位於所述導電圖案上；以及 障壁圖案，位於所述位元線與所述導電圖案之間； 一對間隔物，分別位於所述線結構的相對側表面上； 第一觸點及第二觸點，分別與所述一對第二源極/汲極區中的所述第一者及第二者接觸，所述第一觸點及所述第二觸點藉由所述一對間隔物而與所述線結構間隔開； 著陸墊，分別位於所述第一觸點及所述第二觸點上； 第一電極，分別位於所述著陸墊上； 第二電極，位於所述第一電極上；以及 介電層，插置於所述第一電極與所述第二電極之間， 其中與所述第一源極/汲極區接觸的所述導電圖案的底部表面處於高於所述第一觸點的最下水平的水平。
  17. 如請求項16所述的半導體記憶體元件， 其中與所述第一觸點接觸的所述一對第二源極/汲極區中的所述第一者具有平坦頂部表面、上側表面以及自所述平坦頂部表面延伸至所述上側表面的彎曲頂部表面，且 其中所述第一觸點與所述彎曲頂部表面及所述上側表面接觸。
  18. 如請求項17所述的半導體記憶體元件，其中所述第一觸點包括： 下部部分，與所述彎曲頂部表面接觸；以及 垂直延伸部分，沿所述上側表面自所述下部部分突出至所述元件隔離層的上部部分中。
  19. 如請求項16所述的半導體記憶體元件， 其中所述第一觸點與所述一對第二源極/汲極區中的所述第一者的第一彎曲頂部表面接觸， 其中所述第二觸點與所述一對第二源極/汲極區中的所述第二者的第二彎曲頂部表面接觸， 其中所述第一彎曲頂部表面的最下水平處於第一水平， 其中所述第二彎曲頂部表面的最下水平處於第二水平， 其中所述第一觸點的最下水平處於第三水平， 其中所述第二觸點的最下水平處於第四水平，且 其中所述第一水平與所述第二水平之間的差大於所述第三水平與所述第四水平之間的差。
  20. 如請求項19所述的半導體記憶體元件， 其中所述第一彎曲頂部表面具有限定第一角度的平均斜率， 其中所述第二彎曲頂部表面具有限定第二角度的平均斜率，且 其中所述第二角度小於所述第一角度。
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