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KR102161800B1 - 반도체 소자 및 이의의 제조 방법 - Google Patents

반도체 소자 및 이의의 제조 방법 Download PDF

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KR102161800B1
KR102161800B1 KR1020130151158A KR20130151158A KR102161800B1 KR 102161800 B1 KR102161800 B1 KR 102161800B1 KR 1020130151158 A KR1020130151158 A KR 1020130151158A KR 20130151158 A KR20130151158 A KR 20130151158A KR 102161800 B1 KR102161800 B1 KR 102161800B1
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Abstract

반도체 소자의 제조 방법에 있어서, 기판 상부에 소자 분리막을 형성하여 액티브 패턴을 정의한다. 상기 액티브 패턴 및 상기 소자 분리막 상에 층간 절연막을 형성한다. 상기 층간 절연막, 상기 액티브 패턴 및 상기 소자 분리막을 부분적으로 제거하여 제1 리세스를 형성한다. 상기 제1 리세스에 의해서 노출된 상기 액티브 패턴 상에 제1 콘택을 형성한다. 상기 제1 콘택 및 상기 층간 절연막 상에, 상기 기판의 상면에 평행한 제1 방향으로 연장하는 비트 라인을 형성한다. 등방성 식각 공정을 통해서 상기 액티브 패턴 및 상기 소자 분리막을 부분적으로 제거하여 확장된 제1 리세스를 형성한다. 상기 확장된 제1 리세스를 매립하며, 상기 제1 콘택의 측벽을 둘러싸는 제1 스페이서를 형성한다. 상기 비트 라인의 측벽을 둘러싸는 복수의 제2 스페이서들을 형성한다.

Description

반도체 소자 및 이의의 제조 방법{SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 반도체 소자의 제조 방법에 관한 것이다.
최근의 디램 등의 반도체 소자가 고집적화되고 있다. 이러한 집적도의 증가로 인해, 비트 라인들 사이의 거리가 감소되고 있다. 이에 따라, 비트 라인 또는 비트 라인 콘택의 측벽에 배치되는 스페이서의 폭도 감소되고 있다. 상기 반도체 소자를 제조하는 과정에서(특히, 식각 공정에서) 상기 스페이서가 과도하게 제거되어, 비트 라인 또는 비트 라인 콘택이 손상되는 문제가 발생되고 있다. 따라서 고집적화되면서, 우수한 전기적 특성 및 향상된 신뢰성을 갖는 반도체 소자의 제조 방법이 요구되고 있다.
본 발명의 일 목적은 향상된 신뢰성을 갖는 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명의 다른 일 목적은 향상된 신뢰성을 갖는 반도체 소자를 제공하는 것이다.
본 발명의 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 소자의 제조 방법에 있어서, 기판 상부에 소자 분리막을 형성하여 액티브 패턴을 정의한다. 상기 액티브 패턴 및 상기 소자 분리막 상에 층간 절연막을 형성한다. 상기 층간 절연막, 상기 액티브 패턴 및 상기 소자 분리막을 부분적으로 제거하여 제1 리세스를 형성한다. 상기 제1 리세스에 의해서 노출된 상기 액티브 패턴 상에 제1 콘택을 형성한다. 상기 제1 콘택 및 상기 층간 절연막 상에, 상기 기판의 상면에 평행한 제1 방향으로 연장하는 비트 라인을 형성한다. 등방성 식각 공정을 통해서 상기 액티브 패턴 및 상기 소자 분리막을 부분적으로 제거하여 확장된 제1 리세스를 형성한다. 상기 확장된 제1 리세스를 매립하며, 상기 제1 콘택의 측벽을 둘러싸는 제1 스페이서를 형성한다. 상기 비트 라인의 측벽을 둘러싸는 복수의 제2 스페이서들을 형성한다.
예시적인 실시예들에 있어서, 상기 확장된 제1 리세스를 형성하는 단계는 상기 제1 콘택을 형성하는 단계 및 상기 비트 라인을 형성하는 단계 이후에 수행될 수 있다.
예시적인 실시예들에 있어서, 상기 확장된 제1 리세스를 형성하는 단계는 상기 제1 콘택을 형성하는 단계 및 상기 비트 라인을 형성하는 단계 이후에 수행될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 방향에 수직한 제2 방향으로 상기 제1 스페이서의 제1 폭은 상기 제2 스페이서의 제2 폭과 실질적으로 동일하거나 상기 제2 스페이서의 제2 폭보다 클 수 있다.
예시적인 실시예들에 있어서, 상기 제1 스페이서를 형성하는 단계는 상기 확장된 제1 리세스의 내벽, 상기 제1 콘택의 측벽 및 상기 층간 절연막 상에 제1 절연막을 형성하는 단계, 상기 제1 절연막 상에 제2 절연막을 형성하는 단계 및 상기 층간 절연막 상에 배치된 상기 제1 절연막 및 제2 절연막 부분들을 제거하는 단계를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 절연막은 실리콘 산화물을 포함하며, 상기 제2 절연막은 실리콘 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 층간 절연막, 상기 액티브 패턴 및 상기 소자 분리막을 부분적으로 제거하여 상기 제2 스페이서들 사이에 상기 액티브 패턴을 노출시키는 확장된 제2 리세스를 더 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 확장된 제2 리세스를 형성하는 단계는 건식 식각 공정을 통해서 상기 층간 절연막, 상기 액티브 패턴 및 상기 소자 분리막을 부분적으로 제거하여 제2 리세스를 형성하는 단계 및 등방성 습식 식각 공정을 통해서, 상기 액티브 패턴 및 상기 소자 분리막을 부분적으로 제거하여 확장된 제2 리세스를 형성하는 단계를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 등박성 습식 식각 공정은 실리콘 질화물에 대해서 실리콘 산화물보다 낮은 식각률을 갖는 식각액을 사용할 수 있다.
예시적인 실시예들에 있어서, 상기 확장된 제2 리세스를 매립하는 제2 콘택을 더 형성할 수 있다. 상기 제2 콘택과 전기적으로 연결되는 커패시터를 더 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 층간 절연막을 형성하기 전에, 상기 액티브 패턴 및 상기 소자 분리막을 부분적으로 제거하여 상기 제1 방향에 수직한 제2 방향으로 연장하는 트렌치를 형성할 수 있다. 상기 트렌치의 내벽 상에 게이트 절연막 패턴을 형성할 수 있다. 상기 게이트 절연막 패턴 상에 상기 트렌치 하부를 매립하는 게이트 전극을 형성할 수 있다. 상기 게이트 전극 상에 캐핑막 패턴을 형성할 수 있다.
본 발명의 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 소자는 기판, 제1 콘택, 비트 라인, 제1 스페이서 및 제2 스페이서를 포함한다. 상기 기판은 그 상부에 배치되는 소자 분리막에 의해서 정의되는 액티브 패턴을 포함한다. 상기 제1 콘택은 상기 액티브 패턴 상에 배치된다. 상기 비트 라인은 상기 제1 콘택 상에 배치되며, 상기 기판의 상면에 평행한 제1 방향을 따라 연장한다. 상기 제1 스페이서는 상기 제1 콘택의 측벽을 둘러싼다. 상기 제2 스페이서는 상기 비트 라인의 측벽을 둘러싸며, 상기 제1 스페이서와 실직적으로 동일하거나 상기 제1 스페이서보다 작은 폭을 갖는다.
예시적인 실시예들에 있어서, 상기 제1 스페이서는 상기 제1 콘택의 측벽 및 상기 액티브 패턴의 상면 상에 배치되며, 실리콘 산화물을 포함하는 제1 절연막 패턴 및 상기 제1 절연막 패턴 상에 배치되며, 실리콘 질화물을 포함하는 제2 절연막 패턴을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 스페이서는 상기 비트 라인의 측벽 및 상기 제1 스페이서의 상면 상에 배치되는 제3 절연막 패턴, 상기 제3 절연막 패턴의 측벽 상에 배치되는 제4 절연막 패턴 및 상기 제4 절연막 패턴의 측벽 및 상면 상에 배치되는 제5 절연막 패턴을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 스페이서는 상기 비트 라인의 측벽 및 상기 제1 스페이서의 상면 상에 배치되는 제3 절연막 패턴, 상기 제3 절연막 패턴으로부터 상기 제1 방향에 수직한 제2 방향으로 이격되어 배치되는 제4 절연막 패턴, 상기 제3 절연막 패턴 및 상기 제4 절연막 패턴 상에 배치되는 제5 절연막 패턴 및 상기 제3 절연막 패턴의 측벽과 상면, 상기 제4 절연막 패턴의 측벽 및 상기 제5 절연막 패턴의 저면에 의해서 정의되는 보이드를 포함할 수 있다.
본 발명의 실시예들에 따르면, 반도체 소자는 제1 콘택, 이의 측벽을 둘러싸는 제1 스페이서, 비트 라인 및 이의 측벽을 둘러싸는 제2 스페이서를 포함할 수 있다. 이때, 상기 제1 스페이서는 상기 제2 스페이서의 제2 폭과 실질적으로 동일하거나, 상기 제2 폭보다 큰 제1 폭을 가질 수 있다. 이에 따라, 커패시터를 액티브 패턴과 전기적으로 연결시키는 제2 콘택이 배치되는 리세스를 형성하기 위한 식각 공정에서 상기 제1 스페이서는 상기 제1 콘택을 보호할 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 소자를 나타내는 평면도이다.
도 2는 예시적인 실시예들에 따른 반도체 소자를 나타내는 단면도이다.
도 3은 다른 예시적인 실시예들에 따른 반도체 소자를 나타내는 단면도이다.
도 4 내지 도 23은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 24 내지 도 29는 다른 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 30은 예시적인 실시예들에 따른 반도체 장치를 포함하는 시스템을 설명하기 위한 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1은 예시적인 실시예들에 따른 반도체 소자를 나타내는 평면도이다. 도 2는 도 1의 I-I'라인을 따라 자른 단면도이다.
도 1및 도 2를 참조하면, 상기 반도체 장치는 액티브 패턴(110)을 포함하는 기판(100), 게이트 전극(140)을 포함하는 게이트 구조물, 비트 라인(190) 및 커패시터(300)를 포함할 수 있다.
즉, 기판(100)의 상부에는 상기 게이트 구조물이 매립될 수 있으며, 기판(100) 상에는 일 방향으로 연장된 비트 라인(190)과 이를 보호하는 스페이서들(210, 250) 및 하드 마스크(200)가 배치될 수 있다. 비트 라인(190)보다 상부에는 커패시터(300)가 배치될 수 있다.
기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판, 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등과 같은 반도체 기판을 포함할 수 있다. 기판(100) 상부에는 실리콘 산화물 또는 실리콘 질화물과 같은 절연 물질을 포함하는 소자 분리막(120)이 배치될 수 있다.
이때, 소자 분리막(120)에 의해서 둘러싸인 기판(100) 상부를 액티브 패턴(110)으로 정의할 수 있다. 예시적인 실시예들에 있어서, 기판(100)의 상면에 평행한 제1 방향 및 상기 제1 방향과 직각을 이루는 제2 방향을 따라 복수 개로 형성될 수 있으며, 각각의 액티브 패턴들(110)은 상기 제1 방향과 예각을 이루는 제3 방향을 따라 연장될 수 있다.
한편, 기판(100) 상부에는 게이트 전극(140), 게이트 절연막 패턴 및 캐핑막 패턴을 포함하는 게이트 구조물이 매립될 수 있다(도 7 참조). 게이트 전극(140)은 상기 제2 방향을 따라 연장될 수 있으며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다. 예시적인 실시예들에 있어서, 게이트 전극(140)은 기판(100) 상부에 매립될 수 있으며, 게이트 절연막 패턴은 게이트 전극(140)과 액티브 패턴(110) 사이에 이 배치될 수 있고, 상기 캐핑막 패턴은 게이트 전극(140) 상에 배치될 수 있다.
예시적인 실시예들에 있어서, 하나의 액티브 패턴(110)에 대해서 복수 개의 게이트 구조물이 배치될 수 있다. 예를 들어, 하나의 액티브 패턴(110)에 대해서 상기 제1 방향을 따라 서로 이격된 한 쌍의 게이트 구조물들이 배치될 수 있다. 이에 따라, 액티브 패턴(110)은 한 쌍의 게이트 구조물들 사이에 위치하는 제1 영역(112)과 단부에 위치하는 제2 영역들(114)으로 구분될 수 있다.
액티브 패턴(110), 소자 분리막(120) 및 상기 게이트 구조물 상에는 제1 층간 절연막(170) 및 제2 층간 절연막(180)이 순차적으로 배치될 수 있다. 예를 들어, 제1 층간 절연막(170)은 실리콘 산화물과 같은 산화물을 포함할 수 있고, 제2 층간 절연막(180)은 실리콘 질화물과 같은 질화물을 포함할 수 있다.
비트 라인(190)은 제2 층간 절연막(180) 상에 배치되며, 상기 제1 방향을 따라 연장될 수 있다. 예시적인 실시예들에 있어서, 비트 라인들(190)은 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 예시적인 실시예들에 있어서, 비트 라인(190)은 도핑된 폴리실리콘 및/또는 텅스텐과 같은 금속을 사용하여 단층 구조 또는 다층 구조를 가지도록 형성할 수 있다.
제1 콘택(189)은 제1 층간 절연막(170) 및 제2 층간 절연막(180)을 관통하여 액티브 패턴(110)의 제1 영역(112)과 비트 라인(190) 사이에 배치될 수 있다. 예를 들어, 제1 콘택(189)은 도핑된 폴리실리콘과 같은 도전성 물질을 포함할 수 있다. 제1 콘택(189)은 비트 라인(190)을 액티브 패턴(110)과 전기적으로 연결시키는 비트 라인 콘택으로 역할을 할 수 있다.
하드 마스크(200)는 비트 라인(190) 상에 배치될 수 있다. 예를 들어, 하드 마스크(200)는 실리콘 질화물과 같은 절연 물질을 포함할 수 있다.
비트 라인(190), 제1 콘택(189) 및 하드 마스크(200)의 측벽에는 이들을 보호하기 위한 제1 스페이서(210) 및 제2 스페이서(250)가 배치될 수 있다.
제1 스페이서(210)는 제1 콘택(189)의 측벽을 둘러싸도록 배치될 수 있다. 제1 스페이서(210)는 기판(100)의 상면에 평행한 방향으로 확장된 폭을 가질 수 있다. 예시적인 실시예들에 있어서, 제1 스페이서(210)는 상기 제2 방향으로 이후 설명하는 제2 스페이서(250)의 제2 폭(W2)과 실질적으로 동일하거나, 제2 폭(W2)보다 큰 제1 폭(W1)을 가질 수 있다. 특히, 제1 스페이서(210)의 제1 폭(W1)은 제1 스페이서(210)의 중앙부에서 최대값을 가질 수 있다. 또한, 제1 스페이서(210)의 상면은 제2 층간 절연막(180)의 상면보다 낮도록 형성될 수 있다.
제1 스페이서(210)는 제1 절연막 패턴(212) 및 제2 절연막 패턴(214)을 포함할 수 있다. 제1 절연막 패턴(212)는 제1 콘택(189)의 측벽, 액티브 패턴(100)의 상면 및 소자 분리막(120)의 상면과 접촉할 수 있으며, 제2 절연막 패턴(214)은 제1 절연막 패턴(212) 상에 배치될 수 있다. 예시적인 실시예들에 있어서, 제1 절연막 패턴(212)은 실리콘 산화물과 같은 산화물을 포함할 수 있고, 제2 절연막 패턴(214)은 실리콘 질화물과 같은 질화물을 포함할 수 있다.
제2 스페이서(250)는 비트 라인(190) 및 하드 마스크(200)의 측벽 상에 배치될 수 있다. 예시적인 실시예들에 있어서, 제2 스페이서(250)는 비트 라인(190)을 따라 상기 제1 방향으로 연장될 수 있다. 제2 스페이서(250)는 비트 라인(190)을 보호하고 절연하는 역할을 수행할 수 있다.
제2 스페이서(250)는 제3 절연막 패턴(225), 제4 절연막 패턴(235) 및 제5 절연막 패턴(245)을 포함할 수 있다. 제3 절연막 패턴(225), 제4 절연막 패턴(235) 및 제5 절연막 패턴(245)은 비트 라인(190)의 측벽으로부터 순차적으로 적측될 수 있다. 예시적인 실시예들에 있어서, 제3 절연막 패턴(225)은 실리콘 질화물과 같은 질화물을 포함할 수 있고, 제4 절연막 패턴(235)은 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 제5 절연막 패턴(245)은 실리콘 질화물과 같은 질화물을 포함할 수 있다.
하드 마스크(200) 상에는 커패시터(300)가 형성될 수 있다. 예시적인 실시예들에 있어서, 커패시터(300)는 액티브 패턴(100)의 제2 영역들(114)에 대응하여 상기 제1 방향 및 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
커패시터(300)는 하부 전극(285), 유전막(290) 및 상부 전극(295)을 포함할 수 있다. 하부 전극(285)은 유전막(290)의 면적을 증가시키기 위해서 컵 형태 또는 왕관 형태를 가질 수 있다. 유전막(290)은 실리콘 질화물 또는 실리콘 질화물보다 높은 유전 상수를 갖는 고유전율 물질을 포함할 수 있다. 상부 전극(295)은 금속, 금속 질화물 혹은 도핑된 폴리실리콘을 포함할 수 있다.
한편, 커패시터(300)의 하부 전극(295)은 식각 저지막(280) 및 제6 절연막 패턴(270)을 관통하는 제2 콘택(260) 및 제3 콘택(275)을 통해서 액티브 패턴(110)의 제2 영역(114)에 전기적으로 연결될 수 있다. 즉, 제2 콘택(260) 및 제3 콘택(275)은 상기 반도체 소자의 커패시터 콘택으로 역할을 할 수 있다.
제2 콘택(260)은 제2 스페이서(250) 사이에 배치되며, 액티브 패턴(110)의 제2 영역(114)에 직접적으로 접촉할 수 있다. 제2 콘택(260)의 하부는 제2 콘택(260)의 상부보다 넓은 폭을 가질 수 있다. 특히, 제2 콘택(260)의 하부는 제1 스페이서(210)에 인접한 측면 방향으로 오목부를 가질 수 있으며, 제1 스페이서(210)로부터 떨어진 측면 방향으로 볼록부를 가질 수 있다. 즉, 제2 콘택(260)의 하부와 액티브 패턴(110)의 제2 영역(114)의 경계선은 곡선을 이룰 수 있다.
결과적으로, 제2 콘택(260)과 액티브 패턴(110)이 접촉하는 부분은 비교적 넓은 면적을 가질 수 있으며, 이에 따라 제2 콘택(260)과 액티브 패턴(110) 사이에 전기적 저항이 감소될 수 있다. 또한, 제1 스페이서(210)가 확장된 폭을 가질 수 있으므로, 제2 콘택(260)이 배치되는 리세스를 형성하는 식각 공정에서 제1 스페이서(210)는 제1 콘택(189)을 효과적으로 보호할 수 있다. 예시적인 실시예들에 있어서, 상기 반도체 소자는 제1 콘택(189), 이의 측벽을 둘러싸는 제1 스페이서(210), 비트 라인(190) 및 이의 측벽을 둘러싸는 제2 스페이서(250)를 포함할 수 있다. 이때, 제1 스페이서(210)는 상기 제2 방향으로 제2 스페이서(250)의 제2 폭(W2)과 실질적으로 동일하거나, 제2 폭(W2)보다 큰 제1 폭(W1)을 가질 수 있다. 이에 따라, 제2 콘택(260)이 배치되는 리세스를 형성하기 위한 식각 공정에서 제1 스페이서(210)는 제1 콘택(189)을 보호할 수 있다.
도 3은 다른 예시적인 실시예들에 따른 반도체 소자를 나타내는 단면도이다. 상기 반도체 소자는 도 1 및 도 2를 참조하여 설명한 반도체 소자와 실질적으로 동일하거나 유사한 구조를 포함하므로, 유사한 구성 요소에는 유사한 참조 부호를 부여하여, 이에 대한 자세한 설명은 생략한다.
즉, 기판(100)의 상부에는 상기 게이트 구조물이 매립될 수 있으며, 기판(100) 상에는 일 방향으로 연장된 비트 라인(190)과 이를 보호하는 스페이서들(210, 252) 및 하드 마스크(200)가 배치될 수 있다. 비트 라인(190)보다 상부에는 커패시터(300)가 배치될 수 있다.
기판(100) 상부에는 실리콘 산화물 또는 실리콘 질화물과 같은 절연 물질을 포함하는 소자 분리막(120)이 배치될 수 있고, 소자 분리막(120)에 의해서 둘러싸인 기판(100) 상부를 액티브 패턴(110)으로 정의할 수 있다. 또한 액티브 패턴(110)은 제1 영역(112)과 제2 영역(114)으로 구분될 수 있다.
한편, 기판(100) 상부에는 게이트 전극, 게이트 절연막 패턴 및 캐핑막 패턴을 포함하는 게이트 구조물이 매립될 수 있다(도 7 참조).
기판(100) 상에는 제2 방향을 따라 연장되는 비트 라인(190)이 배치되며, 비트 라인(190) 상에는 하드 마스크(200)가 배치되며, 비트 라인(190)과 기판(100)의 액티브 패턴(110) 사이에는 제1 콘택(189)이 배치될 수 있다.
비트 라인(190), 제1 콘택(189) 및 하드 마스크(200)의 측벽에는 이들을 보호하기 위한 제1 스페이서(210) 및 제2 스페이서(252)가 배치될 수 있다.
제1 스페이서(210)는 제1 콘택(189)의 측벽을 둘러싸도록 배치될 수 있다. 제1 스페이서(210)는 기판(100)의 상면에 평행한 방향으로 확장된 폭을 가질 수 있다. 예시적인 실시예들에 있어서, 제1 스페이서(210)는 상기 제2 방향으로 이후 설명하는 제2 스페이서(250)의 제2 폭(W2)과 실질적으로 동일하거나, 제2 폭(W2)보다 큰 제1 폭(W1)을 가질 수 있다. 또한, 제1 스페이서(210)는 제1 절연막 패턴(212) 및 제2 절연막 패턴(214)을 포함할 수 있다.
제2 스페이서(252)는 비트 라인(190) 및 하드 마스크(200)의 측벽 상에 배치될 수 있다. 예시적인 실시예들에 있어서, 제2 스페이서(252)는 비트 라인(190)을 따라 상기 제1 방향으로 연장될 수 있다. 제2 스페이서(252)는 비트 라인(190)을 보호하고 절연하는 역할을 수행할 수 있다.
제2 스페이서(252)는 제3 절연막 패턴(225), 제4 절연막 패턴(245), 제5 절연막 패턴(272) 및 이들에 의해서 정의되는 보이드(void)(237)를 포함할 수 있다. 예시적인 실시예들에 있어서, 보이드(237)는 제3 절연막 패턴(225)의 측벽과 상면, 제4 절연막 패턴(245)의 측벽 및 제5 절연막 패턴(272)의 저면에 의해서 정의될 수 있다.
예시적인 실시예들에 있어서, 제3 절연막 패턴(225), 제5 절연막 패턴(245) 및 제5 절연막 패턴(272)는 실리콘 질화물과 같은 질화물을 포함할 수 있다. 한편, 보이드(237)는 낮은 유전 상수를 가지므로, 제2 스페이서(252)는 낮은 유전율을 가질 수 있으며, 비트 라인들(190) 사이의 기생 커패시턴스를 감소시킬 수 있다.
하드 마스크(200) 상에는 하부 전극(285), 유전막(290) 및 상부 전극(295)을 포함하는 커패시터(300)가 형성될 수 있다. 예시적인 실시예들에 있어서, 커패시터(300)는 액티브 패턴(100)의 제2 영역들(114)에 대응하여 상기 제1 방향 및 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 소자는 제1 콘택(189), 이의 측벽을 둘러싸는 제1 스페이서(210), 비트 라인(190) 및 이의 측벽을 둘러싸는 제2 스페이서(252)를 포함할 수 있다. 이때, 제1 스페이서(210)는 상기 제2 방향으로 제2 스페이서(252)의 제2 폭(W2)과 실질적으로 동일하거나, 제2 폭(W1 W2)보다 큰 제1 폭(W1)을 가질 수 있다. 이에 따라, 제2 콘택(260)이 배치되는 리세스를 형성하기 위한 식각 공정에서, 제1 스페이서(210)는 제1 콘택(189)을 보호할 수 있다. 또한, 제2 스페이서(252)는 제3 절연막 패턴(225), 제4 절연막 패턴(245), 제5 절연막 패턴(272) 및 이들에 의해서 정의되는 보이드(void)(237)를 포함할 수 있다. 이에 따라, 제2 스페이서(252)는 비트 라인들(190) 사이의 기생 커패시턴스를 감소시킬 수 있다.
도 4 내지 도 23은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 도 4, 도 6, 도 8A, 도 8B, 도 10, 도 12, 도 16, 도 18 및 도 22는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이고, 도 5, 도 9, 도 11, 도 13, 도 14, 도 15, 도 17, 도 19, 도 20, 도 21 및 도 23은 각각의 평면도들의 I-I'라인을 따라 자른 단면도들이며, 도 7은 도 6의 II-II' 라인을 따라 자른 단면도이다.
도 4 및 도 5를 참조하면, 기판(100) 상부에 소자 분리막(120)을 형성하고 액티브 영역(110)을 정의할 수 있다.
기판(100)으로서 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판, 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등과 같은 반도체 기판을 사용할 수 있다.
소자 분리막(120)은 실리콘 산화물 및/또는 실리콘 질화물을 사용하는 얕은 트렌치 소자 분리(Shallow Trench Isolation: STI) 공정을 통해 형성될 수 있다. 즉, 기판(100) 상부를 제거하여 제1 트렌치(105)를 형성하고, 이를 매립하는 소자 분리막(120)을 형성할 수 있다. 이에 따라, 기판(100)은 소자 분리막(120)이 형성된 필드 영역과 소자 분리막(120)이 형성되지 않은 액티브 영역으로 구분될 수 있으며, 상기 액티브 영역에 위치하는 기판(100) 상부를 액티브 패턴(110)으로 정의할 수 있다.
예시적인 실시예들에 있어서, 액티브 패턴(110)은 제1 방향 및 상기 제1 방향과 직각을 이루는 제2 방향을 따라 복수 개로 형성될 수 있으며, 각각의 액티브 패턴들(110)은 상기 제1 방향과 예각을 이루는 제3 방향을 따라 연장될 수 있다. 도시되지 않았으나, 액티브 패턴(110)에는 n형 또는 p형 불순물이 주입되어 불순물 영역이 형성될 수 있다.
도 6 및 도 7을 참조하면, 액티브 패턴(110)과 겹치는 제2 트렌치(125)를 형성한 후, 제2 트렌치(125)를 매립하는 게이트 절연막 패턴(130), 게이트 전극(140) 및 캐핑막 패턴(150)를 형성할 수 있다.
제2 트렌치(125)는 기판(100)(즉, 액티브 패턴(110)) 및 소자 분리막(120) 상에 마스크를 형성한 후, 상기 마스크를 식각 마스크로 이용하는 식각 공정을 수행하여 액티브 패턴(110) 및 소자 분리막(120)을 부분적으로 제거하여 제2 트렌치(125)를 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 트렌치(125)는 상기 제2 방향을 따라 연장하며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다. 기판(100)의 액티브 패턴(110)은 적어도 하나 이상의 제2 트렌치(125)와 중첩될 수 있다. 도 6에 도시된 바와 같이, 한 쌍의 제2 트렌치(125)들이 하나의 액티브 패턴(110)과 겹칠 수 있으며, 이에 따라, 기판(100)의 액티브 패턴(110)은 한 쌍의 제2 트렌치(125)들 사이에 위치하는 제1 영역(112)과 단부에 위치하는 제2 영역들(114)으로 분리될 수 있다.
이후, 제2 트렌치(125)를 매립하는 게이트 절연막 패턴(130), 게이트 전극(140) 및 캐핑막 패턴(150)를 순차적으로 형성할 수 있으며, 이에 대한 상세한 설명은 생략한다. 게이트 절연막 패턴(130), 게이트 전극(140) 및 캐핑막 패턴(150)는 상기 제2 방향을 따라 연장될 수 있다.
게이트 절연막 패턴(130), 게이트 전극(140) 및 캐핑막 패턴(150)은 게이트 구조물(160)을 구성할 수 있다. 예를 들어, 게이트 구조물(160)은 기판(100) 상부에 매립된 게이트 전극(140)을 포함하는 매립 채널 어레이 트랜지스터(BCAT: buried channel array transistor)를 구성할 수 있다.
도 8A 및 도 9를 참조하면, 기판(100)(즉, 액티브 패턴(110)), 소자 분리막(120) 및 게이트 구조물(160) 상에 제1 층간 절연막(170) 및 제2 층간 절연막(180)을 형성한 후에, 식각 공정을 통해서 액티브 패턴(110)의 제1 영역(112)을 노출시키는 제1 리세스(185)를 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 층간 절연막(170)은 실리콘 산화물과 같은 산화물을 사용하여 형성할 수 있고, 제2 층간 절연막(180)은 실리콘 질화물과 같은 질화물을 사용하여 형성할 수 있다. 이에 따라, 제1 층간 절연막(170) 및 제2 층간 절연막(180)은 특정한 식각액에 대해서 다른 식각률을 가질 수 있다.
이후, 식각 공정을 통해서, 제1 층간 절연막(170), 제2 층간 절연막(180), 액티브 패턴(110) 및 소자 분리막(120)을 부분적으로 제거하여 제1 리세스(185)을 형성할 수 있다. 즉, 제1 리세스(185)는 액티브 패턴(110)의 상면, 소자 분리막(120)의 상면과 측벽, 제1 층간 절연막(170)의 측벽 및 제2 층간 절연막(180)의 측벽에 의해서 정의될 수 있다. 이에 따라, 제1 리세스(185)은 저면은 제1 리세스(185)와 중첩되지 않는 액티브 영역(110)의 상면보다 낮게 배치될 수 있다.
제1 리세스(185)는 액티브 패턴(110)의 제1 영역(112)을 전체적으로 노출시키도록 형성될 수 있다. 예시적인 실시예들에 있어서, 제2 층간 절연막(180) 상에 제1 영역(112)과 중첩되는 부분을 노출시키는 하드 마스크를 형성하고, 상기 하드 마스크를 식각 마스크로 이용하는 식각 공정을 통해서 제1 리세스(185)를 형성할 수 있다.
다른 예시적인 실시예들에 있어서, 도 8B에 도시된 바와 같이, 제2 층간 절연막(180) 상에 액티브 패턴(110)의 제2 영역(114)과 중첩되는 하드 마스크(183)를 형성하고, 하드 마스크(183) 및 캐핑막 패턴(150)을 식각 마스크로 이용하는 식각 공정을 통해서 제1 리세스(185)를 형성할 수 있다.
도 10 및 도 11을 참조하면, 기판(100) 및/또는 제2 층간 절연막(180) 상에 순차적으로 적층된 제1 콘택(189), 비트 라인(190) 및 하드 마스크(200)를 형성할 수 있다.
구체적으로, 기판(100) 및 제2 층간 절연막(180) 상에 제1 리세스(185)를 매립하는 제1 도전막, 제2 도전막 및 하드 마스크막을 형성한 후, 이들을 패터닝하여 제1 콘택(189), 비트 라인(190) 및 하드 마스크(200)를 형성할 수 있다.
제1 콘택(189) 및 비트 라인(190)은 도핑된 폴리실리콘, 금속 또는 금속 질화물을 사용하여 형성할 수 있다. 예를 들어, 제1 콘택(189)은 도핑된 폴리실리콘을 사용하여 형성할 수 있으며, 비트 라인(190)은 도핑된 폴리실리콘 및 텅스텐과 같은 금속을 사용하여 다층 구조를 가지도록 형성할 수 있다. 또한, 하드 마스크(200)는 실리콘 질화물과 같은 질화물을 사용하여 형성할 수 있다.
예시적인 실시예들에 있어서, 비트 라인(190) 및 하드 마스크(200)는 상기 제1 방향을 따라 연장하며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 또한, 제1 콘택(189)는 각기 제1 리세스(185) 내에 배치되며, 액티브 패턴(110)의 제1 영역(112)과 중첩되도록 배치될 수 있다. 이에 따라, 제1 콘택(189)은 비트 라인(190)과 액티브 패턴(110)의 제1 영역(112)을 전기적으로 연결할 수 있다. 즉, 제1 콘택(189)은 상기 반도체 장치의 비트 라인 콘택으로 역할을 할 수 있다.
도 12 및 도 13을 참조하면, 제1 리세스(185)에 의해서 노출된 액티브 패턴(110), 소자 분리막(120) 및 제1 층간 절연막(170)을 부분적으로 제거하여 확장된 제1 리세스(187)를 형성할 수 있다.
구체적으로, 식각액을 사용하는 습식 식각 공정을 수행하여, 등방성 식각 공정을 통해서 제1 리세스(185)를 확장시킬 수 있다. 예를 들어, 상기 식각액은 제2층간 절연막(180)에 대해서 상대적으로 낮은 식각률을 가질 수 있으므로, 제2 층간 절연막(180)에 의해서 커버되지 않은 기판(100)(즉, 액티브 패턴(110)), 소자 분리막(120) 및 제1 층간 절연막(170) 부분이 제거될 수 있다.
이에 따라, 확장된 제1 리세스(187)는 액티브 패턴(110)의 상면, 소자 분리막(120)의 상면과 측벽, 제1 층간 절연막(170)의 측벽 및 제2 층간 절연막(180)의 측벽과 저면에 의해서 정의될 수 있다. 이 때, 제1 리세스(187)의 하부는 제1 리세스(187)의 상부보다 큰 폭을 가질 수 있다. 즉, 제2 층간 절연막(180)에 의해서 정의된 제1 리세스(187) 상부의 폭은 제1 층간 절연막(170) 또는 소자 분리막(120)에 의해서 정의된 제1 리세스(187) 하부의 폭보다 작을 수 있다.
도 14를 참조하면, 확장된 제1 리세스(187)를 매립하는 제1 스페이서(210)를 형성할 수 있다.
구체적으로, 제2 층간 절연막(180)의 상면, 하드 마스크(200)의 상면과 측벽, 비트 라인(190)의 측벽 및 확장된 제1 리세스(187)의 내벽 상에 제1 절연막 및 제2 절연막을 순차적으로 적층한 후, 상기 제1 절연막 및 상기 제2 절연막을 부분적으로 제거하여 확장된 제1 리세스(187)를 매립하는 제1 절연막 패턴(212) 및 제2 절연막 패턴(214)을 형성할 수 있다.
이에 따라, 제1 절연막 패턴(212)과 제2 절연막 패턴(214)은 제1 스페이서(210)를 구성할 수 있다. 제1 스페이서(210)는 확장된 제1 리세스(187)를 매립하면서, 제1 콘택(189)의 측벽을 둘러싸도록 배치될 수 있다. 이에 따라, 제1 스페이서(210)는 확장된 제1 리세스(187)에 대응하는 형상을 가질 수 있다. 즉, 제1 스페이서(210)는 기판(100)의 상면에 평행한 방향으로 확장된 폭을 가질 수 있다. 즉, 제1 스페이서(210)는 상기 제2 방향으로 이후 설명하는 제2 스페이서(250)의 제2 폭(W2)보다 큰 제1 폭(W1)을 가질 수 있다. 또한, 제1 스페이서(210)의 상면은 제2 층간 절연막(180)의 상면보다 낮도록 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 절연막 패턴(212)은 실리콘 산화물과 같은 산화물을 사용하여 형성할 수 있고, 제2 절연막 패턴(214)은 실리콘 질화물과 같은 질화물을 사용하여 형성할 수 있다.
도 15을 참조하면, 제2 층간 절연막(180)의 상면, 하드 마스크(200)의 상면과 측벽, 비트 라인(190)의 측벽 및 제1 스페이서(210)의 상면에 제3 절연막(220) 및 제4 절연막(230)을 순차적으로 형성할 수 있다.
예시적인 실시예들에 있어서, 제3 절연막(220)은 실리콘 질화물과 같은 질화물을 사용하여 형성할 수 있고, 제4 절연막(230)은 실리콘 산화물과 같은 산화물을 사용하여 형성할 수 있다.
도 16 및 도 17을 참조하면, 제3 절연막(220) 및 제4 절연막(230)을 부분적으로 제거하여 제3 절연막 패턴(225) 및 제4 절연막 패턴(235)을 형성하고, 이를 덮는 제5 절연막(240)을 형성할 수 있다.
구체적으로, 이방성 식각 공정을 수행하여, 제3 절연막(220) 및 제4 절연막(230)을 부분적으로 제거할 수 있다. 이에 따라, 제3 절연막 패턴(225)은 비트 라인(190)의 측벽, 하드 마스크(200)의 측벽 및 제1 스페이서(210)의 상면에 배치될 수 있고, 제4 절연막 패턴(235)은 제3 절연막 패턴(225) 상에 배치될 수 있다. 예시적인 실시예들에 있어서, 제3 절연막 패턴(225) 및 제4 절연막 패턴(235)는 상기 제1 방향을 따라 연장하며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
또한, 제5 절연막(240)은 제3 절연막 패턴(225), 제4 절연막 패턴(235), 하드 마스크(200)를 덮도록 형성될 수 있다. 예시적인 실시예들에 있어서, 제5 절연막(240)은 실리콘 질화물과 같은 질화물을 사용하여 형성할 수 있다.
도 18 및 도 19를 참조하면, 제5 절연막(240), 제2 층간 절연막(180), 제1 층간 절연막(170), 소자 분리막(120) 및 액티브 패턴(110)을 부분적으로 제거하여 제2 리세스(255)를 형성할 수 있다.
예시적인 실시예들에 있어서, 제4 절연막 패턴(235), 하드 마스크(200) 및 캐핑막 패턴(150)을 식각 마스크로 사용하는 건식 식각 공정을 수행하여, 제5 절연막(240), 제2 층간 절연막(180), 제1 층간 절연막(170), 소자 분리막(120) 및 액티브 패턴(110)을 부분적으로 제거하여 제2 리세스(255)를 형성할 수 있다. 상기 건식 식각 공정은 이방성 식각 공정일 수 있으며, 제2 리세스(255)는 액티브 패턴(110) 및 소자 분리막(120)을 부분적으로 노출시킬 수 있다.
다른 예시적인 실시예들에 있어서, 상기 건식 식각 공정을 수행하기 전에, 제5 절연막(240) 상에 캐핑막 패턴(150)과 중첩되도록 배치되는 절연막 패턴을 형성할 수 있고, 상기 절연막 패턴을 상기 건식 식각 공정의 식각 마스크로 이용할 수도 있다.
이에 따라, 제2 리세스(255)는 액티브 패턴(110)(즉, 제2 영역(114))의 상면, 소자 분리막(120)의 상면, 제1 층간 절연막(170)의 측벽, 제2 층간 절연막(180)의 측벽 및 제1 절연막 패턴(212)(또는 제2 절연막 패턴(214))의 측벽에 의해서 정의될 수 있다.
또한, 상기 식각 공정으로 통해서 제5 절연막(240)이 부분적으로 제거되어 제5 절연막 패턴(245)이 형성될 수 있으며, 제3 절연막 패턴(225), 제4 절연막 패턴(235) 및 제5 절연막 패턴(245)은 제2 스페이서(250)를 구성할 수 있다. 제2 스페이서(250)는 비트 라인(190) 및 하드 마스크(200)의 측벽을 둘러싸도록 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 스페이서(250)는 제1 스페이서(210)보다 좁은 폭을 가질 수 있다.
도 20을 참조하면, 제2 층간 절연막(180), 제1 층간 절연막(170), 소자 분리막(120) 및 액티브 패턴(110)을 부분적으로 제거하여 확장된 제2 리세스(257)를 형성할 수 있다.
구체적으로, 식각액을 사용하는 습식 식각 공정을 수행하여, 등방성 식각 공정을 통해서 제2 리세스(225)를 확장시킬 수 있다. 예를 들어, 상기 식각액은 제2절연막 패턴(214)에 대해서 상대적으로 낮은 식각률을 가질 수 있다.
이에 따라, 확장된 제2 리세스(227)는 액티브 패턴(110)의 상면, 소자 분리막(120)의 상면, 제1 층간 절연막(170)의 측벽, 제2 층간 절연막(180)의 측벽 및 제2 절연막 패턴(214)의 측벽에 의해서 정의될 수 있다. 제2 리세스(225)가 확장됨에 따라, 이에 의해서 노출된 액티브 패턴(110)의 상면의 면적이 증가할 수 있다.
한편, 제1 스페이서(210)는 제2 스페이서(250)보다 넓은 폭을 가질 수 있으므로, 상기 습식 식각 공정에 의해서 부분적으로 식각되어도 제1 콘택(189)은 확장된 제2 리세스(227)에 의해서 노출되지 않을 수 있다. 이에 따라, 제1 스페이서(210)는 제1 콘택(189)을 효과적으로 보호할 수 있으며, 상기 반도체 소자의 신뢰성이 향상될 수 있다.
도 21을 참조하면, 제2 콘택(260), 제6 절연막 패턴(270) 및 제3 콘택(275)을 순차적으로 형성할 수 있다.
제2 콘택(260)은 하드 마스크(200) 및 제5 절연막 패턴(245) 상에 확장된 제2 리세스(227)를 매립하는 제3 도전막을 형성한 후, 상기 제3 도전막 상부를 제거하여 형성할 수 있다. 예를 들어, 제3 도전막은 도핑된 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 등을 사용하여 형성할 수 있다.
이에 따라, 제2 콘택(260)은 액티브 패턴(110)의 상면과 직접적으로 접촉할 수 있다. 확장된 제2 리세스(227)에 의해서 노출된 액티브 패턴(110)의 상면의 면적이 증가함에 따라, 제2 콘택(260)과 액티브 패턴(110) 사이의 전기적 저항이 감소될 수 있다. 이에 따라, 상기 반도체 소자의 전기적 특성이 향상될 수 있다.
제6 절연막 패턴(270)은 하드 마스크(200), 제5 절연막 패턴(245) 및 제2 콘택(260) 상에 제6 절연막을 형성하고, 이를 부분적으로 제거하여 형성할 수 있다.
한편, 제3 콘택(275)은 제6 절연막 패턴(270) 상에 배치되며 제2 콘택(260)과 전기적으로 연결될 수 있다. 즉, 제3 콘택(275)은 제2 콘택(260)을 통해서 액티브 패턴(110)의 제2 영역(114)에 전기적으로 연결될 수 있다. 즉, 제2 콘택(260) 및 제3 콘택(275)은 이후 형성될 커패시터를 액티브 패턴(110)과 연결하는 커패시터 콘택으로 역할을 할 수 있다.
도 22 및 도 23을 참조하면, 제3 콘택(275)과 전기적으로 연결되는 커패시터(300)를 형성할 수 있다.
커패시터(300)는 하부 전극(285), 유전막(290) 및 상부 전극(295)을 포함하도록 형성할 수 있다.
하부 전극(285)은 제3 콘택(275) 상에 식각 저지막(280) 및 제3 층간 절연막을 형성하고, 식각 저지막(280) 및 상기 제3 층간 절연막을 부분적으로 제거하여 제3 콘택(275)이 노출시키는 개구를 형성한 후, 상기 개구의 내벽 및 상기 제3 층간 절연막 상에 하부 전극막을 형성하고, 상기 하부 전극막 상부를 평탄화함으로써 형성할 수 있다. 이후, 식각 공정을 통해서, 상기 제3 층간 절연막을 제거할 수 있다.
유전막(290)은 하부 전극(285) 및 식각 저지막(280) 상에 실리콘 질화물 또는 실리콘 질화물보다 높은 유전 상수를 갖는 고유전율 물질을 사용하여 형성할 수 있다. 예를 들어, 상기 고유전율 물질은 탄탈륨 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물 등을 포함할 수 있으며, 이들은 단독으로 또는 조합의 형태로 사용될 수 있다.
이후, 상부 전극(295)은 금속, 금속 질화물 혹은 도핑된 폴리실리콘을 사용하여 CVD 공정, PVD 공정, ALD 공정 등을 수행함으로써 형성할 수 있다. 도시된 도면과 달리, 상부 전극(295)은 박막 형태로 형성될 수 있다.
도 24 내지 도 29는 다른 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 상기 반도체 소자의 제조 방법은 도 4 내지 도 23을 참조하여 설명한 반도체 소자의 제조 방법이 포함하는 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 유사한 구성 요소에는 유사한 참조 부호를 부여하여, 이에 대한 자세한 설명은 생략한다.
도 24 및 도 25를 참조하면, 도 4 내지 도 9를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정을 수행할 수 있다. 즉, 기판(100) 상부에 소자 분리막(120)을 형성하고 액티브 영역(110)을 정의하고, 액티브 패턴(110)과 겹치는 제2 트렌치(125)를 형성한 후, 제2 트렌치(125)를 매립하는 게이트 절연막 패턴, 게이트 전극 및 캐핑막 패턴(150)를 형성한다. 이후, 기판(100)(즉, 액티브 패턴(110)), 소자 분리막(120) 및 게이트 구조물(160) 상에 제1 층간 절연막(170) 및 제2 층간 절연막(180)을 형성하고, 제2 층간 절연막(180) 상에 액티브 패턴(110)의 제2 영역(114)과 중첩되는 하드 마스크(183)를 형성하고, 하드 마스크(183) 및 캐핑막 패턴(150)을 식각 마스크로 이용하는 식각 공정을 통해서 제1 리세스(186)를 형성할 수 있다.
도 26 및 도 27을 참조하면, 제1 리세스(186)에 의해서 노출된 액티브 패턴(110), 소자 분리막(120) 및 제1 층간 절연막(170)을 부분적으로 제거하여 확장된 제1 리세스(188)를 형성할 수 있다. 상기 식각 공정은 도 12 및 도 13을 참조로 설명한 식각 공정과 실질적으로 동일하거나 유사할 수 있다.
도 28 및 도 29를 참조하면, 기판(100) 및/또는 제2 층간 절연막(180) 상에 순차적으로 적층된 제1 콘택(189), 비트 라인(190) 및 하드 마스크(200)를 형성할 수 있다. 상기 공정은 도 10 및 도 11을 참조로 설명한 공정들과 실질적으로 유사할 수 있다.
이후, 도 14 내지 도 23을 참조로 설명한 공정들과 유사한 공정들을 수행하여 반도체 소자를 완성할 수 있다.
도 30은 예시적인 실시예들에 따른 반도체 장치를 포함하는 시스템을 설명하기 위한 블록도이다.
도 30를 참조하면, 시스템(400)은 메모리(410), 메모리(410)의 동작을 제어하는 메모리 컨트롤러(420), 정보를 출력하는 표시부재(430), 정보를 입력받는 인터페이스(440) 및 이들을 제어하기 위한 메인 프로세서(450)를 포함한다. 메모리(410)는 본 발명의 실시예들에 따른 반도체 장치일 수 있다. 메모리(410)는 메인 프로세서(450)에 바로 연결되거나 또는 버스(BUS) 등을 통해 연결될 수 있다. 시스템(400)은 컴퓨터, 휴대용 컴퓨터, 랩톱 컴퓨터, 개인휴대 단말기, 태블릿, 휴대폰, 디지털 음악 재생기 등에 적용될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 105: 제1 트렌치
110: 액티브 패턴 112: 제1 영역
114: 제2 영역 120: 소자 분리막
125: 제2 트렌치 130: 게이트 절연막 패턴
140: 게이트 전극 150: 캐핑막 패턴
160: 게이트 구조물 170: 제1 층간 절연막
180: 제2 층간 절연막 183: 하드 마스크
185: 제1 리세스 187: 확장된 제1 리세스
189: 제1 콘택 190: 비트 라인
200: 하드 마스크 210: 하부 스페이서
212: 제1 절연막 패턴 214: 제2 절연막 패턴
220: 제3 절연막 225: 제3 절연막 패턴
230: 제4 절연막 235: 제4 절연막 패턴
240: 제5 절연막 250: 상부 스페이서
255: 제2 리세스 257: 확장된 제2 리세스
260: 제2 콘택 270: 제6 절연막 패턴
275: 제3 콘택 280: 식각 저지막
285: 하부 전극 290: 유전막
295: 상부 전극 300: 커패시터

Claims (10)

  1. 기판 상부에 소자 분리막을 형성하여, 상기 소자 분리막에 의해 둘러싸이는 액티브 패턴을 정의하는 단계;
    상기 액티브 패턴 및 상기 소자 분리막 상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막, 상기 액티브 패턴 및 상기 소자 분리막을 부분적으로 제거하여 제1 리세스를 형성하는 단계;
    상기 제1 리세스에 의해서 노출된 상기 액티브 패턴 상에 제1 콘택을 형성하는 단계;
    상기 제1 콘택 및 상기 층간 절연막 상에, 상기 기판의 상면에 평행한 제1 방향으로 연장하는 비트 라인을 형성하는 단계;
    등방성 식각 공정을 통해서 상기 액티브 패턴 및 상기 소자 분리막을 부분적으로 제거하여 확장된 제1 리세스를 형성하는 단계;
    상기 확장된 제1 리세스를 매립하며, 상기 제1 콘택의 측벽을 둘러싸는 제1 스페이서를 형성하는 단계; 및
    상기 비트 라인의 측벽을 둘러싸는 복수의 제2 스페이서들을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제1 항에 있어서, 상기 확장된 제1 리세스를 형성하는 단계는 상기 제1 콘택을 형성하는 단계 및 상기 비트 라인을 형성하는 단계 이후에 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제1 항에 있어서, 상기 확장된 제1 리세스를 형성하는 단계는 상기 제1 콘택을 형성하는 단계 및 상기 비트 라인을 형성하는 단계 이전에 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제1 항에 있어서, 상기 제1 방향에 수직한 제2 방향으로 상기 제1 스페이서의 제1 폭은 상기 제2 스페이서의 제2 폭 이상인 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제1 항에 있어서, 상기 제1 스페이서를 형성하는 단계는,
    상기 확장된 제1 리세스의 내벽, 상기 제1 콘택의 측벽 및 상기 층간 절연막 상에 제1 절연막을 형성하는 단계;
    상기 제1 절연막 상에 제2 절연막을 형성하는 단계; 및
    상기 층간 절연막 상에 배치된 상기 제1 절연막 및 제2 절연막 부분들을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제5 항에 있어서, 상기 제1 절연막은 실리콘 산화물을 포함하며, 상기 제2 절연막은 실리콘 질화물을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제1 항에 있어서, 상기 층간 절연막, 상기 액티브 패턴 및 상기 소자 분리막을 부분적으로 제거하여 상기 제2 스페이서들 사이에 상기 액티브 패턴을 노출시키는 확장된 제2 리세스를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제7 항에 있어서, 상기 확장된 제2 리세스를 형성하는 단계는,
    건식 식각 공정을 통해서 상기 층간 절연막, 상기 액티브 패턴 및 상기 소자 분리막을 부분적으로 제거하여 제2 리세스를 형성하는 단계; 및
    등방성 습식 식각 공정을 통해서, 상기 액티브 패턴 및 상기 소자 분리막을 부분적으로 제거하여 상기 제2 리세스를 확장하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제8 항에 있어서, 상기 등방성 습식 식각 공정은 실리콘 질화물에 대해서 실리콘 산화물보다 낮은 식각률을 갖는 식각액을 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 삭제
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