TWI908112B - 封裝基板及其製法 - Google Patents

Abstract

一種封裝基板，其製法係於板體上形成異質層，以於該異質層上形成線路結構，再移除該板體，以於後續移除該異質層時，不會微蝕刻該線路結構之線路層，故於後續製程中，銲球可有效結合於該線路層上，以避免空銲之問題。

Description

封裝基板及其製法

本發明係有關一種半導體封裝製程，尤指一種可提升可靠度之封裝基板及其製法。

隨著電子產業的蓬勃發展，電子產品在型態上趨於輕薄短小，在功能上則朝高性能、高功能、高速化的研發方向。因此，為滿足半導體裝置之高積集度(Integration)及微型化(Miniaturization)需求，故於封裝製程中，常常採用具有高密度及細間距之線路的封裝基板。

圖1A至圖1F係為習知封裝基板1之製法之剖面示意圖。

如圖1A所示，提供一承載件9，其在板體90二表面上分別具有離形層91，並於該離形層91上形成一銅箔92。

如圖1B所示，於銅箔92上進行圖案化製程以形成第一線路層11。

如圖1C所示，於該第一線路層11上形成一介電層12，再於該介電層12中形成複數盲孔120。

如圖1D所示，於該介電層12上及盲孔120中電鍍銅材，以於該介電層12上形成第二線路層13，且於該盲孔120中形成複數電性連接該第一線 路層11與第二線路層13之導電盲孔14，以形成無核心層式(coreless)線路結構1a。

如圖1E所示，藉由該離形層91分開該板體90與該線路結構1a，並保留該銅箔92於該介電層12與該第一線路層11上。

如圖1F所示，蝕刻移除該銅箔92，同時微蝕該第一線路層11之部分材質，以避免相鄰線路間相連造成短路，因而於該介電層12上形成複數凹槽15。

如圖1G所示，於該介電層12之相對兩側上分別形成一具有複數開孔100之防銲層10，以令該第一線路層11與第二線路層13之部分表面外露於該些開孔100，供一電子裝置3透過複數銲球16接置於該第一線路層11上。

惟，習知封裝基板1中，於蝕刻移除該銅箔92時會一併微蝕該第一線路層11，導致該些凹槽15之深度D不一致，因而難以有效結合所有銲球16，故該封裝基板1之可靠度不佳。例如，部分凹槽15之深度過深，使該銲球16難以結合該第一線路層11，造成空銲或未濕潤(non-wetting)之問題。

再者，因於蝕刻移除該銅箔92時會一併微蝕該第一線路層11，故部分第一線路層11會發生側蝕之情況，導致該第一線路層11受損，甚至斷開，因而造成該第一線路層11與該銲球16之間的訊號傳輸不良。

因此，如何克服上述習知技術的種種問題，實已成目前亟欲解決的課題。

鑑於上述習知技術之種種缺失，本發明係提供一種封裝基板，係包括：介電層，係具有相對之第一表面與第二表面；第一線路層，係嵌埋於該介電層之第一表面中，其中，該第一線路層係齊平該介電層之第一表面；異質層，係形成於該介電層之第一表面上；第二線路層，係形成於該介電層之第二表面上；以及複數導電盲孔，係形成於該介電層中並電性連接該第一線路層與第二線路層。

本發明亦提供一種封裝基板之製法，係包括：提供一其上具有異質層之板體；於該異質層上形成第一線路層；於該異質層與該第一線路層上形成一介電層，且該介電層係定義有相對之第一表面與第二表面，以令該介電層之第一表面結合至該異質層上；於該介電層之第二表面上形成第二線路層，且於該介電層中形成複數電性連接該第一線路層與第二線路層之導電盲孔；以及移除該板體。

前述之製法中，該板體上係先形成一離形層，再將該異質層形成於該離形層上。

前述之製法中，復包括移除該異質層。

前述之封裝基板及其製法中，形成該第一線路層之材質係不同於形成該異質層之材質。

前述之封裝基板及其製法中，該異質層係為非銅層之導電材。例如，該導電材係為異方性導電膜。

由上可知，本發明之封裝基板及其製法，主要藉由該異質層之配置，以於移除該異質層時不會微蝕該第一線路層，因而於移除該異質層時，可有效控制該第一線路層之厚度，故相較於習知技術，本發明於後續製程中，銲球可 有效結合於該第一線路層上，因而可避免空銲或未濕潤(non-wetting)之問題，以提升可靠度。

再者，藉由該異質層之配置，以於移除該異質層時，不會移除該第一線路層之部分材質，因而可有效防止該第一線路層發生側蝕之情況，故相較於習知技術，本發明可避免該第一線路層受損(如斷開)之問題，以提升該第一線路層與銲球之間的訊號傳輸之良率。

1,2:封裝基板

1a,2a:線路結構

10:防銲層

100,200:開孔

11,21:第一線路層

12,22:介電層

120,220:盲孔

13,23:第二線路層

14,24:導電盲孔

15:凹槽

16:銲球

20:絕緣保護層

22a:第一表面

22b:第二表面

26:導電元件

3:電子裝置

9:承載件

90:板體

91:離形層

92:銅箔

93:異質層

D:深度

圖1A至圖1G係為習知封裝基板之製法之剖視示意圖。

圖2A至圖2G係為本發明之封裝基板之製法之剖面示意圖。

以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。

須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「第一」、「第二」、「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。

圖2A至圖2G係為本發明之封裝基板2之製法之剖面示意圖。

如圖2A所示，提供一承載件9，其在板體90之相對兩表面上設有一離形層91，並於各該離形層91上形成一異質層93。

於本實施例中，該異質層93係為非銅層之導電材，如異方性導電膜(Anisotropic Conductive Film，簡稱ACF)。

如圖2B所示，進行圖案化佈線製程，以於該異質層93上形成第一線路層21。

於本實施例中，該第一線路層21係為銅材，使形成該第一線路層21之材質不同於形成該異質層93之材質。例如，該第一線路層21係採用線路重佈層(Redistribution layer，簡稱RDL)規格。

如圖2C所示，於該承載件9之異質層93上形成一介電層22，且該介電層22係定義有相對之第一表面22a與第二表面22b，以令該介電層22之第一表面22a結合至該異質層93上，再於該介電層22之第二表面22b上形成複數盲孔220。

於本實施例中，該介電層22係為味之素增層膜(Ajinomoto build-up film，簡稱ABF)、聚對二唑苯(Polybenzoxazole，簡稱PBO)、聚醯亞胺(Polyimide，簡稱PI)、具玻纖之預浸材(Prepreg，簡稱PP)或其它介電材。

如圖2D所示，於該介電層22之第二表面22b上形成第二線路層23，且於該介電層22之盲孔220中形成複數電性連接該第一線路層21與第二線路層23之導電盲孔24，以形成無核心層式(coreless)線路結構2a。

於本實施例中，採用增層法(build-up process)以電鍍金屬(如銅材)或其它方式製作該第二線路層23。例如，先於該介電層22之第二表面22b上利 用雷射方式形成複數盲孔220，再於該介電層22上及盲孔220中電鍍銅材，以一體形成該第二線路層23與該導電盲孔24。

再者，該第二線路層23與該導電盲孔24係為銅材。例如，該第二線路層23與該導電盲孔24係採用線路重佈層(Redistribution layer，簡稱RDL)規格。

應可理解地，利用增層法，該線路結構2a可依需求設計介電層22之層數，以製作所需層數之第二線路層23。

如圖2E所示，藉由該離形層91分開該承載件9之板體90與該線路結構2a，以保留該異質層93於該介電層22之第一表面22a上。

於本實施例中，以剝離或其它方式移除該離形層91。

如圖2F所示，蝕刻移除該異質層93，以令該第一線路層21嵌埋於該介電層22中並外露於該介電層22之第一表面22a，且該第一線路層21齊平該介電層22之第一表面22a。

於本實施例中，可蝕刻該異質層93(Ni材)之蝕刻劑係包含游離氫(Free hydrogen)、硝酸根(Nitrate)、磷酸根(Phosphate radical)及/或金屬離子(Metal ions)，故當蝕刻該異質層93時，不會蝕刻該第一線路層21。

如圖2G所示，於該介電層22之第一表面22a與第二表面22b上分別形成一具有複數開孔200之絕緣保護層20，如防銲層，以令該第一線路層21與第二線路層23之部分表面外露於該些開孔200。

另外，於後續製程中，可於該第一線路層21或第二線路層23上結合一電子裝置3。於本實施例中，該電子裝置3係透過複數導電元件26接置 並電性連該至該第一線路層21。該電子裝置3例如半導體晶片、被動元件、矽中介板、電路板或其它元件，以形成一電子封裝件。

因此，本發明之製法主要藉由形成一材質不同於該第一線路層21之異質層93，以於移除該異質層93時不會微蝕該第一線路層21，故於移除該異質層93後，該第一線路層21齊平該介電層22之第一表面22a，而於該介電層22之第一表面22a上不會形成凹槽，致使該複數導電元件26能有效結合於該第一線路層21上，因而能避免空銲(即未銲接該電子裝置3)或未濕潤之問題。

再者，藉由形成該第一線路層21之材質不同於形成該異質層93之材質，故於移除該異質層93時，不會移除該第一線路層21之部分材質，以有效防止該第一線路層21發生側蝕(lateral etching)之情況，因而能避免受損(如斷開)之問題，進而避免該第一線路層21與該導電元件26之間的訊號傳輸不良之問題。

本發明亦提供一種封裝基板2，係包括：至少一介電層22、一第一線路層21、異質層93、至少一第二線路層23以及複數導電盲孔24。

所述之介電層22係具有相對之第一表面22a與第二表面22b。

所述之第一線路層21係嵌埋於該介電層22之第一表面22a中，其中，該第一線路層21係齊平該介電層22之第一表面22a。

所述之異質層93係形成於該介電層22之第一表面22a上。

所述之第二線路層23係形成於該介電層22之第二表面22b上。

所述之導電盲孔24係形成於該介電層22中並電性連接該第一線路層21與第二線路層23。

於一實施例中，形成該第一線路層21之材質係不同於形成該異質層93之材質。

於一實施例中，該異質層93係為非銅層之導電材，如異方性導電膜。

綜上所述，本發明之封裝基板及其製法，係藉由該異質層之配置，以有效控制該第一線路層之厚度呈現一致，使該導電元件能有效結合於該第一線路層上，因而能避免空銲或未濕潤之問題，故本發明能提升可靠度。

再者，藉由該異質層之配置，以於移除該異質層時，不會移除該第一線路層之部分材質，因而有效防止該第一線路層發生側蝕之情況，故本發明能避免該第一線路層受損(如斷開)之問題，以提升該第一線路層與該銲球之間的訊號傳輸之良率。

上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。

2:封裝基板

2a:線路結構

21:第一線路層

22:介電層

22a:第一表面

22b:第二表面

23:第二線路層

24:導電盲孔

93:異質層

Claims (10)

1. 一種封裝基板，係包括：介電層，係具有相對之第一表面與第二表面；第一線路層，係嵌埋於該介電層之第一表面中，其中，該第一線路層係齊平該介電層之第一表面；異質層，係形成於該介電層之第一表面上，且齊平該介電層之第一表面；第二線路層，係形成於該介電層之第二表面上；以及複數導電盲孔，係形成於該介電層中並電性連接該第一線路層與第二線路層。
2. 如請求項1所述之封裝基板，其中，形成該第一線路層之材質係不同於形成該異質層之材質。
3. 如請求項1所述之封裝基板，其中，該異質層係為非銅層之導電材。
4. 如請求項3所述之封裝基板，其中，該導電材係為異方性導電膜。
5. 一種封裝基板之製法，係包括：提供一其上具有異質層之板體；於該異質層上形成第一線路層；於該異質層與該第一線路層上形成一介電層，且該介電層係定義有相對之第一表面與第二表面，以令該介電層之第一表面結合至該異質層上；於該介電層之第二表面上形成第二線路層，且於該介電層中形成複數電性連接該第一線路層與第二線路層之導電盲孔；以及 移除該板體。
6. 如請求項5所述之封裝基板之製法，其中，形成該第一線路層之材質係不同於形成該異質層之材質。
7. 如請求項5所述之封裝基板之製法，其中，該異質層係為非銅層之導電材。
8. 如請求項7所述之封裝基板之製法，其中，該導電材係為異方性導電膜。
9. 如請求項5所述之封裝基板之製法，其中，該板體上係先形成一離形層，再將該異質層形成於該離形層上。
10. 如請求項5所述之封裝基板之製法，復包括移除該異質層。