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TWI815280B - 電晶體結構 - Google Patents

電晶體結構 Download PDF

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TWI815280B
TWI815280B TW111102343A TW111102343A TWI815280B TW I815280 B TWI815280 B TW I815280B TW 111102343 A TW111102343 A TW 111102343A TW 111102343 A TW111102343 A TW 111102343A TW I815280 B TWI815280 B TW I815280B
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蒲士杰
藤卷浩和
李致毅
戴執中
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力晶積成電子製造股份有限公司
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Abstract

一種電晶體結構，包括基底、隔離結構、第一閘極、第二閘極、介電間隙壁與導電間隙壁。隔離結構設置在基底中。第一閘極設置在基底上。第一閘極與基底彼此電性隔離。第二閘極設置在隔離結構上。第一閘極與第二閘極彼此分離且彼此電性隔離。介電間隙壁圍繞第一閘極的側壁與第二閘極的側壁。導電間隙壁設置在介電間隙壁上，且圍繞第一閘極的側壁與第二閘極的側壁。第二閘極與導電間隙壁彼此電性連接。

Description

電晶體結構
本發明是有關於一種半導體結構，且特別是有關於一種電晶體結構。
電晶體元件的品質因數(figure of merit，FOM)是由導通電阻(Ron)與閘極/汲極充電電荷量(Qgd)的乘積所決定。此外，閘極/汲極充電電荷量是由閘極與汲極之間的米勒電容(miller capacitance)(如，邊緣電容(fringe capacitance))所決定。目前，為了提高電晶體元件的能量轉換效率並抑制功率損耗，必須降低電晶體元件的品質因數。因此，如何有效地降低電晶體元件的品質因數為目前持續努力的目標。
本發明提供一種電晶體結構，其可有效地降低電晶體元件的品質因數。
本發明提出一種電晶體結構，包括基底、隔離結構、第一閘極、第二閘極、介電間隙壁與導電間隙壁。隔離結構設置在 基底中。第一閘極設置在基底上。第一閘極與基底彼此電性隔離。第二閘極設置在隔離結構上。第一閘極與第二閘極彼此分離且彼此電性隔離。介電間隙壁圍繞第一閘極的側壁與第二閘極的側壁。導電間隙壁設置在介電間隙壁上，且圍繞第一閘極的側壁與第二閘極的側壁。第二閘極與導電間隙壁彼此電性連接。
依照本發明的一實施例所述，在上述電晶體結構中，第二閘極不位在任何主動區上。
依照本發明的一實施例所述，在上述電晶體結構中，第一閘極與第二閘極可在第一閘極的閘極寬度方向上排列。
依照本發明的一實施例所述，在上述電晶體結構中，部分介電間隙壁可位在第一閘極與第二閘極之間。部分導電間隙壁可位在第一閘極與第二閘極之間。
依照本發明的一實施例所述，在上述電晶體結構中，導電間隙壁與第一閘極可電性連接至不同的電壓源。
依照本發明的一實施例所述，在上述電晶體結構中，更可包括共用接觸窗(share contact)。共用接觸窗電性連接至第二閘極與導電間隙壁。
依照本發明的一實施例所述，在上述電晶體結構中，更可包括第三閘極。第三閘極設置在隔離結構上。第二閘極位在第一閘極與第三閘極之間。第一閘極與第三閘極彼此分離且彼此電性隔離。介電間隙壁與導電間隙壁分別圍繞第三閘極的側壁。第二閘極、第三閘極與導電間隙壁彼此電性連接。
依照本發明的一實施例所述，在上述電晶體結構中，部分介電間隙壁可位在第一閘極與第二閘極之間以及第二閘極與第三閘極之間。部分導電間隙壁可位在第一閘極與第二閘極之間以及第二閘極與第三閘極之間。
依照本發明的一實施例所述，在上述電晶體結構中，可包括彼此分離的多個第一閘極與彼此分離的多個第二閘極。第三閘極可位在多個第二閘極的同一側。
依照本發明的一實施例所述，在上述電晶體結構中，可包括彼此分離的多個第一閘極。第二閘極可位在多個第一閘極的同一側。
基於上述，在本發明所提出的電晶體結構中，第一閘極與第二閘極彼此電性隔離，導電間隙壁圍繞第一閘極的側壁與第二閘極的側壁，且第二閘極與導電間隙壁彼此電性連接。因此，可藉由對導電間隙壁施加電壓(如，接地電壓)來抑制邊緣電容，藉此可降低整體米勒電容。如此一來，可有效地降低電晶體元件的品質因數，進而提高電晶體元件的能量轉換效率並抑制功率損耗。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
10,20,30,40:電晶體結構
100:基底
102:隔離結構
104,106:閘極
108:介電間隙壁
110:導電間隙壁
112,114:摻雜區
116:井區
118:深井區
120:閘介電層
122:共用接觸窗
124:接觸窗
126:介電層
AA:主動區
D1:閘極寬度方向
D2:通道長度方向
R:凹槽
圖1A為根據本發明的一些實施例電晶體結構的上視圖。
圖1B為沿著圖1A中的I-I’剖面線的剖面圖。
圖1C為沿著圖1A中的II-II’剖面線的剖面圖。
圖2為根據本發明的另一些實施例電晶體結構的上視圖。
圖3為根據本發明的另一些實施例電晶體結構的上視圖。
圖4為根據本發明的另一些實施例電晶體結構的上視圖。
下文列舉實施例並配合附圖來進行詳細地說明，但所提供的實施例並非用以限制本發明所涵蓋的範圍。為了方便理解，在下述說明中相同的構件將以相同的符號標示來說明。此外，附圖僅以說明為目的，並未依照原尺寸作圖。另外，上視圖中的特徵與剖面圖中的特徵並非按相同比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1A為根據本發明的一些實施例電晶體結構的上視圖。圖1B為沿著圖1A中的I-I’剖面線的剖面圖。圖1C為沿著圖1A中的II-II’剖面線的剖面圖。
請參照圖1A至圖1C，電晶體結構10包括基底100、隔離結構102、閘極104、閘極106、介電間隙壁108與導電間隙壁110。在一些實施例中，電晶體結構10可為功率金屬氧化物半導體電晶體(power metal oxide semiconductor(MOS)transistor)，如橫向擴散金屬氧化物半導體電晶體(lateral diffused metal oxide semiconductor(LDMOS)transistor)。基底100可為半導體基底， 如矽基底。隔離結構102設置在基底100中。隔離結構102可在基底100中定義出主動區AA。隔離結構102例如是淺溝渠隔離結構(shallow trench isolation，STI)。隔離結構102的材料可為例如是氧化矽、氮化矽或其組合。
此外，電晶體結構10更可包括摻雜區112、摻雜區114、井區116與深井區118中的至少一者。摻雜區112與摻雜區114位在閘極104的兩側的基底100中。摻雜區112與摻雜區114分別可作為源極區與汲極區中的一者與另一者。此外，摻雜區112與摻雜區114可位在主動區AA中。摻雜區112與摻雜區114可具有第一導電型(如，N型)。以下，第一導電型與第二導電型可分別為N型導電型與P型導電型中的一者與另一者。在本實施例中，第一導電型是以N型導電型為例，且第二導電型是以P型導電型為例，但本發明並不以此為限。在另一些實施例中，第一導電型可為P型導電型，且第二導電型可為N型導電型。
井區116位在基底100中。井區116可具有第二導電型(如，P型)。摻雜區112與摻雜區114可位在井區116中。深井區118位在基底100中。深井區118可具有第一導電型(如，N型)。井區116可位在深井區118中。
閘極104設置在基底100上。在一些實施例中，部分閘極104可位在主動區AA上，且部分閘極104可位在隔離結構102上。閘極104的材料例如是摻雜多晶矽。閘極104與基底100彼此電性隔離。舉例來說，電晶體結構10更可包括閘介電層120。 閘介電層120位在閘極104與基底100之間，藉此閘極104與基底100可彼此電性隔離。閘介電層120的材料例如是氧化矽。
閘極106設置在隔離結構102上。閘極104與閘極106彼此分離且彼此電性隔離。閘極104與閘極106可在閘極104的閘極寬度方向D1上排列。在一些實施例中，閘極寬度方向D1可垂直於通道長度方向D2。在本實施例中，將「通道長度方向」定義為延伸通過摻雜區112與摻雜區114的方向。在一些實施例中，閘極106不位在任何主動區上。閘極106的材料例如是摻雜多晶矽。
介電間隙壁108圍繞閘極104的側壁與閘極106的側壁。在一些實施例中，介電間隙壁108可為圍繞閘極104的側壁與閘極106的側壁的連續結構。在一些實施例中，部分介電間隙壁108可位在閘極104與閘極106之間。在一些實施例中，介電間隙壁108可設置在閘極104的側壁、閘極106的側壁、隔離結構102與閘介電層120上。介電間隙壁108的材料例如是氮化矽。
導電間隙壁110設置在介電間隙壁108上，且圍繞閘極104的側壁與閘極106的側壁。在一些實施例中，導電間隙壁110可為圍繞閘極104的側壁與閘極106的側壁的連續結構。導電間隙壁110可位在介電間隙壁108的凹槽R中。在一些實施例中，部分導電間隙壁110可位在閘極104與閘極106之間。導電間隙壁110的材料例如是摻雜多晶矽。
閘極106與導電間隙壁110彼此電性連接。舉例來說， 電晶體結構10更可包括共用接觸窗122。共用接觸窗122電性連接至閘極106與導電間隙壁110，藉此閘極106與導電間隙壁110可彼此電性連接。此外，共用接觸窗122的設置位置並不限於圖中的位置，且共用接觸窗122的數量並不限於圖中的數量。只要共用接觸窗122的設置位置與數量可使得共用接觸窗122電性連接至閘極106與導電間隙壁110，即屬於本發明所涵蓋的範圍。共用接觸窗122的材料例如是鎢。
電晶體結構10更可包括接觸窗124與介電層126中的至少一者。接觸窗124電性連接至閘極104。共用接觸窗122與接觸窗124可電性連接至不同的電壓源，藉此導電間隙壁110與閘極104可電性連接至不同的電壓源。接觸窗124的材料例如是鎢。介電層126可覆蓋基底100、隔離結構102、閘極104、閘極106、介電間隙壁108與導電間隙壁110。共用接觸窗122與接觸窗124可位在介電層126中。介電層126的材料例如是氧化矽。
基於上述實施例可知，在電晶體結構10中，閘極104與閘極106彼此電性隔離，導電間隙壁110圍繞閘極104的側壁與閘極106的側壁，且閘極106與導電間隙壁110彼此電性連接。因此，可藉由對導電間隙壁110施加電壓(如，接地電壓)來抑制邊緣電容，藉此可降低整體米勒電容。如此一來，可有效地降低電晶體元件的品質因數，進而提高電晶體元件的能量轉換效率並抑制功率損耗。
圖2為根據本發明的另一些實施例電晶體結構的上視圖。
請參照圖1A與圖2，圖2的電晶體結構20與圖1A的電晶體結構10的差異如下。如圖2所示，電晶體結構20更可包括閘極202。閘極202設置在隔離結構102上。閘極106位在閘極104與閘極202之間。閘極104與閘極202彼此分離且彼此電性隔離。閘極104、閘極106與閘極202可在閘極104的閘極寬度方向D1上排列。在一些實施例中，閘極202不位在任何主動區上。閘極202的材料例如是摻雜多晶矽。
介電間隙壁108與導電間隙壁110分別圍繞閘極202的側壁。在一些實施例中，介電間隙壁108與導電間隙壁110可分別為圍繞閘極104的側壁、閘極106的側壁與閘極202的側壁的連續結構。部分介電間隙壁108可位在閘極104與閘極106之間以及閘極106與閘極202之間。部分導電間隙壁110可位在閘極104與閘極106之間以及閘極106與閘極202之間。閘極106、閘極202與導電間隙壁110彼此電性連接。舉例來說，閘極106、閘極202與導電間隙壁110可藉由共用接觸窗122而彼此電性連接。在本實施例中，共用接觸窗122可設置在閘極106與閘極202之間，但共用接觸窗122的設置位置並不限於圖中的位置。只要共用接觸窗122的設置位置可使得共用接觸窗122電性連接至閘極106、閘極202與導電間隙壁110，即屬於本發明所涵蓋的範圍。
此外，電晶體結構20與電晶體結構10中相同的構件使用相同的符號表示，且電晶體結構20與電晶體結構10中相同或相似的內容，可參考上述實施例對電晶體結構10的說明，於此不 再說明。
圖3為根據本發明的另一些實施例電晶體結構的上視圖。
請參照圖1A與圖3，圖3的電晶體結構30與圖1A的電晶體結構10的差異如下。如圖3所示，電晶體結構30可包括彼此分離的多個閘極104。多個閘極104可分別位在對應的主動區AA上。閘極106可位在多個閘極104的同一側。此外，閘極104的數量並不限於圖中的數量。只要閘極104的數量為多個，即屬於本發明所涵蓋的範圍。
另外，電晶體結構30與電晶體結構10中相同的構件使用相同的符號表示，且電晶體結構30與電晶體結構10中相同或相似的內容，可參考上述實施例對電晶體結構10的說明，於此不再說明。
圖4為根據本發明的另一些實施例電晶體結構的上視圖。
請參照圖2與圖4，圖4的電晶體結構40與圖2的電晶體結構20的差異如下。如圖4所示，電晶體結構40可包括彼此分離的多個閘極104與彼此分離的多個閘極106。多個閘極104可分別位在對應的主動區AA上。閘極202可位在多個閘極106的同一側。此外，電晶體結構40可包括多個共用接觸窗122。多個共用接觸窗122分別電性連接至閘極202、導電間隙壁110與對應的閘極106。此外，閘極104的數量、閘極106的數量與共用接觸窗122的數量並不限於圖中的數量。只要閘極104的數量、閘極106的數量與共用接觸窗122的數量分別為多個，即屬於本發 明所涵蓋的範圍。
另外，電晶體結構40與電晶體結構20中相同的構件使用相同的符號表示，且電晶體結構40與電晶體結構20中相同或相似的內容，可參考上述實施例對電晶體結構20的說明，於此不再說明。
綜上所述，在上述實施例的電晶體結構中，可藉由對導電間隙壁施加電壓(如，接地電壓)來抑制邊緣電容，藉此可降低整體米勒電容。如此一來，可有效地降低電晶體元件的品質因數，進而提高電晶體元件的能量轉換效率並抑制功率損耗。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10: 電晶體結構 102: 隔離結構 104, 106: 閘極 108: 介電間隙壁 110: 導電間隙壁 112, 114: 摻雜區 122: 共用接觸窗 124: 接觸窗 AA: 主動區 D1: 閘極寬度方向 D2: 通道長度方向

Claims (10)

  1. 一種電晶體結構，包括： 基底； 隔離結構，設置在所述基底中； 第一閘極，設置在所述基底上，其中所述第一閘極與所述基底彼此電性隔離； 第二閘極，設置在所述隔離結構上，其中所述第一閘極與所述第二閘極彼此分離且彼此電性隔離； 介電間隙壁，圍繞所述第一閘極的側壁與所述第二閘極的側壁；以及 導電間隙壁，設置在所述介電間隙壁上，且圍繞所述第一閘極的側壁與所述第二閘極的側壁，其中所述第二閘極與所述導電間隙壁彼此電性連接。
  2. 如請求項1所述的電晶體結構，其中所述第二閘極不位在任何主動區上。
  3. 如請求項1所述的電晶體結構，其中所述第一閘極與所述第二閘極在所述第一閘極的閘極寬度方向上排列。
  4. 如請求項1所述的電晶體結構，其中部分所述介電間隙壁位在所述第一閘極與所述第二閘極之間，且部分所述導電間隙壁位在所述第一閘極與所述第二閘極之間。
  5. 如請求項1所述的電晶體結構，其中所述導電間隙壁與所述第一閘極電性連接至不同的電壓源。
  6. 如請求項1所述的電晶體結構，更包括： 共用接觸窗，電性連接至所述第二閘極與所述導電間隙壁。
  7. 如請求項1所述的電晶體結構，更包括： 第三閘極，設置在所述隔離結構上，其中 所述第二閘極位在所述第一閘極與所述第三閘極之間， 所述第一閘極與所述第三閘極彼此分離且彼此電性隔離， 所述介電間隙壁與所述所述導電間隙壁分別圍繞所述第三閘極的側壁，且 所述第二閘極、所述第三閘極與所述導電間隙壁彼此電性連接。
  8. 如請求項7所述的電晶體結構，其中 部分所述介電間隙壁位在所述第一閘極與所述第二閘極之間以及所述第二閘極與所述第三閘極之間，且 部分所述導電間隙壁位在所述第一閘極與所述第二閘極之間以及所述第二閘極與所述第三閘極之間。
  9. 如請求項7所述的電晶體結構，包括彼此分離的多個所述第一閘極與彼此分離的多個所述第二閘極，其中所述第三閘極位在多個所述第二閘極的同一側。
  10. 如請求項1所述的電晶體結構，包括彼此分離的多個所述第一閘極，其中所述第二閘極位在多個所述第一閘極的同一側。
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