TWI815075B - 半導體元件之結構及其形成方法 - Google Patents

Abstract

本案描述了一種半導體元件之結構及其形成方法。半導體元件之結構包括元件、設置在元件上的第一導電結構，並且第一導電結構包括具有第一部分及第二部分的第一側壁。半導體元件之結構還包括設置在第一部分上的第一間隔層、設置在第一導電結構附近的第二導電結構，且第二導電結構包括具有第三部分及第四部分的第二側壁。半導體元件之結構進一步包括設置在第三部分上的第二間隔層，且在第一導電結構與第二導電結構之間形成氣隙。第二部分、第一間隔層、第四部分及第二間隔層曝露於氣隙。

Description

半導體元件之結構及其形成方法

本揭示內容是關於一種半導體元件之結構及其形成方法。

隨著半導體工業引入具有更高效能及更多功能的新一代積體電路，形成積體電路(integrated circuit；IC)的元件之密度增大，而部件或元件之間的尺寸、大小及間距減小。過去，此種減少僅受限於用光微影術界定結構的能力，尺寸較小的元件幾何形狀產生了新的限制因數。例如，對於任何兩個相鄰的導電特徵而言，隨著導電特徵之間的距離減小，所得電容(絕緣材料的介電常數(k值)除以導電特徵之間的距離的函數)增大。電容的增大導致導電特徵之間電容耦合的增加、功耗增大及阻容(resistive-capacitive；RC)時間常數增長。

因此，需要解決上述問題。

本揭示內容的一實施方式提供一種半導體元件之 結構，包括元件、第一導電結構、第一間隔層、第二導電結構和第二間隔層。第一導電結構設置在元件上，其中第一導電結構包括第一側壁，第一側壁包括第一部分及第二部分。第一間隔層設置在第一導電結構的第一側壁的第一部分上。第二導電結構設置於鄰近第一導電結構，其中第二導電結構包括第二側壁，第二側壁包括第三部分及第四部分。第二間隔層設置在第二導電結構的第二側壁的第三部分上，其中在第一導電結構與第二導電結構之間形成氣隙，並且其中第一導電結構的第一側壁的第二部分、第一間隔層、第二導電結構的第二側壁的第四部分及第二間隔層曝露於氣隙。

本揭示內容的一實施方式提供一種半導體元件之結構。半導體元件之結構包括元件、設置在元件上的第一介電材料、設置在第一介電材料上的第一導電結構，並且第一導電結構包括第一側壁。此半導體結構元件進一步包括設置在第一導電結構的第一側壁上的第一間隔層、設置在第一導電結構附近的第二導電結構，並且第二導電結構包括第二側壁。半導體元件之結構進一步包括設置在第二導電結構的第二側壁上的第二間隔層，及設置在第一間隔層及第二間隔層之間的密封材料。氣隙由第一介電材料、第一間隔層、第二間隔層及密封材料界定。

本揭示內容的一實施方式提供一種一種形成半導體元件之結構的方法。此方法包括在基板上形成元件，在元件上形成介電材料，在介電材料中形成第一開口及第二 開口，及在第一開口中形成第一導電結構，在第二開口中形成第二導電結構。第一導電結構包括具有第一部分及第二部分的第一側壁，第二導電結構包括具有第三部分及第四部分的第二側壁。此方法進一步包括移除第一導電結構及第二導電結構之間的介電材料的至少一部分，並且曝露第一導電結構的第一側壁的第一部分及第二導電結構的第二側壁的第三部分。此方法進一步包括在第一導電結構的第一側壁的第一部分上形成第一間隔層，在第二導電結構的第二側壁的第三部分上形成第二間隔層，及在第一及第二導電結構之間形成密封材料。在第一導電結構及第二導電結構之間形成氣隙，並且密封材料、第一間隔層及第二間隔層曝露於氣隙。

100:半導體元件之結構

102:基板

104:導電特徵

106:介電材料

202:元件

203:隔離區

204:源極/汲極區

206:閘極堆疊

208:通道區

210:閘極電極層

212:界面介電層

214:閘極介電層

216:保形層

218:閘極間隔件

220:矽化物層

222:導電觸點

224:接觸蝕刻終止層

226:第一層間介電質

228:蝕刻終止層

302:介電材料

402:遮罩層

502:開口

503:頂表面

504:側壁

506:頂表面

602:第一阻障層

604:第一導電材料

902:第二阻障層

904:第二導電材料

1002:導電結構

1004:側壁

1102:第一部分

1104:第二部分

1106:氣隙

1202:間隔層

1204:開口

1502:密封材料

1802:介電材料

A-A,B-B,C-C,D-D:線

W,W1,W2:寬度

H1,H2:高度

X,Y,Z:軸

當結合附圖閱讀時，從以下詳細描述可以最好地理解本揭示案的各態樣。值得注意的是，根據行業中的標準慣例，並未按比例繪製各個特徵件。事實上，為了論述的清楚性，可以任意地增大或縮小各個特徵件的尺寸。

第1圖是根據一些實施例的製造半導體元件之結構的各個階段之一者的透視圖。

第2A圖至第22A圖是根據一些實施例的沿著第1圖的線A-A截取的製造半導體元件之結構的各個階段的橫截面側視圖。

第2B圖至第22B圖是根據一些實施例的沿著第1圖 的線B-B截取的製造半導體元件之結構的各個階段的橫截面側視圖。

以下揭示內容提供了用於實施所提供標的之不同特徵的諸多不同實施例或實例。下文描述了部件及佈置的特定實例以簡化本揭示案。此等當然僅僅是實例，而並非意欲為限制性的。例如，在後續描述中在第二特徵件上方或之上形成第一特徵件可包括其中第一及第二特徵件形成為直接接觸的實施例，且亦可包括其中可在第一與第二特徵件之間形成有額外特徵件，使得第一及第二特徵件可不為直接接觸的實施例。此外，本揭示案可重複各種實例中的元件符號及/或字母。此重複是以簡單及清楚為目的，且本身並不規定所論述的各種實施例及/或配置之間的關係。

此外，為便於描述，本案可用空間相對術語，如「在……下方」、「在……之下」、「下部」、「在……之上」、「在……上方」、「頂部」、「上部」等來描述一元件或特徵與另一元件或特徵的關係，如附圖所示。空間相對術語意欲涵蓋除了附圖所繪示的取向之外，元件在使用或操作中的不同取向。此裝置可以其他方式取向(旋轉90度或在其他取向上)，且本文中所使用的空間相對描述詞同樣可相應被解釋。

第1圖至第18B圖示出了根據一些實施例的用於 製造半導體元件之結構100的示例性順序製程。應當理解，可以在第1圖至第18B圖所示的製程之前、期間及之後提供額外的操作，並可在此製程的額外實施例中替換或消除下文描述的一些操作。操作/製程的順序可以互換。第19A圖至第22B圖示出了根據一些實施例的用於製造半導體元件之結構100的替代順序製程。應當理解，可以在第19A圖至第22B圖所示的製程之前、期間及之後提供額外操作，並可在此製程的額外實施例中替換或消除下文描述的一些操作。操作/製程的順序可以互換。

第1圖是根據一些實施例的製造半導體元件之結構100的各個階段之一者的透視圖。如第1圖所示，半導體元件之結構100包括基板102，此基板上形成有至少複數個導電特徵104。導電特徵104形成在介電材料106中。可以在基板102與導電特徵104之間形成一或更多個元件，諸如電晶體、二極體、成像感測器、電阻器、電容器、電感器、記憶體單元、上述各者的組合及/或其他適當的元件。

第2A圖至第18A圖是根據一些實施例的沿著第1圖的線A-A截取的製造半導體元件之結構100的各個階段的橫截面側視圖。第2B圖至第18B圖是根據一些實施例的沿著第1圖的線B-B截取的製造半導體元件之結構100的各個階段的橫截面側視圖。第2A圖是沿著第1圖的線A-A截取的半導體元件之結構100的橫截面側視圖，且第2B圖是沿著第1圖的線B-B截取的半導體元件之結 構100的橫截面側視圖。第1圖的線A-A沿著大體上垂直於閘極堆疊206的縱向的方向延伸，而第1圖的線B-B則沿著閘極堆疊206的縱向延伸。如第2A及2B圖所示，半導體元件之結構100包括基板102、在基板102上形成的一或更多個元件202、在元件202上形成的介電材料106及在介電材料106中形成的導電特徵104。基板102可為半導體基板。在一些實施例中，基板102至少在基板102的表面上包括單晶半導體層。基板102可包括單晶半導體材料，如但不限於矽(Si)、鍺(Ge)、矽鍺(SiGe)、砷化鎵(GaAs)、銻化銦(InSb)、磷化鎵(GaP)、銻化鎵(GaSb)、砷化銦鋁(InAlAs)、砷化銦鎵(InGaAs)、磷化銻鎵(GaSbP)、銻化鎵砷(GaAsSb)及磷化銦(InP)。例如，基板102由矽製成。在一些實施例中，基板102是絕緣體上矽(silicon-on-insulator；SOI)基板，此基板包括設置在兩個矽層之間的絕緣層(未示出)。在一態樣中，絕緣層是含氧材料，如氧化物。

基板102可在基板102的表面上包括一或更多個緩衝層(未示出)。緩衝層可用於將晶格常數從基板的晶格常數逐漸改變為源極/汲極區的晶格常數。緩衝層可由磊晶生長的單晶半導體材料形成，如但不限於Si、Ge、鍺化錫(GeSn)、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP，及InP。在一個實施例中，基板102包括磊晶生長在矽基板102上的矽鍺緩衝層。矽鍺緩衝層的鍺濃度可從最下方緩衝層的30 原子百分比的鍺增大到最上方緩衝層的70原子百分比的鍺。

基板102可包括已經適當摻雜有雜質(例如，p型或n型雜質)的各種區域。摻雜劑例如為用於n型鰭式場效應電晶體(fin field effect transistor；FinFET)的硼及用於p型鰭式場效應電晶體的磷。

如上所述，元件202可為任何適當的元件，如電晶體、二極體、成像感測器、電阻器、電容器、電感器、記憶體單元或其組合。在一些實施例中，元件202是電晶體，如平面場效應電晶體(field effect transistor；FET)、鰭式場效應電晶體、奈米片電晶體或其他適當的電晶體。奈米片電晶體可包括奈米線電晶體、全環繞閘極(gate-all-around；GAA)電晶體、多橋通道(multi-bridge channel；MBC)電晶體或任何具有圍繞通道的閘極電極的電晶體。在基板102及導電特徵104之間形成的元件202的一實例是鰭式場效應電晶體，如第2A圖及第2B圖所示。元件202包括源極/汲極區204及閘極堆疊206。每個閘極堆疊206可設置在用作源極區的源極/汲極區204與用作汲極區的源極/汲極區204之間。例如，每個閘極堆疊206可沿著Y軸在用作源極區的複數個源極/汲極區204與用作汲極區的複數個源極/汲極區204之間延伸。如第2A圖所示，在基板102上形成兩個閘極堆疊206。在一些實施例中，在基板102上形成兩個以上的閘極堆疊206。通道區208形成在用作源極區的源極/ 汲極區204與用作汲極區的源極/汲極區204之間。

源極/汲極區204可包括半導體材料，如矽或鍺、III-V族化合物半導體、II-VI族化合物半導體或其他適當的半導體材料。示例性的源極/汲極區204可包括但不限於Ge、SiGe、GaAs、AlGaAs、GaAsP、SiP、InAs、AlAs、InP、GaN、InGaAs、InAlAs、GaSb、AlP、GaP等。源極/汲極區204可包括諸如硼的p型摻雜劑；諸如磷或砷的n型摻雜劑；及/或其他適當的摻雜劑，包括上述各者的組合。可透過使用化學氣相沉積、原子層沉積(atomic layer deposition；ALD)或分子束磊晶(molecular beam epitaxy；MBE)的磊晶生長方法來形成源極/汲極區204。通道區208可包括一或更多種半導體材料，如Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP或InP。在一些實施例中，通道區208包括與基板102相同的半導體材料。在一些實施例中，元件202是鰭式場效應電晶體，且通道區208位於設置在閘極堆疊206下方的複數個鰭內。在一些實施例中，元件202是奈米片電晶體，且通道區208被閘極堆疊206包圍。

每個閘極堆疊206包括設置在通道區208上(或圍繞奈米片電晶體的通道區208)的閘極電極層210。閘極電極層210可為含金屬材料，如鎢、鈷、鋁、釕、銅、上述各者的多層等，且可透過原子層沉積、電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition；PECVD)、分子束沉積(molecular beam deposition；MBD)、物理氣相沉積(physical vapor deposition；PVD)或任何適當的沉積技術來沉積。每個閘極堆疊206可包括界面介電層212、設置在界面介電層212上的閘極介電層214，及設置在閘極介電層214上的一或更多個保形層216。閘極電極層210可設置在一或更多個保形層216上。界面介電層212可包括介電材料，諸如含氧材料或含氮材料或上述各者的多層；且可透過任何適當的沉積方法形成，諸如化學氣相沉積、電漿增強化學氣相沉積或原子層沉積。閘極介電層214可包括介電材料，諸如含氧材料或含氮材料、介電常數值大於約7.0的高介電常數介電材料或上述各者的多層。閘極介電層214可透過任何適當的方法形成，諸如化學氣相沉積、電漿增強化學氣相沉積或原子層沉積。一或更多個保形層216可包括一或更多個阻障層及/或覆蓋層，諸如含氮材料，例如氮化鉭(TaN)、氮化鈦(TiN)等。一或更多個保形層216可進一步包括一或更多個功函數層，如碳化鋁鈦、氧化鋁鈦、氮化鋁鈦等。為了便於描述，術語「保形」在本文中可用於在不同區域上具有大體上相同厚度的層上。一或更多個保形層216可透過原子層沉積、電漿增強化學氣相沉積、分子束沉積或任何適當的沉積技術沉積。

閘極間隔件218沿著閘極堆疊206的側壁(例如，閘極介電層214的側壁)形成。閘極間隔件218可包括碳氧化矽、氮化矽、氮氧化矽、碳氮化矽等、上述各者的多 層或上述各者的組合，且可透過化學氣相沉積、原子層沉積或其他適當的沉積技術來沉積。

閘極堆疊206及閘極間隔件218的部分可形成在隔離區203上。隔離區203形成在基板102上。隔離區203可包括絕緣材料，如含氧材料、含氮材料或上述各者的組合。絕緣材料可透過高密度電漿化學氣相沉積(high-density plasma chemical vapor deposition；HDP-CVD)、可流動化學氣相沉積(flowable chemical vapor deposition；FCVD)或其他適當的沉積製程形成。在一態樣中，隔離區203包括透過可流動化學氣相沉積製程形成的氧化矽。

接觸蝕刻終止層(contact etch stop layer；CESL)224形成在源極/汲極區204的一部分及隔離區203上，且第一層間介電質(interlayer dielectric；ILD)226形成在接觸蝕刻終止層224上。當在第一層間介電質226中形成開口時，接觸蝕刻終止層224可提供終止蝕刻製程的機制。接觸蝕刻終止層224可保形地沉積在源極/汲極區204及隔離區203的表面上。接觸蝕刻終止層224可包括含氧材料或含氮材料，諸如氮化矽、氮化矽碳、氮氧化矽、氮化碳、氧化矽、氧化矽碳等或上述各者的組合，且可透過化學氣相沉積、電漿增強化學氣相沉積、原子層沉積沉積或任何適當的沉積技術來沉積。第一層間介電質226可包括四乙氧基矽烷(tetraethylorthosilicate；TEOS)氧化物、未摻雜的 矽酸鹽玻璃或摻雜的氧化矽，諸如硼磷矽酸鹽玻璃(borophosphosilicate glass；BPSG)、熔融矽石玻璃(fused silica glass；FSG)、磷矽酸鹽玻璃(phosphosilicate glass；PSG)、硼摻雜的矽玻璃(boron doped silicon glass；BSG)、有機矽酸鹽玻璃(organosilicate glass；OSG)、SiOC及/或任何適當的低介電常數介電材料(例如，介電常數低於二氧化矽的材料)，並且可透過旋塗、化學氣相沉積、可流動化學氣相沉積、電漿增強化學氣相沉積、物理氣相沉積或任何適當的沉積技術來沉積。

如第2A及2B圖所示，在每個源極/汲極區204的至少一部分上形成矽化物層220。矽化物層220可包括具有WSi、CoSi、NiSi、TiSi、MoSi及TaSi中的一或更多種的材料。在一些實施例中，矽化物層220包括金屬或金屬合金矽化物，且此金屬包括貴金屬、耐火金屬、稀土金屬、上述各者的合金或其組合。導電觸點222設置在每個矽化物層220上。導電觸點222可包括具有釕、鉬、鈷、鎳、鎢、鈦、鉭、銅、鋁、氮化鈦或氮化鉭中的一或更多者，及導電觸點222可透過任何適當的方法形成，如電化學電鍍(electro-chemical plating；ECP)或物理氣相沉積。矽化物層220及導電觸點222可透過以下方式形成：首先在第一層間介電質226及接觸蝕刻終止層224中形成開口，以曝露出源極/汲極區204的至少一部分，隨後在源極/汲極區204的曝露部分上形成矽化物層220， 且隨後在矽化物層220上形成導電觸點222。

如第2A及2B圖所示，可在元件202上形成蝕刻終止層228。蝕刻終止層228可包括與接觸蝕刻終止層224相同的材料，並且可透過與接觸蝕刻終止層224相同的製程沉積。介電材料106形成在蝕刻終止層228上。介電材料106可為另一蝕刻終止層。介電材料106可包括與蝕刻終止層228相同的材料，並且可透過與蝕刻終止層228相同的製程來沉積。導電特徵104形成在蝕刻終止層228及介電材料106中，並且每個導電特徵104可與相應的導電觸點222接觸。

接著，如第3A及3B圖中所示，介電材料302形成在介電材料106及複數個導電特徵104上。為了清楚起見，省略了在基板102上形成的元件202(第2A圖及第2B圖)及其他特徵。介電材料302可為第二層間介電質。介電材料302可包括SiC、LaO、AlO、AlON、ZrO、HfO、SiN、ZnO、ZrN、ZrAlO、TiO、TaO、YO、TaCN、ZrSi、SiOCN、SiOC、SiCN、HfSi或SiO。在一些實施例中，介電材料302可具有範圍從約1奈米(nm)到約40奈米的厚度。若介電材料302的厚度大於約21奈米，則製造成本增加而沒有顯著優勢。另一方面，若介電材料302的厚度小於約1奈米，則介電材料302可能不足以將形成在其下方的任何導電特徵與形成在其上的導電特徵隔離。介電材料302可透過任何適當的方法形成，諸如化學氣相沉積或電漿增強化學氣相沉積。

接著，如第4A圖及第4B圖中所示，在介電材料302的部分上形成遮罩層402。遮罩層402可透過首先在介電材料302上形成層來形成。此層可包括含氧材料或含氮材料，如氧化矽層、氮化矽層、氮氧化矽層或上述各者的組合。此層可被圖案化及蝕刻以形成遮罩層402。圖案化製程可包括光微影製程，此光微影製程可包括在此層上形成光阻劑層(未示出)，將光阻劑曝露於圖案，執行曝光後烘焙製程，及使抗蝕劑顯影。在一些實施例中，可使用可接受的微影製程來執行抗蝕劑的圖案化，諸如電子束(e-beam)微影製程、極紫外光微影製程等。使用一或更多個蝕刻製程將抗蝕劑的圖案轉移到此層，以形成遮罩層402。在一些實施例中，蝕刻製程可包括乾式蝕刻(例如，反應性離子蝕刻(reactive ion etching；RIE))、濕式蝕刻、其他蝕刻方法及/或其組合。

如第5A圖及第5B圖中所示，透過移除未被遮罩層402覆蓋的介電材料302的部分，遮罩層402的圖案被轉移到介電材料302。介電材料302的部分的移除可透過任何適當的方法來執行，例如乾式蝕刻、濕式蝕刻或其組合。隨後移除遮罩層402。剩餘的介電材料302具有頂表面503及側壁504。由於移除介電材料302的部分，因而形成開口502。每個開口502可由相應的側壁504界定。在一些實施例中，開口502是溝槽，且界定每個溝槽的側壁504包括多個表面，諸如四個表面，如第5A圖及第5B圖中所示。在一些實施例中，開口502是通孔，並且界定 每個通孔的側壁504是連續表面。由於蝕刻製程，側壁504可相對於介電材料106的頂表面506形成銳角A。銳角A的範圍可從約60度到約89.5度。在側壁504包括多個表面的實施例中，每個表面可相對於介電材料106的頂表面506形成銳角A，側壁504的表面的銳角A可基本相同或不同。

如第5A及5B圖所示，開口502曝露導電特徵104及介電材料106的頂表面506的部分。在一些實施例中，當導電特徵104不存在於蝕刻終止層228及介電材料106中時，介電材料106及蝕刻終止層228未被介電材料302覆蓋的部分被移除以曝露導電觸點222及第一層間介電質226的部分(第2A圖及第2B圖)。介電材料106及蝕刻終止層228的部分的移除可透過與介電材料302的部分的移除相同的製程來執行，或者透過與介電材料302的部分的移除不同的另一製程來執行。如第5A圖中所示，兩個導電特徵104沿著X軸曝露。在一些實施例中，曝露兩個以上的導電特徵104，如五個以上或十個以上的導電特徵104。在不存在導電特徵104的實施例中，曝露兩個以上的導電觸點222(第2A圖及第2B圖)，諸如五個以上或十個以上導電觸點222。

如第6A圖及第6B圖中所示，第一阻障層602形成在介電材料302的頂表面503、介電材料302的側壁504、介電材料106的頂表面506的曝露部分及導電特徵104上。第一阻障層602可包括Co、W、Ru、Al、Mo、 Ti、TiN、TiSi、CoSi、NiSi、Cu、TaN、Ni或TiSiNi。第一阻障層602可為單層或多層結構，如兩層結構或三層結構。在一些實施例中，第一阻障層602可保形地沉積，並且可具有範圍從約0.5奈米到約10奈米的厚度。第一阻障層602用作擴散阻障層，以防止第一導電材料604擴散到介電材料106及介電材料302中。因此，若第一阻障層602的厚度小於約0.5奈米，則第一阻障層602可能不足以防止第一導電材料604擴散到介電材料106及介電材料302中。另一方面，若第一阻障層602的厚度大於約10奈米，則製造成本增加而沒有顯著優勢。第一阻障層602可透過任何適當的方法形成，諸如原子層沉積、化學氣相沉積或電漿化學氣相沉積。

如第6A圖及第6B圖中所示，第一導電材料604形成在第一阻障層602上。第一導電材料604可包括Co、W、Ru、Al、Mo、Ti、TiN、TiSi、CoSi、NiSi、Cu、TaN、Ni或TiSiNi。第一導電材料604可包括與第一阻障層602相同或不同的材料。在一些實施例中，不存在第一阻障層602，並且第一導電材料604形成在介電材料302的頂表面503、介電材料302的側壁504、介電材料106的頂表面506的曝露部分及導電特徵104上。

接著，如第7A圖及第7B圖中所示，執行平坦化製程以曝露介電材料302。平坦化製程可為任何適當的製程，如化學機械拋光(chemical mechanical polishing；CMP)製程。平坦化製程移除第一導電材料604的部分及 第一阻障層602的部分，使得第一導電材料604大體上與介電材料302共面。

在一些實施例中，第一阻障層602及第一導電材料604被回蝕，如第8A圖及第8B圖中所示。設置在側壁504上的第一阻障層602的部分被移除以曝露側壁504的一部分。第一導電材料604的厚度減小，因此開口502被部分填充。第一阻障層602及第一導電材料604的回蝕可透過任何適當的方法來執行，如乾式蝕刻、濕式蝕刻或其組合。在一些實施例中，利用選擇性乾式蝕刻製程來執行回蝕。選擇性乾式蝕刻製程選擇性地移除第一阻障層602及第一導電材料604的部分，而不移除介電材料302。

接著，如第9A圖及第9B圖中所示，在介電材料302、側壁504的曝露部分、第一阻障層602及第一導電材料604上形成第二阻障層902。第二阻障層902可包括Co、W、Ru、Al、Mo、Ti、TiN、TiSi、CoSi、NiSi、Cu、TaN、Ni或TiSiNi。第二阻障層902可為單層或多層結構，如兩層結構或三層結構。在一些實施例中，第二阻障層902可保形地沉積，並且可具有範圍從約0.5奈米到約10奈米的厚度。第二阻障層902用作擴散阻障層，以防止第二導電材料904擴散到介電材料302中。因此，若第二阻障層902的厚度小於約0.5奈米，則第二阻障層902可能不足以防止第二導電材料904擴散到介電材料302中。另一方面，若第二阻障層902的厚度大於約10 奈米，則製造成本增加而沒有顯著優勢。第二阻障層902可透過任何適當的方法形成，諸如原子層沉積、化學氣相沉積或電漿增強化學氣相沉積。

如第9A圖及第9B圖中所示，第二導電材料904形成在第二阻障層902上。第二導電材料904可包括Co、W、Ru、Al、Mo、Ti、TiN、TiSi、CoSi、NiSi、Cu、TaN、Ni或TiSiNi。第二導電材料904可包括與第二阻障層902相同或不同的材料。在一些實施例中，不存在第二阻障層902，並且第二導電材料904形成在介電材料302、側壁504的曝露部分、第一阻障層602及第一導電材料604上。

在一些實施例中，第一導電材料604是具有低電阻率的金屬，諸如銅，並且第一導電材料604在不存在第二導電材料904(不存在第二導電材料904及第二阻障層902)的情況下填充開口502。然而，隨著特徵的尺寸變小，諸如銅的材料可能在開口502中具有不良的階梯覆蓋(step coverage)。因此，在一些實施例中，在開口502中階梯覆蓋良好的導電材料可用作第一導電材料604，並且具有低電阻率的導電材料可用作第二導電材料904。開口502的底部具有比開口502的頂部更小的尺寸，因此，階梯覆蓋良好的第一導電材料604形成在開口502的底部，而具有低電阻率的第二導電材料904形成在開口502的頂部。例如，第一導電材料604是TiN，第二導電材料904是Cu。在一些實施例中，第一導電材料604的厚度範圍 從約0.5奈米到約40奈米，第二導電材料904的厚度範圍從約0.5奈米到約38奈米。在一些實施例中，第二導電材料904不存在，並且第一導電材料604的厚度範圍從約0.5奈米到約40奈米。第一導電材料604及第二導電材料904的厚度可由介電材料302的厚度界定。

接著，如第10A圖及第10B圖中所示，執行平坦化製程以曝露介電材料302。平坦化製程可為任何適當的製程，如化學機械拋光製程。平坦化製程移除第二導電材料904的部分及第二阻障層902的部分，使得第二導電材料904大體上與介電材料302共面。第一阻障層602、第一導電材料604、第二阻障層902及第二導電材料904可統稱為導電結構1002。導電結構1002可為導電觸點、導電線或導電通孔。在一些實施例中，導電結構1002包括第一導電材料604及可選的第一阻障層602，而不存在第二阻障層902及第二導電材料904。導電結構1002包括與介電材料302的側壁504接觸的側壁1004。因為側壁1004與介電材料302的側壁504接觸，因此側壁1004亦相對於介電材料106的頂表面506形成銳角A。導電結構1002的側壁1004可包括第一阻障層602、第一導電材料604、第二阻障層902及第二導電材料904中的一或更多者。例如，在一些實施例中，側壁1004包括第一阻障層602及第二阻障層902，如第10A圖及第10B圖中所示。基於導電結構1002的形狀，導電結構1002的側壁1004可包括多個表面或連續表面。在一些實施例中， 導電結構1002是導電線，並且導電線的側壁1004包括多個表面，如四個表面，如第10A圖及第10B圖中所示。在一些實施例中，導電結構1002是導電通孔，並且導電通孔的側壁1004是連續表面。導電結構1002可具有在頂部沿Y軸延伸的範圍從約3奈米到約15奈米的第一寬度，及在底部沿Y軸延伸的範圍從約3奈米到約15奈米的第二寬度。在一些實施例中，第一寬度大於第二寬度。

在一些實施例中，介電材料302被回蝕以在相鄰導電結構1002之間形成氣隙(air gap)1106，如第11A及11B圖所示。介電材料302的厚度被減小到從約0.5奈米到約20奈米的範圍，並且導電結構1002的側壁1004的第一部分1102被曝露。介電材料302的厚度減小，因此間隔層1202(第12A圖及第12B圖)可保形地形成在厚度減小的介電材料302上及導電結構1002的側壁1004上。因此，若介電材料302的厚度大於約20奈米，則設置在介電材料302上的間隔層1202的部分(第12A圖及第12B圖)及設置在導電結構1002的側壁1004上的間隔層1202的部分(第12A圖及第12B圖)可能沒有為氣隙1106提供足夠的空間，從而導致氣隙1106的開口1204較小(第12A圖及第12B圖)。因此，氣隙1106的尺寸可能太小而不能實現任何元件效能增益。在一些實施例中，如第11A圖及第11B圖中所示，介電材料302被回蝕。在一些實施例中，如第20A圖及第20B圖中所示，介電材料302被移除。

如第11A圖及第11B圖中所示，導電結構1002的側壁1004的第一部分1102可包括第二阻障層902的一部分及第一阻障層602的一部分。在一些實施例中，導電結構1002的側壁1004的第一部分1102包括第一阻障層602、第一導電材料604、第二阻障層902及第二導電材料904中的一或更多者。介電材料302的回蝕可透過任何適當的方法來執行，如乾式蝕刻、濕式蝕刻或其組合。在一些實施例中，利用選擇性乾式蝕刻製程來執行回蝕。選擇性乾式蝕刻製程選擇性地移除介電材料302的一部分，而導電結構1002沒有被移除。

如第11A圖及第11B圖中所示，介電材料302圍繞每個導電結構1002的側壁1004的第二部分1104。如第11A圖及第11B圖中所示，導電結構1002的側壁1004的第二部分1104可包括第一阻障層602的一部分。在一些實施例中，導電結構1002的側壁1004的第二部分1104包括第一阻障層602及第一導電材料604中的一或更多者。在一些實施例中，第一部分1102是導電結構1002的側壁1004的頂部，其設置在第二部分1104上，第二部分1104是導電結構1002的側壁1004的底部，如第11A圖及第11B圖中所示。

接著，如第12A圖及第12B圖中所示，間隔層1202形成在介電材料302、側壁1004(第一阻障層602及第二阻障層902)及導電結構1002上。氣隙1106的開口1204可由間隔層1202限定。間隔層1202可包括 SiC、LaO、AlO、AlON、ZrO、HfO、SiN、Si、ZnO、ZrN、ZrAlO、TiO、TaO、YO、TaCN、ZrSi、SiOCN、SiOC、SiCN、HfSi、或SiO。間隔層1202可包括與介電材料302不同的材料，並且間隔層1202及介電材料302可具有不同的蝕刻選擇性。在一些實施例中，間隔層1202可保形地沉積在氣隙1106中，並且可具有範圍從約0.5奈米到約6奈米的厚度。間隔層1202的厚度範圍界定了氣隙1106的開口1204。因此，若間隔層1202的厚度小於約0.5奈米，開口1204可能太大，形成在氣隙1106上的任何材料，諸如密封材料1502(第15A圖及第15B圖)，都可填充氣隙1106。另一方面，若間隔層1202的厚度大於約6奈米，則開口1204可能太小，並且氣隙1106可能太小而無法在相鄰導電結構1002之間提供改善的隔離。間隔層1202可透過任何適當的方法形成，諸如原子層沉積、化學氣相沉積或電漿增強化學氣相沉積。

接著，如第13A圖及第13B圖中所示，移除間隔層1202的部分。在一些實施例中，設置在介電材料302及導電結構1002上的間隔層1202的部分被移除，留下間隔層1202中與導電結構1002的側壁1004相鄰並接觸的部分。與側壁1004相鄰並接觸的間隔層1202可具有沿Z軸的範圍約0.5奈米至約35奈米的高度。間隔層1202的高度可由回蝕之前及回蝕之後的介電材料302的厚度來界定。介電材料302及導電結構1002的頂部被曝露。

間隔層1202的部分的移除可透過任何適當的方法來執行，如蝕刻製程。在一個實例中，蝕刻製程是各向異性選擇性乾式蝕刻製程。各向異性選擇性乾式蝕刻移除了設置在水平表面上的間隔層1202的部分，但是沒有移除與導電結構1002的側壁1004相鄰並接觸的部分。各向異性選擇性乾式蝕刻製程選擇性地移除間隔層1202的部分，而介電材料302及導電結構1002沒有被移除。

接著，如第14A圖及第14B圖中所示，圍繞導電結構1002的側壁1004的第二部分1104的介電材料302被移除，以曝露導電結構1002的側壁1004的第二部分1104。介電材料302的移除可透過任何適當的方法來執行，諸如蝕刻製程。在一個實例中，蝕刻製程是各向同性的選擇性乾式蝕刻製程，其移除介電材料302，而不移除間隔層1202及導電結構1002。間隔層1202與側壁1004的第一部分1102接觸，而側壁1004的第二部分1104曝露於氣隙1106。間隔層1202的底部與介電材料106之間的距離可在約0.5奈米至約6奈米的範圍內，並且此距離由先前圍繞側壁1004的第二部分1104的介電材料302的厚度界定。

如第15A圖及第15B圖中所示，密封材料1502形成在間隔層1202及導電結構1002上。密封材料1502亦可透過部分填充氣隙1106來密封氣隙1106。由於氣隙1106的開口1204較小(第12A圖及第12B圖)，密封材料1502沒有完全填充氣隙1106。密封材料1502可包 括SiC、LaO、AlO、AlON、ZrO、HfO、SiN、Si、ZrN、ZrAlO、TiO、TaO、YO、TaCN、ZrSi、SiOCN、SiOC、SiCN、HfSi或SiO。密封材料1502可包括與間隔層1202相同或不同的材料。密封材料1502可透過任何適當的方法形成，如化學氣相沉積。

接著，如第16A圖及第16B圖中所示，執行平坦化製程以曝露導電結構1002及間隔層1202。平坦化製程可為任何適當的製程，諸如化學機械拋光製程。平坦化製程移除密封材料1502的部分，使得設置在氣隙1106上的剩餘密封材料1502大體上與導電結構1002共面。如上所述，密封材料1502部分填充氣隙1106。由此，氣隙1106具有範圍從約0.5奈米到約30奈米的高度H1，並且密封材料1502具有範圍從約0.5奈米到約20奈米的高度H2。高度H1可由被回蝕之前的介電材料302的厚度及高度H2來界定。高度H2可由開口1204的尺寸界定，開口1204的尺寸由間隔層1202的厚度界定。氣隙1106可由介電材料106、相鄰導電結構1002的側壁1004的第二部分1104、相鄰間隔層1202及密封材料1502界定。在一些實施例中，第一導電結構1002的側壁1004的第二部分1104及與第一導電結構1002的側壁的第一部分1102相鄰放置並接觸的間隔層1202的一部分曝露於第一氣隙1106。鄰近第一導電結構1002的第二導電結構1002的側壁1004的第二部分1104及鄰近並接觸第二導電結構1002的側壁的第一部分1102設置的間隔層1202 的一部分曝露於第一氣隙1106。

在一些實施例中，氣隙1106沿Y軸的寬度W基於氣隙1106的高度H1而變化。在一態樣中，寬度W在遠離介電材料106的高度H1的方向上減小。例如，氣隙頂部的寬度W是寬度W1(第17A圖)，其範圍可從約3奈米到約16奈米。寬度W1的範圍可由密封材料的高度H2來界定。氣隙1106底部的寬度W是寬度W2(第17B圖)，其範圍可從約3奈米到約30奈米。氣隙1106底部的寬度W2可由導電結構1002的佈置來界定，導電結構1002又可由導電特徵104的佈置來界定。寬度W通常可由導電結構1002的佈置來界定。因此，3奈米的下限可由導電結構1002的間距界定，不可以更低。另一方面，若導電結構1002之間的距離大於30奈米，則導電結構1002之間的電容耦合可能較低，使得形成在其間的氣隙1106增加製造成本，沒有顯著優勢。

第17A圖是根據一些實施例的半導體元件之結構100在製造階段沿著第16A圖所示的線C-C截取的俯視圖。如第17A圖所示，氣隙1106圍繞間隔層1202，間隔層1202圍繞導電結構1002的側壁1004的第一部分1102。氣隙1106是圍繞多個表面的連續氣隙，如導電結構1002的側壁1004的四個表面。相鄰間隔層1202之間的氣隙1106的寬度W1可在約3奈米至約16奈米的範圍內。氣隙1106可替代介電材料302(第10A圖及第10B圖)。換言之，因為介電材料302可為第二層間介電 質，所以第二層間介電質可由氣隙1106代替。與間隔層1202及介電材料302的材料相比介電材料值較低的氣隙1106被形成為隔離導電結構1002，導致相鄰導電結構1002之間的電容耦合減小。

第17B圖是根據一些實施例的半導體元件之結構100在製造階段沿著第16A圖中所示的線D-D截取的俯視圖。如第17B圖所示，氣隙1106圍繞導電結構1002的側壁1004的第二部分1104。側壁1004的相鄰第二部分1104之間的氣隙1106的寬度W2可在約3奈米至約30奈米的範圍內。在一些實施例中，寬度W2大於寬度W1。

如第18A圖及第18B圖中所示，介電材料1802形成在密封材料1502、間隔層1202及導電結構1002上。介電材料1802可為第三層間介電質。介電材料1802可包括SiC、LaO、AlO、AlON、ZrO、HfO、SiN、ZnO、ZrN、ZrAlO、TiO、TaO、YO、TaCN、ZrSi、SiOCN、SiOC、SiCN、HfSi或SiO。介電材料1802可包括與介電材料302相同或不同的材料。在一些實施例中，密封材料1502包括與介電材料1802相同的材料，並且密封材料1502可用作第三層間介電質。在此種實施例中，省略了第16A圖及第16B圖中描述的平坦化製程及第18A圖及第18B圖中描述的介電材料1802的沉積。導電結構(未示出)可形成在介電材料1802中，以連接到導電結構1002。在一些實施例中，介電材料1802可基於上述製 程由氣隙代替。

第19A圖及第19B圖是根據一些實施例，在第10A圖及第10B圖之後的製造階段的半導體元件之結構100的橫截面側視圖。如第19A圖及第19B圖中所示，移除介電材料302，而非如第11A圖及第11B圖所示回蝕介電材料302。因此，導電結構1002的側壁1004的第一部分1102及第二部分1104皆被曝露。如第20A圖及第20B圖中所示，間隔層1202形成在介電材料106、第一部分1102、第二部分1104及導電結構1002上。接著，類似於第13A圖、第13B圖、第15A圖及第15B圖中描述的製程，移除間隔層1202的部分，並且密封材料1502形成在導電結構1002上，並且部分填充氣隙1106，如第21A圖及第21B圖中所示。如第21A圖及第21B圖中所示，設置在側壁1004附近並與之接觸的間隔層1202延伸到介電材料106並與之接觸。間隔層1202可圍繞導電結構1002的側壁1004，並且氣隙1106圍繞間隔層1202。在一些實施例中，氣隙1106可由介電材料106、相鄰間隔層1202及密封材料1502界定。如第22B圖所示，氣隙1106底部的寬度W2可在約2奈米到約18奈米的範圍內。

接著，如第22A圖及第22B圖中所示，由類似於第16A圖、第16B圖、第18A圖及第18B圖中描述的製程，移除密封材料1502的部分，並且在密封材料1502及導電結構1002上形成介電材料1802。

本揭示案提供了一半導體元件之結構100，此結構包括元件202、設置在元件202上方的導電結構1002、設置在導電結構1002的側壁1004的至少一部分上的間隔層1202，及圍繞間隔層1202的氣隙1106。一些實施例可實現優勢。例如，間隔層1202界定了氣隙1106的開口1204，因此氣隙1106可在防止材料填充氣隙1106的同時在相鄰導電結構1002之間提供改善隔離。與間隔層1202相比，氣隙1106具有較低的k值，降低了相鄰導電結構1002之間的電容耦合。

一個實施例是半導體元件之結構。半導體元件之結構包括元件、設置在元件上的第一導電結構，並且第一導電結構包括具有第一部分及第二部分的第一側壁。半導體元件之結構進一步包括設置在第一導電結構的第一側壁的第一部分上的第一間隔層、設置在第一導電結構附近的第二導電結構，並且第二導電結構包括具有第三部分及第四部分的第二側壁。半導體元件之結構進一步包括設置在第二導電結構的第二側壁的第三部分上的第二間隔層，並且在第一導電結構及第二導電結構之間形成氣隙。第一導電結構的第一側壁的第二部分、第一間隔層、第二導電結構的第二側壁的第四部分及第二間隔層曝露於氣隙。

在一些實施例中，氣隙圍繞第一間隔層，並且第一間隔層圍繞第一導電結構的第一側壁的第一部分。在一些實施例中，第一導電結構的第一側壁包括四個表面。在一些實施例中，第一導電結構進一步包括第一導電特徵。在 一些實施例中，第一導電結構進一步包括設置在第一導電特徵上方的第二導電特徵。在一些實施例中，第一導電結構進一步包括第一阻障層，並且其中第一導電特徵設置在第一阻障層上。在一些實施例中，第一導電結構進一步包括設置在第一導電特徵上的第二阻障層及設置在第二阻障層上的第二導電特徵。在一些實施例中，氣隙具有變化的寬度。在一些實施例中，氣隙的寬度在遠離元件的方向上減小。

另一個實施例是半導體元件之結構。半導體元件之結構包括元件、設置在元件上的第一介電材料、設置在第一介電材料上的第一導電結構，並且第一導電結構包括第一側壁。此半導體結構元件進一步包括設置在第一導電結構的第一側壁上的第一間隔層、設置在第一導電結構附近的第二導電結構，並且第二導電結構包括第二側壁。半導體元件之結構進一步包括設置在第二導電結構的第二側壁上的第二間隔層，及設置在第一間隔層及第二間隔層之間的密封材料。氣隙由第一介電材料、第一間隔層、第二間隔層及密封材料界定。

在一些實施例中，第一間隔層及第二間隔層與第一介電材料接觸。在一些實施例中，第一間隔層圍繞第一導電結構的第一側壁，並且氣隙圍繞第一間隔層。在一些實施例中，氣隙具有變化的寬度。在一些實施例中，氣隙的寬度在遠離元件的方向上減小。在一些實施例中，半導體元件之結構進一步包括設置在密封材料、第一導電結構及 第二導電結構上的第二介電材料。

另一個實施例是一種形成半導體元件之結構的方法。此方法包括在基板上形成元件，在元件上形成介電材料，在介電材料中形成第一開口及第二開口，及在第一開口中形成第一導電結構，在第二開口中形成第二導電結構。第一導電結構包括具有第一部分及第二部分的第一側壁，第二導電結構包括具有第三部分及第四部分的第二側壁。此方法進一步包括移除第一導電結構及第二導電結構之間的介電材料的至少一部分，並且曝露第一導電結構的第一側壁的第一部分及第二導電結構的第二側壁的第三部分。此方法進一步包括在第一導電結構的第一側壁的第一部分上形成第一間隔層，在第二導電結構的第二側壁的第三部分上形成第二間隔層，及在第一及第二導電結構之間形成密封材料。在第一導電結構及第二導電結構之間形成氣隙，並且密封材料、第一間隔層及第二間隔層曝露於氣隙。

在一些實施例中，移除介電材料的至少一部分包括使介電材料的剩餘部分與第一導電結構的第一側壁的第二部分及第二導電結構的第二側壁的第四部分接觸，並且其中第一間隔層及第二間隔層形成在介電材料的剩餘部分上。在一些實施例中，形成半導體元件之結構的方法進一步包括在形成第一間隔層及第二間隔層之後，移除介電材料的剩餘部分。在一些實施例中，移除介電材料的至少一部分包括移除設置在第一導電結構與第二導電結構之間的介電材料，其中第一導電結構的第一側壁的第二部分及第二導 電結構的第二側壁的第四部分被曝露。在一些實施例中，第一間隔層形成在第一導電結構的第一側壁的第二部分上，並且第二間隔層形成在第二導電結構的第二側壁的第四部分上。

上文概述了數個實施例的特徵，使得本領域的技藝人士可更好地理解本揭示內容的各態樣。本領域的技術人員應當理解，他們可容易地將本揭示內容用作設計或修改用於執行本文介紹的實施例的相同目的及/或實現相同優點的其他製程及結構的基礎。本領域的技術人員亦應意識到，此類等效的結構不脫離本揭示案的精神及範疇，並且在不脫離本揭示案的精神及範疇的情況下，本領域的技術人員可在此進行各種改變、替換及變更。

100:半導體元件之結構

102:基板

104:導電特徵

106:介電材料

228:蝕刻終止層

1002:導電結構

1106:氣隙

1502:密封材料

1802:介電材料

X,Z:軸

Claims (10)

1. 一種半導體元件之結構，包括：一元件；設置在該元件上的一第一導電結構，其中該第一導電結構包括一第一側壁，該第一側壁包括一第一部分及一第二部分；設置在該第一導電結構的該第一側壁的該第一部分上的一第一間隔層；鄰近該第一導電結構設置的一第二導電結構，其中該第二導電結構包括一第二側壁，該第二側壁包括一第三部分及一第四部分；及設置在該第二導電結構的該第二側壁的該第三部分上的一第二間隔層，其中在該第一導電結構與該第二導電結構之間形成一氣隙，並且其中該第一導電結構的該第一側壁的第二部分、該第一間隔層、該第二導電結構的該第二側壁的該第四部分及該第二間隔層曝露於該氣隙。
2. 如請求項1所述之半導體元件之結構，其中該氣隙圍繞該第一間隔層，並且該第一間隔層圍繞該第一導電結構的該第一側壁的該第一部分。
3. 如請求項1所述之半導體元件之結構，其中該第一導電結構進一步包括一第一導電特徵。
4. 如請求項3所述之半導體元件之結構，其中該第一導電結構進一步包括一第一阻障層，並且其中該第一導電特徵設置在該第一阻障層上。
5. 如請求項4所述之半導體元件之結構，其中該第一導電結構進一步包括設置在該第一導電特徵上的一第二阻障層及設置在該第二阻障層上的一第二導電特徵。
6. 如請求項1所述之半導體元件之結構，其中該氣隙具有一變化的寬度。
7. 一種半導體元件之結構，包括：一元件；設置在該元件上的一第一介電材料；設置在該第一介電材料上的一第一導電結構，其中該第一導電結構包括一第一側壁；設置在該第一導電結構的該第一側壁上的一第一間隔層；鄰近該第一導電結構設置的一第二導電結構，其中該第二導電結構包括一第二側壁；設置在該第二導電結構的該第二側壁上的一第二間隔層；及設置在該第一間隔層與該第二間隔層之間的一密封材料，其中一氣隙由該第一介電材料、該第一間隔層、該第二間 隔層及該密封材料界定。
8. 如請求項7所述之半導體元件之結構，其中該第一間隔層及該第二間隔層與該第一介電材料接觸。
9. 如請求項7所述之半導體元件之結構，其中該氣隙的寬度在遠離該元件的一方向上減小。
10. 一種形成半導體元件之結構的方法，包括：在一基板上形成一元件；在該元件上形成一介電材料；在該介電材料中形成一第一開口及一第二開口；在該第一開口中形成一第一導電結構及在該第二開口中形成一第二導電結構，其中該第一導電結構包括具有一第一部分及一第二部分的一第一側壁，且該第二導電結構包括具有一第三部分及一第四部分的一第二側壁；在該第一導電結構與該第二導電結構之間移除該介電材料的至少一部分，其中該第一導電結構的該第一側壁的該第一部分及該第二導電結構的該第二側壁的該第三部分被曝露；在該第一導電結構的該第一側壁的該第一部分上形成一第一間隔層，在該第二導電結構的該第二側壁的該第三部分上形成一第二間隔層；及在該第一導電結構與該第二導電結構之間形成一密封材 料，其中在該第一導電結構與該第二導電結構之間形成一氣隙，其中該密封材料、該第一間隔層及該第二間隔層曝露於該氣隙。

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