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TWI812651B - 積體電路以及製造所述積體電路的方法 - Google Patents

積體電路以及製造所述積體電路的方法 Download PDF

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TWI812651B TW107136709A TW107136709A TWI812651B TW I812651 B TWI812651 B TW I812651B TW 107136709 A TW107136709 A TW 107136709A TW 107136709 A TW107136709 A TW 107136709A TW I812651 B TWI812651 B TW I812651B
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Abstract

一種積體電路以及製造所述積體電路的方法。所述積體電路包括一系列場效應電晶體。每一場效應電晶體包括：源極區；汲極區；溝道區，在源極區與汲極區之間延伸；閘極，位於溝道區上；閘極接觸件，在閘極的主動區處位於閘極上；源極接觸件，位於源極區上；以及汲極接觸件，位於汲極區上。源極接觸件的上表面及汲極接觸件的上表面在閘極的上表面下間隔開一深度。

Description

積體電路以及製造所述積體電路的方法
本發明主張在2017年11月16日提出申請的美國臨時申請第62/587,214號的優先權及權利，所述美國臨時申請的全部內容併入本申請供參考。
本發明一般來說有關場效應電晶體以及製造所述場效應電晶體的方法。
在主動區域之上包括閘極接觸件的現有技術標準單元架構不適合縮放的接觸多晶矽間距（contacted poly pitch，CPP），縮放的接觸多晶矽間距是縮放單元寬度及單元區域所需的。舉例來說，如圖1A所示，現有技術單元架構100包括一對場效應電晶體（field effect transistor，FET）101、102（例如，n型FET（n-FET）及p型FET（p-FET）），所述一對場效應電晶體101、102各自包括分別位於源極區105及汲極區106上的接觸件103、104以及位於閘極108的主動區域上的接觸件107。圖1B為沿圖1A的線1B-1B的剖面圖。如圖1B所示，源極區105及汲極區106上的接觸件103、104的高度至少與閘極108的高度一樣高以使得源極區105及汲極區106上的接觸件103、104的上表面109、110在單元100中至少與閘極108的上表面111一樣高。在一些技術標準單元架構中，源極區105及汲極區106上的接觸件103、104的高度可比閘極108的高度高以使得源極區105及汲極區106上的接觸件103、104的上表面109、110位於閘極108的上表面111上方。在這種現有技術配置中，源極區105及汲極區106上的接觸件103、104與主動區域之上的閘極接觸件107之間的橫向間隔不能過小，否則在源極區105及汲極區106上的接觸件103、104與主動區域之上的閘極接觸件107之間將會發生電短路。
傳統上，相鄰於閘極108的邊緣設置厚的氮化物間隔件112以將源極區105及汲極區106上的接觸件103、104與閘極108的邊緣充分間隔開，且因此與主動區域之上的閘極接觸件107充分間隔開，以避免在源極區105及汲極區106上的接觸件103、104與主動區域之上的閘極接觸件107之間發生電短路。然而，使用厚的間隔件112會限制標準單元架構100中的閘極-閘極間隔的減小，這是由於必須有足夠的空間在源極區105及汲極區106上形成接觸件103、104。這樣一來，使用厚的間隔件會限制現有技術標準單元架構100的接觸多晶矽間距（CPP）的減小。
本發明有關積體電路的各種實施例。在一個實施例中，所述積體電路包括一系列場效應電晶體。每一場效應電晶體包括：源極區；汲極區；溝道區，在所述源極區與所述汲極區之間延伸；閘極，位於所述溝道區上；閘極接觸件，在所述閘極的主動區處位於所述閘極上；源極接觸件，位於所述源極區上；以及汲極接觸件，位於所述汲極區上。所述源極接觸件的上表面及所述汲極接觸件的上表面在所述閘極的上表面下間隔開一深度。
所述深度可為近似10 nm到近似40 nm，或者為近似12 nm到近似25 nm。
每一場效應電晶體可包括位於所述源極接觸件或所述汲極接觸件上的通孔，所述通孔相對於所述閘極接觸件錯列。所述通孔可在所述源極接觸件或所述汲極接觸件的長度方向上相對於所述閘極接觸件縱向地偏置近似10 nm到近似25 nm的距離。
所述積體電路還可包括位於所述多個場效應電晶體中的第一電晶體與所述多個場效應電晶體中的第二電晶體之間的淺溝槽隔離區。所述場效應電晶體中的一者的源極區或汲極區可延伸跨越所述淺溝槽隔離區且將所述第一電晶體連接到所述第二電晶體。所述第一電晶體及所述第二電晶體中的一者的通孔可位於所述淺溝槽隔離區處，且延伸跨越所述淺溝槽隔離區的源極區的上表面或汲極區的上表面可包括缺口。
所述積體電路可包括：至少一個電源軌，位於所述積體電路的邊界處；以及通孔，將電晶體中的一者的源極接觸件連接到所述至少一個電源軌。
在另一個實施例中，所述積體電路包括一系列場效應電晶體，每一場效應電晶體具有：源極區；汲極區；溝道區，在所述源極區與所述汲極區之間延伸；閘極，位於所述溝道區上；閘極接觸件，在所述閘極的主動區處位於所述閘極上；源極接觸件，位於所述源極區上；汲極接觸件，位於所述汲極區上；以及通孔，位於所述源極接觸件或所述汲極接觸件上，所述通孔相對於所述閘極接觸件錯列。
所述通孔可在所述源極接觸件或所述汲極接觸件的長度方向上相對於所述閘極接觸件縱向地偏置近似10 nm到近似25 nm的距離。
所述源極接觸件的上表面及所述汲極接觸件的上表面可在所述閘極的上表面下間隔開近似10 nm到近似40 nm的深度。
所述積體電路可包括：至少一個電源軌，位於所述積體電路的邊界處；以及第二通孔，將所述電晶體中的一者的源極接觸件連接到所述電源軌。
所述積體電路可包括位於第一電晶體與第二電晶體之間的淺溝槽隔離區，且所述場效應電晶體中的一者的源極區或汲極區可延伸跨越所述淺溝槽隔離區且將所述第一電晶體連接到所述第二電晶體。
所述第一電晶體及所述第二電晶體中的一者的通孔可位於所述淺溝槽隔離區處，且延伸跨越所述淺溝槽隔離區的所述源極區的上表面或所述汲極區的上表面可包括缺口。
本發明還有關一種製造包括一系列場效應電晶體的積體電路的方法。在一個實施例中，所述方法包括：在每一場效應電晶體各自的源極區及汲極區上形成源極接觸件及汲極接觸件；在每一場效應電晶體的閘極上形成閘極接觸件；以及在每一場效應電晶體的所述源極區或所述汲極區上形成通孔。所述源極接觸件的上表面及所述汲極接觸件的上表面在所述閘極的上表面下間隔開一深度，且所述通孔相對於所述閘極接觸件錯列。
形成所述源極接觸件及所述汲極接觸件可包括：在所述源極區及所述汲極區上的介電材料中蝕刻出孔；使用所述源極接觸件及所述汲極接觸件的材料填充所述孔；以及對所述源極接觸件及所述汲極接觸件的材料進行計時蝕刻。所述計時蝕刻可包括在所述源極接觸件及所述汲極接觸件的材料中形成凹槽。
形成所述閘極接觸件可包括：在所述閘極上沉積第二介電材料；蝕刻出穿過所述第二介電材料到達所述閘極的孔；以及在穿過所述第二介電材料的孔中填充金屬材料。
形成所述通孔可包括：在所述源極接觸件及所述汲極接觸件的材料中的所述凹槽中沉積第二介電材料；蝕刻出穿過所述介電材料及所述第二介電材料到達所述源極接觸件及所述汲極接觸件的材料的孔；以及在穿過所述介電材料及所述第二介電材料的所述孔中填充金屬材料。
所述通孔的金屬材料可與所述源極接觸件及所述汲極接觸件的材料相同或不同。
提供本發明內容是為了介紹以下將在詳細說明中進一步闡述的本發明實施例的一系列特徵及概念。本發明內容並非旨在識別所主張主題的關鍵或重要特徵，也並非旨在用於限制所主張主題的範圍。可將所述特徵中的一者或多者與一個或多個其他所述特徵進行組合來提供可行的裝置。
本發明有關積體電路的各種實施例，所述積體電路包括一系列場效應電晶體（FET），所述一系列場效應電晶體（FET）被配置成與現有技術FET相比能夠實現較短的接觸多晶矽間距（CPP）而不會發生電短路。
在下文中，將參照所附圖式更詳細地闡述示例性實施例，在所有所附圖式中，相同的圖式符號指代相同的元件。然而，本發明可被實施為各種不同形式，而不應被視為僅限於本文中所示出的實施例。確切來說，提供這些實施例作為實例是為了使本發明將透徹及完整，並將向所屬領域中的技術人員充分傳達本發明的各個方面及特徵。因此，可不再闡述對於所屬領域中的一般技術人員完整理解本發明的各個方面及特徵而言並非必需的製程、元件及技術。除非另有說明，否則在所有所附圖式及書面說明全文中相同的圖式符號表示相同的元件，且因此可不對其進行重複說明。
在圖式中，為清晰起見，可誇大及/或簡化各元件、各層及各區的相對大小。為易於解釋，本文中可使用例如“在…之下（beneath）”、“在…下麵（below）”、“下部的（lower）”、“在…下方（under）”、“在…上方（above）”、“上部的（upper）”等空間相對性用語來闡述圖中所示一個元件或特徵與另一（其他）元件或特徵的關係。應理解，空間相對性用語旨在除圖中所繪示的取向外還囊括裝置在使用或操作中的不同取向。舉例來說，如果圖中所示裝置被翻轉，則被闡述為位於其他元件或特徵“下面”或“之下”或者“下方”的元件此時將被取向為位於所述其他元件或特徵“上方”。因此，示例性用語“在…下面”及“在…下方”可囊括“上方”及“下方”兩種取向。裝置可具有其他取向（例如，旋轉90度或處於其他取向）且本文中使用的空間相對性描述語應相應地進行解釋。
應理解，儘管本文中可能使用用語“第一（first）”、“第二（second）”、“第三（third）”等來闡述各種元件、元件、區、層及/或區段，然而這些元件、元件、區、層及/或區段不應受這些用語限制。這些用語用於區分各個元件、元件、區、層或區段。因此，在不背離本發明的精神及範圍的條件下，以下所述第一元件、元件、區、層或區段也可被稱為第二元件、元件、區、層或區段。
應理解，當稱一元件或層位於另一元件或層“上（on）”、“連接到（connected to）”或“耦合到（coupled to）”另一元件或層時，所述元件或層可直接位於所述另一元件或層上、直接連接到所述另一元件或層、或直接耦合到所述另一元件或層，抑或可存在一個或多個中間元件或層。另外，還應理解，當稱一元件或層“位於”兩個元件或層“之間（between）”時，所述元件或層可為所述兩個元件或層之間的唯一元件或層，抑或也可存在一個或多個中間元件或層。
本文所用術語是出於闡述具體實施例的目的而並非旨在限制本發明。除非上下文清楚地另外指明，否則本文所用單數形式“一（a及an）”旨在也包括複數形式。還應理解，當在本說明書中使用用語“包括（comprises、comprising、includes及including）”時，是指明所陳述特徵、整數、步驟、操作、元件及/或元件的存在，但不排除一個或多個其他特徵、整數、步驟、操作、元件、元件及/或其群組的存在或添加。本文所用用語“及/或（and/or）”包括相關列出項中的一個或多個項的任意及所有組合。當例如“...中的至少一者（at least one of）”等表達位於一系列元件之後時，是修飾整個系列的元件而非修飾所述一系列元件中的各別元件。
本文所用用語“實質上（substantially）”、“大約（about）”及類似用語用作近似用語、而並非作為程度用語，並且旨在考慮到所屬領域中的一般技術人員將知的測量值或計算值的固有變化。另外，在闡述本發明的實施例時使用“可（may）”是指“本發明的一個或多個實施例”。本文所用用語“使用（use）”、“正使用（using）”及“被使用（used）”可被視為分別與用語“利用（utilize）”、“正利用（utilizing）”及“被利用（utilized）”同義。另外，用語“示例性（exemplary）”旨在指實例或例示。
除非另外定義，否則本文所用所有用語（包括技術及科學用語）的含義均與本發明所屬領域中的一般技術人員所通常理解的含義相同。還應理解，用語（例如在常用字典中所定義的用語）應被解釋為具有與其在相關技術的上下文及/或本說明書中的含義一致的含義，且除非在本文中明確定義，否則不應將其解釋為具有理想化或過於正式的意義。
現在參照圖2A到圖2C，根據本發明一個實施例的積體電路200包括第一場效應電晶體（FET）201（例如，n-FET或p-FET）以及第二FET 202（例如，p-FET或n-FET）。在所示實施例中，積體電路200更包括沿FET 201或202的邊界（例如，第一FET 201的邊界）延伸的第一電源軌203（例如，上部金屬路由層中的電源軌）以及沿FET 201或202的邊界（例如，第二FET 202的邊界）延伸的第二電源軌204（例如，上部金屬路由層中的第二電源軌）。另外，在所示實施例中，第一FET 201與第二FET 202通過淺溝槽隔離（shallow trench isolation，STI）區205隔開。
在所示實施例中，FET 201、202中的每一者包括源極區206及汲極區207、在源極區206與汲極區207之間延伸的溝道區208、位於溝道區208上的閘極氧化物層209以及位於閘極氧化物層209上的閘極210。另外，在所示實施例中，FET 201、202中的每一者包括在溝道區208上的閘極210的主動區域處位於（例如，直接位於）閘極210上的接觸件211（例如，主動閘極上接觸件（contact over active gate，COAG））。在所示實施例中，FET 201、202中的每一者更包括分別位於（例如，直接位於）源極區206及汲極區207上的接觸件212、213。另外，在所示實施例中，FET 201、202中的每一者更包括通孔（via）214，通孔214位於（例如，直接位於）與源極區206及汲極區207連接的接觸件212、213中的至少一者上。
圖2B為沿圖2A的線2B-2B的剖面圖。圖2C為沿圖2A的線2C-2C的剖面圖。如圖2B到圖2C所示，對於FET 201、202中的每一者來說，分別位於源極區206及汲極區207上的接觸件212、213的上表面215、216在閘極210的上表面217下間隔開（例如，位於源極區206及汲極區207上的接觸件212、213的遠離源極區206及汲極區207的頂表面215、216在閘極210的遠離溝道區208的頂表面217下間隔開）。因此，位於源極區206及汲極區207上的接觸件212、213的頂表面215、216還在位於閘極210的上表面217上的接觸件211的下表面218下間隔開（例如，位於源極區206及汲極區207上的接觸件212、213的上表面215、216低於閘極210與位於閘極210上的接觸件211之間的介面217、218）。使位於源極區206及汲極區207上的接觸件212、213的上表面215、216在閘極210的上表面217下以及在位於閘極210上的接觸件211的下表面218下間隔開能夠實現與現有技術積體電路相比更短的接觸多晶矽間距（CPP）（例如，積體電路200的相鄰的閘極210之間的間距更短）而不會在位於源極區206及汲極區207上的接觸件212、213與位於閘極210的主動區域之上的接觸件211之間造成電短路。另外，使位於源極區206及汲極區207上的接觸件212、213的上表面215、216在閘極210的上表面217下及在位於閘極210的主動區域之上的接觸件211的下表面218下間隔開能夠與現有技術FET相比減小接觸件212、213與閘極210之間的米勒電容（Miller capacitance），在現有技術FET中，位於源極區及汲極區上的接觸件的上表面不低於閘極的上表面。
在一個或多個實施例中，位於源極區206及汲極區207上的接觸件212、213的上表面在位於閘極210的主動區域上的接觸件211的下表面218下間隔開近似10 nm到近似40 nm的距離D（例如，深度）（例如，位於源極區206及汲極區207上的接觸件212、213的上表面215、216在閘極210的上表面217下間隔開近似10 nm到近似40 nm的距離D）。在一個或多個實施例中，位於源極區206及汲極區207上的接觸件212、213的上表面215、216在位於閘極210的主動區域上的接觸件211的下表面218下間隔開近似12 nm到近似25 nm的距離D（例如，深度）（例如，位於源極區206及汲極區207上的接觸件212、213的上表面215、216在位於閘極210上的接觸件211的下表面218下間隔開近似12 nm到近似25 nm的距離D）。在一個或多個實施例中，位於源極區206及汲極區207上的接觸件212、213具有近似2 nm到近似10 nm的高度H。在一個或多個實施例中，位於源極區206及汲極區207上的接觸件212、213可由矽化物金屬（例如，鈦（Ti）、鈷（Co）或鎳（Ni））形成。
如圖2A所示，對於FET 201、202中的每一者而言，位於源極區206及汲極區207上的接觸件212、213中的一者上的通孔214相對於位於閘極210的主動區域上的接觸件211錯列（例如，沿對角線偏置）以使得通孔不與位於閘極210的主動區域上的接觸件211橫向對準。舉例來說，如圖2A所示，對於FET 201、202中的每一者而言，位於閘極210的主動區域上的接觸件211沿閘極210的長度方向與相應的電源軌203、204縱向地間隔開第一距離L1 ，且通孔214沿接觸件212或213的長度方向與相應的電源軌203、204間隔開比第一距離L1 大的第二距離L2 （例如，對於每一FET 201、202而言，與位於閘極210的主動區域上的接觸件211相比，通孔214與積體電路200的STI區205間隔更近）。在一個或多個實施例中，位於閘極210的主動區域上的接觸件211可沿接觸件212或213的長度方向與通孔214縱向地間隔開近似10 nm到近似25 nm的第三距離L3 。使通孔214與位於閘極210的主動區域上的接觸件211錯列以使通孔214與位於閘極210的主動區域上的接觸件211不橫向對準能夠實現與現有技術FET相比更短的CPP（例如，積體電路200的相鄰的閘極210之間的間距更短），而不會在通孔214與位於閘極210的主動區域上的接觸件211之間造成電短路。舉例來說，在一個或多個實施例中，本發明的積體電路200可具有小於近似48 nm（例如，近似40 nm或小於40 nm）的CPP。
現參照圖3，在一個或多個實施例中，積體電路200的FET 201、202中的每一者可包括通孔219、220，通孔219、220分別將位於源極區206及汲極區207上的接觸件212、213中的一者連接到電源軌203、204中的一者（例如，通孔219、220從位於源極區206及汲極區207上的接觸件212、213的上表面215、216延伸到位於上部金屬路由層中的一者（例如，上部金屬路由層）中的電源軌203、204）。
在圖2A及圖3所示積體電路200的實施例中，位於源極區206及汲極區207中的一者上的接觸件212、213中的一者在STI區205之上（例如，跨越STI區205）延伸且將第一FET 201與第二FET 202連接在一起。現參照圖4，在其中位於源極區206及汲極區207中的一者上的接觸件212、213中的一者在STI區205之上延伸且將第一FET 201與第二FET 202連接在一起的一個或多個實施例中，通孔214中的一者（例如，第一FET 201的通孔214）可位於STI區205中的接觸件213上。另外，在所示實施例中，閘極210的位於STI區205中的部分包括位於閘極210的上表面217中的凹槽221。在圖4的側視圖中，閘極210的上表面217中的凹槽221位於STI區205中接觸件213上的通孔214下方（例如，接觸件213上的通孔214與閘極210中的凹槽221沿著接觸件213及閘極210在長度方向上縱向對準）。位於閘極210的在STI區205中處於通孔214下方的部分中的凹槽221用於改善通孔214與閘極210之間的製程裕度（process margin）。
圖5是示出根據本發明一個實施例的製造包括多個FET的積體電路的方法的各個任務的流程圖。在所示實施例中，方法300包括在FET中的每一者的源極區及汲極區上形成接觸件的任務310。形成接觸件的任務310可利用自對準接觸（self-aligned contact，SAC）製程執行。在一個或多個實施例中，在源極區及汲極區上形成接觸件的任務310可包括：在FET中的每一者的閘極之上沉積頂蓋（cap）（例如，氮化物頂蓋）；蝕刻出穿過介電材料（例如，源極區及汲極區上的氧化物材料）到達下伏的源極區及汲極區的孔；使用接觸件材料（例如，鈷（Co）、釕（Ru）、銅（Cu）或鎢（W））來填充所述孔；對填充在介電材料的孔中的接觸件材料執行化學機械平坦化（chemical mechanical planarization，CMP）製程；以及對填充在介電材料的孔中的接觸件材料執行計時凹槽蝕刻以使材料凹入期望的深度。對填充在介電材料的孔中的接觸件材料進行的計時凹槽蝕刻對源極區及汲極區上的介電材料具有選擇性且對閘極上的頂蓋（例如，氮化物頂蓋）的材料具有選擇性。
在所示實施例中，對於積體電路的FET中的每一者而言，方法300更包括在位於源極區及汲極區上的接觸件中的至少一者上形成通孔的任務320以及在閘極上形成接觸件的任務330。在源極區及汲極區的接觸件上形成通孔以及在閘極上形成接觸件的任務320、330可通過以下操作執行：沉積第二介電材料（例如與閘極上的氮化物頂蓋不同的氧化物）以填充在形成接觸件的任務310期間在接觸件材料中形成的凹槽。在源極區及汲極區的接觸件上形成通孔以及在閘極上形成接觸件的任務320、330還可包括：在介電材料中形成到達下伏的接觸件材料的通孔開口（例如，用於將通孔開口圖案化的微影製程以及用於形成穿過介電材料到達下伏的接觸件材料的通孔開口的蝕刻）；以及在位於閘極上的介電材料（例如，氧化物及氮化物頂蓋）中形成接觸開口（例如，用於將接觸開口圖案化的微影製程以及用於形成穿過介電材料到達下伏的閘極的接觸開口的蝕刻）。在一個或多個實施例中，在位於源極區及汲極區的接觸件上形成通孔以及在閘極上形成接觸件的任務320、330可包括在通孔開口及接觸開口中沉積金屬（例如，Co、Ru、Cu或鎢（W））。在一個或多個實施例中，在通孔開口中沉積的金屬材料可與在接觸開口中沉積的金屬材料相同，但是在一個或多個實施例中，在通孔開口中沉積的金屬材料可與在接觸開口中沉積的金屬材料不同。因此，位於源極區及汲極區的接觸件上的通孔可由與位於閘極上的接觸件相同的金屬或不同的金屬形成。
在針對積體電路的FET中的每一者在源極區及汲極區上形成接觸件的任務310之後，位於源極區及汲極區上的接觸件的上表面在閘極的上表面下間隔開（例如，接觸件的上表面可在閘極的上表面下間隔開近似10 nm到近似40 nm（例如，近似12 nm到近似25 nm）的深度）。另外，在閘極上形成接觸件的任務330之後，位於源極區及汲極區上的接觸件的上表面在位於閘極的上表面上的接觸件的下表面下間隔開（例如，位於源極區及汲極區上的接觸件的上表面可在位於閘極上的接觸件的下表面下間隔開近似10 nm到近似40 nm（例如，近似12 nm到近似25 nm）的深度）。如上所述，使位於源極區及汲極區上的接觸件的上表面在閘極的上表面下以及在位於閘極上的接觸件的下表面下間隔開，能夠實現與現有技術積體電路相比更短的接觸多晶矽間距（CPP），而不會在位於源極區及汲極區上的接觸件與位於閘極的主動區域之上的接觸件之間造成電短路。還使位於源極區及汲極區上的接觸件的上表面在閘極的上表面下及在位於閘極的主動區域之上的接觸件的下表面下間隔開，從而與現有技術FET相比減小接觸件與閘極之間的米勒電容，在現有技術FET中，位於源極區及汲極區上的接觸件的上表面不低於閘極的上表面。
另外，在源極區及汲極區的接觸件中的一者上形成通孔以及在閘極上形成接觸件的任務320、330之後，使通孔相對於位於閘極的主動區域上的接觸件錯列（例如，沿對角線偏置）以使通孔不與位於閘極的主動區域上的接觸件橫向對準（例如，位於閘極的主動區域上的接觸件可沿閘極的長度方向與通孔縱向間隔開近似10 nm到近似25 nm）。如上所述，使位於源極區及汲極區中的一者的接觸件上的通孔相對於位於閘極的主動區域上的接觸件錯列以使通孔與位於閘極的主動區域上的接觸件不橫向對準能夠實現與現有技術積體電路相比更短的CPP，而不會在通孔與位於閘極的主動區域上的接觸件之間造成電短路。
儘管已具體參考本發明示例性實施例詳細闡述了本發明，然而本文所述示例性實施例並不旨在為窮盡性的或不旨在將本發明的範圍限制為所公開的確切形式。本發明所屬領域及技術中的技術人員應理解，可在不實質上背離在以上申請專利範圍求中闡述的本發明的原理、精神及範圍的條件下實踐所述結構以及組裝及操作方法的修改及改變形式。
100‧‧‧現有技術單元架構/單元/標準單元架構/現有技術標準單元架構101、102‧‧‧場效應電晶體103、104、211、212、213‧‧‧接觸件105、206‧‧‧源極區106、207‧‧‧汲極區107‧‧‧接觸件/主動區域之上的閘極接觸件108、210‧‧‧閘極109、110、111‧‧‧上表面112‧‧‧厚的氮化物間隔件/厚的間隔件200‧‧‧積體電路201‧‧‧第一場效應電晶體/第一FET/FET202‧‧‧第二場效應電晶體/第二FET/FET203‧‧‧第一電源軌/電源軌204‧‧‧第二電源軌/電源軌205‧‧‧淺溝槽隔離區（STI區）208‧‧‧溝道區209‧‧‧閘極氧化物層214、219、220‧‧‧通孔215、216‧‧‧上表面/頂表面217‧‧‧上表面/頂表面/介面218‧‧‧下表面/介面221‧‧‧凹槽300‧‧‧方法310、320、330‧‧‧任務1B-1B、2B-2B、2C-2C‧‧‧線D‧‧‧距離H‧‧‧高度L1‧‧‧第一距離L2‧‧‧第二距離L3‧‧‧第三距離
通過結合以下圖式來參照以下詳細說明，本發明實施例的這些及其他特徵及優點將變得更顯而易見。在圖式中，在所有的圖中使用相同的圖式符號來指代相同的特徵及元件。各圖未必按比例繪示。 圖1A到圖1B是現有技術積體電路的佈局圖及剖視圖。 圖2A到圖2C分別是根據本發明一個實施例的積體電路的佈局圖及剖視圖。 圖3是根據本發明一個實施例的積體電路的佈局圖。 圖4是根據本發明一個實施例的積體電路的剖視圖。 圖5是示出根據本發明一個實施例的製造積體電路的方法的各個任務的流程圖。
200‧‧‧積體電路
201‧‧‧第一場效應電晶體/第一FET/FET
202‧‧‧第二場效應電晶體/第二FET/FET
203‧‧‧第一電源軌/電源軌
204‧‧‧第二電源軌/電源軌
205‧‧‧淺溝槽隔離區(STI區)
206‧‧‧源極區
207‧‧‧汲極區
208‧‧‧溝道區
210‧‧‧閘極
211、212、213‧‧‧接觸件
214、219、220‧‧‧通孔

Claims (10)

  1. 一種積體電路，包括：多個場效應電晶體，每一場效應電晶體包括：源極區；汲極區；溝道區，在所述源極區與所述汲極區之間延伸；閘極，位於所述溝道區上；閘極接觸件，在所述閘極的主動區處位於所述閘極上；源極接觸件，位於所述源極區上；汲極接觸件，位於所述汲極區上；以及通孔，位於所述源極接觸件或所述汲極接觸件上，其中所述通孔相對於所述閘極接觸件錯列，使得所述通孔在平面圖中不與所述閘極接觸件橫向對準，其中所述通孔在所述源極接觸件或所述汲極接觸件的長度方向上相對於所述閘極接觸件縱向地偏置10奈米到25奈米的距離。
  2. 如申請專利範圍第1項所述的積體電路，其中所述源極接觸件的上表面及所述汲極接觸件的上表面在所述閘極的上表面下間隔開一深度。
  3. 如申請專利範圍第2項所述的積體電路，其中所述深度為10奈米到40奈米。
  4. 如申請專利範圍第1項所述的積體電路，更包括： 至少一個電源軌，位於所述積體電路的邊界處；以及第二通孔，將所述多個場效應電晶體中的一者的所述源極接觸件連接到所述至少一個電源軌。
  5. 一種積體電路，包括：多個場效應電晶體，每一場效應電晶體包括：源極區；汲極區；溝道區，在所述源極區與所述汲極區之間延伸；閘極，位於所述溝道區上；閘極接觸件，在所述閘極的主動區處位於所述閘極上；源極接觸件，位於所述源極區上；汲極接觸件，位於所述汲極區上；以及通孔，位於所述源極接觸件或所述汲極接觸件上，其中所述通孔相對於所述閘極接觸件錯列；以及淺溝槽隔離區，位於所述多個場效應電晶體中的第一電晶體與所述多個場效應電晶體中的第二電晶體之間，其中所述多個場效應電晶體中的一者的所述源極區或所述汲極區延伸跨越所述淺溝槽隔離區且將所述第一電晶體連接到所述第二電晶體。
  6. 如申請專利範圍第5項所述的積體電路，其中所述第一電晶體及所述第二電晶體中的一者的所述通孔位於所述淺溝槽隔 離區處，且其中延伸跨越所述淺溝槽隔離區的所述源極區的上表面或所述汲極區的上表面包括缺口。
  7. 如申請專利範圍第5項所述的積體電路，其中所述源極接觸件的上表面及所述汲極接觸件的上表面在所述閘極的上表面下間隔開一深度。
  8. 一種製造包括多個場效應電晶體的積體電路的方法，包括：在所述多個場效應電晶體中的每一場效應電晶體各自的源極區及汲極區上形成源極接觸件及汲極接觸件；在所述多個場效應電晶體中的每一場效應電晶體的閘極上形成閘極接觸件；以及在所述多個場效應電晶體中的每一場效應電晶體的所述源極區或所述汲極區上形成通孔，其中所述源極接觸件的上表面及所述汲極接觸件的上表面在所述閘極的上表面下間隔開一深度，且其中所述通孔相對於所述閘極接觸件錯列，使得所述通孔在平面圖中不與所述閘極接觸件橫向對準，其中所述通孔在所述源極接觸件或所述汲極接觸件的長度方向上相對於所述閘極接觸件縱向地偏置10奈米到25奈米的距離。
  9. 如申請專利範圍第8項所述的製造包括多個場效應電晶體的積體電路的方法，其中形成所述源極接觸件及所述汲極接觸件包括： 在所述源極區及所述汲極區上的介電材料中蝕刻出孔；使用所述源極接觸件及所述汲極接觸件的材料填充所述孔；以及對所述源極接觸件及所述汲極接觸件的所述材料進行計時蝕刻，所述計時蝕刻在所述源極接觸件及所述汲極接觸件的所述材料中形成凹槽。
  10. 如申請專利範圍第9項所述的製造包括多個場效應電晶體的積體電路的方法，其中形成所述閘極接觸件包括：在所述閘極上沉積第二介電材料；蝕刻出穿過所述第二介電材料到達所述閘極的孔；以及在穿過所述第二介電材料的所述孔中填充金屬材料。
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