CN115528007A

CN115528007A - 三维元件结构及其形成方法

Info

Publication number: CN115528007A
Application number: CN202210226115.7A
Authority: CN
Inventors: 张任远; 李建璋; 赖佳平; 蔡子中
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2021-08-26
Filing date: 2022-03-09
Publication date: 2022-12-27
Also published as: TW202310365A; TWI812168B; US12094925B1; US11908838B2; US20230066372A1; US20240363682A1

Abstract

一种三维元件结构及其形成方法，三维元件结构包括具有第一半导体基板的第一晶粒、设置在第一晶粒上且包括第二半导体基板的第二晶粒、设置在第一晶粒上且围绕第二晶粒的介电封装层、设置在第二晶粒与介电封装层上的再分布层结构，及嵌入介电封装层中且电连接至至第一晶粒及再分布层结构的集成被动元件。

Description

三维元件结构及其形成方法

技术领域

本揭露是关于三维元件结构及此三维元件结构的形成方法。

背景技术

由于各种电子组件(例如晶体管、二极管、电阻器、电容器等)的集成密度的不断提高，半导体行业不断发展。在大多数情况下，这些集成密度的提高来自于最小特征尺寸的连续降低，允许将更多元件整合至给定区域。

除了较小的电子组件之外，对组件封装的改进寻求提供比先前封装占用更少面积的较小封装。半导体封装类型的实例包括四面扁平封装(quad flat pack，QFP)、针栅阵列(pin grid array，PGA)、球栅阵列(ball grid array，BGA)、倒装晶片(flip chip，FC)、三维集成电路(three-dimensional integrated circuit，3DIC)、晶圆级封装(wafer levelpackage，WLP)、堆叠封装(package on package，PoP)、系统上晶片(System on Chip，SoC)或系统上集成电路(System on Integrated Circuit，SoIC)元件。一些这些三维元件(例如3DIC、SoC、SoIC)通过将晶片置放在半导体晶圆级的晶片上来制备。由于堆叠晶片之间的互连长度减少，这些三维元件提供了改进的集成密度及其他优势，诸如更快的速度及更高的带宽。然而，与三维元件相关的挑战仍有许多。

发明内容

根据本揭露的一些实施例中，一种三维元件结构包含第一晶粒、第二晶粒、介电封装层、再分布层结构及集成被动元件。第一晶粒包含第一半导体基板。第二晶粒设置在第一晶粒上且包含第二半导体基板。介电封装层设置在第一晶粒上且围绕第二晶粒。再分布层结构设置在第二晶粒及介电封装层上。集成被动元件嵌入介电封装层且电连接至第一晶粒及再分布层结构。

根据本揭露的一些实施例中，一种三维元件结构包含第一晶粒、第二晶粒、介电封装层、再分布层结构、多个介电质穿孔结构及多个集成被动元件。第一晶粒包含第一半导体基板。第二晶粒设置在第一晶粒上且电连接至第一晶粒，第二晶粒中的每一者包含相应的第二半导体基板。介电封装层设置在第一晶粒上且围绕第二晶粒。再分布层结构设置在第二晶粒及介电封装层上。介电质穿孔结构自第一晶粒的上表面延伸穿过介电封装层以电连接第一晶粒及再分布层结构。集成被动元件嵌入介电封装层中且电连接至第一晶粒及再分布层结构，其中集成被动元件各自设置在介电质穿孔结构中的一者与第二晶粒中的相邻一者之间。

根据本揭露的一些实施例中，一种三维元件结构的形成方法包含以下步骤：将第一半导体晶粒接合至第二半导体晶粒；将第二半导体晶粒封装在介电封装层中；蚀刻介电封装层以形成沟槽，沟槽曝露第一半导体晶粒的至少一部分；在介电封装层上及沟槽中沉积第一导电层，以电接触第一半导体晶粒；在第一导电层上沉积第一介电层；在第一介电层上沉积第二导电层；及执行平坦化制程以移除部分第一导电层、第一介电层及第二导电层，且形成深沟槽电容器。

附图说明

结合附图，根据以下详细描述可以最好地理解本揭示内容的各态样。注意，根据行业中的标准实务，各种特征未按比例绘制。实际上，为了讨论清楚起见，各种特征的尺寸可任意增加或减小。

图1A为根据本揭示内容的各种实施例的三维元件结构的简化顶视图；

图1B为沿图1A的线I-I'截取的剖面图；

图1C为图1B的部分P的放大视图；

图2为根据本揭示内容的各种实施例的三维元件结构的简化顶视图；

图3为根据本揭示内容的各种实施例在图1A至图1C的3D元件结构10中形成DTC400的方法的流程图；

图4A至图4I为示出图3的方法的剖面图。

【符号说明】

10:三维元件结构

12:3D元件结构

50:DE层

60:TDV结构

62:基板穿孔结构

100:第一晶粒

102:第一半导体基板

104:第一介电结构

106:金属特征

106L:金属线

106V:通孔

108:第一衬垫

110:第一互连结构

130:第一密封环

140:第一接合结构

142:第一介电接合层

144:第一接合特征

200:第二晶粒

202:第二半导体基板

204:第二介电结构

206:第二金属特征

104A～104G:介电层

208:第二衬垫

210:第二互连结构

230:第二密封环

240:第二接合结构

242:第二接合层

244:第二接合特征

300:再分布层结构

304:第三介电结构

304A:第一介电层

304B:第二介电层

304C:第三介电层

306:导电金属特征

308:衬垫

310:钝化层

330:第三密封环

400:深沟槽电容器

402:第一导电层

404:第二导电层

406:第一介电层

408:第二介电层

410:接触凸缘

420:硬罩幕层

422:光阻剂层

500、502、504、506、508、510、512、514、516、518:步骤

I-I':线

P:部分

T:沟槽

具体实施方式

以下揭示内容提供了用于实现提供的标的的不同特征的许多不同的实施例或实例。以下描述组件及布置的特定实例用以简化本揭示内容。当然，该些仅为实例，并不旨在进行限制。例如，在下面的描述中在第二特征上方或之上形成第一特征可包括其中第一特征及第二特征直接接触形成的实施例，并且亦可包括其中在第一特征与第二特征之间形成附加特征的实施例，以使得第一特征及第二特征可以不直接接触。此外，本揭示内容可以在各个实例中重复元件符号或字母。此重复是出于简单及清楚的目的，其本身并不指定所讨论的各种实施例或组态之间的关系。

此外，为了便于描述，本文中可以使用诸如“在……下方”、“在……下”、“下方”、“在……上方”、“上方”之类的空间相对术语，来描述如附图中所示的一个元件或特征与另一元件或特征的关系。除了在附图中示出的取向之外，空间相对术语意在涵盖元件在使用或操作中的不同取向。设备可以其他方式定向(旋转90度或以其他取向)，并且在此使用的空间相对描述语亦可被相应地解释。除非另有明确说明，假定具有相同元件符号的每一元件具有相同的材料成分且具有在相同厚度范围内的厚度。

本揭示内容是关于半导体元件，且具体地是关于包括整合在元件封装结构内的一或多个深沟槽电容器(deep trench capacitor，DTC)的三维元件结构，以向其他表面安装组件提供额外表面空间。

印刷电路板(printed circuit board，PCB)可包括以二维格式布置且由PCB内部的导线电连接的各种表面安装的电子组件。例如，集成电路晶片可布置在PCB上，且集成被动元件(integrated passive device，IPD)，诸如电容器、电阻器、电感器、变压器、接触垫，可表面安装在晶片之间。随着PCB变得越来越小，可用于安装电子组件的表面积亦减少，这使得组件安装变得越来越困难。

因此，需要一种封装结构，其允许将诸如电容器及/或其他集成被动组件的电气组件自PCB的表面区域重定位至其他区域，诸如在半导体晶粒的介电层内，以便为其他组件挪出表面积。

图1A为根据本揭示内容的各种实施例的三维元件结构10的简化顶视图。图1B为沿图1B的线I-I'截取的剖面图，线I-I'与介电质穿孔(through dielectric via，TDV)结构60及深沟槽电容器(deep trench capacitor，DTC)结构400相交。图1C为图1B的部分P的放大视图。参看图1A至图1C，三维元件结构10包括第一半导体晶粒100及设置在其上的第二半导体晶粒200。

第一晶粒100可为例如应用特定集成电路(application-specific integratedcircuit，ASIC)晶片、模拟晶片、感测器晶片、无线及射频晶片、电压调节器晶片或记忆体晶片。在一些实施例中，第一晶粒100可为主动组件或被动组件。在一些实施例中，第一晶粒100包括第一半导体基板102、第一介电结构104、嵌入第一介电结构104内的第一互连结构110、第一密封环130及第一接合结构140。

在一些实施例中，第一半导体基板102可包括元素半导体(诸如，硅或锗)及/或化合物半导体(诸如，硅锗、碳化硅、砷化镓、砷化铟、氮化镓或磷化铟)。在一些实施例中，第一半导体基板102可为绝缘层上半导体(semiconductor-on-insulator，SOI)基板。在各种实施例中，第一半导体基板102可采用平面基板、具有多个鳍、纳米线的基板或一般技艺人士已知的其他形式。视设计需要而定，第一半导体基板102可为P型基板或N型基板，且其中可具有掺杂区。掺杂区可用于N型元件或P型元件。

在一些实施例中，第一半导体基板102可包括界定至少一个主动区的隔离结构，且第一元件层可设置在主动区上/中。第一元件层可包括多种元件。在一些实施例中，元件可包括主动组件、被动组件或其组合。在一些实施例中，元件可包括集成电路元件。元件可为例如晶体管、电容器、电阻器、二极管、光电二极管、熔丝元件或其他类似元件。在一些实施例中，第一元件层包括栅极结构、源极/漏极区、间隔物等。

第一介电结构104可设置在第一半导体基板102的前侧上。在一些实施例中，第一介电结构104包括氧化硅、氮氧化硅、氮化硅、低介电常数(low-k)材料或其组合。第一介电结构104可为单层或多层介电结构。例如，如图1B所示，第一介电结构104可包括多个介电层，诸如基板平坦化层104A、层间介电(inter-layer dielectric，ILD)层104B～104F及互连平坦化层104G。然而，虽然图1B示出了七个介电层，但本揭示内容的各种实施例不限于任何特定数量的层，可使用更多或更少的层。

第一介电结构104可通过任何合适的沉积制程形成。在本文中，“合适的沉积制程”可包括化学气相沉积(chemical vapor deposition，CVD)制程、物理气相沉积(physicalvapor deposition，PVD)制程、原子层沉积(atomic layer deposition，ALD)制程、高密度电浆CVD(high density plasma CVD，HDPCVD)制程、金属有机CVD(metalorganic CVD，MOCVD)制程、电浆增强CVD(plasma enhanced CVD，PECVD)制程、溅射制程、激光剥蚀等。

可在第一介电结构104中形成第一互连结构110。第一互连结构110可包括设置在第一介电结构104中的第一金属特征106。第一金属特征106可为各种通孔(106V)及金属线(106L)中的任何一者。第一金属特征106由任何合适的导电材料形成，诸如钨(W)、铜(Cu)、铜合金、铝(Al)、铝合金或其组合等。在一些实施例中，可在第一金属特征106与第一介电结构104的介电层之间设置阻障层(未示出)，以防止第一金属特征106的材料迁移至第一半导体基板102。例如，阻障层可包括钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)、钴钨(CoW)或其组合。其他合适的阻障层材料在本揭示内容的预期范围内。

第一金属特征106可包括导电线106L及通孔结构106V。第一通孔结构106V可操作以电连接设置在相邻介电层104B～104F中的导线106L。第一金属特征106可电连接至设置在第一半导体基板102上的第一衬垫108，使得第一互连结构110可将形成在第一半导体基板102上的半导体元件电连接至各种衬垫及节点。

第一密封环130可围绕第一晶粒100的外围延伸。例如，第一密封环130可设置在第一介电结构104中且可横向围绕互连结构110。第一密封环130可用以在诸如电浆蚀刻及/或沉积制程的元件处理期间保护互连结构110免受污染物扩散及/或物理损坏。

第一密封环130可包括原子百分比大于80％的铜，例如大于90％及/或大于95％，尽管可使用更大或更小的百分比。第一密封环130可包括可彼此连接的导电线及通孔结构，且可与互连结构110的第一金属特征106的导电线106L及通孔结构106V同时形成。第一密封环130可与第一金属特征106电隔离。

在一些实施例中，第一金属特征106及/或第一密封环130可由双镶嵌制程或多个单镶嵌制程形成。单镶嵌制程通常在每一镶嵌阶段用铜形成及填充单一特征。双镶嵌制程通常同时用铜形成及填充两个特征，例如，可使用双镶嵌制程用单一铜沉积填充沟槽及重叠通孔。在替代实施例中，第一金属特征106及/或第一密封环130可由电镀制程形成。

例如，镶嵌制程可包括以下步骤：图案化第一介电结构104以形成开口，诸如沟槽及/或通孔(例如，通孔)。可执行沉积制程以在开口中沉积导电金属(例如，铜)。然后可执行平坦化制程，诸如化学机械平坦化(chemical-mechanical planarization，CMP)，以移除设置在第一介电结构104顶部的多余铜(例如，覆盖层)。

特别地，可对介电层104A～104G中的每一者进行图案化、金属沉积及平坦化制程，以形成互连结构110及/或第一密封环130。例如，介电层104A可经沉积及图案化以形成开口。然后可执行沉积制程以填充介电层104A中的开口。然后可执行平坦化制程以移除覆盖层且在介电层104A中形成金属特征106。可重复这些处理步骤以形成介电层104B～104F及相应的金属特征106，从而完成第一互连结构110及/或第一密封环130。

第一晶粒100可包括设置在第一介电结构104上方的第一接合结构140。第一接合结构140可包括第一接合层142及一或多个第一接合特征144。第一接合层142可通过使用任何合适的沉积制程沉积诸如氧化硅、氮化硅、聚合物或其组合的介电材料来形成。第一接合特征144可设置在第一接合层142中。第一接合特征144可为由与第一金属特征106相同的材料形成的导电特征。例如，第一接合特征144可包括钨(W)、铜(Cu)、铜合金、铝(Al)、铝合金或其组合。其他合适的接合结构材料在本揭示内容的预期范围内。在一些实施例中，第一接合特征144可包括接合衬垫及/或通孔结构。

第一接合特征144可通过双镶嵌制程或者通过一或多个单镶嵌制程形成在第一接合层142中，如上所述。在替代实施例中，第一接合特征144可通过电镀制程形成。

第二晶粒200可设置在第一晶粒100上方且接合至第一晶粒100。第二晶粒200可为例如应用特定集成电路(application-specific integrated circuit，ASIC)晶片、模拟晶片、感测器晶片、无线及射频晶片、电压调节器晶片或记忆体晶片。第二晶粒200及第一晶粒100可为相同类型的晶粒或不同类型的晶粒。在一些实施例中，第二晶粒200可为主动组件或被动组件。在一些实施例中，第二晶粒200小于第一晶粒100。

在一些实施例中，第二晶粒200类似于第一晶粒100。例如，第二晶粒200可包括第二半导体基板202、第二介电结构204、嵌入第二介电结构204内的第二互连结构210、第二密封环230及第二接合结构240。因此，下面详细讨论第二晶粒200与第一晶粒100之间的区别。

第二介电结构204可设置在第二半导体基板202的第一侧(例如，前侧)上方。第二介电结构204可具有单层或多层结构。例如，如图1B所示，第二介电结构204可包括多个介电层，诸如基板平坦化层204A、层间介电(inter-layer dielectric，ILD)层204B～204F及互连平坦化层204G。然而，图1B及图1C示出了形成第二介电结构204的介电层，但本揭示内容的各种实施例不限于任何特定数量的层。

第二互连结构210可形成在第二介电结构204中。具体地，第二互连结构210可与第二半导体基板202的集成电路区重叠且电连接至第二半导体基板202的集成电路区。在一些实施例中，第二互连结构210包括第二金属特征206。第二金属特征206设置在第二介电结构204中且可电连接至设置在第二半导体层202上的第二衬垫208，使得第二互连结构210可电连接形成在第二半导体层202上的半导体元件。

第二接合结构240可类似于第一接合结构140。第二接合结构240可设置在第二互连结构210的第一侧(例如，前侧)上方。具体地，第二接合结构240可与第二互连结构210重叠。在一些实施例中，第二接合结构240包括至少一个第二接合层242及一或多个第二接合特征244。第二接合特征244设置在第二接合层242中。在一些实施例中，第二接合特征244可包括接合垫及/或通孔结构。

第二密封环230可类似于第一密封环130。例如，第二密封环230可包括原子百分比大于80％的铜，例如大于90％及/或大于95％，尽管可使用更多或更少百分比的铜。第二密封环230可设置在第二半导体基板202的第一侧(例如，前侧)上方。具体地，第二密封环230可围绕第二互连结构210，可延伸穿过第二介电结构204，且可与第二半导体基板202的电路元件电绝缘。在一些实施例中，可在形成第二介电结构204期间形成第二密封环230。第二密封环230可与第二互连结构210处于基本上相同的位准。具体地，第二密封环230的顶表面可与第二互连结构210的最上面的第二金属特征206的顶表面共面。

在一些实施例中，第二晶粒200的尺寸可不同于(例如，小于)第一晶粒100的尺寸。这里，术语“尺寸”是指长度、宽度及/或面积。例如，如图1A的顶视图所示，第二晶粒200的尺寸(例如，面积或占地面积)可小于第一晶粒100的尺寸。

在组装期间，第二晶粒200可翻转(例如，颠倒)且安装至第一晶粒100上。特别地，包括多个第二晶粒200的第二晶圆可定位在包括多个第一晶粒100的第一晶圆上方。在其他实施例中，第二晶圆可经切晶以切割第二晶粒200，且第二晶粒200可相对于第一晶粒100单独地置放在第一晶圆上。

在一些实施例中，第一晶粒100及第二晶粒200可通过接合第一接合结构140及第二接合结构240而面对面地接合在一起。第一接合结构140可与第二接合结构240对准，然后退火操作可将接合结构140、240接合在一起。在一些实施例中，在第二晶粒200接合至第一晶粒100之前，第二接合结构240及第一接合结构140对准，使得第二接合特征244可接合至各个第一接合特征144，且第二接合层242接合至第一接合层142。在一些实施例中，第一接合结构140与第二接合结构240的对准可通过使用光学感测方法来实现。在实现对准之后，第一接合结构140及第二接合结构240可通过包括金属对金属接合及介电质对介电质接合的混合接合制程接合在一起。

在一些实施例中，三维元件结构10可包括可在切晶过程之后形成的介电封装(dielectric encapsulation，DE)层50、介电质穿孔(through-dielectric via，TDV)结构60、再分布层结构300、衬垫308及钝化层310。介电封装(dielectric encapsulation，DE)层50可设置在第一接合结构140上，围绕第二晶粒200。具体地，DE层50可围绕第二晶粒200的侧壁，曝露第二晶粒200的顶部，且覆盖第一晶粒100的第一侧(例如，前侧)。在一些实施例中，第二晶粒200的第二侧(例如，背侧)可与DE层50的顶表面基本共面。在一些实施例中，DE层50包括模塑料。模塑料可包括树脂及填料。在替代实施例中，DE层50可包括氧化硅、氮化硅或其组合。其他合适的介电封装材料在本揭示内容的预期范围内。DE层50可通过旋涂、层压、沉积等形成。

在一些实施例中，一或多个基板穿孔结构62可延伸穿过第二半导体基板202且电接触第二互连结构210的相应金属特征206。

TDV结构60可形成为穿过DE层50且电接触第一互连结构110及再分布层结构300。在一些实施例中，TDV结构60包括导电材料，诸如铜、铜合金、铝、铝合金或其组合。在一些实施例中，可在TDV结构60周围设置扩散阻障层(未示出)，以防止金属扩散至DE层50中。扩散阻障层可包括Ta、TaN、Ti、TiN、CoW或其组合。其他合适的阻障层材料可在本揭示内容的预期范围内。

再分布层结构300可设置在第二晶粒200的第二侧(例如，背侧)上方及DE层50上方。再分布层结构300可包含具有单层或多层结构的第三介电结构304。例如，第三介电结构304可包括第一介电层304A、第二介电层304B及第三介电层304C。再分布层结构300可包括设置在其中的导电金属特征306。在一些实施例中，金属特征306可电连接至TDV结构60及/或硅穿孔结构62。在一些实施例中，再分布层结构300可包括光敏材料，诸如聚苯并恶唑(PBO)、聚酰亚胺(PI)、苯并环丁烯(BCB)或其组合。在一些实施例中，金属特征306可包括铜、镍、钛或其组合等。其他合适的导电金属材料可在本揭示内容的预期范围内以形成金属特征306。

再分布层结构300可包括第三密封环330。第三密封环330可围绕金属特征306。第三密封环330可包括与密封环130及/或230的材料及结构相似的材料及结构。

衬垫308可设置在再分布层结构300上方。在一些实施例中，衬垫308可为用于安装导电连接器的凸块下冶金(under bump metallization，UBM)衬垫，诸如金属柱、微凸块。衬垫308可包括金属或金属合金。例如，衬垫308可包括铝、铜、镍或其合金等。其他合适的垫材料可在本揭示内容的预期范围内。

钝化层310可覆盖再分布层结构300及衬垫308的边缘部分。衬垫308的上表面可通过钝化层310曝露。在一些实施例中，钝化层310包括氧化硅、硅氮化物、苯并环丁烯(BCB)聚合物、聚酰亚胺(PI)、聚苯并恶唑(PBO)或其组合等。

在各种实施例中，可执行切晶制程以切割三维元件结构10。例如，可执行开槽制程以在包括第一晶粒100的第一晶圆中及/或在包括第二晶粒200的第二晶圆中形成凹槽。特别地，可形成围绕第一密封环130、第二密封环230及/或第三密封环330的第一凹槽。可例如通过机械切割沿着凹槽切晶三维元件结构10，以完成切晶过程。以此方式，嵌入DE层50及再分布层结构300内的第一晶粒100、第二晶粒200的侧壁可基本重合。

在某些实施例中，开槽制程包括以下步骤：执行一或多个激光切割制程。例如，可使用诸如掺钕钇铝石榴石(neodymium-doped yttrium aluminum garnet，Nd-YAG)激光的红外激光执行多次激光切割制程。在替代实施例中，开槽制程可包括机械切割制程、刻蚀制程或蚀刻制程。

内嵌式集成被动元件。

根据各种实施例，各种IPD可嵌入3D元件结构10中，而非表面安装在3D元件结构10上或下伏PCB上。例如，图1A至图1C的3D元件结构10可包括嵌入DE层50中的IPD，以提高空间利用效率。例如，在一些实施例中，IPD可为深沟槽电容器(deep trench capacitor，DTC)400。然而，本揭示内容不限于任何特定类型的IPD。虽然图1A至图1C中示出一个DTC 400，基于3D元件结构10的电气需求及/或元件布局，3D元件结构10可包括任意数量的DTC 400及/或IPD。

在一些实施例中，例如，DTC 400可为金属-绝缘体-金属(metal-insulator-metal，MIM)电容器或金属-氧化物-金属(metal-oxide-metal，MOM)电容器。然而，本揭示内容不限于任何特定类型的电容器。DTC 400可具有例如至少100nF/mm²的电容密度，但可使用更大或更小的电容密度。

参看图1C，DTC 400可包括第一导电层402、第二导电层404及设置在其间的第一介电层406。在各种实施例中，DTC 400可包括设置在第二导电层404上的第二介电层408。导电层402、404可包括导电材料，例如铜、铜合金、铝、铝合金、锡、金、银、钨、钛或其组合等。然而，其他导电材料亦在本揭示内容的预期范围内。

第一介电层406及第二介电层408可由任何合适的介电材料形成，例如二氧化硅(SiO₂)、氮氧化硅(SiON)、氮化硅(SiN)、氧化钽(Ta₂O)、氧化铝(Al₂O₃)等。在一些实施例中，扩散阻障层(未示出)可设置在第一导电层402与DE层50之间，以防止金属扩散至DE层50中。扩散阻障层可包括Ta、TaN、Ti、TiN、CoW或其组合。其他合适的阻障层及介电层材料亦在本揭示内容的范围内。

DTC 400可电连接至第一晶粒100及第二晶粒200中的一者或两者。第一导电层402可电接触第一接合层140的第一接合特征144。第二导电层404可电接触再分布层结构300的金属特征306。

在各种实施例中，DTC 400可包括接触凸缘410，接触凸缘410包括第一导电层402、第一介电层406及第二接触层404的端部区域，端部区域设置在DE层50的上表面上。接触凸缘410可用以提供更大的表面积以将第二导电层404连接至相应的金属特征306。

图2为根据本揭示内容的各种实施例的3D元件结构12的简化顶视图。3D元件结构12可与3D元件结构10类似，因此将仅详细描述3D元件结构12与3D元件结构10之间的差异。

参看图2，3D元件结构12可包括第二晶粒200，第二晶粒200可布置在第一晶粒100的上表面上且可被DE层50围绕。再分布层300可设置在第二晶粒200及DE层50上。TDV结构60可自第一晶粒100的上表面延伸穿过DE层50以接触再分布层结构300的金属特征。TDV结构60可布置在第二晶粒200之间的间隙中。可在DE层50中，在每一相应的第二晶粒200之间的间隙或空间中设置各种IPD，诸如DTC 400。在一些实施例中，DTC 400及/或其他IPD可设置在TDV结构60与第二晶粒200相邻一者之间。因此，可在DE层50中，在第二晶粒200之间的间隙中设置IPD，诸如DTC 400。因此，可增加3D元件结构12的空间利用效率。

在各种实施例中，DTC 400可通过蚀刻DE层50以形成曝露第一接合特征144中的一者及可选地曝露第一接合层142的周围部分的沟槽来形成。可使用任何合适的蚀刻制程方法形成沟槽，诸如晶圆级电浆蚀刻等。

图3为示出根据本揭示内容的各种实施例在图1A至图1C中的3D元件结构10中形成DTC 400的方法的流程图。图4A至图4I为剖视图，示出了图3的方法的步骤。参看图3及图4A，在步骤500中，可通过第一接合结构140将第二晶粒200倒置且接合至第一晶粒100。DE层50可沉积在第一晶粒100的上表面上，以围绕第二晶粒200。

在步骤502中，可在第二晶粒200及DE层50上沉积硬罩幕层420。用于硬罩幕层420的合适材料的实例包括但不限于SiO₂、氮化硅(Si₃N₄)、SiON、碳化硅(SiC)、碳氧化硅(SiOC)或其任意组合。

参看图3及图4B，在步骤504中，可在硬罩幕层420上形成光阻剂层422。可在光罩下图案化光阻剂层422，然后蚀刻以曝露一部分硬罩幕层420。硬罩幕层420及DE层50可使用一或多个蚀刻制程蚀刻，以形成曝露第一接合特征144的沟槽T。蚀刻可包括干蚀刻方法，诸如电浆(例如，含氟电浆)蚀刻、湿蚀刻制程或其组合。在蚀刻制程之后可剥离光阻剂层422。

参看图3及图4C，在步骤506中，可在硬罩幕层420上执行回拉蚀刻制程以曝露围绕沟槽T的DE层50的顶表面的一部分。在一些实施例中，可通过向硬罩幕层420的一部分施加酸溶液来执行回拉蚀刻。

参看图3及图4D，在步骤508中，可使用任何合适的沉积方法，诸如使用化学气相沉积(chemical vapor deposition，CVD)、高密度电浆CVD、溅射等，在沟槽T中及硬罩幕层420上沉积第一导电层402。第一导电层402可包括导电材料，诸如铜、铜合金、铝、铝合金、锡、金、银、钨、钛或其组合。

参看图3及图4E，在步骤510中，第一介电层406可沉积在第一导电层402上，且第二导电层404可沉积在第一介电层406上。第一介电层406可由任何合适的介电材料形成，例如SiO₂、SiON、SiN、Ta₂O、Al₂O₃等，且可使用任何合适的沉积方法形成，诸如化学气相沉积(chemical vapor deposition，CVD)、高密度电浆CVD、溅射等。可使用如关于第一导电层402所描述的方法及材料来形成第二导电层404。

参考图3及图4F，在步骤512中，可在第二导电层404上形成第二介电层408。可使用如关于第一介电层406所描述的沉积方法及材料来形成第二介电层408。

参看图3及图4G，在步骤514中，可执行诸如化学机械平坦化(chemicalmechanical planarization，CMP)的平坦化制程以减小硬罩幕层420的厚度且移除导电层402、404及介电层406、408的部分，这些部分设置在硬罩幕层420的上表面上方，从而完成DTC 400。

参看图3及图4H，在步骤516中，可蚀刻硬罩幕层420以曝露第二晶粒200及DE层50的上表面以及完成的DTC 400的顶部。在一些实施例中可使用诸如电浆蚀刻的干蚀刻方法，或者在一些其他实施例中诸如酸蚀刻的湿蚀刻方法对硬罩幕层420进行蚀刻。

参看图3及图4I，在步骤518中，可在图4H的结构上形成再分布层结构300，且钝化层310可形成在再分布层结构300上。具体地，可使用任何合适的沉积制程来沉积介电层304A、304B、304C及金属特征306，以形成再分布层结构300。可执行制程使得金属特征306中的一者电接触第二导电层404。

各种实施例提供了一种三维元件结构10，包含包括第一半导体基板102的第一晶粒100、设置在第一晶粒100上且包括第二半导体基板202的第二晶粒200、设置在第一晶粒100上且围绕第二晶粒200的介电封装(dielectric encapsulation，DE)层50、设置在第二晶粒200及DE层50上的再分布层结构300，及嵌入DE层50中且电连接至第一晶粒100及再分布层结构300的集成被动元件(integrated passive device，IPD)400。

各种实施例提供了一种三维元件结构12，包含包括第一半导体基板102的第一晶粒100、设置在第一晶粒100上且包含相应的第二半导体基板202的第二晶粒200、设置在第一晶粒100上且围绕第二晶粒200的介电封装(dielectric encapsulation，DE)层50、设置在第二晶粒200及DE层50上的再分布层结构300、自第一晶粒100的上表面延伸穿过DE层50以电连接第一晶粒100及再分布层结构300的介电质穿孔(through dielectric via，TDV)结构60，以及嵌入DE层50中且电连接至第一晶粒100及再分布层结构300的集成被动元件(IPD)400，其中IPD 400均设置在TDV结构60中的一者与第二晶粒200中的相邻一者之间。

各种实施例提供了一种三维元件结构10、12的形成方法，包含以下步骤：将第一半导体晶粒100接合至第二半导体晶粒200；将第二半导体晶粒200封装于介电封装(dielectric encapsulation，DE)层50中；蚀刻DE层50以形成曝露至少一部分第一半导体晶粒100的沟槽T；在DE层50上及沟槽T中沉积第一导电层402，以电性接触第一半导体晶粒100；在第一导电层402上沉积第一介电层406；在第一介电层406上沉积第二导电层404；及进行平坦化制程以移除部分第一导电层402、第一介电层406及第二导电层404，且形成深沟槽电容器400。

在一些实施例中，一种三维元件结构包含第一晶粒、第二晶粒、介电封装层、再分布层结构及集成被动元件。第一晶粒包含第一半导体基板。第二晶粒设置在第一晶粒上且包含第二半导体基板。介电封装层设置在第一晶粒上且围绕第二晶粒。再分布层结构设置在第二晶粒及介电封装层上。集成被动元件嵌入介电封装层且电连接至第一晶粒及再分布层结构。

在一些实施例中，集成被动元件包含深沟槽电容器，深沟槽电容器设置在形成于介电封装层中的沟槽中。

在一些实施例中，深沟槽电容器包含第一导电层、第二导电层及第一介电层。第一导电层电连接至第一晶粒。第二导电层电连接至再分布层结构。第一介电层设置在第一导电层与第二导电层之间。

在一些实施例中，深沟槽电容器包含被第二导电层围绕的第二介电层。

在一些实施例中，深沟槽电容器包含接触凸缘，接触凸缘包含第一导电层、第一介电层及第二导电层的多个端部区域，端部区域设置在介电封装层的上表面上。再分布层结构包含与第二导电层的端部区域电接触的金属特征。

在一些实施例中，再分布层结构包含嵌入第一介电层中的多个金属特征。金属特征中的一者与第二导电层电接触。

在一些实施例中，三维元件结构进一步包含介电质穿孔结构。介电质穿孔结构自第一晶粒的上表面延伸穿过介电封装层以电连接第一晶粒及再分布层结构。

在一些实施例中，集成被动元件设置在介电质穿孔结构与第二晶粒之间。

在一些实施例中，集成被动元件包含多个深沟槽电容器，深沟槽电容器设置在介电封装层中形成的多个沟槽中。

在一些实施例中，第一晶粒进一步包含设置在第一半导体基板上的第一互连结构。第二晶粒进一步包含设置在第二半导体基板上且电连接至第一互连结构的第二互连结构。

在一些实施例中，一种三维元件结构包含第一晶粒、第二晶粒、介电封装层、再分布层结构、多个介电质穿孔结构及多个集成被动元件。第一晶粒包含第一半导体基板。第二晶粒设置在第一晶粒上且电连接至第一晶粒，第二晶粒中的每一者包含相应的第二半导体基板。介电封装层设置在第一晶粒上且围绕第二晶粒。再分布层结构设置在第二晶粒及介电封装层上。介电质穿孔结构自第一晶粒的上表面延伸穿过介电封装层以电连接第一晶粒及再分布层结构。集成被动元件嵌入介电封装层中且电连接至第一晶粒及再分布层结构，其中集成被动元件各自设置在介电质穿孔结构中的一者与第二晶粒中的相邻一者之间。

在一些实施例中，集成被动元件包含多个深沟槽电容器，深沟槽电容器设置在介电封装层中形成的各个沟槽中。

在一些实施例中，深沟槽电容器包含接触凸缘，接触凸缘包含第一导电层、第一介电层及第二导电层的多个端部区域，端部区域设置在介电封装层的上表面上。再分布层结构包含多个金属特征，金属特征与深沟槽电容器的第二导电层的端部区域电接触。

在一些实施例中，分布层结构包含嵌入第一介电层中且电接触第二导电层的多个金属特征。

在一些实施例中，第一晶粒进一步包含设置在第一半导体基板上的第一互连结构。第二晶粒中的每一者进一步包含多个第二互连结构，第二互连结构设置在第二半导体基板上且电连接至第一互连结构。

在一些实施例中，一种三维元件结构的形成方法包含以下步骤：将第一半导体晶粒接合至第二半导体晶粒；将第二半导体晶粒封装在介电封装层中；蚀刻介电封装层以形成沟槽，沟槽曝露第一半导体晶粒的至少一部分；在介电封装层上及沟槽中沉积第一导电层，以电接触第一半导体晶粒；在第一导电层上沉积第一介电层；在第一介电层上沉积第二导电层；及执行平坦化制程以移除部分第一导电层、第一介电层及第二导电层，且形成深沟槽电容器。

在一些实施例中，方法进一步包含以下步骤：在介电封装层及第二半导体晶粒上形成再分布层结构，使得第二导电层电接触再分布层结构的金属特征。

在一些实施例中，蚀刻介电封装层包含以下步骤：在第二半导体晶粒与形成在介电封装层中且电连接至第一晶粒的介电质穿孔结构之间形成该沟槽。

上文概述了数个实施例的特征，使得熟悉此项技术者可以更好地理解本揭示内容的各态样。熟悉此项技术者应理解，熟悉此项技术者可以容易地将本揭示内容用作设计或修改其他制程及结构的基础，以实现与本文介绍的实施例相同的目的及/或实现相同的优点。熟悉此项技术者亦应认识到，该些等效构造不脱离本揭示内容的精神及范畴，并且在不脱离本揭示内容的精神及范畴的情况下，该些等效构造可以进行各种改变、替代及变更。

Claims

1.一种三维元件结构，其特征在于，包含：

一第一晶粒，包含一第一半导体基板；

一第二晶粒，设置在该第一晶粒上且包含一第二半导体基板；

一介电封装层，设置在该第一晶粒上且围绕该第二晶粒；

一再分布层结构，设置在该第二晶粒及该介电封装层上；及

一集成被动元件，嵌入该介电封装层且电连接至该第一晶粒及该再分布层结构。

2.如权利要求1所述的三维元件结构，其特征在于，该集成被动元件包含一深沟槽电容器，该深沟槽电容器设置在形成于该介电封装层中的一沟槽中。

3.如权利要求2所述的三维元件结构，其特征在于，该深沟槽电容器包含：

一第一导电层，电连接至该第一晶粒；

一第二导电层，电连接至该再分布层结构；及

一第一介电层，设置在该第一导电层与该第二导电层之间。

4.如权利要求3所述的三维元件结构，其特征在于，该深沟槽电容器包含被该第二导电层围绕的一第二介电层。

5.如权利要求3所述的三维元件结构，其特征在于：

该深沟槽电容器包含一接触凸缘，该接触凸缘包含该第一导电层、该第一介电层及该第二导电层的多个端部区域，该些端部区域设置在该介电封装层的一上表面上；且

该再分布层结构包含与该第二导电层的该端部区域电接触的一金属特征。

6.如权利要求3所述的三维元件结构，其特征在于：

该再分布层结构包含嵌入该第一介电层中的多个金属特征；且

该些金属特征中的一者与该第二导电层电接触。

7.如权利要求1所述的三维元件结构，其特征在于，进一步包含一介电质穿孔结构，自该第一晶粒的一上表面延伸穿过该介电封装层以电连接该第一晶粒及该再分布层结构。

8.如权利要求1所述的三维元件结构，其特征在于：

该第一晶粒进一步包含设置在该第一半导体基板上的一第一互连结构；且

该第二晶粒进一步包含设置在该第二半导体基板上且电连接至该第一互连结构的一第二互连结构。

9.一种三维元件结构，其特征在于，包含：

一第一晶粒，包含一第一半导体基板；

多个第二晶粒，设置在该第一晶粒上且电连接至该第一晶粒，该些第二晶粒中的每一者包含相应的一第二半导体基板；

一介电封装层，设置在该第一晶粒上且围绕该些第二晶粒；

一再分布层结构，设置在该些第二晶粒及该介电封装层上；

多个介电质穿孔结构，自该第一晶粒的一上表面延伸穿过该介电封装层以电连接该第一晶粒及该再分布层结构；及

多个集成被动元件，嵌入该介电封装层中且电连接至该第一晶粒及该再分布层结构，其中该些集成被动元件各自设置在该些介电质穿孔结构中的一者与该些第二晶粒中的相邻一者之间。

10.一种三维元件结构的形成方法，其特征在于，包含以下步骤：

将一第一半导体晶粒接合至一第二半导体晶粒；

将该第二半导体晶粒封装在一介电封装层中；

蚀刻该介电封装层以形成一沟槽，该沟槽曝露该第一半导体晶粒的至少一部分；

在该介电封装层上及该沟槽中沉积一第一导电层，以电接触该第一半导体晶粒；

在该第一导电层上沉积一第一介电层；

在该第一介电层上沉积一第二导电层；及

执行一平坦化制程以移除部分该第一导电层、该第一介电层及该第二导电层，且形成一深沟槽电容器。