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TWI810791B - 使用柱狀半導體元件之記憶裝置的製造方法 - Google Patents

使用柱狀半導體元件之記憶裝置的製造方法 Download PDF

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TWI810791B
TWI810791B TW111102410A TW111102410A TWI810791B TW I810791 B TWI810791 B TW I810791B TW 111102410 A TW111102410 A TW 111102410A TW 111102410 A TW111102410 A TW 111102410A TW I810791 B TWI810791 B TW I810791B
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原田望
作井康司
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新加坡商新加坡優尼山帝斯電子私人有限公司
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    • H10B12/00—Dynamic random access memory [DRAM] devices

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)

Abstract

藉由控制施加於源極線SL、板線PL、字元線WL1、WL2、位元線BL1、BL2之電壓，將藉由撞擊游離現象而產生的電洞群保持於Si柱12a~12d的內部而進行資料保持動作，並且藉由將該電洞群從Si柱12a~12d內去除掉而進行資料抹除動作之動態快閃記憶體之製造方法中，在基板10上形成：位於站立於垂直方向之Si柱12a~12d的一端之與源極線SL連接的N+層11a、位於Si柱12a~12d的另一端之與位元線BL1、BL2連接的N+層13a~13d、圍繞著圍繞Si柱12a~12d之閘極HfO2層17a且在Si柱12a~12d間相連之與板線PL連接的TiN層18、圍繞著圍繞Si柱12a~12d之閘極HfO2層17b且與字元線WL1、WL2連接的TiN層26a、26b，並且在TiN層18上選擇性地堆積SiGe層之後，使此SiGe層氧化，而形成位在此等之間之SiO2層23a。

Description

使用柱狀半導體元件之記憶裝置的製造方法
本發明係關於使用柱狀半導體元件之記憶裝置的製造方法。
近年來，LSI(Large Scale Integration；大型積體電路)技術開發上，一直在追求記憶體元件的高積體化及高性能化。
通常的平面型MOS電晶體中，通道係朝向沿著半導體基板的上表面之水平方向延伸。相對於此，SGT(Surrounding Gate Transistor；環繞式閘極電晶體)的通道係相對於半導體基板的上表面沿垂直的方向延伸(參照例如專利文獻1、非專利文獻1)。因此，與平面型MOS電晶體相比，SGT可達成半導體裝置的高密度化。將此SGT用作為選擇電晶體，可進行連接有電容的DRAM(Dynamic Random Access Memory；動態隨機存取記憶體，參照例如非專利文獻2)、連接有電阻可變元件的PCM(Phase Change Memory；相變化記憶體，參照例如非專利文獻3)、RRAM(Resistive Random Access Memory；電阻式隨機存取記憶體，參照例如非專利文獻4)、利用電流使自旋磁矩方向變化而使電阻變化之MRAM (Magneto-resistive Random Access Memory；磁阻式隨機存取記憶體，參照例如非專利文獻5)等的高度積體化。另外，亦有不具有電容之由一個MOS電晶體構成的DRAM記憶單元(參照非專利文獻6、7)等。本案係關於不具有電阻可變元件、電容等之可僅由MOS電晶體構成之動態快閃記憶體(Dynamic Flash Memory)。
圖9係顯示前述不具有電容之由一個MOS電晶體構成的DRAM記憶單元的寫入動作，圖10係顯示動作上的問題點，圖11係顯示讀出動作(參照非專利文獻7~10)。
圖9係顯示DRAM記憶單元的寫入動作。圖9(a)係顯示寫入“1”狀態。在此，記憶單元係形成於SOI(絕緣層覆矽)基板100，由與源極線SL連接的源極N+層103(以下將包含高濃度的施體雜質之半導體區域稱為「N+層」)、與位元線BL連接的汲極N+層104、與字元線WL連接的閘極導電層105及MOS電晶體110a的浮體(Floating Body)102所構成，不具有電容，而由一個MOS電晶體110a構成DRAM的記憶單元。並且，SOI基板的SiO2層101係與浮體102正下方相接。以一個MOS電晶體110a構成的記憶單元進行“1”之寫入之際，係使MOS電晶體110a在飽和區域動作。亦即，從源極N+層103延伸的電子的通道107中具有夾止點108而不會到達與位元線連接的汲極N+層104。如此，若使與汲極N+層104連接的位元線BL以及與閘極導電層105連接的字元線WL皆為高電壓，使閘極電壓為汲極電壓的約1/2左右而使MOS電晶體110a動作，則在汲極N+層104附近的夾止點108中，電場強度成為最大。結果，從源極N+層103朝向汲極N+層104流動之經加速的電子會撞擊Si的晶格，而藉 由該時點所喪失的運動能量而產生電子、電洞對。所產生的大部分的電子(未圖示)係到達汲極N+層104。此外，極小部分的極熱電子係越過閘極氧化膜109而到達閘極導電層105。另外，同時產生的電洞106則對浮體102充電。此時，因浮體102為P型Si，故所產生的電洞係有助於多數載子的增加。浮體102中被所產生的電洞106充滿使得浮體102的電壓比源極N+層103更提高至Vb以上時，進一步產生的電洞係對源極N+層103放電。在此，Vb為源極N+層103與P層的浮體102之間的PN接面的內建電壓，約0.7V。圖9(b)係顯示浮體102已被所產生的電洞106飽和充電的情形。
接著，利用圖9(c)來說明記憶單元110的寫入“0”動作。對於共通的選擇字元線WL，隨機存在有寫入“1”的記憶單元110a及寫入“0”的記憶單元110b。圖9(c)係顯示從寫入“1”的狀態改寫為寫入“0”的狀態的情形。寫入“0”時，使位元線BL的電壓為負偏壓，使汲極N+層104與P層的浮體102之間的PN接面為順向偏壓。結果，先前的週期產生於浮體102的電洞106係流向與位元線BL連接的汲極N+層104。若寫入動作結束，則得到被所產生的電洞106充滿之記憶單元110a(圖9(b))及所產生的電洞已被排出的記憶單元110b(圖9(c))之兩種記憶單元的狀態。被電洞106充滿的記憶單元110a的浮體102的電位係高於已無所產生的電洞的浮體102。因此，記憶單元110a的閾值電壓係低於記憶單元110b的閾值電壓低，成為圖9(d)所示的情形。
接著，利用圖10來說明此種由一個MOS電晶體構成的記憶單元的動作上的問題點。如圖10(a)所示，浮體102的電容CFB為電容CWL、接面電容CSL及接面電容CBL的總和，如以下的式(1)所示。
CFB=CWL+CBL+CSL (1)
其中，電容CWL係連接於字元線的閘極與浮體102之間的電容，接面電容CSL係連接於源極線的源極N+層103與浮體102之間的PN接面的接面電容，接面電容CBL係連接於位元線的汲極N+層104與浮體102之間的PN接面的接面電容。因此，若字元線電壓VWL在寫入時振盪，則成為記憶單元的記憶節點(Node)之浮體102的電壓也會受其影響，成為如圖10(b)所示的情形。若字元線電壓VWL在寫入時從0V升高到VProgWL，則浮體102的電壓VFB因字元線的電容耦合而從字元線電壓變化前的初始狀態的電壓VFB1升高到VFB2。其電壓變化量△VFB係如以下的式(2)所示。
△VFB=VFB2-VFB1=CWL/(CWL+CBL+CSL)×VProgWL (2)
在此，如以下的式(3)所示，
β=CWL/(CWL+CBL+CSL) (3)
將式(2)中的CWL/(CWL+CBL+CSL)表示成β時，將β稱為耦合率。此種記憶單元中，CWL的貢獻率較大，例如CWL：CBL：CSL=8：1：1。此時，β=0.8。若字元線例如寫入時為5V而在寫入結束後成為0V，由於字元線與浮體102的電容耦合，浮體102會承受振盪雜訊達5V×β=4V。因此，會有無法充分取得寫入時的浮體102的“1”電位與“0”電位的電位差的差分邊限之問題點。
圖11係顯示讀出動作，圖11(a)係顯示寫入“1”的狀態，圖11(b)顯示寫入“0”的狀態。然而，實際上，即便以寫入“1”將Vb寫入浮體102，字元線因寫入結束而回到0V時，浮體102即會降為負偏壓。要寫入 “0”之際，因會變為更偏負的負偏壓，故在寫入之際無法充分地增大“1”與“0”的電位差的差分邊限。對本DRAM記憶單元而言，如此的動作差分小係成為重大問題。此外，還有要將此DRAM記憶單元高密度化之課題。
另外，亦有在SOI(Silicon on Insulator；絕緣層覆矽)層使用兩個MOS電晶體來形成一個記憶單元之記憶體元件(參照例如專利文獻4、5，which are incorporated herein by these references(藉由此等參考文獻併入本文))。此等元件中，分隔兩個MOS電晶體的浮體通道之成為源極或汲極的N+層係與絕緣層相接而形成。藉由此N+層與絕緣層相接，使兩個MOS電晶體的浮體通道互相電性分離。因此，積蓄有屬於信號電荷的電洞群之經分離的浮體通道的電壓係如前所述，會因施加於各個MOS電晶體的閘極電極的脈衝電壓，而與式(2)所示同樣地大幅變化。因此，會有無法充分增大寫入之際的“1”與“0”的電位差的差分邊限之問題。
[先前技術文獻]
[專利文獻]
[專利文獻1]日本特開平2-188966號公報
[專利文獻2]日本特開平3-171768號公報
[專利文獻3]日本特許第3957774號公報
[專利文獻4]US2008/0137394 A1
[專利文獻5]US2003/0111681 A1
[非專利文獻]
[非專利文獻1]Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991).
[非專利文獻2]H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: “4F2 DRAM Cell with Vertical Pillar Transistor(VPT),” 2011 Proceeding of the European Solid-State Device Research Conference, (2011).
[非專利文獻3]H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: “Phase Change Memory,” Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010).
[非專利文獻4]T. Tsunoda, K. Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama: “Low Power and high Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V,” IEDM (2007).
[非專利文獻5]W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: “Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology,” IEEE Transaction on Electron Devices, pp.1-9 (2015).
[非專利文獻6]M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat: “Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron,” IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010).
[非專利文獻7]J. Wan, L. Rojer, A. Zaslavsky, and S. Critoloveanu: “A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration,” Electron Device Letters, Vol. 35, No.2, pp.179-181 (2012).
[非專利文獻8]T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: “Memory design using a one-transistor gain cell on SOI,” IEEE JSSC, vol.37, No.11, pp1510-1522 (2002).
[非專利文獻9]T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F. Matsuoka, Y. Kajitani, R. Fukuda, Y. Watanabe, Y. Minami, A. Sakamoto, J. Nishimura, H. Nakajima, M. Morikado, K. Inoh, T. Hamamoto, A. Nitayama: “Floating Body RAM Technology and its Scalability to 32nm Node and Beyond,” IEEE IEDM (2006).
[非專利文獻10]E. Yoshida: “A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory,” IEEE IEDM (2006).
[非專利文獻11]E. Yoshida, and T. Tanaka: “A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory,” IEEE Transactions on Electron Devices, Vol. 53, No. 4, pp. 692-697, Apr. 2006.
[非專利文獻12]A. Veloso, et al.: “Vertical Nanowire and Nanosheet FETs: Device Features, Novel Schemes for Improved Process Control and Enhanced Mobility, Potential for Faster & More Energy Efficient Circuits” IEDM19 Digest Papers, pp.230-233, 2019.
採用SGT之記憶裝置且無電容之一個電晶體型的DRAM(增益單元)中，字元線與浮動的SGT的基體的電容耦合較大，在資料讀出時、寫入時等時候字元線的電位振盪時，會有被作為是對於SGT基體傳達的雜訊之問題點。因而，會引起誤讀出、誤改寫記憶資料之問題，而難以達到無電容的一個電晶體型的DRAM(增益單元)的實用化。因此，必須解決上述問題，並且使DRAM記憶單元高密度化。
為了解決上述課題，本發明之使用柱狀半導體元件之記憶裝置的製造方法中，係進行資料保持動作及資料抹除動作之記憶裝置的製造方法，該資料保持動作係控制施加於第一閘極導體層、第二閘極導體層、第一雜質區域及第二雜質區域的電壓，使由於撞擊游離現象或閘極引發汲極漏電流而形成的電洞群保持在第一半導體柱的內部，該資料抹除動作係控制施加於前述第一閘極導體層、前述第二閘極導體層、前述第一雜質區 域及前述第二雜質區域的電壓，將前述電洞群從前述第一半導體柱的內部去除掉，該製造方法係具有：
在基板上形成在垂直方向站立的前述第一半導體柱之步驟；
形成圍繞前述第一半導體柱的側面之第一閘極絕緣層之步驟；
形成前述第一閘極導體層之步驟，前述第一閘極導體層係圍繞前述第一閘極絕緣層的側面，且其上表面位置位於比前述第一半導體柱的頂部還要下方處；
在前述第一閘極導體層上選擇性地形成由導體或半導體所構成的第一材料層之步驟；
使前述第一材料層的表層或全體氧化而形成第一氧化絕緣層之步驟；
在垂直方向上比前述第一氧化絕緣層還要上方的前述第一半導體柱的側面形成第二閘極絕緣層之步驟；
以圍繞前述第二閘極絕緣層的側面的方式形成前述第二閘極導體層之步驟；
在形成前述第一半導體柱之前或形成前述第一半導體柱之後，形成與前述第一半導體柱的底部相連的前述第一雜質區域之步驟；以及
在形成前述第一半導體柱之前或形成前述第一半導體柱之後，在前述半導體柱的頂部形成前述第二雜質區域之步驟(第一發明)。
上述第一發明中，具有：以在垂直方向上在前述第一半導體柱的側面及前述第一氧化絕緣層之上相連的方式形成前述第二閘極絕緣層之步驟(第二發明)。
上述第一發明中，具有：在形成前述第一氧化絕緣層之後，使比前述第一材料層還要上方的前述第一半導體柱的側面露出之步驟；以及使露出的前述半導體柱的側面氧化而形成前述第二閘極絕緣層之步驟(第三發明)。
上述第一發明中，具有：在形成前述第一材料層之後，使比前述第一材料層還要上方的前述第一半導體柱的側面露出之步驟；以及使前述第一材料層氧化而形成前述第一氧化絕緣層，並且使露出的前述半導體柱的側面氧化而形成第二氧化絕緣層之步驟，並且，以前述第二氧化絕緣層作為前述第二閘極絕緣層(第四發明)。
上述第四發明中，具有：在形成前述第二氧化絕緣層之後，形成第一絕緣層之步驟，前述第一絕緣層係圍繞前述第二氧化絕緣層的側面，且相連到前述第一氧化絕緣層上，並且，藉由前述第二氧化絕緣層及前述第一絕緣層形成前述第二閘極絕緣層(第五發明)。
上述第一發明中，具有：使在垂直方向上比前述第一氧化絕緣層還要上方的前述第一閘極絕緣層殘存，然後形成前述第二閘極導體層之步驟，並且，以殘存於比前述第一氧化絕緣層還要上方處的前述第一閘極絕緣層作為前述第二閘極絕緣層(第六發明)。
上述第一發明中，具有：在形成前述第二閘極絕緣層後，形成第一導體層之步驟，前述第一導體層係圍繞前述第二閘極絕緣層，且其上表面位置在前述第二雜質區域的下端附近；在第一導體層上選擇性地形成由導體或半導體所構成的第二材料層之步驟；以及使前述第二材料層的表層或全體氧化而形成第二氧化絕緣層之步驟(第七發明)。
上述第一發明中，前述第一材料層係由矽鍺(SiGe)所形成(第八發明)。
上述第一發明中，係形成為，與前述第一雜質區域相連的配線為源極線，與前述第二雜質區域相連的配線為位元線，與前述第一閘極導體層相連的配線及與前述第二閘極導體層相連的配線之中的一方為字元線，另一方為第一驅動控制線，且藉由施加於前述源極線、前述位元線、前述第一驅動控制線及前述字元線的電壓，而進行前述資料抹除動作及前述資料保持動作(第九發明)。
上述第一發明中，前述第一閘極導體層與前述第一半導體柱之間的第一閘極電容係形成為比前述第二閘極導體層與前述第一半導體柱之間的第二閘極電容大(第十發明)。
1,10,100:基板
2,12a,12b,12c,12d:Si柱
3a,3b,11a,13,13a,13b,13c,13d:N+層
4a:第一閘極絕緣層
4b:第二閘極絕緣層
5a:第一閘極導體層
5b:第二閘極導體層
6:絕緣層
7:通道區域
7a:第一通道區域
7b:第二通道區域
9:動態快閃記憶單元
11:電洞群
12:P層
12a,12b:反轉層
13:夾止點
14a,14b,14c,14d:遮罩材料層
17,17a,17b,44:HfO2層
18,26a,26b:TiN層
23,23c,25:SiGe層
23a,25a,25b,33,40a,40b,40c,40d,42a,42b,42c,42d,43:SiO2層
27a,27b:SiN層
30a,30b,30c,30d:接觸孔
32a:位元線BL1的導體層
32b:位元線BL2的導體層
31aa,31ab,31ac,31ba,31bb,31bc,31ca,31cb,31cc,34a,34b,34c:空孔
102:浮體
103:源極N+層
104:汲極N+層
105:閘極導電層
106:電洞
107:通道
108:夾止點
109:閘極氧化膜
110a:MOS電晶體、記憶單元
BL,BL1,BL2:位元線
PL:板線
SL:源極線
WL,WL1,WL2:字元線
圖1係第一實施型態之具有SGT的記憶裝置的構造圖。
圖2係用來說明第一實施型態之具有SGT的記憶裝置的抹除動作機制之圖。
圖3係用來說明第一實施型態之具有SGT的記憶裝置的寫入動作機制之圖。
圖4A係用來說明第一實施型態之具有SGT的記憶裝置的讀出動作機制之圖。
圖4B係用來說明第一實施型態之具有SGT的記憶裝置的讀出動作機制之圖。
圖5A係用來說明第一實施型態之具有SGT的記憶裝置的製造方法之圖。
圖5B係用來說明第一實施型態之具有SGT的記憶裝置的製造方法之圖。
圖5C係用來說明第一實施型態之具有SGT的記憶裝置的製造方法之圖。
圖5D係用來說明第一實施型態之具有SGT的記憶裝置的製造方法之圖。
圖5E係用來說明第一實施型態之具有SGT的記憶裝置的製造方法之圖。
圖5F係用來說明第一實施型態之具有SGT的記憶裝置的製造方法之圖。
圖5G係用來說明第一實施型態之具有SGT的記憶裝置的製造方法之圖。
圖5H係用來說明第一實施型態之具有SGT的記憶裝置的製造方法之圖。
圖5I係用來說明第一實施型態之具有SGT的記憶裝置的製造方法之圖。
圖5J係用來說明第一實施型態之具有SGT的記憶裝置的製造方法之圖。
圖5K係第一實施型態之具有SGT的記憶裝置的示意構造圖。
圖6係用來說明第二實施型態之具有SGT的記憶裝置的製造方法之圖。
圖7A係用來說明第三實施型態之具有SGT的記憶裝置的製造方法之圖。
圖7B係用來說明第三實施型態之具有SGT的記憶裝置的製造方法之圖。
圖7C係用來說明第三實施型態之具有SGT的記憶裝置的製造方法之圖。
圖8A係用來說明第四實施型態之具有SGT的記憶裝置的製造方法之圖。
圖8B係用來說明第四實施型態之具有SGT的記憶裝置的製造方法之圖。
圖9係用來說明習知例的不具有電容的DRAM記憶單元的動作上的問題點之圖。
圖10係用來說明習知例的不具有電容的DRAM記憶單元的動作上的問題點之圖。
圖11係顯示習知例的不具有電容的DRAM記憶單元的讀出動作之圖。
以下參照圖式來說明本發明之使用半導體元件之記憶裝置(以下稱為動態快閃記憶體)的製造方法。
(第一實施型態)
利用圖1~圖5，說明本發明第一實施型態之動態快閃記憶單元的構造、動作機制及製造方法。利用圖1來說明動態快閃記憶單元的構造。並且，利用圖2來說明資料抹除機制，利用圖3來說明資料寫入機制，利用圖4來說明資料寫入機制，利用圖5來說明動態快閃記憶體的製造方法。
圖1係顯示本發明第一實施型態之動態快閃記憶單元的構造。在形成於基板1上之具有P型或i型(本質型)的導電型之矽半導體柱2(以下將矽半導體柱稱為「Si柱」)內的上下的位置，形成有N+層3a、3b，N+層3a、3b中的一方為源極時，則另一方為汲極。成為此源極、汲極之N+層3a、N+層3b間的Si柱2的部分係成為通道區域7。以圍繞該通道區域7的方式形成有第一閘極絕緣層4a、第二閘極絕緣層4b。此第一閘極絕緣層4a、第二閘極絕緣層4b係分別接觸或接近成為此源極、汲極之N+層3a、N+層3b。以圍繞此第一閘極絕緣層4a、第二閘極絕緣層4b的方式分別形成有第一閘極導體層5a、第二閘極導體層5b。並且，第一閘極導體層5a、第二閘極導體層5b係藉由絕緣層6分離。而且，N+層3a與N+層3b間的Si柱2的部分的通道區域7係包括被第一閘極絕緣層4a圍繞的第一通道區域7a以及被第二閘極絕緣層4b圍繞的第二通道區域7b。藉此，形成由成為源極、汲極之N+層3a、N+層3b、通道區域7、第一閘極絕緣層4a、第二閘極絕緣層4b、第一閘極導體層5a及第二閘極導體層5b所構成之動態快閃記憶單元9。並且，成為源極之N+層3a係連接於源極線SL，成為 汲極之N+層3b係連接於位元線BL，第一閘極導體層5a係連接於板線PL，第二閘極導體層5b係連接於字元線WL。與板線PL連接的第一閘極導體層5a的閘極電容以具有大於與字元線WL連接的第二閘極導體層5b的閘極電容之構造為佳。
在此，圖1中係第一閘極導體層5a的閘極長度大於第二閘極導體層5b的閘極長度，以使與板線PL連接的第一閘極導體層5a與通道區域7間的電容大於與字元線WL連接的第二閘極導體層5b與通道區域7間的電容。然而，除此之外，亦可改變各個閘極絕緣層的膜厚，使第一閘極絕緣層4a的閘極絕緣膜的膜厚小於第二閘極絕緣層4b的閘極絕緣膜的膜厚，而不是使第一閘極導體層5a的閘極長度大於第二閘極導體層5b的閘極長度。另外，亦可改變各個閘極絕緣層的材料的介電常數，使第一閘極絕緣層4a的閘極絕緣膜的介電常數大於第二閘極絕緣層4b的閘極絕緣膜的介電常數。再者，亦可任意組合閘極導體層5a、5b的長度、閘極絕緣層4a、4b的膜厚、介電常數，以使與板線PL連接的第一閘極導體層5a的閘極電容大於與字元線WL連接的第二閘極導體層5b的閘極電容
參照圖2來說明抹除動作機制。N+層3a、N+層3b間的通道區域7係與基板電性分離成為浮體。圖2(a)係顯示抹除動作前，在先前的週期藉由撞擊游離所產生的電洞群11積蓄於通道區域7的狀態。並且，如圖2(b)所示，抹除動作時，使源極線SL的電壓為負電壓VERA。在此，VERA係例如-3V。結果，與源極線SL連接之成為源極的N+層3a與通道區域7的PN接面成為順向偏壓而無關於通道區域7的初始電位的值。結果，在先前的週期藉由撞擊游離所產生的積蓄於通道區域7內的電洞群11被吸 到源極部的N+層3a，而通道區域7的電位VFB成為VFB=VERA+Vb。在此，Vb為PN接面的內建電壓，約0.7V。因此，VERA=-3V時，通道區域7的電位成為-2.3V。此值係成為抹除狀態的通道區域7的電位狀態。因此，若浮體的通道區域7的電位成為負的電壓時，則動態快閃記憶單元的N通道MOS電晶體的閾值電壓會因為基板偏壓效應而變高。藉此，如圖2(c)所示，與字元線WL連接的第二閘極導體層5b的閾值電壓會變高。此通道區域7的抹除狀態為邏輯記憶資料“0”。在此，上述施加於位元線BL、源極線SL、字元線WL、板線PL的電壓條件係用來進行抹除動作的一例，若可進行抹除動作，則亦可為其他動作條件。
圖3係顯示本發明第一實施型態之動態快閃記憶單元的寫入動作。如圖3(a)所示，對於與源極線SL連接的N+層3a輸入例如0V，對於與位元線BL連接的N+層3b輸入例如3V，對於與板線PL連接的第一閘極導體層5a輸入例如2V，對於與字元線WL連接的第二閘極導體層5b輸入例如5V。結果，如圖3(a)所示，在與板線PL連接的第一閘極導體層5a的內側的通道區域7的內周形成反轉層12a，具有第一閘極導體層5a之第一N通道MOS電晶體區域係在飽和區域動作。結果，在與板線PL連接的第一閘極導體層5a的內側的反轉層12a係存在夾止點13。另一方面，具有與字元線WL連接的第二閘極導體層5b之第二N通道MOS電晶體區域係在線性區域動作。結果，與字元線WL連接的第二閘極導體層5b的內側不存在夾止點而於整面形成反轉層12b。形成於與此字元線WL連接的第二閘極導體層5b的內側整面之反轉層12b係作為具有第一閘極導體層5a之第一N通道MOS電晶體區域的實質的汲極來動作。結果，電場係 在串聯連接之具有第一閘極導體層5a之第一N通道MOS電晶體區域以及具有第二閘極導體層5b之第二N通道MOS電晶體區域之間的通道區域7的第一交界區域成為最大，而在此區域發生撞擊游離現象。因此區域係從具有與字元線WL連接的第二閘極導體層5b之第二N通道MOS電晶體區域來看時之源極側的區域，故將此現象稱為源極側撞擊游離現象。藉由此源極側撞擊游離現象，電子會從與源極線SL連接的N+層3a朝向與位元線連接的N+層3b流動。經加速的電子撞擊晶格的Si原子而藉由其運動能量產生電子、電洞對。所產生的電子的一部分會流向第一閘極導體層5a與第二閘極導體層5b，但大部分係流向與位元線BL連接的N+層3b。另外，亦可在寫入“1”時，利用閘極引發汲極漏電流(GIDL：Gate Induced Drain Leakage)來產生電子、電洞對(參照非專利文獻11)，且利用產生的電洞群來充滿於浮體FB內。
並且，如圖3(b)所示，所產生的電洞群11係通道區域7的多數載子，將通道區域7充電成為正偏壓。因與源極線SL連接的N+層3a為0V，故通道區域7係充電至連接於源極線SL的N+層3a與通道區域7之間的PN接面的內建電壓Vb(約0.7V)。通道區域7被充電成為正偏壓時，第一N通道MOS電晶體區域及第二N通道MOS電晶體區域的閾值電壓就會因為基板偏壓效應而變低。藉此，如圖3(c)所示，與字元線WL連接的第二通道區域7b的N通道MOS電晶體區域的閾值電壓會變低。將此通道區域7的寫入狀態分配於邏輯記憶資料“1”。
在此，寫入動作時，亦能夠以N+層3a與通道區域7之間的交界區域，或是N+層3b與通道區域7之間的交界區域來取代上述第一交 界區域，以撞擊游離現象或GIDL電流來產生電子、電洞對，且利用所產生的電洞群11對通道區域7充電。在此，上述施加於位元線BL、源極線SL、字元線WL、板線PL的電壓條件係用來進行寫入動作的一例，若可進行寫入動作，則亦可為其他動作條件。
利用圖4A來說明本發明第一實施型態之動態快閃記憶單元的讀出動作及相關的記憶單元構造。利用圖4A(a)~圖4A(c)來說明動態快閃記憶單元的讀出動作。如圖4A(a)所示，通道區域7被充電到內建電壓Vb(約0.7V)時，N通道MOS電晶體的閾值電壓就會因基板偏壓效應而降低。將此狀態分配於邏輯記憶資料“1”。如圖4A(b)所示，在進行寫入之前選擇的記憶區塊(memory block)原處於抹除狀態“0”時，通道區域7中，浮體電壓VFB成為VERA+Vb。藉由寫入動作隨機地記憶有寫入狀態“1”。結果，對於字元線WL作成邏輯“0”及“1”之邏輯記憶資料。如圖4A(c)所示，利用對於此字元線WL之兩個閾值電壓的高低差，能夠以感測放大器進行讀出。
利用圖4B(a)~圖4B(d)來說明本發明第一實施型態之動態快閃記憶單元的讀出動作時，第一閘極導體層5a與第二閘極導體層5b的閘極電容的大小關係及相關的動作。與字元線WL連接的第二閘極導體層5b的閘極電容以設計為小於與板線PL連接的第一閘極導體層5a的閘極電容為佳。如圖4B(a)所示，使與板線PL連接的第一閘極導體層5a的垂直方向的長度大於與字元線WL連接的第二閘極導體層5b的垂直方向的長度，而使與字元線WL連接的第二閘極導體層5b的閘極電容小於與板線PL連接的第一閘極導體層5a的閘極電容。圖4B(b)係顯示圖4B(a)的動態快閃 記憶體的一個單元的等效電路。並且，圖4B(c)係顯示動態快閃記憶體的耦合電容關係。其中，CWL為第二閘極導體層5b的電容，CPL為第一閘極導體層5a的電容，CBL為成為汲極之N+層3b與第二通道區域7b之間的PN接面的電容，CSL為成為源極之N+層3a與第一通道區域7a之間的PN接面的電容。如圖4B(d)所示，字元線WL的電壓振盪時，其動作會成為雜訊而對通道區域7造成影響。此時的通道區域7的電位變動△VFB為△VFB=CWL/(CPL+CWL+CBL+CSL)×VReadWL。其中，VReadWL為字元線WL的讀出時的振幅電位。從式(1)可知，若相較於通道區域7的整體的電容CPL+CWL+CBL+CSL將CWL的貢獻度減小，則△VFB就會變小。CBL+CSL係PN接面的接面電容，若要增大此電容，例如可加大Si柱2的直徑。然而，此對於記憶單元的微細化而言並不佳。對此，藉由使與板線PL連接的第一閘極導體層5a的垂直方向的長度大於與字元線WL連接的第二閘極導體層5b的垂直方向的長度，可使△VFB更小，且不會降低俯視觀看下的記憶單元的積體度。在此，上述施加於位元線BL、源極線SL、字元線WL、板線PL的電壓條件係用來進行讀出動作的一例，若可進行讀出動作，則亦可為其他動作條件。
利用圖5A~圖5J來揭示本實施型態之動態快閃記憶體的製造方法。各圖中，(a)係顯示平面圖，(b)係顯示沿著(a)中的X-X’線的剖面圖，(c)係顯示沿著(a)中的Y-Y’線的剖面圖。實際的動態快閃記憶體中，多個記憶單元係形成為二維矩陣狀。
如圖5A所示，在基板10(申請專利範圍中的「基板」的一例)上，由下起依序形成N+層11(申請專利範圍中的「第一雜質區域」的一例)、 由矽構成之P層12、及N+層13。然後，形成俯視觀看時呈圓形的遮罩材料層14a、14b、14c、14d。在此，基板10可由SOI(Silicon On Insulator；絕緣層覆矽)、單層或複數層的矽或其他的半導體材料所形成。另外，基板可為由N層或P層的單層或複數層所構成之井層。
接著，如圖5B所示，以遮罩材料層14a、14b、14c、14d作為遮罩，對N+層13、P層12、及N+層11的上部進行蝕刻，在N+層11a上形成Si柱12a、12b、12c、12d(未圖示)(申請專利範圍中的「第一半導體柱」的一例)、以及N+層13a、13b、13c、13d(未圖示)(分別為申請專利範圍中的「第二雜質區域」的一例)。
接著，如圖5C所示，以例如ALD(Atomic Layer Deposition；原子層沉積)法形成覆蓋整體之閘極絕緣層的氧化鉿(HfO2)層17。並且，形成覆蓋全體之成為閘極導體層的TiN層(未圖示)，並且，以CMP(Chemical Mechanical Polishing；化學機械研磨)法進行研磨至上表面位置與遮罩材料層14a~14d的上表面齊平。然後，以RIE(Reactive Ion Etching；反應性離子蝕刻)法蝕刻TiN層至垂直方向的上表面位置成為位於Si柱12a~12d的中間位置附近而形成TiN層18(申請專利範圍中的「第一閘極導體層」的一例)。在此，HfO2層17亦可由最初在低溫下的氧化或藉由以ALD法而形成的SiO2層與HfO2膜之雙層構造而形成，而且，若可發揮作為閘極絕緣層的機能，則亦可為由單層或複數層構成的其他絕緣層。另外，若是具有閘極導體層的機能，則TiN層18亦可採用由單層或複數層構成的其他導體層。此外，TiN層之垂直方向的上表面位置以蝕刻成為比Si柱 12a~12d的中間位置更上方為佳。在此，將記憶單元區域的外側的TiN層18去除掉。
接著，如圖5D所示，在TiN層18上，以選擇性磊晶成長法形成例如SiGe層23(申請專利範圍中的「第一材料層」的一例)。此時，SiGe層23僅形成於TiN層18上，而未形成於包圍在露出的Si柱12a~12d之HfO2層17上。
接著，如圖5E所示，使SiGe層23氧化而形成SiO2層23a(申請專利範圍中的「第一氧化絕緣層」的一例)。
接著，如圖5F所示，藉由蝕刻來除去比SiO2層23a還靠上部的HfO2層17而形成HfO2層17a(申請專利範圍中的「第一閘極絕緣層」的一例)。然後，於整體形成HfO2層17b(申請專利範圍中的「第二閘極絕緣層」的一例)。以CVD(Chemical Vapor Deposition；化學氣相沉積)法於整體被覆TiN層(未圖示)。然後，藉由RIE法蝕刻TiN層至上表面位置成為N+層13a~13d的下端附近。然後，以選擇性成長法在TiN層26上形成SiGe層25。
然後，如圖5G所示，形成圍繞且連接N+層13a、13b及遮罩材料層14a、14b的側面的SiN層27a。同樣地，形成圍繞且連接N+層13c、13d及遮罩材料層14c、14d的側面的SiN層27b。然後，以SiN層27a27b作為遮罩蝕刻TiN層26而形成TiN層26a、26b(申請專利範圍中的「第二閘極導體層」的一例)。在此，使圍繞Si柱12a、12b之HfO2層17b的外周線與X-X’線的交點間的長度L1小於Y-Y’線上的SiN層27a、27b的寬度L2的兩倍，且使圍繞Si柱12a、12c之HfO2層17b的外周線與Y-Y’線的 交點間的長度L3大於L2的兩倍，藉此，可使SiN層27a形成為在Si柱12a、12b間相連而在Si柱12a、12c間分離。同樣地，可使SiN層27b形成為在Si柱12c、12d間相連而在Si柱12a、12c間分離。在此，HfO2層17b亦可由最初在低溫下的氧化或藉由以ALD法而形成的SiO2層與HfO2膜之雙層構造而形成，而且，若可發揮作為閘極絕緣層的機能，則亦可為由單層或複數層構成的其他絕緣層。另外，若是具有閘極導體層的機能，則TiN層18亦可採用由單層或複數層構成的其他導體層。
接著，如圖5H所示，在TiN層26a26b與SiN層27a27b的側面間及周邊，形成包含空孔31aa、31ab、31ac、31ba、31bb、31bc、31ca、31cb、31cc之SiO2層29。圖5H中，(d)為沿著(a)中的X1-X1’線之剖面圖(圖5I中亦同)。在此，空孔31aa、31ab、31ac、31ba、31bb、31bc、31ca、31cb、31cc的上端位置係形成為低於圖5H(d)中以虛線表示的TiN層26a、26b的上端位置。
接著，如圖5I所示，對遮罩材料層14a~14d進行蝕刻而形成接觸孔30a、30b、30c、30d。
接著，如圖5J所示，形成經由接觸孔30a、30c而連接於N+層13a、13c之位元線BL1的導體層(32a)、以及經由接觸孔30b、30d而連接於N+層13b、13d之位元線BL2的導體層(32b)。然後，在位元線BL1的導體層(32a)與位元線BL2的導體層(32b)間及兩側，形成包含空孔34a、34b、34c之SiO2層33。藉此，在基板10上形成動態快閃記憶體。TiN層26a、26b係成為字元線WL1、WL2的導體層，TiN層18係成為兼備閘極 導體層之板線PL的導體層，N+層11a係成為兼備源極雜質層之源極線SL的導體層。
圖5K係顯示圖5J所示的動態快閃記憶體的示意構造圖。源極線SL的導體層之N+層11a係連接全面而形成。板線PL的導體層亦連接整體而形成。與字元線WL1的導體層連接之閘極導體TiN層26a係在隣接的Si柱12a、12b間沿X方向相連而形成。同樣的，與字元線WL2的導體層連接之閘極導體TiN層26b係在隣接的Si柱12c、12d間沿X方向相連而形成。並且，與N+層13a、13c連接之位元線BL1的導體層以及與N+層13b、13d連接之位元線BL2的導體層係沿著與X方向正交之Y方向而形成。
在此，圖5D、圖5E中，以選擇性成長法在TiN層18上形成例如SiGe層23，然後使SiGe層23氧化而形成SiO2層23a。相對於此，若為能夠只在TiN層18上成長而不會形成於包圍在露出的Si柱12a~12d之HfO2層上，且之後能夠藉由氧化而形成氧化層之材料，則SiGe層23亦可為由金屬或半導體所構成的其他材料層。另外，若能夠如上所述地讓SiGe層23選擇性地形成在TiN層18上，則HfO2層17亦可為其他材料層。若能夠讓對應於SiGe層23的材料層選擇性地堆積於其上，且具有閘極導體層的作用，則TiN層18亦可為其他導體材料層。利用圖5F、圖5G說明的TiN層26、SiGe層25、SiO2層25a、25b的形成時此亦相同。
此外，上述說明中說明了使SiGe層23、25整體氧化而形成SiO2層23a、25a、25b，但亦可只使表層氧化而形成SiO2層23a、25a、 25b。此外，亦可用會氧化的其他材料層來取代SiGe層23、25。另外，SiO2層25a、25b亦可於整體以CVD法堆積SiO2層，然後進行CMP研磨、掘入RIE蝕刻(recess RIE)來形成。
在此，圖1中，與板線PL連接的第一閘極導體層5a的垂直方向的長度係大於與字元線WL連接的第二閘極導體層5b的垂直方向的長度以使CPL>CWL。然而，僅附加板線PL，字元線WL相對於通道區域7的電容耦合的耦合率(CWL/(CPL+CWL+CBL+CSL))仍會變小。結果，浮體的通道區域7的電位變動△VFB變小。
又，板線PL的電壓VErasePL係無關於各個動作模式，都可施加例如2V之固定電壓。另外，板線PL的電壓VErasePL亦可僅在抹除時施加例如0V。又，若可滿足可進行動態快閃記憶體動作的條件之電壓，則板線PL的電壓VErasePL亦可施加固定電壓或隨時間變化之電壓。
另外，圖1中，Si柱2的水平剖面形狀不論是圓形、橢圓形、長方形，皆可進行本實施型態說明之動態快閃記憶體動作。而且，亦可使圓形、橢圓形、長方形的動態快閃記憶單元共存於同一晶片上。
另外，圖1中，垂直方向上，由絕緣層6所包圍的部分的通道區域7係連接第一通道區域7a、第二通道區域7b的電位分布而形成。藉此，通道區域7的第一通道區域7a、第二通道區域7b係在垂直方向由絕緣層6圍住的區域所連接。
另外，第一閘極導體層5a、第二閘極導體層5b、第三閘極導體層5c的任一者或全部可為俯視觀看時分割為兩個以上，分別作為板線、 字元線的導體電極，同步或非同步地動作。即使如此，也可做到動態快閃記憶體動作。
另外，垂直方向中，第一閘極導體層5a、第二閘極導體層5b之一者或兩者可沿垂直方向分割，且同步或非同步地動作。即使如此，也可做到動態快閃記憶體動作。此時，可用圖5中說明的方法來形成分割的閘極導體層間的絕緣層。
本實施型態係具有下述的特徵。
(特徵1)
在動態快閃記憶單元進行寫入、讀出動作之際，字元線WL的電壓會上下振盪。此時，板線PL係發揮減低字元線WL與通道區域7之間的電容耦合率之作用。結果，可顯著抑制字元線WL的電壓上下振盪之際對於通道區域7的電壓變化的影響。藉此，可增大顯示邏輯“0”與“1”之字元線WL的SGT電晶體的閾值電壓差。此係致使動態快閃記憶單元的動作差分的擴大。
(特徵2)
圖5D、圖5E中，以選擇性成長法在TiN層18上形成例如SiGe層23，然後使SiGe層23氧化而形成SiO2層23a。此SiO2層23a係成為用來使連接到板線PL之閘極TiN層18與連接到字元線WL之閘極TiN層26a、26b電性分離之絕緣層。習知的方法係以先用CVD法堆積SiO2層，然後進行CMP研磨、RIE蝕刻來形成此SiO2層23a。此方法係最初以CVD法在整體堆積SiO2膜。然後，以CMP法研磨到其SiO2膜的上表面位置與遮罩材料層14a~14d的上表面位置齊平。然後以RIE法蝕刻到TiN層18 上保留預定厚度的SiO2膜。惟若過度進行此蝕刻，則SiO2膜將會從TiN層18的上表面全部去除掉，而發生TiN層18與TiN層26a、26b的電氣短路。因此，對於RIE法蝕刻有高度控制性及晶圓全面的高度均勻性之要求。相對於此，本實施型態之方法係在TiN層18上均勻地成長SiGe層23，並且使SiGe層23氧化而形成SiO2層23a，所以不易發生習知的方法中之由於RIE法的過度蝕刻而導致TiN層18與TiN層26a、26b之間電氣短路之不良情形。
(特徵3)
圖5E係使SiGe層23整體氧化而形成SiO2層23a，但即使非整體都形成為SiO2層23a，亦可達成TiN層18與TiN層26a、26b之絕緣。因此，可容易地達成TiN層18、TiN層26a、26b之絕緣。
(特徵4)
SiGe層23的氧化速度比Si快(參照例如非專利文獻12)。因此，例如圖5E中並不使SiGe層23的全體氧化，而可在圖5F形成HfO2層17b之前，在Si柱12a~12d的側面形成薄SiO2層的同時，才使SiGe層23氧化而形成SiO2層23a。藉此，使TiN層18與TiN層26a、26b絕緣之SiO2層23a的形成製程的設計變得容易。
(特徵5)
如圖5F、圖5G所示，使選擇性地成長於TiN層26上的SiGe層25氧化而形成的SiO2層25a，於形成SiN層27a、27b時，成為保護TiN層26之蝕刻阻止層，藉此使得字元線WL的TiN層26a、26b的形成變容易，且由於會降低N+層13a~13d與位元線BL1的導體層(32a)、位元線BL2的 導體層(32b)的連接電阻，所以將接觸孔30a~30d擴大形成為圍住N+層13a~13d的側面的型態時，不僅會成為形成接觸孔30a~30d時的蝕刻阻止層，而且會成為使TiN層26a、26b與位元線BL1的導體層(32a)、位元線BL1BL2的導體層(32b)電性分離之絕緣層。
(第二實施型態)
利用圖6來揭示第二實施型態之動態快閃記憶體的製造方法。圖6中，(a)係顯示平面圖，(b)係顯示沿著(a)中的X-X’線之剖面圖，(c)係顯示沿著(a)中的Y-Y’線之剖面圖。
進行與圖5A~圖5E同樣的步驟。接著，如圖6所示，保留垂直方向的SiO2層23a的上方的HfO2層17，然後，與圖5G所示的步驟同樣地，在其外周形成SiN層27a、27b、TiN層26a、26b。然後，進行圖5H~圖5J所示的步驟，在基板10上形成動態快閃記憶體。
本實施型態具有下述的特徵。
本實施型態中，以同一個HfO2層17形成被TiN層26a、26b所圍繞的閘極絕緣層及下部之被TiN層18所圍繞的閘極絕緣層。因此，無需如第一實施型態分別形成作為與字元線WL連接之SGT的閘極絕緣層之HfO2層17b以及下部之作為與板線PL連接之SGT的閘極絕緣層之HfO2層17a。藉此，可謀求製造步驟的簡化。
(第三實施型態)
利用圖7A~圖7C來揭示第三實施型態之動態快閃記憶體的製造方法。各圖中，(a)係顯示平面圖，(b)係顯示沿著(a)中的X-X’線之剖面圖，(c)係顯示沿著(a)中的Y-Y’線之剖面圖。
進行與圖5A~圖5E同樣的步驟。然後，如圖7A所示，蝕刻SiO2層23a的垂直方向上部的HfO2層17而形成HfO2層17a。
接著，如圖7B所示，將外露的Si柱12a~12d的側面低溫氧化而形成SiO2層40a、40b、40c、40d。然後，進行圖5F所示的步驟。
接著，如圖7C所示，形成圍繞SiO2層40a、40b、遮罩材料層14a、14b的側面且相連之TiN層26a，以及形成圍繞SiO2層40c、40d、遮罩材料層14c、14d的側面且相連之TiN層26b。然後，進行圖5H~圖5J之步驟，在基板10上形成動態快閃記憶體。
本實施型態具有下述的特徵。
本實施型態中，形成SiO2層40a~40d作為與字元線WL連接之閘極絕緣層。相對於此，採用高介電常數材料之HfO2層17a作為與板線PL連接之閘極絕緣層，藉此，可容易地使板線的SGT的閘極電容大於與字元線WL連接之SGT的閘極電容。藉此，可更穩定地進行動態快閃記憶體動作。
(第四實施型態)
利用圖8A、圖8B來揭示第四實施型態之動態快閃記憶體的製造方法。各圖中，(a)係顯示平面圖，(b)係顯示沿著(a)中的X-X’線之剖面圖，(c)係顯示沿著(a)中的Y-Y’線之剖面圖。
如圖5D所示，在TiN層18上形成SiGe層23。並且，如圖8A所示，將SiGe層23的垂直方向上方的HfO2層17去除而形成HfO2層17a。
接著，如圖8B所示，使外露的Si柱12a~12d側面氧化而形成薄SiO2層42a、42b、42c、42d(申請專利範圍中的「第二氧化絕緣層」 的一例)。同時使SiGe層23氧化而形成SiO2層43(申請專利範圍中的「第一絕緣層」的一例)。此氧化中，僅SiGe層23的上層氧化時，其下層仍保留SiGe層23c。然後，在整體堆積HfO2層44。之後，進行圖5F~圖5J之步驟，在基板10上形成動態快閃記憶體。其中，圍繞Si柱12a~12d之SiO2層42a~42d及HfO2層44為閘極絕緣層。
本實施型態具有下述的特徵。
(特徵1)
第三實施型態係分別進行SiO2層23a之形成及SiO2層40a~40d之形成。相對於此，本實施型態係同時進行SiO2層42a~42d及SiO2層23c之形成。如第三實施型態在形成SiO2層23c之後才形成SiO2層42a~42d時，必須在形成SiO2層23c後進行洗淨步驟，SiO2層23c會因此而受到蝕刻。此時，有晶圓整體都要均勻蝕刻的需求。相對於此，本實施型態則不會有如此的問題。
(特徵2)
本實施型態中，即使如圖8B所示保留SiGe層23c，本實施型態在TiN層18與TiN層26a、26b的電氣絕緣上也不會發生任何問題。藉此，本實施型態可容易地實現TiN層18與TiN層26a、26b之絕緣。
(其他的實施型態)
在此，本發明中係形成Si柱2、12a~12d，但亦可為由除此之外的半導體材料構成的半導體柱。本發明的其他實施型態中此亦相同。
另外，第一實施型態中之N+層3a、3b、11、13亦可由包含施體雜質的Si或其他的半導體材料層所形成。又，N+層3a、3b、11、13 亦可由不同的半導體材料層所形成。另外，此等的形成方法可用磊晶成長法或其他的方法來形成N+層。本發明的其他實施型態中此亦相同。
再者，圖5A所示的遮罩材料層14a~14d若為SiO2層、氧化鋁(Al2O3，亦稱為AlO)層、SiO2層等符合本發明的目的之材料，則亦可採用單層或複數層構成的包含有機材料或無機材料之其他材料層。本發明的其他實施型態中此亦相同。
再者，第一實施型態所示的遮罩材料層14a~14d的厚度及形狀係依之後的CMP法進行的研磨、RIE法進行的蝕刻、及洗淨而變化。此變化若符合本發明之目的，則無限制。本發明的其他實施型態中此亦相同。
再者，圖5G中，遮罩材料層27a、27b的上端位置係與遮罩材料層14a~14d的上端位置齊平。相對於此，在RIE步驟中，若滿足覆蓋N+層13a~13d的側面之條件，則垂直方向之遮罩材料層27a、27b的上端亦可位於遮罩材料層14a~14d的側面。本發明的其他實施型態中此亦相同。
再者，第一實施型態中採用TiN層18作為板線PL以及連接於此板線PL的閘極導體層5a。相對於此，亦可組合使用單層或複數個導體材料層來取代TiN層18。同樣的，第一實施型態中採用TiN層26a、26b作為字元線WL以及連接於此字元線WL的閘極導體層5b，相對於此，亦可組合使用單層或複數個導體材料層來取代TiN層18,26a、26b。另外，閘極TiN層亦可於其外側連接例如W(鎢)等之配線金屬層。本發明的其他實施型態中此亦相同。
再者，圖5G所示的SiN層27a、27b係用來形成TiN層26a、26b之蝕刻遮罩層。惟若可獲得本實施型態中的蝕刻遮罩的機能，SiN層 27a、27b亦可採用單層或複數層的其他材料層。本發明的其他實施型態中此亦相同。
第一實施型態的說明中說到SiGe層23的氧化速度比Si大(參照例如非專利文獻12)。藉此，例如圖5E中並非使SiGe層23的整體氧化，而可在圖5F形成HfO2層17b之前，在Si柱12a~12d的側面形成薄SiO2層的同時，促進SiGe層23的氧化而形成SiO2層23a。藉此，使TiN層18與TiN層26a、26b絕緣之SiO2層23a的形成製程的設計變得容易。本發明的其他實施型態中此亦相同。
圖5J的說明中係以一個步驟形成位元線BL1的導體層32a及位元線BL2的導體層32b，但亦可先在接觸孔30a~30d內形成第一導體層，然後形成與此導體層相連而成為位元線BL1的導體層及位元線BL2的導體層之導體層。
再者，第一實施型態中，俯視觀看下，Si柱12a~12d的形狀為圓形。惟，Si柱12a~12d的俯視觀看下的形狀可為圓形、橢圓形、朝一個方向伸長的形狀等。並且，即便是與動態快閃記憶單元區域分開而形成的邏輯電路區域，也可對應於邏輯電路設計而在邏輯電路區域混合地形成從俯視觀看下的形狀不同的Si柱。本發明的其他實施型態中此亦相同。
再者，第一實施型態及第五實施型態係在抹除動作時使源極線SL為負偏壓，並抽出屬於浮體FB之通道區域7內的電洞群，但亦能夠以位元線BL取代源極線SL成為負偏壓，或者使源極線SL及位元線BL皆為負偏壓來進行抹除動作。或者，可用其他的電壓條件來進行抹除動作。本發明的其他實施型態中此亦相同。
本發明可在不脫離本發明的廣義的精神及範圍的情況下進行各種實施型態及變化。上述各實施型態係用來說明本發明的一實施例，並非用以限定本發明的範圍。上述實施例及變化例可任意組合。另外，即便視需要而將上述實施型態的構成要件的一部分去除外者，仍包含於本發明的技術思想的範圍內。
[產業上的利用可能性]
根據本發明之使用柱狀半導體元件之記憶裝置，可得到高密度且高性能的動態快閃記憶體。
12a,12b,12c:Si柱
11a,13a,13b,13c:N+層
10:基板
17a,17b:HfO2層
18,26a:TiN層
23a,25a,25b:SiO2層
27a,27b:SiN層
30a,30b,30c:接觸孔
31aa,31ab,31ac,31ba,31bb,31bc,31ca,31cb,31cc:空孔

Claims (12)

  1. 一種使用柱狀半導體元件之記憶裝置的製造方法，該記憶裝置係進行資料保持動作及資料抹除動作，該資料保持動作係控制施加於第一閘極導體層、第二閘極導體層、第一雜質區域及第二雜質區域的電壓，使由於撞擊游離現象或閘極引發汲極漏電流而形成的電洞群保持在第一半導體柱的內部，該資料抹除動作係控制施加於前述第一閘極導體層、前述第二閘極導體層、前述第一雜質區域及前述第二雜質區域的電壓，將前述電洞群從前述第一半導體柱的內部去除掉，該製造方法係具有：在基板上形成在垂直方向站立的前述第一半導體柱之步驟；形成圍繞前述第一半導體柱的側面之第一閘極絕緣層之步驟；形成前述第一閘極導體層之步驟，前述第一閘極導體層係圍繞前述第一閘極絕緣層的側面，且其上表面位置位於比前述第一半導體柱的頂部還要下方處；在前述第一閘極導體層上選擇性地形成由導體或半導體所構成的第一材料層之步驟；使前述第一材料層的表層或全體氧化而形成第一氧化絕緣層之步驟；在垂直方向上比前述第一氧化絕緣層還要上方的前述第一半導體柱的側面形成第二閘極絕緣層之步驟；以圍繞前述第二閘極絕緣層的側面的方式形成前述第二閘極導體層之步驟；在形成前述第一半導體柱之前或形成前述第一半導體柱之後，形成與前述第一半導體柱的底部相連的前述第一雜質區域之步驟；以及 在形成前述第一半導體柱之前或形成前述第一半導體柱之後，在前述第一半導體柱的頂部形成前述第二雜質區域之步驟。
  2. 如請求項1所述之使用柱狀半導體元件之記憶裝置的製造方法，係具有：以在垂直方向上在前述第一半導體柱的側面及前述第一氧化絕緣層之上相連的方式形成前述第二閘極絕緣層之步驟。
  3. 如請求項1所述之使用柱狀半導體元件之記憶裝置的製造方法，具有：在形成前述第一氧化絕緣層之後，使比前述第一材料層還要上方的前述第一半導體柱的側面露出之步驟；以及使露出的前述第一半導體柱的側面氧化而形成前述第二閘極絕緣層之步驟。
  4. 如請求項1所述之使用柱狀半導體元件之記憶裝置的製造方法，具有：在形成前述第一材料層之後，使比前述第一材料層還要上方的前述第一半導體柱的側面露出之步驟；以及使前述第一材料層氧化而形成前述第一氧化絕緣層，並且使露出的前述第一半導體柱的側面氧化而形成第二氧化絕緣層之步驟，並且，以前述第二氧化絕緣層作為前述第二閘極絕緣層。
  5. 如請求項4所述之使用柱狀半導體元件之記憶裝置的製造方法，具有： 在形成前述第二氧化絕緣層之後，形成第一絕緣層之步驟，前述第一絕緣層係圍繞前述第二氧化絕緣層的側面，且相連到前述第一氧化絕緣層上，並且，藉由前述第二氧化絕緣層及前述第一絕緣層形成前述第二閘極絕緣層。
  6. 如請求項1所述之使用柱狀半導體元件之記憶裝置的製造方法，具有：使在垂直方向上比前述第一氧化絕緣層還要上方的前述第一閘極絕緣層殘存，然後形成前述第二閘極導體層之步驟，並且，以殘存於比前述第一氧化絕緣層還要上方處的前述第一閘極絕緣層作為前述第二閘極絕緣層。
  7. 如請求項1所述之使用柱狀半導體元件之記憶裝置的製造方法，具有：在形成前述第二閘極絕緣層後，形成第一導體層之步驟，前述第一導體層之步驟係圍繞前述第二閘極絕緣層，且其上表面位置在前述第二雜質區域的下端附近；在前述第一導體層上選擇性地形成由導體或半導體所構成的第二材料層之步驟；以及使前述第二材料層的表層或全體氧化而形成第二氧化絕緣層之步驟。
  8. 如請求項1所述之使用柱狀半導體元件之記憶裝置的製造方法，其中，前述第一材料層係由矽鍺(SiGe)所形成。
  9. 如請求項1所述之使用柱狀半導體元件之記憶裝置的製造方法，其中係形成為，與前述第一雜質區域相連的配線為源極線，與前述第二雜質區域相連的配線為位元線，與前述第一閘極導體層相連的配線及與前述第二閘極導體層相連的配線之中的一方為字元線，另一方為第一驅動控制線，且藉由施加於前述源極線、前述位元線、前述第一驅動控制線及前述字元線的電壓，而進行前述資料抹除動作及前述資料保持動作。
  10. 如請求項1所述之使用柱狀半導體元件之記憶裝置的製造方法，其中，前述第一閘極導體層與前述第一半導體柱之間的第一閘極電容係形成為比前述第二閘極導體層與前述第一半導體柱之間的第二閘極電容大。
  11. 如請求項1所述之使用柱狀半導體元件之記憶裝置的製造方法，其中，於俯視觀看時，前述第一閘極導體層及前述第二閘極導體層的一者或兩者係以分割為兩個的方式形成。
  12. 如請求項1所述之使用柱狀半導體元件之記憶裝置的製造方法，其中，在垂直方向，前述第一閘極導體層及前述第二閘極導體層的一者或兩者係以分割為至少兩個的方式而形成。
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