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TWI805199B - 半導體裝置及其形成方法 - Google Patents

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TWI805199B
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Inventor
廖忠志
Original Assignee
台灣積體電路製造股份有限公司
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Abstract

本揭露提供一種半導體裝置，包括第一電晶體以及第二電晶體。第一電晶體包括具有第一閘極間距的第一閘極結構、位於第一閘極結構之下的第一通道區域、以及接觸第一通道區域且具有第一源極/汲極(S/D)深度的第一S/D特徵。第二電晶體包括具有第二閘極間距的第二閘極結構、位於第二閘極結構之下的第二通道區域、以及接觸第二通道區域且具有第二S/D深度的第二S/D特徵。第二閘極間距大於第一閘極間距。第二S/D深度大於第一S/D深度。

Description

半導體裝置及其形成方法
本揭露係有關於一種半導體裝置及其製造方法，特別係有關於具有不同結構之多重閘極電晶體的半導體裝置。
半導體積體電路(integrated circuit, IC)工業已經歷了指數性的成長。技術在IC材料與設計上的進步已產生了好幾世代的IC，其中每一世代都具有比先前世代更小且更複雜的電路。在IC進化的過程中，功能密度(即：每單位晶片面積之互連裝置的數量)通常會增加，同時幾何尺寸(即：使用製造製程所能創建的最小組件(或線段))則會減少。這種微縮過程通常藉由增加生產效率以及降低相關成本來提供益處。這種微縮也增加了處理與製造IC的複雜性。
舉例來說，隨著IC技術持續走向更小的技術節點，多重閘極金屬氧化物半導體場效電晶體(多重閘極MOSFET或多重閘極裝置)已被導入，以藉由增加閘極-通道耦合(coupling)、減少截止狀態(off-state)電流以及降低短通道效應(short-channel effects, SCEs)來改善閘極控制。多重閘極電晶體通常是指一個裝置所具有的閘極結構(亦以閘極堆疊為人所知)或閘極結構的一部分，被設置在通道區域之多於一個的側邊上。鰭式場效電晶體(fin-like field effect transistor, FinFET)與多橋通道(multi- bridge-channel, MBC)電晶體即為多重閘極電晶體的範例，它們在高性能與低漏電應用上已成為了廣受歡迎且備受期待的候選者。FinFET具有上升且被閘極結構在多於一個的側面上包裹(wrap)的通道(例如：閘極包裹自基板延伸之半導體材料的「鰭片」的頂部與側壁)。MBC電晶體所具有的閘極結構可延伸且部分地或完全地環繞通道區域，以在兩側或更多個側面上提供對通道區域的存取。因為此閘極結構圍繞通道區域，因此MBC電晶體亦可被稱為環繞閘極電晶體(surrounding gate transistor, SGT)或是閘極全環(gate- all-around, GAA)電晶體。
IC晶片之不同區域或電路之不同部分中的多重閘極電晶體，可能需要滿足不同的設計需求，例如高速、高電路密度以及低漏電。這些不同的設計需求要求多重閘極電晶體要具有不同的構造。在此同時，具有相似的製程以及相似的製程窗口來製造這些不同的電晶體以降低成本與提高產量是有利的。因此，儘管現行之半導體製造流程已足以滿足其預期目的，但它們並非在所有方面都是令人滿意的。
本揭露實施例提供一種半導體裝置。上述半導體裝置包括第一電晶體以及第二電晶體。第一電晶體包括具有第一閘極間距的第一閘極結構、位於第一閘極結構之下的第一通道區域、以及接觸第一通道區域且具有第一源極/汲極(S/D)深度的第一源極/汲極特徵。第二電晶體包括具有第二閘極間距的第二閘極結構、位於第二閘極結構之下的第二通道區域、以及接觸第二通道區域且具有第二源極/汲極深度的第二源極/汲極特徵。第二閘極間距大於第一閘極間距。第二源極/汲極深度大於第一源極/汲極深度。
本揭露實施例提供一種半導體裝置。上述半導體裝置包括第一P型鰭式場效電晶體以及第二P型鰭式場效電晶體。第一P型鰭式場效電晶體包括具有第一閘極間距的第一閘極電極、位於第一閘極電極之下且沿著一方向延伸的第一鰭片、以及位於第一鰭片上方且具有第一源極/汲極(S/D)深度的第一源極/汲極特徵。第二P型鰭式場效電晶體包括具有第二閘極間距的第二閘極電極、位於第二閘極電極之下且沿著上述方向延伸的第二鰭片、以及位於第二鰭片上方且具有第二源極/汲極深度的第二源極/汲極特徵。第一閘極間距與第二閘極間距相等。第二源極/汲極深度小於第一源極/汲極深度。
本揭露實施例提供一種半導體裝置的形成方法。上述半導體裝置的形成方法包括以摻雜物摻雜基板，以形成第一電路的第一井區以及第二電路的第二井區、分別在第一井區及第二井區上方形成第一半導體鰭片及第二半導體鰭片、形成跨越第一半導體鰭片的第一閘極堆疊以及跨越第二半導體鰭片的第二閘極堆疊、以及形成鄰接第一半導體鰭片的第一源極/汲極特徵以及鄰接第二半導體鰭片的第二源極/汲極特徵。第一閘極堆疊具有小於第二閘極堆疊的閘極間距。第一源極/汲極特徵具有小於第二源極/汲極特徵的深度。
以下之揭露提供許多不同實施例或範例，用以實施本揭露之不同特徵。本揭露之各部件及排列方式，其特定範例敘述於下以簡化說明。理所當然的，這些範例並非用以限制本揭露。舉例來說，若敘述中有著第一特徵成形於第二特徵之上或上方，其可能包含第一特徵與第二特徵以直接接觸成形之實施例，亦可能包含有附加特徵形成於第一特徵與第二特徵之間，而使第一特徵與第二特徵間並非直接接觸之實施例。
此外，本揭露可在多種範例中重複參考數字及/或字母。該重複之目的係為簡化及清晰易懂，且本身並不規定所討論之多種實施例及/或配置間之關係。除此之外，本揭露於下文所述之將一個特徵形成於另一個特徵上、連接至另一個特徵、及/或耦接至另一個特徵，可包括特徵的形成是直接接觸的實施例，以及亦可包括有額外特徵被插入形成於特徵之間，使得特徵並未直接接觸的實施例。此外，例如「較低」、「較高」、「水平」、「垂直」、「上方」、「上」、「下」、「下方」、「向上」、「向下」、「頂部」、「底部」等、及其衍生詞(例如：「水平地」、「向下地」、「向上地」等)之空間相對術語被使用，以使本揭露之一個特徵與另一個特徵之間的關係易於理解。空間相對術語旨於涵蓋包含特徵之裝置的不同方向。再進一步來說，當一數字或數字範圍被以「約」、「大約」等用語進行描述時，除非另有說明，否則此用語的目的是涵蓋所述數字之+/-10%內的數字。舉例來說，用語「約5奈米(nm)」涵蓋自4.5nm至5.5nm的尺寸範圍。
本揭露係有關於一種半導體裝置及其製造方法，且特別係有關於具有多重閘極電晶體的積體電路(IC)晶片，這些多重閘極電晶體具有不同的構造以在一個IC晶片上適用於不同的設計需求，例如高速、高電路密度以及低漏電需求。在圖式中，顯示了包括鰭式場效電晶體(FinET)裝置，以作為範例性多重閘極電晶體的多種實施例，但本揭露並不限於此，並且可適用於其他多重閘極電晶體，例如多橋通道(MBC)電晶體。舉例來說，FinFET裝置可為互補式金屬氧化物半導體(complementary metal-oxide- semiconductor, CMOS)裝置，CMOS裝置包含P型金屬氧化物半導體(PMOS)FinFET裝置以及N型金屬氧化物半導體(NMOS) FinFET裝置。以下之揭露將以一或多個FinFET範例進行，以說明本揭露的多種實施例。然而，應理解的是，除非特別撰寫於申請專利範圍，否則應用並不限於特定類型的裝置。
FinFET裝置的使用在半導體工業中已變得益發流行。參照第1圖，第1圖顯示了範例性之FinFET裝置50的透視圖。FinFET裝置50為構建在基板(例如：體(bulk)基板)上之非平面的多重閘極電晶體。薄的含矽之「鰭式」結構(下文中稱為「鰭片」)形成FinFET裝置50的本體。鰭片沿著第1圖所示之X方向延伸。鰭片具有沿著與X方向正交(orthogonal)之Y方向量測的鰭片寬度W fin。在一些實施例中，鰭片之鰭片寬度W fin可被定義為沿著Y方向量測之鰭片的頂部表面的寬度。FinFET裝置50的閘極60包裹環繞(wrap around)此鰭片，例如環繞鰭片的頂部表面以及兩側的側壁表面。因此，閘極60的一部分在Z方向上位於鰭片上方，其中Z方向與X方向及Y方向兩者正交。
長度L G表示在X方向上量測之閘極60的長度(或寬度，取決於透視)。閘極60可包括閘極電極組件60A以及閘極介電組件60B。閘極介電組件60B具有在Y方向上量測的厚度t ox。閘極60的一部分位於介電隔離結構上方，介電隔離結構例如淺溝槽隔離(shallow trench isolation, STI)。FinFET裝置50的源極70以及汲極80，被形成在閘極60之兩側上的鰭片的延伸部分中。鰭片被閘極60所包裹圍繞的部分，作為FinFET裝置50的通道。FinFET裝置50的有效通道長度由鰭片的尺寸決定。
第2圖顯示了在CMOS配置中之FinFET電晶體的示意性截面側視圖。CMOS FinFET包括基板，例如矽基板。N型井以及P型井被形成在基板中。諸如淺溝槽隔離(STI)的介電隔離結構被形成在N型井以及P型井上方。P型FinFET 91被形成在N型井上方，而N型FinFET 90則被形成在P型井上方。P型FinFET 91包括從STI向外朝上突出的鰭片96，而N型FinFET 90包括從STI向外朝上突出的鰭片95。在一些實施例中，鰭片96由矽鍺構成，而鰭片95由矽構成。在圖示的實施例中，鰭片96的底部部分(低於STI)由矽構成，而鰭片96的頂部部分(高於STI)由作為通道的矽鍺構成，舉例來說，藉由掘入(recess)矽鰭片並接著磊晶生長矽鍺作為頂部部分來形成。閘極介電質被形成在鰭片95和96上方以及STI上方，且閘極電極被形成在閘極介電質上方。在一些實施例中，閘極介電質包括高k值介電材料，且閘極電極包括金屬閘極電極。在一些其他實施例中，閘極介電質可包括氮氧化矽(SiON)，且閘極電極可包括多晶矽。閘極通孔(via)被形成在閘極電極上，以提供通往(to)閘極的電性連接。
FinFET裝置提供了優於傳統金屬氧化物半導體場效電晶體(MOSFET)裝置(亦稱為平面電晶體裝置)的許多優點。這些優點可包括更好的晶片面積效率、經改善的載子遷移率(carrier mobility)、以及與平面裝置之製造製程相容的製造製程。因此，可能需為IC晶片的一部分或整個IC晶片設計使用FinFET裝置的積體電路(IC)晶片。
參照第3圖及第4圖。第3圖顯示了半導體裝置100之第一電路102的佈局的俯視圖。第4圖顯示了半導體裝置100之第二電路202的佈局的俯視圖。第3圖及第4圖中的圖式可共同作為佈局100A的俯視圖，佈局100A對應根據本揭露一些實施例的半導體裝置100。半導體裝置100包括第一電路102以及第二電路202。第一電路102與第二電路202藉由一區域彼此分隔，舉例來說，該區域包括隔離結構。在一些實施例中，第一電路102可作為半導體裝置100之第一裝置的部分佈局，而第二電路202可作為半導體裝置100之第二裝置的部分佈局。如同將於下文進一步詳細討論的，關於半導體裝置100之第一電路102以及第二電路202，第一電路102可被用於高密度記憶體區域，而第二電路202可被用於速度驅動(speed- driven)的邏輯電路。在一些實施例中，佈局100A的至少一部分，可用作靜態隨機存取記憶體(static random access memory, SRAM)電路的部分佈局。
第一電路102包括具有鰭片112及114的第一主動區111、具有鰭片122及124的第二主動區121、複數的閘極電極130、132及134、複數的間隔物138、 140、142、144、146及148，複數的接點區域154、156、158及160、複數的閘極通孔166及168、複數的源極/汲極(S/D)通孔170、172、174及176、以及複數的導線178、180、182、184、186及188。
第一主動區111以及第二主動區121沿著佈局100A的X方向延伸。佈局100A的X方向可被認為是第1圖的X方向。在一些實施例中，第一主動區111以及第二主動區121亦被稱為氧化定義(oxide-definition, OD)區。第一主動區111與第二主動區121之範例性材料，包括但不限於以各種類型之P型摻雜物及/或N型摻雜物進行摻雜的半導體材料。在一些實施例中，第一主動區111以及第二主動區121包括相同類型的摻雜物。在一些實施例中，第一主動區111與第二主動區121中的一者所包括的摻雜物類型，不同於第一主動區111與第二主動區121中的另一者的摻雜物類型。第一主動區111與第二主動區121藉由一或多個本文所述之隔離結構而彼此隔離。第一主動區111以及第二主動區121位於對應的井區內。舉例來說，第一主動區111位於井區110內，其中井區110在一或多個實施例中為P井區域，而第二主動區121位於井區120內，其中井區120在一或多個實施例中為N井區域。所述之井區110及120的導電性是範例性的。其他配置同樣包括在各種實施例的範圍內。
P型的井區110以及N型的井區120位於假想線108的兩側上，假想線108將半導體裝置劃分為用於不同類型之裝置或電晶體的獨立區域。電晶體的範例包括但不限於：金屬氧化物半導體場效電晶體(MOSFET)、互補式金屬氧化物半導體(CMOS)電晶體、雙極性接面電晶體(BJT)、高壓電晶體、高頻電晶體、P通道及/或N通道場效電晶體(PFET/NFET)、FinFET、具有上升之源極/汲極的平面MOS電晶體、諸如環繞閘極電晶體(SGT)或閘極全環(GAA)電晶體的多橋通道(MBC)電晶體等。在第3圖的範例性配置中，P型的井區110是用於形成N通道金屬氧化物半導體(NMOS)電晶體的區域，而N型的井區120則是用於形成P通道金屬氧化物半導體(PMOS)電晶體的區域。第一主動區111與第二主動區121中的每一者，包括一或多個鰭片以形成如第1圖及第2圖所述之FinFET。舉例來說，第一主動區111包括兩個鰭片112、114，而第二主動區121包括兩個鰭片122、124。鰭片112、114、122、124藉由如本文所述之一或多個隔離結構彼此隔離。在第一主動區111與第二主動區121的每一者中，其他數量的鰭片同樣包括在各種實施例的範圍內。所述的FinFET配置是範例性的。其他配置同樣包括在各種實施例的範圍內。舉例來說，在一或多個實施例中，第一主動區111及第二主動區121並未包括鰭片，且配置為用於形成平面MOSFET電晶體。再舉例來說，在一或多個實施例中，第一主動區111及第二主動區121包括垂直堆疊的通道構件，例如奈米線或奈米片，且被配置為用於形成MBC電晶體。
鰭片112、114、122、124以伸長(elongated)的方式在X方向上延伸。在一些實施例中，鰭片112、114為NMOSFET的一部分，而鰭片122、124為PMOSFET的一部分。NMOSFET的鰭片112、114位於P型的井區110上方，而PMOSFET的鰭片122、124位於N型的井區120上方。在一些實施例中，NMOSFET的鰭片112、114包括不含鍺的半導體材料，例如Si，但PMOSFET的鰭片122、124則包括矽鍺(SiGe)材料(用於應變(strain)效應的增強)。在一些實施例中，第一主動區111之鰭片112、114以及第二主動區121之鰭片122、124中的至少一者，具有如參照第1圖之鰭片寬度W fin所述的沿著Y方向量測的寬度。
閘極電極130、132、134沿著佈局100A的Y方向延伸。佈局100A的Y方向可被認為是第1圖的Y方向。閘極電極130、132、134跨越第一主動區111以及第二主動區121。閘極電極130、132、134的範例性材料，包括但不限於多晶矽以及金屬。其他材料同樣包括在各種實施例的範圍內。閘極電極130、132、134與對應之第一主動區111及第二主動區121，在第一電路102中形成一或多個電晶體。在第3圖的範例性配置中，電晶體可由閘極電極132與第一主動區111形成，且此電晶體可包括閘極、汲極以及源極。電晶體的閘極由閘極電極132形成。電晶體的其中一個汲極或源極(在本文中稱為「源極/汲極」或是「S/D」)，由第一主動區111在閘極電極132的一側(例如：第3圖中的右側)上的區域所定義。電晶體的另一個源極/汲極，由第一主動區111在閘極電極132的相對側(例如：第3圖中的左側)上的另一個區域所定義。再舉例來說，另一個電晶體可由閘極電極132與第二主動區121形成。在至少一個實施例中，此另一個電晶體由閘極電極130與對應之第一主動區111及第二主動區121形成。閘極電極130、132、134中的一或多者，藉由對應之閘極通孔耦接至半導體裝置100的其他電路。舉例來說，閘極通孔166、168可分別被形成在閘極電極132、134上，且被配置以將閘極電極132、134電性耦接到其他電路。在一些實施例中，閘極通孔166、168與對應之閘極電極132、134重疊(overlap)，且分別具有投影在對應之閘極電極132、134上的垂直投影。閘極通孔166、168可為圓形。
在一些實施例中，閘極電極130、132、134中的至少一者，具有沿著X方向量測的第一寬度，如同參照第1圖中之閘極60的長度L G所述。閘極電極130、132、134中的至少一者的第一寬度，可定義第一閘極長度。舉例來說，跨越鰭片112之閘極電極132，具有沿著鰭片112、114、122、124之至少一者的縱向方向(即：佈局100A的X方向)的第一閘極長度G1。在一些實施例中，閘極電極130、132、134中相鄰的一對閘極電極，以沿著X方向量測的第一間隔彼此分隔。舉例來說，相鄰的閘極電極130、132以第一間隔S1彼此分隔。第一間隔S1可被認為是沿著X方向量測且介於相鄰之閘極電極130、132的邊界之間的距離。舉例來說，閘極電極130之邊界的一側(例如：第3圖中的右側)與閘極電極132之邊界的相對側(例如：第3圖中的左側)，以第一間隔S1彼此分隔。在一些實施例中，閘極電極130、132、134可被沿著X方向以第一間距P1排列，第一間距P1可被定義為第一寬度與第一間隔的總和。舉例來說，第一間距P1等於第一寬度(第一閘極長度G1)與第一間隔S1的總和，且因此，第一間距P1等於沿著X方向從閘極電極130之邊界的一側(例如：第3圖中的右側)量測到閘極電極132之邊界的同側(例如：第3圖中的右側)的距離。
間隔物138、140、142、144、146、148被沿著對應之閘極電極130、132、134的側面設置。舉例來說，間隔物142及144被沿著閘極電極132在X方向上的兩個縱向側面設置，而間隔物146及148被沿著閘極電極134在X方向上的兩個縱向側面設置。間隔物138、140、142、144、146、148包括一或多種介電材料，以將對應之閘極電極與非預期的電性接觸電性隔離。間隔物的範例性介電材料包括但不限於氮化矽、氮氧化物以及碳化矽。在至少一個實施例中，間隔物138、140、142、144、146、148中的一或多者，具有如本文所述的錐形(tapered)輪廓。
接點區域154、156、158、160與對應的第一主動區111及第二主動區121重疊。舉例來說，接點區域154、156與第一主動區111重疊，而接點區域158、160與第二主動區121重疊。接點區域154、156、158、160被配置，以將下方之複數對應電晶體的源極/汲極彼此電性耦接，或是與半導體裝置100的其他電路電性耦接。在一些實施例中，複數接點插塞(plug)被設置在對應的接點區域154、156、158、160內。在第3圖的範例性配置中，接點區域154、156、158、160中的一或多者的邊界，與間隔物138、140、142、144、146、148的邊界分隔。舉例來說，接點區域156的左側邊緣在X方向上與相鄰之間隔物144的右側邊緣分隔，而接點區域156的右側邊緣在X方向上與相鄰之間隔物146的左側邊緣分隔。其他配置同樣包括在各種實施例的範圍內。舉例來說，在一或多個實施例中，接點區域中的一或多者為自我對準接點(self-aligned contact, SAC)，具有至少部分地由間隔物138、140、142、144、146、148之邊界所定義的邊界。在一些實施例中，接點區域154、156、158、160是矩形的。舉例來說，接點區域154、156、158、160中的至少一者具有狹長(slot)形狀，此狹長形狀具有一對長邊以及一對短邊，其中長邊的長度對短邊的長度的比值處於2到30的範圍內。此比值可有利於避免良率損失(yield loss)。舉例來說，可順暢地進行諸如化學機械研磨(chemical mechanical polishing, CMP)製程的平坦化製程。在一些實施例中，接點區域154、156、158、160中的至少一者，具有沿著X方向量測的第一接點寬度。舉例來說，接點區域154、156、158、160中的每一者，具有沿著X方向量測的第一接點寬度C1。
S/D通孔170、172、174、176分別與接點區域154、156、158、160重疊，且分別具有投影在接點區域154、156、158、160上的垂直投影。S/D通孔170、172、174、176呈圓形。在佈局100A中，S/D通孔170、172、174、176中的至少一者為圓形，且具有第一圓形面積。S/D通孔170、172、174、176可被配置以將接點區域154、156、158、160電性耦接至其他電路。
導線178、180、182、184、186、188沿著佈局100A的X方向延伸。在一些實施例中，導線178、180、182、184、186、188位於佈局100A的第一互連層中，第一互連層例如第一金屬層(M1)。導線178、180、182、184、186、188與對應的元件重疊，且電性連接至對應的元件。舉例來說，導線180與閘極電極132重疊，而導線182與接點區域154重疊。在一些實施例中，導線180經由閘極通孔166電性連接至閘極電極132。在一些實施例中，導線182經由S/D通孔170電性連接至接點區域154。
第二電路202包括具有鰭片212及214的第三主動區211、具有鰭片222及224的第四主動區221、複數的閘極電極230、232及234、複數的間隔物238、240、242、244、246及248，複數的接點區域254、256、258及260、複數的閘極通孔266及268、複數的源極/汲極(S/D)通孔270、272、274及276、以及複數的導線278、280、282、284、286及288。
第三主動區211以及第四主動區221沿著佈局100A的X方向延伸。佈局100A的X方向可被認為是第1圖的X方向。在一些實施例中，第三主動區211以及第四主動區221亦被稱為氧化定義(OD)區。第三主動區211與第四主動區221的範例性材料，包括但不限於以各種類型之P型摻雜物及/或N型摻雜物進行摻雜的半導體材料。在一些實施例中，第三主動區211以及第四主動區221包括相同類型的摻雜物。在一些實施例中，第三主動區211與第四主動區221中的一者所包括的摻雜物類型，不同於第三主動區211與第四主動區221中的另一者的摻雜物類型。第三主動區211與第四主動區221藉由一或多個本文所述之隔離結構而彼此隔離。第三主動區211以及第四主動區221位於對應的井區內。舉例來說，第三主動區211位於井區210內，其中井區210在一或多個實施例中為P井區域，而第四主動區221位於井區220內，其中井區220在一或多個實施例中為N井區域。所述之井區210及220的導電性是範例性的。其他配置同樣包括在各種實施例的範圍內。
P型的井區210以及N型的井區220位於假想線208的兩側上，假想線208將半導體裝置劃分為用於不同類型之裝置或電晶體的獨立區域。電晶體的範例包括但不限於：金屬氧化物半導體場效電晶體(MOSFET)、互補式金屬氧化物半導體(CMOS)電晶體、雙極性接面電晶體(BJT)、高壓電晶體、高頻電晶體、P通道及/或N通道場效電晶體(PFET/NFET)、FinFET、具有上升之源極/汲極的平面MOS電晶體、諸如環繞閘極電晶體(SGT)或閘極全環(GAA)電晶體的多橋通道(MBC)電晶體等。在第4圖的範例性配置中，P型的井區210是用於形成N通道金屬氧化物半導體(NMOS)電晶體的區域，而N型的井區220則是用於形成P通道金屬氧化物半導體(PMOS)電晶體的區域。第三主動區211與第四主動區221中的每一者，包括一或多個鰭片以形成如第1圖及第2圖所述之FinFET。舉例來說，第三主動區211包括兩個鰭片212、214，而第四主動區221包括兩個鰭片222、224。鰭片212、214、222、224藉由如本文所述之一或多個隔離結構彼此隔離。在第三主動區211與第四主動區221的每一者中，其他數量的鰭片同樣包括在各種實施例的範圍內。所述的FinFET配置是範例性的。其他配置同樣包括在各種實施例的範圍內。舉例來說，在一或多個實施例中，第三主動區211及第四主動區221並未包括鰭片，且配置為用於形成平面MOSFET電晶體。再舉例來說，在一或多個實施例中，第三主動區211及第四主動區221包括垂直堆疊的通道構件，例如奈米線或奈米片，且被配置為用於形成MBC電晶體。
鰭片212、214、222、224以伸長的方式在X方向上延伸。在一些實施例中，鰭片212、214為NMOSFET的一部分，而鰭片222、224為PMOSFET的一部分。NMOSFET的鰭片212、214位於P型的井區210上方，而PMOSFET的鰭片222、224位於N型的井區220上方。在一些實施例中，NMOSFET的鰭片212、214包括不含鍺的半導體材料，例如Si，但PMOSFET的鰭片222、224則包括矽鍺(SiGe)材料(用於應變效應的增強)。在一些實施例中，第三主動區211之鰭片212、214以及第四主動區221之鰭片222、224中的至少一者，具有如參照第1圖之鰭片寬度W fin所述的沿著Y方向量測的寬度。
閘極電極230、232、234沿著佈局100A的Y方向延伸。佈局100A的Y方向可被認為是第1圖的Y方向。閘極電極230、232、234跨越第三主動區211以及第四主動區221。閘極電極230、232、234的範例性材料，包括但不限於多晶矽以及金屬。其他材料同樣包括在各種實施例的範圍內。閘極電極230、232、234與對應之第三主動區211及第四主動區221，在第二電路202中形成一或多個電晶體。在第4圖的範例性配置中，電晶體可由閘極電極232與第三主動區211形成，且此電晶體可包括閘極、汲極以及源極。電晶體的閘極由閘極電極232形成。電晶體的其中一個源極/汲極，由第三主動區211在閘極電極232之一側(例如：第4圖中的右側)上的區域所定義。電晶體的另一個源極/汲極，由第三主動區211在閘極電極232的相對側(例如：第4圖中的左側)上的另一個區域所定義。再舉例來說，另一個電晶體可由閘極電極232與第四主動區221形成。在至少一個實施例中，此另一個電晶體由閘極電極230與對應之第三主動區211及第四主動區221形成。閘極電極230、232、234中的一或多者，藉由對應之閘極通孔耦接至半導體裝置100的其他電路。舉例來說，閘極通孔266、268可分別被形成在閘極電極232、234上，且被配置以將閘極電極232、234電性耦接到其他電路。在一些實施例中，閘極通孔266、268與對應之閘極電極232、234重疊，且分別具有投影在對應之閘極電極232、234上的垂直投影。閘極通孔266、268可為圓形。
在一些實施例中，閘極電極230、232、234中的至少一者，具有沿著X方向量測的第二寬度，如同參照第1圖中之閘極60的長度L G所述。閘極電極230、232、234中的至少一者的第二寬度，可定義第二閘極長度。舉例來說，跨越鰭片212的閘極電極232，具有沿著鰭片212、214、222、224之至少一者的縱向方向(即：佈局100A的X方向)的第二閘極長度G2。在一些實施例中，閘極電極230、232、234中相鄰的一對閘極電極，以沿著X方向量測之第二間隔彼此分隔。舉例來說，相鄰的閘極電極230、232以第二間隔S2彼此分隔。第二間隔S2可被認為是沿著X方向量測且介於相鄰之閘極電極230、232的邊界之間的距離。舉例來說，閘極電極230之邊界的一側(例如：第4圖中的右側)與閘極電極232之邊界的相對側(例如：第4圖中的左側)，以第二間隔S2彼此分隔。在一些實施例中，閘極電極230、232、234可被沿著X方向以第二間距P2排列，第二間距P2可被定義為第二寬度與第二間隔的總和。舉例來說，第二間距P2等於第二寬度G2與第二間隔S2的總和，且因此，第二間距P2等於沿著X方向從閘極電極230之邊界的一側(例如：第4圖中的右側)量測到閘極電極232之邊界的同側(例如：第4圖中的右側)的距離。
間隔物238、240、242、244、246、248被沿著對應之閘極電極230、232、234的側面設置。舉例來說，間隔物242及244被沿著閘極電極232在X方向上的兩個縱向側面設置，而間隔物246及248被沿著閘極電極234在X方向上的兩個縱向側面設置。間隔物238、240、242、244、246、248包括一或多種介電材料，以將對應之閘極電極與非預期的電性接觸電性隔離。間隔物的範例性介電材料包括但不限於氮化矽、氮氧化物以及碳化矽。在至少一個實施例中，間隔物238、240、242、244、246、248中的一或多者，具有如本文所述的錐形輪廓。
接點區域254、256、258、260與對應的第三主動區211及第四主動區221重疊。舉例來說，接點區域254、256與第三主動區211重疊，而接點區域258、260與第四主動區221重疊。接點區域254、256、258、260被配置，以將下方之複數對應電晶體的源極/汲極彼此電性耦接，或是與半導體裝置100的其他電路電性耦接。在一些實施例中，複數的接點插塞被設置在對應的接點區域254、256、258、260內。在第4圖的範例性配置中，接點區域254、256、258、260中之一或多者的邊界，與間隔物238、240、242、244、246、248的邊界分隔。舉例來說，接點區域256的左側邊緣在X方向上與相鄰之間隔物244的右側邊緣分隔，而接點區域256的右側邊緣在X方向上與相鄰之間隔物246的左側邊緣分隔。其他配置同樣包括在各種實施例的範圍內。舉例來說，在一或多個實施例中，接點區域中的一或多者為自我對準接點(SAC)，具有至少部分地由間隔物238、240、242、244、246、248之邊界所定義的邊界。在一些實施例中，接點區域254、256、258、260是矩形的。舉例來說，接點區域254、256、258、260中的至少一者具有狹長形狀，此狹長形狀具有一對長邊以及一對短邊，其中長邊的長度對短邊的長度的比值，處於2到30的範圍內。此比值可有利於避免良率損失。舉例來說，可順暢地進行諸如化學機械研磨(CMP)製程的平坦化製程。在一些實施例中，接點區域254、256、258、260中的至少一者，具有沿著X方向量測的第二接點寬度。舉例來說，接點區域254、256、258、260中的每一者，具有沿著X方向量測的第二接點寬度C2。
S/D通孔270、272、274、276分別與接點區域254、256、258、260重疊，且分別具有投影在接點區域254、256、258、260上的垂直投影。S/D通孔270、272、274、276呈圓形。在佈局100A中，S/D通孔270、272、274、276中的至少一者為圓形，且具有第二圓形面積。S/D通孔270、272、274、276可被配置以將接點區域254、256、258、260電性耦接至其他電路。
導線278、280、282、284、286、288沿著佈局100A的X方向延伸。在一些實施例中，導線278、280、282、284、286、288位於佈局100A的第一互連層中，第一互連層例如第一金屬層(M1)。導線278、280、282、284、286、288與對應的元件重疊，且電性連接至對應的元件。舉例來說，導線280與閘極電極232重疊，而導線282與接點區域254重疊。在一些實施例中，導線280經由閘極通孔266電性連接至閘極電極232。在一些實施例中，導線282經由S/D通孔270電性連接至接點區域254。
參照第5A圖、第5B圖、第6A圖及第6B圖。第5A圖、第5B圖、第6A圖及第6B圖為具有佈局100A之半導體裝置100的截面圖。第5A圖的截面圖為沿著第3圖中的線段5A-5A截取，是沿著N型之井區120中的鰭片縱向方向的截面。第5B圖的截面圖為沿著第3圖中的線段5B-5B截取，是沿著P型之井區110中的鰭片縱向方向的截面。第6A圖的截面圖為沿著第3圖中的線段6A-6A截取，是跨越井區110及井區120之通道區域中的截面。第6B圖的截面圖為沿著第3圖中的線段6B-6B截取，是跨越井區110及井區120之源極/汲極區域中的截面。此處參照第5A圖至第6B圖描述半導體裝置100的配置。第5A圖至第6B圖所示的結構，可藉由在如第3圖所示的佈局中建模，並接著透過使用閘極電極與閘極接點作為圖案形成物理元件或薄層來形成。
如第5A圖至第6B圖所示，半導體裝置100包括基板104，且半導體裝置100的多種元件形成於基板104上方。半導體裝置100的元件包括主動元件及/或被動元件。在至少一個實施例中，主動元件被設置在半導體裝置的電路區域中，以提供旨於由半導體裝置執行的一或多種功能及/或操作。在至少一個實施例中，半導體裝置更包括非電路區域(例如：密封(sealing)區域)，非電路區域延伸圍繞並保護電路區域。主動元件的範例包括但不限於：電晶體以及二極體。電晶體的範例在本文參照第3圖進行了描述。被動元件的範例包括但不限於：電容器、電感器、熔絲(fuse)以及電阻器。複數金屬層以及通孔層被交替地形成在基板104上方，以將半導體裝置100的元件彼此電性耦接，及/或與外部裝置電性耦接。在至少一個實施例中，基板104包括矽基板。在至少一個實施例中，基板104包括矽鍺(SiGe)、砷化鎵、P型摻雜的Si、N型摻雜的Si、或是合適的半導體材料。舉例來說，包括III族、IV族以及V族元素的半導體材料同樣包括在各種實施例的範圍內。在一些實施例中，基板104進一步包括一或多種其他特徵，例如各種摻雜區、埋入層(buried layer)及/或磊晶(epi)層。在一些實施例中，基板104包括絕緣層上半導體，例如絕緣層上矽(silicon on insulator, SOI)。在一些實施例中，基板104包括摻雜的磊晶層、梯度半導體層、及/或覆蓋在不同類型的另一個半導體層上的半導體層，例如矽鍺層上的矽層。
半導體裝置100進一步包括位於基板104上方的一或多個井區。在第5A圖及第5B圖的範例性配置中，N型的井區120以及P型的井區110位於基板104上方，如同參照第3圖所述。在第6A圖及第6B圖的範例性配置中，N型的井區120以及P型的井區110位於基板104上方，如同參照第3圖所述。
半導體裝置100進一步包括位於井區110、120上方及周圍的一或多個隔離結構。在第5A圖至第6B圖的範例性配置中，隔離結構106位於井區110、120上方。隔離結構106將半導體裝置100的多種元件彼此電性隔離。舉例來說，如第6A圖及第6B圖所示，隔離結構106將第一主動區111中的鰭片112及114與第二主動區121中的鰭片122及124電性隔離。在第5A圖及第5B圖的截面中，隔離結構106所具有的厚度小於鰭片124。在至少一個實施例中，隔離結構106包括一或多個淺溝槽隔離(STI)區域。STI區域的範例材料包括但不限於：氧化矽、氮化矽、氮氧化矽、氟摻雜之矽酸鹽及/或任何其他低k值介電材料。在一些實施例中，STI的厚度為50nm至200nm。
半導體裝置100進一步包括位於隔離結構上方的主動區、閘極電極以及對應之間隔物。在第5A圖至第6B圖的範例性配置中，第一主動區111、第二主動區121、閘極電極130、132、134、以及對應之間隔物138、140、142、144、146、148還有閘極末端介電質150、152(在第6A圖中能夠最好地觀察到)位於隔離結構106上方。在第4圖及第5A圖至第5B圖的範例性配置中，閘極電極130、132、134以及對應之間隔物138、140、142、144、146、148位於隔離結構106上方。其他配置同樣包括在各種實施例的範圍內。舉例來說，在一或多個實施例中，閘極電極130、132、134及/或對應的間隔物138、140、142、144、146、148中的一或多者，被部分地嵌入於隔離結構106中。此外，在第6A圖的範例性配置中，閘極末端介電質150、152可黏附到閘極電極132的兩側側壁上。
半導體裝置100進一步包括隔離結構上方的層間介電(inter-layer dielectric, ILD)層。在第5A圖至第6B圖的範例性配置中，半導體裝置100包括隔離結構106上方的層間介電(ILD)層116。ILD層116的範例性材料包括但不限於：SiNx、SiOx、SiON、SiC、SiBN、SiCBN或其組合。ILD層116將閘極電極130、132、134及/或對應之間隔物138、140、142、144、146、148嵌入於其中。ILD層116還進一步將第一主動區111的鰭片112與114以及第二主動區121的鰭片122與124還有對應之接點區域154、156、158、160中的接點插塞嵌入於其中。基於使說明簡化之目的，接點插塞使用了與對應之接點區域相同的參考符號進行指示。
在第5A圖及第5B圖的範例性配置中，兩個接點插塞158、160位於鰭片124上方，且兩個接點插塞154、156位於鰭片112上方。接點插塞154、156、158、160的範例性材料包括但不限於：Ti、TiN、TaN、Co、Ru、Pt、W、Al、Cu、或其組合。在一些實施例中，接點插塞154、156、158、160中的至少一者，包括複數金屬材料。在一些實施例中，接點插塞154、156、158、160被對應的阻障層(barrier layer)所圍繞。阻障層的範例性材料包括Ti、TiN、或其組合。
接點插塞154、156、158、160中的至少一者，電性連接至如第3圖所示之佈局100A的第一互連層。舉例來說，接點插塞158與導線186之間的S/D通孔174，將接點插塞158電性耦接至導線186。ILD層116可將S/D通孔174嵌入於其中。此外，在一些實施例中，半導體裝置100可進一步包括位於ILD層116上方的金屬間介電(IMD)層190，且IMD層190可將導線186嵌入於其中。在第5B圖及第6A圖的範例性配置中，閘極通孔166位於閘極電極132上方且介於閘極電極132與導線180之間，其中導線180位於如第3圖所示之佈局100A的第一互連層中。閘極通孔166的範例性材料包括但不限於：Ti、TiN、TaN、Co、Ru、Pt、W、Al、Cu、或其組合。
半導體裝置100進一步包括閘極電極與閘極介電層。在第5A圖至第6B圖的範例性配置中，於閘極電極130、132、134跨越鰭片112、114、122、124的區域中，閘極電極130、132、134在第一主動區111及第二主動區121的鰭片112、114、122、124上方包裹。為了將閘極電極130、132、134與鰭片112、114、122、124電性隔離，第一閘極介電層192、194、196被設置在對應之閘極電極130、132、134的下方與周圍。間隔物138、140、142、144、146、148位於對應之第一閘極介電層192、194、196的兩側上。第一閘極介電層192、194、196的範例性材料包括但不限於：高k值介電層、界面層(interfacial layer)、及/或其組合。高k值介電層的範例性材料包括但不限於：氮化矽、氮氧化矽、氧化鉿(HfO 2)、氧化鉿矽(HfSiO)、氮氧化鉿矽(HfSiON)、氧化鉿鉭(HMO)、氧化鉿鈦(HfTiO)、氧化鉿鋯(HfZrO)、金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬氮氧化物、金屬鋁酸鹽、矽酸鋯、鋁酸鋯、氧化鋯、氧化鈦、氧化鋁、二氧化鉿-氧化鋁(HfO 2-Al 2O 3)合金、合適之高k值介電材料、及/或其組合。在至少一個實施例中，第一閘極介電層包括多層結構，例如具有高k值介電質的SiO 2或是具有高k值介電質的SiON的多層結構。
在一些實施例中，閘極電極130、132、134包括一或多個導電層及/或材料。在第6A圖的範例性配置中，閘極電極132在鰭片112、114、122、124上方包裹，且包括P型之井區110上方的第一導電閘極材料132a以及N型之井區120上方的第二導電閘極材料132b。在至少一個實施例中，第一及第二導電閘極材料中之至少一者的一或多種導電材料，是根據裝置或電晶體的類型進行選擇的。舉例來說，第一導電閘極材料132a與第二導電閘極材料132b中的每一者，包括導電功函數(work function)層以及導電功函數層上方的接觸層。
在至少一個實施例中，功函數層被配置為具有處於自4電子伏特(eV)到5eV範圍內的功函數。在一些實施例中，第一導電閘極材料132a包括N型功函數金屬(N金屬)，用於在P型的井區110上方形成NMOS。範例性的N金屬包括但不限於Ta、TiAl及TiAlN。在一些實施例中，第二導電閘極材料132b包括P型功函數金屬(P金屬)，用於在N型的井區120上方形成PMOS。範例性的P金屬包括但不限於TiN、TaN、以及諸如TaCN的碳摻雜金屬氮化物。其他功函數材料同樣包括在各種實施例的範圍內。舉例來說，在一或多個實施例中，功函數層包括摻雜的導電氧化物材料、TaAl、TiSi、NiSi、PtSi、合適的含Ti功函數材料、合適的含Ta功函數材料、合適的含Al功函數材料、以及合適的含W功函數材料。在至少一個實施例中，第一導電閘極材料132a與第二導電閘極材料132b中的導電功函數層包括相同的導電材料。在至少一個實施例中，第一導電閘極材料132a與第二導電閘極材料132b中的導電功函數層包括不同的導電材料。
在至少一個實施例中，導電功函數層上方的接觸層被配置為具有低接觸電阻。接觸層的範例性材料包括但不限於：具矽化物的多晶矽、諸如TiN、TaN、TiW及TiAl的耐火(refractory)材料、合適的含Ti功函數材料、合適的含Ta功函數材料、合適的含Al功函數材料、合適的含W功函數材料、合適的含Cu功函數材料、以及合適的含N功函數材料。
第一導電閘極材料132a及第二導電閘極材料132b藉由對應的第一閘極介電層194而與鰭片112、114、122、124隔離。在一些實施例中，第一閘極介電層194具有N型之井區120上方的第一部分以及P型之井區110上方的第二部分。在至少一個實施例中，第一閘極介電層194的第一部分與第二部分包括相同的介電材料。在至少一個實施例中，第一閘極介電層194的第一部分與第二部分包括不同的介電材料。在第6A圖所示的範例性配置中，閘極電極132從N型之井區120連續地延伸到P型之井區110中，且第一導電閘極材料132a與第二導電閘極材料132b接觸。其他配置同樣包括在各種實施例的範圍內。舉例來說，在至少一個實施例中，第一閘極介電層194之第一部分和第二部分中的至少一者，被夾設於第一導電閘極材料132a與第二導電閘極材料132b之間，並電性隔離第一導電閘極材料132a與第二導電閘極材料132b。在至少一個實施例中，第一閘極介電層194之第一部分和第二部分中的至少一者，包括HfO 2、Ta 2O 5以及Al 2O 3中的一或多者。
在至少一個實施例中，功函數層、接觸層以及閘極介電層構成閘極堆疊結構。閘極堆疊結構的範例包括但不限於：金屬/高k值介電質結構、Al/耐火金屬/高k值介電質結構、W/耐火金屬/高k值介電質結構、Cu/耐火金屬/高k值介電質結構、以及矽化物/高k值介電質結構。在至少一個實施例中，閘極堆疊結構包括Si 3N 4/金屬/高k值介電質結構，其中金屬選自由下列材料組成的群組：Al/耐火金屬、W/耐火金屬、Cu/耐火金屬、矽化物、及其組合。
在半導體裝置100中，接點插塞被設置於相鄰的間隔物之間的空間中。在第5A圖及第5B圖的範例性配置中，接點插塞154、158被設置在相鄰的間隔物140與142之間的空間中。接點插塞156、160被設置在相鄰的間隔物144與146之間的空間中。在第5A圖及第5B圖的範例性配置中，接點插塞154、156、158、160的頂部部分，被閘極頂部介電層149所圍繞。閘極頂部介電層149的材料可由單層或多層堆疊形成，並選自由下列材料組成的群組：SiO 2、SiOC、SiON、SiOCN、含碳氧化物、含氮氧化物、含碳與氮的氧化物、金屬氧化物介電質、Hf氧化物(HfO 2)、Ta氧化物 (Ta 2O 5)、Ti氧化物(TiO 2)、Zr氧化物(ZrO 2)、Al氧化物(Al 2O 3)、Y氧化物(Y 2O 3)、含多種金屬的氧化物、及其組合。閘極頂部介電層149亦覆蓋了閘極電極130、132、134。在一些實施例中，因為製造期間諸如平坦化製程的製程，接點插塞154、156、158、160的頂部表面彼此齊平(flush)。其他配置同樣包括在各種實施例的範圍內。
在半導體裝置100中，接點插塞與對應的源極/汲極接觸。在第5A圖及第5B圖的範例性配置中，鰭片124包括與對應之接點插塞158、160接觸的源極/汲極126、128；鰭片112包括與對應之接點插塞154、156接觸的源極/汲極127、129。源極/汲極 126、127、128、129被設置在相鄰的閘極電極130、132、134之間。在一個或多個實施例中，鰭片124或鰭片112之介於相鄰間隔物之間的部分被掘入(recess)以形成S/D空腔，其中S/D空腔所具有的底部表面低於鰭片124或鰭片112的頂部表面。在形成S/D空腔之後，藉由在S/D空腔中磊晶生長應變材料以產生源極/汲極 126、127、128、129。源極/汲極 126、127、128、129的深度被表示為第一S/D深度D1，從鰭片的頂部表面量測到源極/汲極特徵的底部表面。在一些實施例中，第一S/D深度D1處於自40nm到60nm的範圍內。在至少一個實施例中，應變材料的晶格常數不同於基板104的晶格常數。因此，半導體裝置的通道區域受到應變(strained)或是應力(stressed)以增強裝置的載子遷移率。舉例來說，對於PMOS裝置，應變材料被配置來施加壓應力(compressive stress)，以增強PMOS裝置之至少一個源極或汲極區域中的電洞遷移率。對於NMOS裝置，應變材料被配置來施加張應力(tensile stress)，以增強NMOS裝置之至少一個源極或汲極區域中的電子遷移率。應變材料的範例包括但不限於：SiGe、SiGeC、SiC、GeSn、SiGeSn、SiP、SiCP、以及其他合適的材料。在至少一個實施例中，用於PMOS裝置的應變材料包括SiGe、SiGeC、Ge、Si、或其組合。在特定的範例中，PMOS裝置的源極/汲極126、128為以硼(B)摻雜的SiGe。在至少一個實施例中，用於NMOS裝置的應變材料包括SiC、SiP、SiCP、Si、或其組合。在特定的範例中，NMOS裝置的源極/汲極127、129為以磷(P)及/或砷(As)摻雜的Si。
在一些實施例中，至少一個矽化物區300可被形成在源極/汲極126、127、128、129上。在一些實施例中，至少一個金屬層被形成在對應的源極/汲極126、127、128、129上，且接著，可在下方的矽與金屬層的金屬材料之間引起反應，以形成矽化物區300。在一些實施例中，矽化物區300包括選自鈦矽化物、鈷矽化物、鎳矽化物、鉑矽化物、鉺矽化物或是鈀矽化物的材料。在一些實施例中，源極/汲極126、127、128、129與對應的矽化物區300，可共同具有突出至鰭片上方的上升形狀。因此，矽化物區300可位於高於鰭片之頂部表面的位置。舉例來說，鰭片124的頂部表面與第一閘極介電層192、194、196接觸，且矽化物區300與對應的接點插塞158、160之間的界面高於鰭片124的頂部表面。
在第5A圖及第5B圖的範例性配置中，閘極電極130、132、134可定義第一閘極長度。舉例來說，跨越鰭片124或鰭片112的閘極電極130，具有沿著鰭片124或鰭片112之縱向方向的第一閘極長度G1。在一些實施例中，閘極電極130、132、134可被沿著X方向以第一間距P1設置，其中第一間距P1可被定義為第一寬度與第一間隔的總和，如第3圖所示。舉例來說，閘極電極132與134沿著X方向以第一間距P1設置。在一些實施例中，第一間距P1處於40nm至52nm的範圍內。在一些實施例中，分別對應第3圖所示之接點區域154、156、158、160的接點插塞154、156、158、160中的每一者，具有沿著X方向量測的第一接點寬度C1。第一接點寬度C1可被認為是接點插塞154、156、158、160中之至少一者的頂部表面的寬度。在一些實施例中，接點插塞158與S/D通孔174之間的界面的長度，與第一接點寬度C1實質上(substantially)相同。
參照第7A圖、第7B圖、第8A圖及第8B圖。第7A圖、第7B圖、第8A圖及第8B圖為具有佈局100A之半導體裝置100的截面圖。第7A圖的截面圖為沿著第4圖中的線段7A-7A截取，是沿著N型之井區220中的鰭片縱向方向的截面。第7B圖的截面圖為沿著第4圖中的線段7B-7B截取，是沿著P型之井區210中的鰭片縱向方向的截面。第8A圖的截面圖為沿著第4圖中的線段8A-8A截取，是跨越井區210及井區220之通道區域中的截面。第8B圖的截面圖為沿著第4圖中的線段8B-8B截取，是跨越井區210及井區220之源極/汲極區域中的截面。此處參照第7A圖至第8B圖描述半導體裝置100的配置。第7A圖至第8B圖所示的結構，可藉由在如第4圖所示的佈局中建模，並接著透過使用閘極電極與閘極接點作為圖案形成物理元件或薄層來形成。
如第7A圖至第8B圖所示，半導體裝置100的多種元件被形成在基板104上。基板104的許多態樣描述於第5A圖至第6B圖，因此，詳細的解釋可被省略。
半導體裝置100進一步包括位於基板104上方的一或多個井區。在第7A圖及第7B圖的範例性配置中，N型的井區220以及P型的井區210位於基板104上方，如同參照第4圖所述。在第8A圖及第8B圖的範例性配置中，N型的井區220以及P型的井區210位於基板104上方，如同參照第4圖所述。
半導體裝置100進一步包括位於井區210、220上方及周圍的一或多個隔離結構。在第7A圖至第8B圖的範例性配置中，隔離結構206位於井區210、220上方。隔離結構206將半導體裝置100的多種元件彼此電性隔離。舉例來說，如第8A圖及第8B圖所示，隔離結構206將第三主動區211中的鰭片212及214與第四主動區221中的鰭片222及224電性隔離。在第7A圖及第7B圖的截面中，隔離結構206所具有的厚度小於鰭片224。在至少一個實施例中，隔離結構206包括一或多個淺溝槽隔離(STI)區域。STI區域的範例材料包括但不限於：氧化矽、氮化矽、氮氧化矽、氟摻雜之矽酸鹽及/或任何其他低k值介電材料。在一些實施例中，STI的厚度為50nm至200nm。
在第7A圖至第8B圖的範例性配置中，第三主動區211、第四主動區221、閘極電極230、232、234、以及對應之間隔物238、240、242、244、246、248還有閘極末端介電質250、252(在第8A圖中能夠最好地觀察到)位於隔離結構206上方。在第7A圖至第8B圖的範例性配置中，閘極電極230、232、234以及對應之間隔物238、240、242、244、246、248位於隔離結構206上方。其他配置同樣包括在各種實施例的範圍內。舉例來說，在一或多個實施例中，閘極電極230、232、234及/或對應的間隔物238、240、242、244、246、248中的一或多者，被部分地嵌入於隔離結構206中。此外，在第8A圖的範例性配置中，閘極末端介電質250、252可黏附到閘極電極232的兩側側壁上。在一些實施例中，隔離結構206與第5A圖至第5B圖或第6A圖至第6B圖中所示之隔離結構106具有相同的材料。在一些實施例中，隔離結構206與第5A圖至第5B圖或第6A圖至第6B圖中所示之隔離結構106具有不同的材料。
半導體裝置100進一步包括隔離結構上方的層間介電(ILD)層。在第7A圖至第8B圖的範例性配置中，半導體裝置100包括隔離結構206上方的ILD層216。ILD層216的範例性材料包括但不限於：SiNx、SiOx、SiON、SiC、SiBN、SiCBN、或其組合。ILD層216將閘極電極230、232、234及/或對應之間隔物238、240、242、244、246、248嵌入於其中。ILD層216還進一步將第三主動區211的鰭片212與214以及第四主動區221的鰭片222與224還有對應之接點區域254、256、258、260中的接點插塞嵌入於其中。基於使說明簡化之目的，接點插塞使用了與對應之接點區域相同的參考符號進行指示。
在第7A圖及第7B圖的範例性配置中，兩個接點插塞258、260位於鰭片224上方，且兩個接點插塞254、256位於鰭片212上方。接點插塞254、256、258、260的範例性材料包括但不限於：Ti、TiN、TaN、Co、Ru、Pt、W、Al、Cu、或其組合。在一些實施例中，接點插塞254、256、258、260中的至少一者，包括複數金屬材料。在一些實施例中，接點插塞254、256、258、260被對應的阻障層所圍繞。阻障層的範例性材料包括Ti、TiN、或其組合。
接點插塞254、256、258、260中的至少一者，電性連接至如第4圖所示之佈局100A的第一互連層。舉例來說，接點插塞258與導線286之間的S/D通孔274，將接點插塞258電性耦接至導線286。ILD層216可將S/D通孔274嵌入於其中。此外，在一些實施例中，半導體裝置100可進一步包括位於ILD層216上方的IMD層290，且IMD層290可將導線286嵌入於其中。在第7B圖及第8A圖的範例性配置中，閘極通孔266位於閘極電極232上方且介於閘極電極232與導線280之間，其中導線280位於如第4圖所示之佈局100A的第一互連層中。閘極通孔266的範例性材料包括但不限於：Ti、TiN、TaN、Co、Ru、Pt、W、Al、Cu、或其組合。
半導體裝置100進一步包括閘極電極以及閘極介電層。在第7A圖至第8B圖的範例性配置中，於閘極電極230、232、234跨越鰭片212、214、222、224的區域中，閘極電極230、232、234在第三主動區211及第四主動區221的鰭片212、214、222、224上方包裹。為了將閘極電極230、232、234與鰭片212、214、222、224電性隔離，第二閘極介電層292、294、296被設置在對應之閘極電極230、232、234的下方與周圍。間隔物238、240、242、244、246、248位於對應之第二閘極介電層292、294、296的兩側上。第二閘極介電層292、294、296的範例性材料包括但不限於：高k值介電層、界面層、及/或其組合。高k值介電層的範例性材料包括但不限於：氮化矽、氮氧化矽、氧化鉿(HfO 2)、氧化鉿矽(HfSiO)、氮氧化鉿矽(HfSiON)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、氧化鉿鋯(HfZrO)、金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬氮氧化物、金屬鋁酸鹽、矽酸鋯、鋁酸鋯、氧化鋯、氧化鈦、氧化鋁、二氧化鉿-氧化鋁(HfO 2-Al 2O 3)合金、合適之高k值介電材料、及/或其組合。在至少一個實施例中，第二閘極介電層包括多層結構，例如具有高k值介電質的SiO 2或是具有高k值介電質的SiON的多層結構。
在一些實施例中，閘極電極230、232、234包括一或多個導電層及/或材料。在第8A圖的範例性配置中，閘極電極232在鰭片212、214、222、224上方包裹，且包括P型之井區210上方的第三導電閘極材料232a以及N型之井區220上方的第四導電閘極材料232b。在至少一個實施例中，第三及第四導電閘極材料中之至少一者的一或多種導電材料，是根據裝置或電晶體的類型進行選擇的。舉例來說，第三導電閘極材料232a與第四導電閘極材料232b中的每一者，包括導電功函數層以及導電功函數層上方的接觸層。
在至少一個實施例中，功函數層被配置為具有處於自4eV到5eV範圍內的功函數。在一些實施例中，第三導電閘極材料232a包括N型功函數金屬(N金屬)，用於在P型的井區210上方形成NMOS。範例性的N金屬包括但不限於Ta、TiAl以及TiAlN。在一些實施例中，第四導電閘極材料232b包括P型功函數金屬(P金屬)，用於在N型的井區220上方形成PMOS。範例性的P金屬包括但不限於TiN、TaN、以及諸如TaCN的碳摻雜金屬氮化物。其他功函數材料同樣包括在各種實施例的範圍內。舉例來說，在一或多個實施例中，功函數層包括摻雜的導電氧化物材料、TaAl、TiSi、NiSi、PtSi、合適的含Ti功函數材料、合適的含Ta功函數材料、合適的含Al功函數材料、以及合適的含W功函數材料。在至少一個實施例中，第三導電閘極材料232a與第四導電閘極材料232b中的導電功函數層包括相同的導電材料。在至少一個實施例中，第三導電閘極材料232a與第四導電閘極材料232b中的導電功函數層包括不同的導電材料。進一步地，在至少一個實施例中，第一電路102中之第一導電閘極材料132a與第二電路202中之第三導電閘極材料232a中的導電功函數層包括相同的導電材料。在至少一個實施例中，第一電路102中之第二導電閘極材料132b與第二電路202中之第四導電閘極材料232b中的導電功函數層包括相同的導電材料。替代性地，在至少一個實施例中，第一電路102中之第一導電閘極材料132a與第二電路202中之第三導電閘極材料232a中的導電功函數層包括不同的導電材料。在至少一個實施例中，第一電路102中之第二導電閘極材料132b與第二電路202中之第四導電閘極材料232b中的導電功函數層包括不同的導電材料。
在至少一個實施例中，導電功函數層上方的接觸層被配置為具有低接觸電阻。接觸層的範例性材料包括但不限於：具矽化物的多晶矽、諸如TiN、TaN、TiW及TiAl的耐火材料、合適的含Ti功函數材料、合適的含Ta功函數材料、合適的含Al功函數材料、合適的含W功函數材料、合適的含Cu功函數材料、以及合適的含N功函數材料。
第三導電閘極材料232a及第四導電閘極材料232b藉由對應的第二閘極介電層294而與鰭片212、214、222、224隔離。在一些實施例中，第二閘極介電層294具有N型之井區220上方的第一部分以及P型之井區210上方的第二部分。在至少一個實施例中，第二閘極介電層294的第一部分與第二部分包括相同的介電材料。在至少一個實施例中，第二閘極介電層294的第一部分與第二部分包括不同的介電材料。在第8A圖所示的範例性配置中，閘極電極232從N型之井區220連續地延伸到P型之井區210中，且第三導電閘極材料232a與第四導電閘極材料232b接觸。其他配置同樣包括在各種實施例的範圍內。舉例來說，在至少一個實施例中，第二閘極介電層294之第一部分和第二部分中的至少一者，被夾設於第三導電閘極材料232a與第四導電閘極材料232b之間，並電性隔離第三導電閘極材料232a與第四導電閘極材料232b。在至少一個實施例中，第二閘極介電層294之第一部分和第二部分中的至少一者，包括HfO 2、Ta 2O 5以及Al 2O 3中的一或多者。
在至少一個實施例中，功函數層、接觸層以及閘極介電層構成閘極堆疊結構。閘極堆疊結構的範例包括但不限於：金屬/高k值介電質結構、Al/耐火金屬/高k值介電質結構、W/耐火金屬/高k值介電質結構、Cu/耐火金屬/高k值介電質結構、以及矽化物/高k值介電質結構。在至少一個實施例中，閘極堆疊結構包括Si 3N 4/金屬/高k值介電質結構，其中金屬選自由下列材料組成的群組：Al/耐火金屬、W/耐火金屬、Cu/耐火金屬、矽化物、及其組合。
在半導體裝置100中，接點插塞被設置於相鄰的間隔物之間的空間中。在第7A圖及第7B圖的範例性配置中，接點插塞254、258被設置在相鄰的間隔物240與242之間的空間中。接點插塞256、260被設置在相鄰的間隔物244與246之間的空間中。在第7A圖及第7B圖的範例性配置中，接點插塞254、256、258、260的頂部部分，被閘極頂部介電層249所圍繞。閘極頂部介電層249的材料可由單層或多層堆疊形成，並選自由下列材料組成的群組：SiO 2、SiOC、SiON、SiOCN、含碳氧化物、含氮氧化物、含碳與氮的氧化物、金屬氧化物介電質、Hf氧化物(HfO 2)、Ta氧化物 (Ta 2O 5)、Ti氧化物(TiO 2)、Zr氧化物(ZrO 2)、Al氧化物(Al 2O 3)、Y氧化物(Y 2O 3)、含多種金屬的氧化物、及其組合。在一些實施例中，因為製造期間諸如平坦化製程的製程，接點插塞254、256、258、260的頂部表面彼此齊平。其他配置同樣包括在各種實施例的範圍內。
在半導體裝置100中，接點插塞與對應的源極/汲極接觸。在第7A圖及第7B圖的範例性配置中，鰭片224包括與對應之接點插塞258、260接觸的源極/汲極226、228；鰭片212包括與對應之接點插塞254、256接觸的源極/汲極227、229。源極/汲極 226、227、228、229被設置在相鄰的閘極電極230、232、234之間。在一個或多個實施例中，鰭片224或鰭片212之介於相鄰間隔物之間的部分被掘入以形成S/D空腔，其中S/D空腔所具有的底部表面低於鰭片224或鰭片212的頂部表面。在形成S/D空腔之後，藉由在S/D空腔中磊晶生長應變材料以產生源極/汲極226、227、228、229。源極/汲極226、227、228、229的深度被表示為第二S/D深度D2，從鰭片的頂部表面量測到源極/汲極特徵的底部表面。在一些實施例中，第二S/D深度D2處於自45nm到70nm的範圍內。在至少一個實施例中，應變材料的晶格常數不同於基板104的晶格常數。因此，半導體裝置的通道區域受到應變或是應力以增強裝置的載子遷移率。舉例來說，對於PMOS裝置，應變材料被配置來施加壓應力，以增強PMOS裝置之至少一個源極或汲極區域中的電洞遷移率。對於NMOS裝置，應變材料被配置來施加張應力，以增強NMOS裝置之至少一個源極或汲極區域中的電子遷移率。應變材料的範例包括但不限於：SiGe、SiGeC、SiC、GeSn、SiGeSn、SiP、SiCP、以及其他合適的材料。在至少一個實施例中，用於PMOS裝置的應變材料包括SiGe、SiGeC、Ge、Si、或其組合。在特定的範例中，PMOS裝置的源極/汲極226、228為以硼摻雜的SiGe。在至少一個實施例中，用於NMOS裝置的應變材料包括SiC、SiP、SiCP、Si、或其組合。在特定的範例中，NMOS裝置的源極/汲極227、229為以磷(P)及/或砷(As)摻雜的Si。
在一些實施例中，至少一個矽化物區303可被形成在源極/汲極226、227、228、229上。在一些實施例中，至少一個金屬層被形成在對應的源極/汲極226、227、228、229上，且接著，可在下方的矽與金屬層的金屬材料之間引起反應，以形成矽化物區303。在一些實施例中，矽化物區303包括選自鈦矽化物、鈷矽化物、鎳矽化物、鉑矽化物、鉺矽化物或是鈀矽化物的材料。在一些實施例中，源極/汲極226、227、228、229與對應的矽化物區303，可共同具有突出至鰭片上方的上升形狀。因此，矽化物區303可位於高於鰭片之頂部表面的位置。舉例來說，鰭片224的頂部表面與第二閘極介電層292、294、296接觸，且矽化物區303與對應的接點插塞258、260之間的界面高於鰭片224的頂部表面。
在第7A圖及第7B圖的範例性配置中，閘極電極230、232、234可定義第二閘極長度。舉例來說，跨越鰭片224或鰭片212的閘極電極230，具有沿著鰭片224或鰭片212之縱向方向的第二閘極長度G2。在一些實施例中，閘極電極230、232、234可被沿著X方向以第二間距P2設置，其中第二間距P2可被定義為第二寬度與第二間隔的總和，如第4圖所示。舉例來說，閘極電極232與234沿著X方向以第二間距P2設置。在一些實施例中，第二間距P2處於45nm至58nm的範圍內。在一些實施例中，分別對應第4圖所示之接點區域254、256、258、260的接點插塞254、256、258、260中的每一者，具有沿著X方向量測的第二接點寬度C2。第二接點寬度C2可被認為是接點插塞254、256、258、260中之至少一者的頂部表面的寬度。在一些實施例中，接點插塞258與S/D通孔274之間的界面的長度，小於第二接點寬度C2。
參照第5A圖至第5B圖以及第7A圖至第7B圖。第一閘極介電層192、194、196可具有第一厚度，第一厚度可被認為是鰭片122、124與閘極電極130、132、134之間的距離。舉例來說，第一閘極介電層192的一部分介於鰭片124與閘極電極130之間，且具有第一厚度。第二閘極介電層292、294、296可具有第二厚度，第二厚度可被認為是鰭片222、224與閘極電極230、232、234之間的距離。舉例來說，第二閘極介電層292的一部分介於鰭片224與閘極電極230之間，且具有第二厚度。在一些實施例中，第一厚度與第二厚度實質上相同，且第一閘極介電層192、194、196所具有的材料，可相同於第二閘極介電層292、294、296所具有的材料。
參照第3圖及第4圖。S/D通孔170、172、174、176可具有第一接觸面積。舉例來說，S/D通孔174可具有背離鰭片124的頂部表面，且S/D通孔174的頂部表面具有第一接觸面積。S/D通孔270、272、274、276可具有第二接觸面積。舉例來說，S/D通孔274可具有背離鰭片224的頂部表面，且S/D通孔274的頂部表面具有第二接觸面積。在一些實施例中，第二接觸面積大於第一接觸面積。在一些實施例中，第二接觸面積對第一接觸面積的比值大於1.1。在一些實施例中，第二接觸面積對第一接觸面積的比值處於1.1至2的範圍內。此比值可有利於避免良率損失。舉例來說，可順暢地執行諸如CMP製程的平坦化製程。
在一些實施例中，第一閘極長度Gl可與第二閘極長度G2實質上相同(即：第一閘極長度Gl=第二閘極長度G2)。在一些實施例中，第二間隔S2大於第一間隔S1。在一些實施例中，第二間距P2大於第一間距P1。在一些實施例中，第二間距P2對第一間距P1的比值大於1.05。如果此比值並未大於1.05，則第二間距P2可能不夠寬得足以支持性能電路應用的需要。在一些實施例中，第二間距P2對第一間距P1的比值處於1.05至1.2的範圍內。如果該比值大於1.2，則第二間距P2可能變成大得並無必要，使得電路密度變低且製造成本也因此而增加。在一些實施例中，第二接點寬度C2大於第一接點寬度C1。在一些實施例中，第二接點寬度C2對第一接點寬度C1的比值大於1.2。如果此比值並未大於1.2，則第二接點的電阻可能不夠小，而無法支持性能電路更強的電流。在一些實施例中，第二接點寬度C2對第一接點寬度C1的比值處於1.2至2的範圍內。如果此比值大於2，則電路面積可能必須擴大以容納較大的接點，使得電路密度變低且製造成本也因此而增加。在一些實施例中，第一主動區111及第二主動區121中的鰭片112、114、122、124，與第三主動區211及第四主動區221中的鰭片212、214、222、224具有沿著Y方向量測之相同的寬度。上述比值同樣能夠有利於避免良率損失。舉例來說，可順暢地執行諸如CMP製程的平坦化製程。
這種尺寸差異能夠有利於為不同的電路提供各種應用或功能。舉例來說，第二電路202可被用於速度驅動的邏輯電路。舉例來說，因為第二電路202中與第一電路102相比相對較大的間距(第二間距P2 ＞第一間距P1)，在掘入各別之鰭片以形成S/D空腔的期間，與第一主動區111及第二主動區121相比，相對較多的蝕刻劑抵達了第三主動區211及第四主動區221中的鰭片頂部表面。因此，第二電路202中的S/D空腔被蝕刻得比第一電路102中的S/D空腔更深。換句話說，第二電路202中的第二S/D深度D2大於第一電路102中的第一S/D深度D1。在多種實施例中，S/D空腔蝕刻製程可經過調整(借助於第一間距P1、第二間距P2、第一接點寬度C1以及第二接點寬度C2)，以產生比第一S/D深度D1大上至少3nm的第二S/D深度D2，例如大上3nm至15nm。如第6B圖及第8B圖所示的實施例中所見，作為特定範例，源極/汲極126、127的底部表面與隔離結構106的頂部表面齊平，而源極/汲極226、227的底部表面位於隔離結構206的頂部表面之下。與第一電路102相比，較大的第二S/D深度D2還在第二電路202中帶來了更大的源極/汲極體積，這為第二電路202中之PMOS裝置的通道(例如：SiGe通道)提供了比第一電路102更高的應變。對於第二電路202中之PMOS裝置的通道，更高的應變又提供了更強的閘極控制(例如：導通狀態電流與截止狀態電流的比值(I on/I off)大於增益(gain)的10%)。因此，第二電路202能夠被用於高速應用。如果S/D深度差小於3nm，則源極/汲極體積可能不會大得足以支持性能電路應用的需要。如果S/D深度差大於15nm，則過蝕刻(over etching)可能會傷害到下方的半導體基板。進一步地，因為第二電路202之S/D通孔所具有的第二接觸面積，大於第一電路102之S/D通孔的第一接觸面積，因此達成了第二電路202的電阻降低。如此一來，第二電路202可被用於速度驅動的邏輯電路。另一方面，尺寸差異能夠達成高電路密度的第一電路102。如此一來，對於半導體裝置100的應用，能夠達成高速或高電路密度中的任何一者。上述自3nm到15nm的S/D深度差異，提供了電路性能與製造成本之間的良好折衷方案。
參照第9圖。第9圖顯示了半導體裝置100之第三電路302的佈局的俯視圖。第3圖、第4圖及第9圖中的圖式，可共同作為對應根據本揭露一些實施例之半導體裝置100的佈局100A的俯視圖。除了第一電路102以及第二電路202之外，半導體裝置100還可以包括第三電路302。第一電路102、第二電路202與第三電路302藉由包含諸如隔離結構的區域而彼此分隔。在一些實施例中，第一電路102可作為半導體裝置100之第一裝置的部分佈局，第二電路202可作為半導體裝置100之第二裝置的部分佈局，而第三電路302可作為半導體裝置100之第三裝置的佈局。如同將於下文進一步詳細討論的，相對於適用於高密度記憶體區域的第一電路102以及適用於高速電路區域的第二電路202，第三電路302可滿足較低漏電的需求，且適用於靜態隨機存取記憶體(SRAM)電路，例如SRAM單元中的上拉(pull-up)裝置。
第三電路302包括具有鰭片312及314的第五主動區311、具有鰭片322及324的第六主動區321、複數的閘極電極330、332及334、複數的間隔物338、340、342、344、346及348，複數的接點區域354、356、358及360、複數的閘極通孔366及368、複數的源極/汲極(S/D)通孔370、372、374及376、以及複數的導線378、380、382、384、386及388。
第五主動區311以及第六主動區321沿著佈局100A的X方向延伸。佈局100A的X方向可被認為是第1圖的X方向。在一些實施例中，第五主動區311以及第六主動區321亦被稱為氧化定義(OD)區。第五主動區311與第六主動區321的範例性材料，包括但不限於以各種類型之P型摻雜物及/或N型摻雜物進行摻雜的半導體材料。在一些實施例中，第五主動區311以及第六主動區321包括相同類型的摻雜物。在一些實施例中，第五主動區311與第六主動區321中的一者所包括的摻雜物類型，不同於第五主動區311與第六主動區321中的另一者的摻雜物類型。第五主動區311與第六主動區321藉由一或多個本文所述之隔離結構而彼此隔離。第五主動區311以及第六主動區321位於對應的井區內。舉例來說，第五主動區311位於井區310內，其中井區310在一或多個實施例中為P井區域，而第六主動區321位於井區320內，其中井區320在一或多個實施例中為N井區域。所述之井區310及320的導電性是範例性的。其他配置同樣包括在各種實施例的範圍內。
P型的井區310以及N型的井區320位於假想線308的兩側上，假想線308將半導體裝置劃分為用於不同類型之裝置或電晶體的獨立區域。電晶體的範例包括但不限於：金屬氧化物半導體場效電晶體(MOSFET)、互補式金屬氧化物半導體(CMOS)電晶體、雙極性接面電晶體(BJT)、高壓電晶體、高頻電晶體、P通道及/或N通道場效電晶體(PFET/NFET)、FinFET、具有上升之源極/汲極的平面MOS電晶體、諸如環繞閘極電晶體(SGT)或閘極全環(GAA)電晶體的多橋通道(MBC)電晶體等。在第9圖的範例性配置中，P型的井區310是用於形成N通道金屬氧化物半導體(NMOS)電晶體的區域，而N型的井區320則是用於形成P通道金屬氧化物半導體(PMOS)電晶體的區域。第五主動區311與第六主動區321中的每一者，包括一或多個鰭片以形成如第1圖及第2圖所述之FinFET。舉例來說，第五主動區311包括兩個鰭片312、314，而第六主動區321包括兩個鰭片322、324。鰭片312、314、322、324藉由如本文所述之一或多個隔離結構彼此隔離。在第五主動區311與第六主動區321的每一者中，其他數量的鰭片同樣包括在各種實施例的範圍內。所述的FinFET配置是範例性的。其他配置同樣包括在各種實施例的範圍內。舉例來說，在一或多個實施例中，第五主動區311及第六主動區321並未包括鰭片，且配置為用於形成平面MOSFET電晶體。再舉例來說，在一或多個實施例中，第五主動區311及第六主動區321包括垂直堆疊的通道構件，例如奈米線或奈米片，且被配置為用於形成MBC電晶體。
鰭片312、314、322、324以伸長的方式在X方向上延伸。在一些實施例中，鰭片312、314為NMOSFET的一部分，而鰭片322、324為PMOSFET的一部分。NMOSFET的鰭片312、314位於P型的井區310上方，而PMOSFET的鰭片322、324位於N型的井區320上方。在一些實施例中，不同於第一電路102中PMOSFET的鰭片122、124以及第二電路202中PMOSFET的鰭片222、224，這些鰭片122、124、222、224可能在通道中包括矽鍺(SiGe)材料以用於應變效應增強，但第三電路302中之PMOSFET的鰭片322、324可包括不含鍺的半導體材料，例如Si(例如：在形成鰭片之後，並未在通道區域中掘入鰭片並從被掘入的鰭片磊晶生長SiGe)。藉由具有Si通道，對第三電路302中之PMOSFET的通道的應變較小，這又產生了更高的臨界電壓(Vt)，並且因此帶來了較低漏電的性能。如此一來，第三電路302可滿足較低漏電的需求。NMOSFET的鰭片312、314可包括Si。在一些實施例中，第五主動區311之鰭片312、314以及第六主動區321之鰭片322、324中的至少一者，具有如參照第1圖之鰭片寬度W fin所述的沿著Y方向量測的寬度。
閘極電極330、332、334沿著佈局100A的Y方向延伸。佈局100A的Y方向可被認為是第1圖的Y方向。閘極電極330、332、334跨越第五主動區311以及第六主動區321。閘極電極330、332、334的範例性材料，包括但不限於多晶矽以及金屬。其他材料同樣包括在各種實施例的範圍內。閘極電極330、332、334與對應之第五主動區311及第六主動區321，在第三電路302中形成一或多個電晶體。在第9圖的範例性配置中，電晶體可由閘極電極332與第五主動區311形成，且此電晶體可包括閘極、汲極以及源極。電晶體的閘極由閘極電極332形成。電晶體的其中一個汲極或源極，由第五主動區311在閘極電極332之一側(例如：第9圖中的右側)上的區域所定義。電晶體的另一個源極/汲極，由第五主動區311在閘極電極332的相對側(例如：第9圖中的左側)上的另一個區域所定義。再舉例來說，另一個電晶體可由閘極電極332與第六主動區321形成。在至少一個實施例中，此另一個電晶體由閘極電極330與對應之第五主動區311及第六主動區321形成。閘極電極330、332、334中的一或多者，藉由對應之閘極通孔耦接至半導體裝置100的其他電路。舉例來說，閘極通孔366、368可分別被形成在閘極電極332、334上，且被配置以將閘極電極332、334電性耦接到其他電路。在一些實施例中，閘極通孔366、368與對應之閘極電極332、334重疊，且分別具有投影在對應之閘極電極332、334上的垂直投影。閘極通孔366、368可為圓形。
在一些實施例中，閘極電極330、332、334中的至少一者，具有沿著X方向量測的第三寬度，如同參照第1圖中之閘極60的長度L G所述。閘極電極330、332、334中的至少一者的第三寬度，可定義第三閘極長度。舉例來說，跨越鰭片312的閘極電極332，具有沿著鰭片312、314、322、324之至少一者的縱向方向(即：佈局100A的X方向)的第三閘極長度G3。在一些實施例中，閘極電極330、332、334相鄰的一對閘極電極，以沿著X方向量測之第三間隔彼此分隔。舉例來說，相鄰的閘極電極330、332以第三間隔S3彼此分隔。第三間隔S3可被認為是沿著X方向量測且介於相鄰之閘極電極330、332的邊界之間的距離。舉例來說，閘極電極330之邊界的一側(例如：第9圖中的右側)與閘極電極332之邊界的相對側(例如：第9圖中的左側)，以第三間隔S3彼此分隔。在一些實施例中，閘極電極330、332、334可被沿著X方向以第三間距P3排列，第三間距P3可被定義為第三寬度與第三間隔的總和。舉例來說，第三間距P3等於第三寬度G3與第三間隔S3的總和，且因此，第三間距P3等於沿著X方向從閘極電極330之邊界的一側(例如：第9圖中的右側)量測到閘極電極332之邊界的同側(例如：第9圖中的右側)的距離。
間隔物338、340、342、344、346、348被沿著對應之閘極電極330、332、334的側面設置。舉例來說，間隔物342及344被沿著閘極電極332在X方向上的兩個縱向側面設置，而間隔物346及348被沿著閘極電極334在X方向上的兩個縱向側面設置。間隔物338、340、342、344、346、348包括一或多種介電材料，以將對應之閘極電極與非預期的電性接觸電性隔離。間隔物的範例性介電材料包括但不限於氮化矽、氮氧化物以及碳化矽。在至少一個實施例中，間隔物338、340、342、344、346、348中的一或多者，具有如本文所述的錐形輪廓。
接點區域354、356、358、360與對應的第五主動區311及第六主動區321重疊。舉例來說，接點區域354、356與第五主動區311重疊，而接點區域358、360與第六主動區321重疊。接點區域354、356、358、360被配置，以將下方之複數對應電晶體的源極/汲極彼此電性耦接，或是與半導體裝置100的其他電路電性耦接。在一些實施例中，複數的接點插塞被設置在對應的接點區域354、356、358、360內。在第9圖的範例性配置中，接點區域354、356、358、360中之一或多者的邊界，與間隔物338、340、342、344、346、348的邊界分隔。舉例來說，接點區域356的左側邊緣在X方向上與相鄰之間隔物344的右側邊緣分隔，而接點區域356的右側邊緣在X方向上與相鄰之間隔物346的左側邊緣分隔。其他配置同樣包括在各種實施例的範圍內。舉例來說，在一或多個實施例中，接點區域中的一或多者為自我對準接點(SAC)，具有至少部分地由間隔物338、340、342、344、346、348之邊界所定義的邊界。在一些實施例中，接點區域354、356、358、360是矩形的。舉例來說，接點區域354、356、358、360中的至少一者具有狹長形狀，此狹長形狀具有一對長邊以及一對短邊，其中長邊的長度對短邊的長度的比值，處於2到30的範圍內。此比值可有利於避免良率損失。舉例來說，可順暢地執行諸如化學機械研磨(CMP)製程的平坦化製程。在一些實施例中，接點區域354、356、358、360中的至少一者，具有沿著X方向量測的第三接點寬度。舉例來說，接點區域354、356、358、360中的每一者，具有沿著X方向量測的第三接點寬度C3。
S/D通孔370、372、374、376分別與接點區域354、356、358、360重疊，且分別具有投影在接點區域354、356、358、360上的垂直投影。S/D通孔370、372、374、376呈圓形。在佈局100A中，S/D通孔370、372、374、376中的至少一者為圓形，且具有第三圓形面積。S/D通孔370、372、374、376可被配置以將接點區域354、356、358、360電性耦接至其他電路。
導線378、380、382、384、386、388沿著佈局100A的X方向延伸。在一些實施例中，導線378、380、382、384、386、388位於佈局100A的第一互連層中，第一互連層例如第一金屬層(M1)。導線378、380、382、384、386、388與對應的元件重疊，且電性連接至對應的元件。舉例來說，導線380與閘極電極332重疊，而導線382與接點區域354重疊。在一些實施例中，導線380經由閘極通孔366電性連接至閘極電極332。在一些實施例中，導線382經由S/D通孔370電性連接至接點區域354。
參照第10圖及第11圖。第10圖及第11圖為具有佈局100A之半導體裝置100的截面圖。第10圖的截面圖為沿著第9圖中的線段10-10截取。第11圖的截面圖為沿著第9圖中的線段11-11截取。此處參照第10圖及第11圖描述半導體裝置100的配置。第10圖及第11圖所示的結構，可藉由在如第9圖所示的佈局中建模，並接著透過使用閘極電極與閘極接點作為圖案形成物理元件或薄層來形成。
如第10圖及第11圖所示，半導體裝置100的多種元件被形成在基板104上。基板104的許多態樣描述於第5A圖至第6B圖，因此，詳細的解釋可被省略。
半導體裝置100進一步包括位於基板104上方的一或多個井區。在第10圖的範例性配置中，N型的井區320位於基板104上方，如同參照第9圖所述。在第11圖的範例性配置中，N型的井區320以及P型的井區310位於基板104上方，如同參照第9圖所述。
半導體裝置100進一步包括位於井區310、320上方及周圍的一或多個隔離結構。在第10圖及第11圖的範例性配置中，隔離結構306位於井區310、320上方。隔離結構306將半導體裝置100的多種元件彼此電性隔離。舉例來說，如第11圖所示，隔離結構306將第五主動區311中的鰭片312及314與第六主動區321中的鰭片322及324電性隔離。在第10圖的截面中，隔離結構306所具有的厚度小於鰭片324。在至少一個實施例中，隔離結構306包括一或多個淺溝槽隔離(STI)區域。STI區域的範例材料包括但不限於：氧化矽、氮化矽、氮氧化矽、氟摻雜之矽酸鹽及/或任何其他低k值介電材料。在一些實施例中，STI的厚度為50nm至200nm。
半導體裝置100進一步包括隔離結構上方的主動區、閘極電極以及對應之間隔物。在第10圖及第11圖的範例性配置中，第五主動區311、第六主動區321、閘極電極330、332、334、以及對應之間隔物338、340、342、344、346、348還有閘極末端介電質350、352(在第11圖中能夠最好地觀察到)位於隔離結構306上方。在第10圖及第11圖的範例性配置中，閘極電極330、332、334以及對應之間隔物338、340、342、344、346、348位於隔離結構306上方。其他配置同樣包括在各種實施例的範圍內。舉例來說，在一或多個實施例中，閘極電極330、332、334及/或對應的間隔物338、340、342、344、346、348中的一或多者，被部分地嵌入於隔離結構306中。此外，在第11圖的範例性配置中，閘極末端介電質350、352可黏附到閘極電極332的兩側側壁上。
半導體裝置100進一步包括隔離結構上方的層間介電(ILD)層。在第10圖及第11圖的範例性配置中，半導體裝置100包括隔離結構306上方的ILD層316。ILD層316的範例性材料包括但不限於：SiNx、SiOx、SiON、SiC、SiBN、SiCBN、或其組合。ILD層316將閘極電極330、332、334及/或對應之間隔物338、340、342、344、346、348嵌入於其中。ILD層316還進一步將第五主動區311的鰭片312與314以及第六主動區321的鰭片322與324還有對應之接點區域358及360中的接點插塞嵌入於其中。基於使說明簡化之目的，接點插塞使用了與對應之接點區域相同的參考符號進行指示。
在第10圖的範例性配置中，兩個接點插塞358、360位於鰭片324上方。接點插塞358、360的範例性材料包括但不限於：Ti、TiN、TaN、Co、Ru、Pt、W、Al、Cu、或其組合。在一些實施例中，接點插塞358、360中的至少一者，包括複數金屬材料。在一些實施例中，接點插塞358、360被對應的阻障層所圍繞。阻障層的範例性材料包括Ti、TiN、或其組合。
接點插塞358、360中的至少一者，電性連接至如第9圖所示之佈局100A的第一互連層。舉例來說，接點插塞358與導線386之間的S/D通孔374，將接點插塞358電性耦接至導線386。ILD層316可將S/D通孔374嵌入於其中。此外，在一些實施例中，半導體裝置100可進一步包括位於ILD層316上方的金屬間介電(IMD)層390，且IMD層390可將導線386嵌入於其中。在第11圖的範例性配置中，閘極通孔366位於閘極電極332上方且介於閘極電極332與導線380之間，其中導線380位於如第9圖所示之佈局100A的第一互連層中。閘極通孔366的範例性材料包括但不限於：Ti、TiN、TaN、Co、Ru、Pt、W、Al、Cu、或其組合。
半導體裝置100進一步包括閘極電極以及閘極介電層。在第10圖及第11圖的範例性配置中，於閘極電極330、332、334跨越鰭片312、314、322、324的區域中，閘極電極330、332、334在第五主動區311及第六主動區321的鰭片312、314、322、324上方包裹。為了將閘極電極330、332、334與鰭片312、314、322、324電性隔離，第三閘極介電層392、394、396被設置在對應之閘極電極330、332、334的下方與周圍。間隔物338、340、342、344、346、348位於對應之第三閘極介電層392、394、396的兩側上。第三閘極介電層392、394、396的範例性材料包括但不限於：高k值介電層、界面層、及/或其組合。高k值介電層的範例性材料包括但不限於：氮化矽、氮氧化矽、氧化鉿(HfO 2)、氧化鉿矽(HfSiO)、氮氧化鉿矽(HfSiON)、氧化鉿鉭(HMO)、氧化鉿鈦(HfTiO)、氧化鉿鋯(HfZrO)、金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬氮氧化物、金屬鋁酸鹽、矽酸鋯、鋁酸鋯、氧化鋯、氧化鈦、氧化鋁、二氧化鉿-氧化鋁(HfO 2-Al 2O 3)合金、合適之高k值介電材料、及/或其組合。在至少一個實施例中，第三閘極介電層包括多層結構，例如具有高k值介電質的SiO 2或是具有高k值介電質的SiON的多層結構。
在一些實施例中，閘極電極330、332、334包括一或多個導電層及/或材料。在第11圖的範例性配置中，閘極電極332在鰭片312、314、322、324上方包裹，且包括P型之井區310上方的第五導電閘極材料332a以及N型之井區320上方的第六導電閘極材料332b。在至少一個實施例中，第五及第六導電閘極材料中之至少一者的一或多種導電材料，是根據裝置或電晶體的類型進行選擇的。舉例來說，第五導電閘極材料332a與第六導電閘極材料332b中的每一者，包括導電功函數層以及導電功函數層上方的接觸層。
在至少一個實施例中，功函數層被配置為具有處於自4eV到5eV範圍內的功函數。在一些實施例中，第五導電閘極材料332a包括N型功函數金屬(N金屬)，用於在P型的井區310上方形成NMOS。範例性的N金屬包括但不限於Ta、TiAl以及TiAlN。在一些實施例中，第六導電閘極材料332b包括P型功函數金屬(P金屬)，用於在N型的井區320上方形成PMOS。範例性的P金屬包括但不限於TiN、TaN、以及諸如TaCN的碳摻雜金屬氮化物。其他功函數材料同樣包括在各種實施例的範圍內。舉例來說，在一或多個實施例中，功函數層包括摻雜的導電氧化物材料、TaAl、TiSi、NiSi、PtSi、合適的含Ti功函數材料、合適的含Ta功函數材料、合適的含Al功函數材料、以及合適的含W功函數材料。在至少一個實施例中，第五導電閘極材料332a與第六導電閘極材料332b中的導電功函數層包括相同的導電材料。在至少一個實施例中，第五導電閘極材料332a與第六導電閘極材料332b中的導電功函數層包括不同的導電材料。
在至少一個實施例中，導電功函數層上方的接觸層被配置為具有低接觸電阻。接觸層的範例性材料包括但不限於：具矽化物的多晶矽、諸如TiN、TaN、TiW及TiAl的耐火材料、合適的含Ti功函數材料、合適的含Ta功函數材料、合適的含Al功函數材料、合適的含W功函數材料、合適的含Cu功函數材料、以及合適的含N功函數材料。
第五導電閘極材料332a及第六導電閘極材料332b藉由對應的第三閘極介電層394而與鰭片312、314、322、324隔離。在一些實施例中，第三閘極介電層394具有N型之井區320上方的第一部分以及P型之井區310上方的第二部分。在至少一個實施例中，第三閘極介電層394的第一部分與第二部分包括相同的介電材料。在至少一個實施例中，第三閘極介電層394的第一部分與第二部分包括不同的介電材料。在第11圖的範例性配置中，閘極電極332從N型之井區320連續地延伸到P型之井區310中，且第五導電閘極材料332a與第六導電閘極材料332b接觸。其他配置同樣包括在各種實施例的範圍內。舉例來說，在至少一個實施例中，第三閘極介電層394之第一部分和第二部分中的至少一者，被夾設於第五導電閘極材料332a與第六導電閘極材料332b之間，並電性隔離第五導電閘極材料332a與第六導電閘極材料332b。在至少一個實施例中，第三閘極介電層394之第一部分和第二部分中的至少一者，包括HfO 2、Ta 2O 5以及Al 2O 3中的一或多者。
在至少一個實施例中，功函數層、接觸層以及閘極介電層構成閘極堆疊結構。閘極堆疊結構的範例包括但不限於：金屬/高k值介電質結構、Al/耐火金屬/高k值介電質結構、W/耐火金屬/高k值介電質結構、Cu/耐火金屬/高k值介電質結構、以及矽化物/高k值介電質結構。在至少一個實施例中，閘極堆疊結構包括Si 3N 4/金屬/高k值介電質結構，其中金屬選自由下列材料組成的群組：Al/耐火金屬、W/耐火金屬、Cu/耐火金屬、矽化物、及其組合。在至少一個實施例中，第一電路102、第二電路202以及第三電路302中之閘極介電層的材料與厚度實質上相同。在至少一個實施例中，第一電路102、第二電路202及第三電路302中之PMOSFET中的功函數層具有相同的材料組成。不過，在一個替代性實施例中，第一電路102、第二電路202以及第三電路302中之PMOSFET中的功函數層具有彼此不同的材料組成。
在半導體裝置100中，接點插塞被設置於相鄰的間隔物之間的空間中。在第10圖的範例性配置中，接點插塞358被設置在相鄰的間隔物340與342之間的空間中。接點插塞360被設置在相鄰的間隔物344與346之間的空間中。在第10圖的範例性配置中，接點插塞358及360的頂部部分，被閘極頂部介電層349所圍繞。閘極頂部介電層349的材料可由單層或多層堆疊形成，並選自由下列材料組成的群組：SiO 2、SiOC、SiON、SiOCN、含碳氧化物、含氮氧化物、含碳與氮的氧化物、金屬氧化物介電質、Hf氧化物(HfO 2)、Ta氧化物(Ta 2O 5)、Ti氧化物(TiO 2)、Zr氧化物(ZrO 2)、Al氧化物(Al 2O 3)、Y氧化物(Y 2O 3)、含多種金屬的氧化物、及其組合。閘極頂部介電層349亦覆蓋了閘極電極330、332、334。在一些實施例中，因為製造期間諸如平坦化製程的製程，接點插塞358、360的頂部表面彼此齊平。其他配置同樣包括在各種實施例的範圍內。
在半導體裝置100中，接點插塞與對應的源極/汲極接觸。在第10圖的範例性配置中，鰭片324包括與對應之接點插塞358、360接觸的源極/汲極326、328。源極/汲極 326、328被設置在相鄰的閘極電極330、332、334之間。在一個或多個實施例中，鰭片324之介於相鄰間隔物之間的部分被掘入以形成S/D空腔，其中S/D空腔所具有的底部表面低於鰭片324的頂部表面。在形成S/D空腔之後，藉由在S/D空腔中磊晶生長應變材料以產生源極/汲極326、328。源極/汲極326、328的深度被表示為第三S/D深度D3，從鰭片324的頂部表面量測到源極/汲極326、328的底部表面。在一些實施例中，第三S/D深度D3處於自40nm到55nm的範圍內。在至少一個實施例中，應變材料的晶格常數不同於基板104的晶格常數。應變材料的範例包括但不限於：SiGe、SiGeC、SiC、GeSn、SiGeSn、SiP、SiCP、以及其他合適的材料。在至少一個實施例中，用於PMOS裝置的應變材料包括SiGe、SiGeC、Ge、Si、或其組合。在特定的範例中，PMOS裝置的源極/汲極326、328為以硼摻雜的SiGe。在至少一個實施例中，用於NMOS裝置的應變材料包括SiC、SiP、SiCP、Si、或其組合。
在一些實施例中，至少一個矽化物區304可被形成在源極/汲極326、328上。在一些實施例中，至少一個金屬層被形成在對應的源極/汲極326、328上，且接著，可在下方的矽與金屬層的金屬材料之間引起反應，以形成矽化物區304。在一些實施例中，矽化物區304包括選自鈦矽化物、鈷矽化物、鎳矽化物、鉑矽化物、鉺矽化物或是鈀矽化物的材料。在一些實施例中，源極/汲極326、328與對應的矽化物區304，可共同具有突出至鰭片324上方的上升形狀。因此，矽化物區304可位於高於鰭片324之頂部表面的位置。舉例來說，鰭片324的頂部表面與第三閘極介電層392、394、396接觸，且矽化物區304與對應的接點插塞358、360之間的界面高於鰭片324的頂部表面。
在第10圖的範例性配置中，閘極電極330、332、334可定義第三閘極長度。舉例來說，跨越鰭片324的閘極電極330，具有沿著鰭片324之縱向方向的第三閘極長度G3。在一些實施例中，閘極電極330、332、334可被沿著X方向以第三間距P3設置，其中第三間距P3可被定義為第三寬度與第三間隔的總和，如第9圖所示。舉例來說，閘極電極332與334沿著X方向以第三間距P3設置。在一些實施例中，第三間距P3處於40nm至52nm的範圍內。在一些實施例中，分別對應第9圖所示之接點區域358、360的接點插塞358、360中的每一者，具有沿著X方向量測的第三接點寬度C3。第三接點寬度C3可被認為是接點插塞358、360中之至少一者的頂部表面的寬度。在一些實施例中，接點插塞358與S/D通孔374之間的界面的長度，與第三接點寬度C3實質上相同。
在一些實施例中，第三閘極長度G3可實質上與第一閘極長度G1相同(即：第一閘極長度G1=第三閘極長度G3及/或第一閘極長度G1=第二閘極長度G2=第三閘極長度G3)。在一些實施例中，第三間隔S3與第一間隔S1實質上相同。在一些實施例中，第三間距P3與第一間距P1實質上相同(即：第一間距P1=第三間距P3及/或第一間距P1=第三間距P3＜第二間距P2)。在一些實施例中，第三接點寬度C3與第一接點寬度C1實質上相同。第一主動區111與第二主動區121中的鰭片112、114、122、124以及第三主動區211與第四主動區221中的鰭片212、214、222、224還有第五主動區311與第六主動區321中的鰭片312、314、322、324，具有沿著Y方向量測的相同寬度。上述比值可有利於避免良率損失。舉例來說，可順暢地執行諸如CMP製程的平坦化製程。
這種尺寸差異能夠有利於為不同的電路提供各種應用或是功能。舉例來說，第三電路302可被用於SRAM位元單元，例如上拉裝置。舉例來說，因為第一電路102與第三電路302中相同的間距還有通道中不同的半導體材料(例如：第一電路102中之PMOSFET中的SiGe通道與第三電路302中之PMOSFET中的Si通道)，因此在掘入各別鰭片以形成S/D空腔的期間，由於所選蝕刻劑的蝕刻選擇性，在第五主動區311與第六主動區321中所達成的蝕刻速率，會低於第一主動區111與第二主動區121中的蝕刻速率。因此第三電路302中的S/D空腔，被蝕刻得比第一電路102中的S/D空腔還要淺。換句話說，第三電路302中的第三S/D深度D3小於第一電路102中的第一S/D深度D1。在多種實施例中，S/D空腔蝕刻製程可以經過調整，以產生比第三S/D深度D3大上至少3nm的第一S/D深度D1，例如大上3nm至15nm(因此，第二S/D深度D2 ＞第一S/D深度D1 ＞第三S/D深度D3)。與第一電路102或是第二電路202相比，較小的第三S/D深度D3還會在第三電路302中帶來最小的源極/汲極體積，這為第三電路302中之PMOS裝置的通道(例如：Si通道)提供了最低的應變。與第一電路102及第二電路202相比，第三電路302中之PMOS裝置的通道的最低應變，又提供了最高的臨界電壓(Vt)。這降低了通道摻雜物濃度，並因此具有不匹配(mis-match)以及接面漏電(junction leakage)的優點。如果S/D深度差小於3nm，則應變可能不會低得足以支持低漏電電路應用的需要。如果S/D深度差大於15nm，則過蝕刻可能會傷害到下方的半導體基板。因此，第三電路302能夠被用於低漏電需求裝置，例如SRAM單元中的上拉裝置。如此一來，對於半導體裝置100的應用，能夠達成高速、高電路密度或是低漏電中的任何一者。
儘管並非旨於限制，但本揭露一或多個實施例為半導體裝置及其形成方法提供了許多益處。舉例來說，本揭露實施例至少提供了可以在半導體裝置中使用的第一電路以及第二電路。第一電路的一些尺寸參數不同於第二電路的尺寸參數。尺寸差異可有利於為不同的電路提供各種應用或功能。舉例來說，尺寸差異可有利於達成第一電路的高電路密度以及達成第二電路的高速性能。進一步地，第二電路的S/D通孔具有第二接點面積，大於第一電路之S/D通孔的第一接點面積，且因此達成了第二電路的電阻降低。因此，第二電路能夠用於高速應用。如此一來，對於半導體裝置的應用，能夠達成高速或是高電路密度中的任何一者。
在一個範例性態樣中，本揭露直指一種半導體裝置。上述半導體裝置包括第一電晶體以及第二電晶體。第一電晶體包括具有第一閘極間距的第一閘極結構、位於第一閘極結構之下的第一通道區域、以及接觸第一通道區域且具有第一源極/汲極(S/D)深度的第一源極/汲極特徵。第二電晶體包括具有第二閘極間距的第二閘極結構、位於第二閘極結構之下的第二通道區域、以及接觸第二通道區域且具有第二源極/汲極深度的第二源極/汲極特徵。第二閘極間距大於第一閘極間距。第二源極/汲極深度大於第一源極/汲極深度。
在一些實施例中，第二閘極間距對第一閘極間距之比值的範圍，自約1.05至約1.2。在一些實施例中，第二源極/汲極深度比第一源極/汲極深度大上約3奈米至約15奈米。
在一些實施例中，第一閘極結構與第二閘極結構具有相同的閘極長度。在一些實施例中，第二源極/汲極特徵具有大於第一源極/汲極特徵的體積。
在一些實施例中，上述半導體裝置更包括第一接點插塞以及第二接點插塞。第一接點插塞與第一源極/汲極特徵重疊，且具有沿著第一通道區域之縱向方向量測的第一寬度。第二接點插塞與第二源極/汲極特徵重疊，且具有沿著第二通道區域之縱向方向量測的第二寬度。
在一些實施例中，第二寬度大於第一寬度。在一些實施例中，第二寬度對第一寬度之比值的範圍，自約1.2至約2。
在一些實施例中，上述半導體裝置更包括與第一接點插塞重疊且具有第一頂部表面的第一通孔，以及與第二接點插塞重疊且具有第二頂部表面的第二通孔。
在一些實施例中，第二頂部表面大於第一頂部表面。在一些實施例中，第二頂部表面對第一頂部表面之比值的範圍，自約1.1至約2。
在一些實施例中，第一電晶體與第二電晶體為相同類型，且第一閘極結構與第二閘極結構包括不同材料組成的複數功函數層。在一些實施例中，第一電晶體與第二電晶體為鰭式場效電晶體。
在另一個範例性態樣中，本揭露直指一種半導體裝置。上述半導體裝置包括第一P型鰭式場效電晶體以及第二P型鰭式場效電晶體。第一P型鰭式場效電晶體包括具有第一閘極間距的第一閘極電極、位於第一閘極電極之下且沿著一方向延伸的第一鰭片、以及位於第一鰭片上方且具有第一源極/汲極(S/D)深度的第一源極/汲極特徵。第二P型鰭式場效電晶體包括具有第二閘極間距的第二閘極電極、位於第二閘極電極之下且沿著上述方向延伸的第二鰭片、以及位於第二鰭片上方且具有第二源極/汲極深度的第二源極/汲極特徵。第一閘極間距與第二閘極間距相等。第二源極/汲極深度小於第一源極/汲極深度。
在一些實施例中，第一鰭片在第一閘極電極下方提供SiGe通道，而第二鰭片在第二閘極電極下方提供Si通道。在一些實施例中，第一鰭片包括包含SiGe的頂部部分以及包含Si的底部部分。在一些實施例中，第一源極/汲極特徵與第二源極/汲極特徵中的每一者，包括以硼摻雜的SiGe。
在一些實施例中，第二P型鰭式場效電晶體具有大於第一P型鰭式場效電晶體的臨界電壓。
在一些實施例中，上述半導體裝置更包括第三P型鰭式場效電晶體。第三P型鰭式場效電晶體包括具有第三閘極間距的第三閘極電極、位於第三閘極電極之下且沿著上述方向延伸的第三鰭片、以及位於第三鰭片上方且具有第三源極/汲極深度的第三源極/汲極特徵。
在一些實施例中，第三閘極間距大於第一閘極間距及第二閘極間距中的任一者。在一些實施例中，第三源極/汲極深度大於第一源極/汲極深度。在一些實施例中，第三閘極間距對第一閘極間距之比值的範圍，自約1.05至約1.2。
在又一個範例性態樣中，本揭露直指一種半導體裝置的形成方法。上述半導體裝置的形成方法包括以摻雜物摻雜基板，以形成第一電路的第一井區以及第二電路的第二井區、分別在第一井區及第二井區上方形成第一半導體鰭片及第二半導體鰭片、形成跨越第一半導體鰭片的第一閘極堆疊以及跨越第二半導體鰭片的第二閘極堆疊、以及形成鄰接第一半導體鰭片的第一源極/汲極特徵以及鄰接第二半導體鰭片的第二源極/汲極特徵。第一閘極堆疊具有小於第二閘極堆疊的閘極間距。第一源極/汲極特徵具有小於第二源極/汲極特徵的深度。
在一些實施例中，第二閘極堆疊對第一閘極堆疊之閘極間距比值的範圍，自約1.05至約1.2。
前述內文概述多項實施例或範例之特徵，如此可使於本技術領域中具有通常知識者更佳地瞭解本揭露之態樣。本技術領域中具有通常知識者應當理解他們可輕易地以本揭露為基礎設計或修改其他製程及結構，以完成相同之目的及/或達到與本文介紹之實施例或範例相同之優點。本技術領域中具有通常知識者亦需理解，這些等效結構並未脫離本揭露之精神及範圍，且在不脫離本揭露之精神及範圍之情況下，可對本揭露進行各種改變、置換以及變更。
50:FinFET裝置 60:閘極 60A:閘極電極組件 60B:閘極介電組件 70:源極 80:汲極 L G:長度 t ox:厚度 W fin:鰭片寬度 90:N型FinFET 91:P型FinFET 95:鰭片 96:鰭片 100:半導體裝置 100A:佈局 102:第一電路 108:假想線 110:井區 111:第一主動區 112:鰭片 114:鰭片 120:井區 121:第二主動區 122:鰭片 124:鰭片 130~134:閘極電極 138~148:間隔物 150:閘極末端介電質 152:閘極末端介電質 154~160:接點區域/接點插塞 166:閘極通孔 168:閘極通孔 170~176:S/D通孔 178~188:導線 5A-5A:線段 5B-5B:線段 6A-6A:線段 6B-6B:線段 C1:第一接點寬度 G1:第一閘極長度 P1:第一間距 S1:第一間隔 202:第二電路 208:假想線 210:井區 211:第三主動區 212:鰭片 214:鰭片 220:井區 221:第四主動區 222:鰭片 224:鰭片 230~234:閘極電極 238~248:間隔物 250:閘極末端介電質 252:閘極末端介電質 254~260:接點區域/接點插塞 266:閘極通孔 268:閘極通孔 270~276:S/D通孔 278~288:導線 7A-7A:線段 7B-7B:線段 8A-8A:線段 8B-8B:線段 C2:第二接點寬度 G2:第二閘極長度 P2:第二間距 S2:第二間隔 104:基板 106:隔離結構 116:ILD層 126~129:源極/汲極 149:閘極頂部介電層 190:IMD層 192~196:第一閘極介電層 300:矽化物區 D1:第一S/D深度 132a:第一導電閘極材料 132b:第二導電閘極材料 206:隔離結構 216:ILD層 226~229:源極/汲極 249:閘極頂部介電層 290:IMD層 292~296:第二閘極介電層 303:矽化物區 D2:第二S/D深度 232a:第三導電閘極材料 232b:第四導電閘極材料 302:第三電路 308:假想線 310:井區 311:第五主動區 312:鰭片 314:鰭片 320:井區 321:第六主動區 322:鰭片 324:鰭片 330~334:閘極電極 338~348:間隔物 350:閘極末端介電質 352:閘極末端介電質 354:接點區域 356:接點區域 358:接點區域/接點插塞 360:接點區域/接點插塞 366:閘極通孔 368:閘極通孔 370~376:S/D通孔 378~388:導線 10-10:線段 11-11:線段 C3:第三接點寬度 G3:第三閘極長度 P3:第三間距 S3:第三間隔 306:隔離結構 316:ILD層 326:源極/汲極 328:源極/汲極 349:閘極頂部介電層 390:IMD層 392~396:第三閘極介電層 304:矽化物區 D3:第三S/D深度 332a:第五導電閘極材料 332b:第六導電閘極材料
本揭露自後續實施方式及附圖可更佳理解。須強調的是，依據產業之標準作法，各種特徵並未按比例繪製，並僅用於說明之目的。事實上，各種特徵之尺寸可能任意增加或減少以清楚論述。 第1圖顯示範例性FinFET裝置的透視圖。 第2圖顯示FinFET電晶體在CMOS配置中的示意性截面側視圖。 第3圖顯示半導體裝置之第一電路的佈局的俯視圖。 第4圖顯示半導體裝置之第二電路的佈局的俯視圖。 第5A圖至第5B圖係具有第一電路之佈局的半導體裝置的截面圖。 第6A圖至第6B圖係具有第一電路之佈局的半導體裝置的截面圖。 第7A圖至第7B圖係具有第二電路之佈局的半導體裝置的截面圖。 第8A圖至第8B圖係具有第二電路之佈局的半導體裝置的截面圖。 第9圖顯示半導體裝置之第三電路的佈局的俯視圖。 第10圖及第11圖係具有第三電路之佈局的半導體裝置的截面圖。
104:基板
206:隔離結構
216:ILD層
220:井區
224:鰭片
226,228:源極/汲極
230~234:閘極電極
238~248:間隔物
249:閘極頂部介電層
258~260:接點區域/接點插塞
274:S/D通孔
286:導線
290:IMD層
292~296:第二閘極介電層
303:矽化物區
C2:第二接點寬度
D2:第二S/D深度
G2:第二閘極長度
P2:第二間距

Claims (9)

  1. 一種半導體裝置，包括：一第一電晶體；其中上述第一電晶體包括：一第一閘極結構，具有一第一閘極間距；一第一通道區域，位於上述第一閘極結構之下；以及一第一源極/汲極特徵，接觸上述第一通道區域且具有一第一源極/汲極深度；一第二電晶體；其中上述第二電晶體包括：一第二閘極結構，具有一第二閘極間距；一第二通道區域，位於上述第二閘極結構之下；以及一第二源極/汲極特徵，接觸上述第二通道區域且具有一第二源極/汲極深度；以及一第三電晶體；其中上述第三電晶體包括：一第三閘極結構，具有一第三閘極間距；一第三通道區域，位於上述第三閘極結構之下；以及一第三源極/汲極特徵，接觸上述第三通道區域且具有一第三源極/汲極深度；其中上述第三閘極間距與上述第一閘極間距相等，且上述第二閘極間距大於上述第一閘極間距；以及 其中上述第二源極/汲極深度大於上述第一源極/汲極深度，且上述第一源極/汲極深度大於上述第三源極/汲極深度。
  2. 如請求項1之半導體裝置，其中上述第二源極/汲極特徵具有大於上述第一源極/汲極特徵的體積。
  3. 如請求項1之半導體裝置，更包括：一第一接點插塞，與上述第一源極/汲極特徵重疊，且具有沿著上述第一通道區域之縱向方向量測的一第一寬度；以及一第二接點插塞，與上述第二源極/汲極特徵重疊，且具有沿著上述第二通道區域之縱向方向量測的一第二寬度，其中上述第二寬度大於上述第一寬度。
  4. 如請求項3之半導體裝置，更包括：一第一通孔，與上述第一接點插塞重疊，且具有一第一頂部表面；以及一第二通孔，與上述第二接點插塞重疊，且具有一第二頂部表面，其中上述第二頂部表面大於上述第一頂部表面。
  5. 一種半導體裝置，包括：一第一P型鰭式場效電晶體；其中上述第一P型鰭式場效電晶體包括：一第一閘極電極，具有一第一閘極間距；一第一鰭片，位於上述第一閘極電極之下，且沿著一方向延伸；以及一第一源極/汲極特徵，位於上述第一鰭片上方，且具有一第一源極/汲極深度；一第二P型鰭式場效電晶體；其中上述第二P型鰭式場效電晶體包括： 一第二閘極電極，具有一第二閘極間距；一第二鰭片，位於上述第二閘極電極之下，且沿著上述方向延伸；以及一第二源極/汲極特徵，位於上述第二鰭片上方，且具有一第二源極/汲極深度；以及一第三P型鰭式場效電晶體；其中上述第三P型鰭式場效電晶體包括：一第三閘極電極，具有一第三閘極間距；一第三鰭片，位於上述第三閘極電極之下，且沿著上述方向延伸；以及一第三源極/汲極特徵，位於上述第三鰭片上方，且具有一第三源極/汲極深度；其中上述第一閘極間距與上述第二閘極間距相等，且上述第三閘極間距大於上述第一閘極間距及上述第二閘極間距中的任一者；以及其中上述第二源極/汲極深度小於上述第一源極/汲極深度，且上述第三源極/汲極深度大於上述第一源極/汲極深度。
  6. 如請求項5之半導體裝置，其中上述第二P型鰭式場效電晶體具有大於上述第一P型鰭式場效電晶體的臨界電壓。
  7. 如請求項5之半導體裝置，其中上述第三閘極間距對上述第一閘極間距之比值的範圍，自約1.05至約1.2。
  8. 一種半導體裝置的形成方法，包括：以一摻雜物摻雜一基板，以形成一第一電路的一第一井區、一第二電路的一第二井區以及一第三電路的一第三井區；分別在上述第一井區、上述第二井區及上述第三井區上方形成一第一半導體 鰭片、一第二半導體鰭片及一第三半導體鰭片；形成跨越上述第一半導體鰭片的一第一閘極堆疊、跨越上述第二半導體鰭片的一第二閘極堆疊以及跨越上述第三半導體鰭片的一第三閘極堆疊；以及形成鄰接上述第一半導體鰭片的一第一源極/汲極特徵、鄰接上述第二半導體鰭片的一第二源極/汲極特徵以及鄰接上述第三半導體鰭片的一第三源極/汲極特徵；其中上述第一閘極堆疊的一第一閘極間距與上述第三閘極堆疊的一第三閘極間距相等，並且上述第一閘極間距小於上述第二閘極堆疊的一第二閘極間距；以及其中上述第一源極/汲極特徵的一第一深度小於上述第二源極/汲極特徵的一第二深度，並且上述第三源極/汲極特徵的一第三深度小於上述第一深度。
  9. 如請求項8之半導體裝置的形成方法，其中上述第二閘極堆疊之上述第二閘極間距對上述第一閘極堆疊之上述第一閘極間距比值的範圍，自約1.05至約1.2。
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