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TWI802378B - 半導體裝置及其形成方法 - Google Patents

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Abstract

鈦前驅物用於在半導體裝置中選擇性地形成矽化鈦(TiSi x)層。進行電漿基沉積操作，其中將鈦前驅物提供到開口中，並使用反應氣體及電漿使矽擴散到電晶體結構的頂表面。矽的擴散導致電晶體結構的富含矽的表面的形成，這增加了矽化鈦相對於半導體裝置的其他材料的選擇性。鈦前驅物與富含矽的表面反應形成矽化鈦層。選擇性矽化鈦層的形成導致在開口中的側壁上形成氮化鈦矽(TiSi xN y)，這允許在開口中形成例如金屬源極/汲極接觸件的導電結構而無需添加另一個阻障層。

Description

半導體裝置及其形成方法
本發明實施例是關於一種半導體結構，特別是關於一種具有電晶體間隔物結構的半導體結構。
鰭基電晶體為三維結構，包括延伸於半導體基板之上為三維結構的鰭片（或其一部分）中的通道區，上述鰭基電晶體例如鰭式場效電晶體（fin field effect transistors, finFETs)及奈米結構電晶體（例如，奈米線電晶體、奈米片電晶體、全繞式閘極（gate-all-around, GAA)電晶體、多橋通道電晶體、奈米帶電晶體）。閘極結構包繞半導體材料的鰭片，上述閘極結構被配置以控制通道區內的電荷載子的流動。舉例而言，在finFET中，閘極結構包繞鰭片（以及通道區）的三個側面，從而允許增加對通道區（以及finFET的切換）的控制。作為另一示例，在奈米結構電晶體中，閘極結構包繞鰭片結構中的複數個通道區，使得閘極結構圍繞複數個通道區中的每個。源極/汲極區（例如，磊晶區）位於閘極結構的兩側上。
本發明實施例提供一種半導體結構的形成方法，包括：形成第一開口穿過一個或多個第一介電層並至源極/汲極區；形成氮化矽（Si xN y)層在第一開口中的一個或多個第一介電層的側壁上；在形成氮化矽層後，進行電漿基沉積操作，以選擇性地形成矽化鈦（TiSi x)層在第一開口中的源極/汲極區的頂表面上；用導電材料填充第一開口，以形成源極/汲極接觸件在氮化矽層上方及矽化鈦層上方；形成一個或多個第二介電層在一個或多個第一介電層之上；形成第二開口穿過一個或多個第二介電層並至源極/汲極接觸件；及用導電材料填充第二開口，以形成連接至源極/汲極接觸件的源極/汲極內連線結構。
本發明實施例提供一種半導體結構的形成方法，包括：形成開口穿過氧化矽（SiO x)層並穿過位於氧化矽層下方的氮化矽（Si xN y)層至源極/汲極區，進行電漿基沉積操作，以選擇性地形成矽化鈦（TiSi x)層在開口中的源極/汲極區的頂表面上；用導電材料填該開口，以形成導電結構在矽化鈦層上；及形成生產線後端（BEOL)金屬化結構在導電結構上，其中導電結構從源極/汲極區延伸到BEOL金屬化結構。
本發明實施例提供一種半導體裝置，包括：基板；半導體鰭片結構，延伸於基板之上；第一氧化層，位於鰭片結構之上；電晶體結構，位於半導體鰭片結構上方及第一氧化物層中，其中電晶體結構包括源極/汲極區或閘極結構；氮化物層，位於第一氧化物層上方；第二氧化物層，位於氮化物層上方；積體接觸件及內連線，包括：第一區，位於氮化物層中，第二區，位於第二氧化物層中；及頸區，過渡於第一區及第二區之間；矽化鈦（TiSi x）層，位於電晶體結構以及積體接觸件及內連線的第一區之間；及氮化鈦矽（TiSi xN y）層，位於氮化物層以及積體接觸件及內連線的第一區之間。
以下揭露提供了許多不同的實施例或範例，用於實施所提供的標的物之不同元件。各元件及其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以定義本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一及第二元件直接接觸的實施例，也可能包含額外的元件形成在第一及第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複參考數值以及∕或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及∕或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「在…之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或製程中的裝置之不同方位，以及圖式中所述之方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
材料選擇對半導體裝置的性能及尺寸縮減有直接影響。在半導體裝置的導電結構（例如，接觸件及內連線結構）中所使用的導電材料的類型會影響導電結構的電阻率、寄生電容、缺陷形成、電遷移、及/或其他性質及屬性。隨著半導體裝置（及相應的導電結構）微縮化的進展，由於鈷（cobalt, Co）、鎢 （tungsten, W）、及釕（ruthenium, Ru）相對於其他金屬具有高遷移率，因此鈷、鎢、及釕的使用可提供持續及/或改善的性能。然而，導電材料的一些組合可能導致缺陷形成率增加及性能降低。舉例而言，這可能發生在電性地及/或實體地接觸的導電結構，包括相應及不同類型的金屬（例如，異質材料）。
在一些情況下，固溶（solid solutioning）可能發生在包含相應及不同類型金屬的導電結構之間的二元系統中。固溶可能會在導電結構之間的界面處或附近引發原子對原子的取代或空位，這可能會增加導電結構中缺陷形成的速率。在其他情況下，電流腐蝕（galvanic corrosion）可能發生在包括相應及不同類型金屬的導電結構之間的二元系統中。電流腐蝕可能導致導電結構的腐蝕及/或分離，可能導致相變缺陷（例如，在鎢（tungsten, W） 的α及β相之間）、及/或可能導致其他缺陷、及/或性能降低。這可能會增加導電結構之間的寄生電容並且可能會破壞導電結構之間的連接，這會降低產率並增加半導體裝置的故障率。
此外，用於導電結構的一些阻障層材料可增加薄層電阻、可增加接觸電阻、及/或可減少用於形成導電結構的開口中的可用空間等。可用空間的減少可能導致導電結構的剖面寬度（其可稱作“臨界尺寸”或CD）減小，這可能會降低導電結構的間隙填充性能、可能會增加在導電結構中形成孔隙的可能性及/或速率、可能會增加導電結構的表面粗糙度（Rp）、及/或可能導致導電結構的另一種類型的缺陷或性能降低。
本文描述的一些實施方式提供了同質導電結構及相關的形成方法。在一些實施方式中，鈦前驅物用於在半導體裝置的源極/汲極區上選擇性地形成矽化鈦（titanium silicide, TiSi x）層。進行電漿基（plasma-based）沉積操作，其中提供鈦前驅物到源極/汲極區的開口中，並使用反應氣體及電漿使源極/汲極區中的矽擴散到源極/汲極區的頂表面。提供鈦前驅物、反應氣體、及電漿到開口中一段時間，這可稱作浸泡（soaking）操作。矽的擴散導致源極/汲極區的富含矽表面的形成，這增加了矽化鈦形成相對於半導體裝置的其他材料而言的選擇性，上述半導體裝置的其他材料例如氧化矽（silicon oxide, SiO x）。鈦前驅物與源極/汲極區的富含矽表面反應，以在源極/汲極區上形成矽化鈦層。選擇性的矽化鈦層的形成導致氮化鈦矽（TiSi xN y）形成在開口的側壁上，這允許能夠在開口中形成例如金屬源極/汲極接觸件的導電結構而無需添加另一個阻障層，例如氮化鈦（Ti xN y）或氮化鉭（Ta xN y）。（例如，相對於使用另一個阻障層）這為形成金屬源極/汲極接觸件降低了形成金屬源極/汲極接觸件的複雜性並在開口中提供更大的體積，這為金屬源極/汲極接觸件增加了間隙填充性能、降低形成孔隙的可能性、及/或降低金屬源極/汲極接觸件的表面粗糙度等。
此外，源極/汲極內連線可形成到金屬源極/汲極接觸件，使得源極/汲極內連線及金屬源極/汲極接觸件是由相同的導電材料例如釕（ruthenium, Ru）或其他類型的導電材料所形成。包括相同導電材料的源極/汲極內連線及金屬源極/汲極接觸件降低了源極/汲極內連線及金屬源極/汲極接觸件固溶的可能性、降低了源極/汲極內連線的電流腐蝕的可能性、及/或減少源極/汲極內連線及金屬源極/汲極接觸件中的相變（例如，因為釕在工作溫度下在沉積源極/汲極內連線及金屬源極/汲極接觸件的製程中可能具有高壓電池（HPC（high-pressure cell）或Ru-HPC）結構）。這降低了源極/汲極內連線與金屬源極/汲極接觸件之間的寄生電容、降低了源極/汲極內連線與金屬源極/汲極接觸件之間的電阻率、降低了源極/汲極內連線與金屬源極/汲極接觸件分離的可能性、及/或減少源極/汲極內連線及金屬源極/汲極接觸件中缺陷的形成等。可將例如第零層金屬（M0）的金屬線的生產線後端（back end of line, BEOL）金屬化層形成為實體、及/或電性連接到源極/汲極內連線。
替代地，可在開口中形成積體接觸件及內連線。積體接觸件及內連線包括統一的導電結構，上述導電結構從源極/汲極區（或從位於源極/汲極區上的矽化鈦層）延伸到BEOL金屬化層（或延伸到位於BEOL金屬化層下方的阻障層）。積體接觸件及內連線結構包括同質的導電材料，例如釕（ruthenium, Ru）或其他金屬，並且不受在分開的（兩部分）金屬源極/汲極接觸件以及由相應且不同類型的導電材料所形成的源極/汲極內連線中可能發生的固溶及電流腐蝕等缺陷所影響。積體接觸件及內連線結構也減少了源極/汲極區及BEOL金屬化層之間的層間界面的數量，這進一步降低了源極/汲極區及BEOL金屬化層之間的接觸電阻。
第1圖係在其中可實現本文所述的系統及/或方法的例示性環境100的圖。如第1圖所示，環境100可包括複數個半導體製程（processing）設備102-112及晶圓/晶粒（wafer/die）運輸設備114。複數個半導體處理設備102-112可包括沉積設備102、曝光設備104、顯影設備106、蝕刻設備108、平坦化設備110、鍍膜（plating）設備112、及/或另一種類型的半導體製程設備。被包括於例示性環境100中的設備可被包括於半導體無塵室（clean room）、半導體代工廠（foundry）、半導體製程設施及/或製造設施等中。
沉積設備102是包括半導體處理腔室及能夠將各種類型的材料沉積到基板上的一個或多個裝置的半導體處理設備。在一些實施方式中，沉積設備102包括能夠在例如晶圓的基板上沉積光阻層的旋轉塗佈設備。在一些實施方式中，沉積設備102包括化學氣相沉積（chemical vapor deposition, CVD）設備、原子層沉積（atomic layer deposition, ALD）設備、電漿輔助原子層沉積（plasma-enhanced atomic layer deposition, PEALD）設備、或其他類型的 CVD 設備，上述化學氣相沉積製造設備例如電漿輔助CVD（plasma-enhance, PECVD）設備、高密度電漿CVD（high-density plasma CVD, HDP-CVD）設備、次氣壓CVD（sub-atmospheric CVD, SACVD）設備、低壓CVD（low-pressure CVD, LPCVD）設備。在一些實施方式中，沉積設備102包括物理氣相沉積（physical vapor deposition, PVD）設備，例如濺鍍設備或另一種類型的PVD設備。在一些實施方式中，沉積設備102包括被配置為通過磊晶成長所形成裝置的層、及/或區域的磊晶設備。在一些實施方式中，例示性環境100包括多種類型的沉積設備102。
曝光設備104是能夠將光阻層暴露於例如下列輻射源的半導體處理設備：紫外光（ultraviolet light, UV）源（例如，深紫外光源、極紫外光（extreme UV light, EUV）源等）、x射線源、電子束（electron beam, e-beam）源等。曝光設備104可將光阻層暴露於輻射源，以將圖案從光罩轉移至光阻層。圖案可包括用於形成一個或多個半導體裝置的一個或多個半導體裝置層圖案、可包括用於形成半導體裝置的一個或多個結構的圖案、可包括用於蝕刻半導體裝置的各個部分的圖案等。在一些實施方式中，曝光設備104包括掃描曝光器（scanner）、步進機（stepper）、或類似類型的曝光設備。
顯影設備（developer tool）106為能夠將已經暴露於輻射源的光阻層顯影的半導體處理設備，以將從曝光設備104轉移至光阻層的圖案顯影。在一些實施方式中，顯影設備106藉由移除光阻層的未曝光部分來顯影圖案。在一些實施方式中，顯影設備106藉由移除光阻層的曝光部分來顯影圖案。在一些實施方式中，顯影設備106藉由使用化學顯影劑溶解光阻層的曝光或未曝光部分來顯影圖案。
蝕刻設備108為能夠蝕刻基板、晶圓、或半導體裝置的各種類型的材料的半導體處理設備。舉例而言，蝕刻設備108可包括濕式蝕刻設備、乾式蝕刻設備等。在一些實施方式中，蝕刻設備108包括填充蝕刻劑的腔室，並且將基板放置在腔室中歷時特定時間長度以移除特定量之基板的一個或多個部分。在一些實施方式中，蝕刻設備108可使用電漿蝕刻（plasma etch）或電漿輔助蝕刻（plasma-assisted etch）來蝕刻基板的一個或多個部分，這可涉及使用離子化（ionized）氣體來等向地或定向（directionally）地蝕刻一個或多個部分。
平坦化設備110為能夠拋光或平坦化晶圓或半導體裝置之各層的半導體處理設備。舉例而言，平坦化設備110可包括化學機械平坦化（chemical mechanical planarization, CMP）設備及/或另一類型的平坦化設備，上述另一類型的平坦化設備將沉積的材料或鍍膜的材料的層或表面拋光或平坦化。平坦化設備110可利用化學力（chemical forces）及機械力（mechanical forces）的組合（例如，化學蝕刻及自由研磨拋光（free abrasive polishing））來拋光或平坦化半導體裝置的表面。平坦化設備110可結合拋光墊（polishing pad）及固定環（retaining ring）（例如，通常具有比半導體裝置更大的直徑）使用研磨性（abrasive）及腐蝕性化學漿料（chemical slurry）。拋光墊及半導體裝置可由動態拋光頭（dynamic polishing head）壓在一起並由固定環固定就位。動態拋光頭可以不同的旋轉軸旋轉，以移除材料甚至移出半導體裝置的任何不規則形貌，使得半導體裝置為平坦或平面的。
鍍膜設備112是能夠用一或多個金屬來電鍍基板（例如，晶圓、半導體裝置等）或其一部分的半導體處理設備。舉例而言，鍍膜設備112可包括銅電鍍裝置、鋁電鍍裝置、鎳電鍍裝置、錫電鍍裝置、化合物材料或合金（例如錫-銀、錫-鉛等）電鍍裝置、及/或用於導電材料、金屬、及/或類似類型材料的一種或多種其他類型的電鍍裝置。
晶圓/晶粒運輸設備114包括移動式機器人（mobile robot）、機械手臂（robot arm）、有軌電車（tram car）或軌道車（rail car）、高架起重運輸 （overhead hoist transport, OHT） 系統、自動化物料搬運系統（automated material handling system, AMHS）、及/或另一種類型的裝置，被配置為在半導體處理設備102-112之間運輸基板及/或半導體裝置、被配置為在同一半導體處理設備的處理腔室之間運輸基板及/或半導體裝置、及/或被配置為在其他位置之間往返運輸基板及/或半導體裝置，上述其他位置例如晶圓架（wafer rack）、儲藏室（storage room）等。在一些實施方式中，晶圓/晶粒運輸設備114可為以特定路徑行進及/或可半自主或自主地操作的編程裝置。在一些實施方式中，半導體處理環境100包括複數個晶圓/晶粒運輸設備114。
晶圓/晶粒運輸設備114可被包括在集束型（cluster）設備中或包括複數個處理腔室的另一種類型的設備中，並且可被配置為在複數個處理腔室之間運輸基板及/或半導體裝置，以在處理腔室及緩衝區之間運輸基板及/或半導體裝置、以在處理腔室及例如設備前端模塊（equipment front end module, EFEM）的界面設備之間運輸基板及/或半導體裝置、及/或以在半導體處理腔室及運輸載體（例如，前開式晶圓傳送盒（front opening unified pod, FOUP））之間運輸基板及/或半導體裝置等。在一些實施方式中，晶圓/晶粒運輸設備114可被包括在多腔室（或集束型）沉積設備102中，上述多腔室（或集束型）沉積設備102可包括預清潔處理腔室（例如，用於清潔或移除氧化物、及/或來自基板及/或半導體裝置的其他類型的污染物或副產物）及複數種類型的沉積處理腔室（例如，用於沉積不同類型材料的處理腔室、用於進行不同類型沉積操作的處理腔室）。在這些實施方式中，如本文所述，晶圓/晶粒運輸設備114被配置為在沉積設備102的處理腔室之間運輸基板及/或半導體裝置，而不破壞或移除處理腔室之間及/或在沉積設備102中的處理操作之間的真空（或至少部分真空）。
提供第1圖中所示的裝置的數量及設置作為一或多個示例。實際上，相較於第1圖所示的裝置，可能存在額外裝置、更少的裝置、不同的裝置、或不同設置的裝置。再者，可在單個裝置內實施第1圖所示的兩個或多個裝置，或可將第1圖所示的單個裝置實施為複數個分佈式裝置（distributed devices）。額外地或可替代地，環境100的一組裝置（例如，一或多個裝置）可進行由環境100的另一組裝置進行之所述的一或多個功能。
第2圖係本文所述的半導體裝置200的例示區域的圖。具體地，第2圖繪示出半導體裝置200的例示性裝置區202，其中包括一個或多個電晶體或其他裝置。電晶體可包括鰭基的電晶體，例如鰭式場效應電晶體（fin field effect transistors, finFETs）、奈米結構電晶體、及/或其他類型的電晶體。在一些實施方式中，裝置區202包括p型金屬氧化物半導體（p-type metal oxide semiconductor, PMOS）區、n型金屬氧化物半導體（n-type metal oxide semiconductor, NMOS）區、互補式金屬氧化物半導體（complementary metal oxide semiconductor, CMOS）區、及/或另一類型的裝置區。第3A圖至第7F圖係第2圖中所示的半導體裝置200的裝置區202的各個部分的示意性剖面圖，並且對應於在半導體裝置200的裝置區202中形成鰭基的電晶體的各個製程階段。
半導體裝置200包括基板204。基板204包括矽（silicon, Si）基板、由包括矽的材料形成的基板、III-V族化合物半導體材料基板、絕緣體上覆矽（silicon-on-insulator, SOI）基板、鍺（germanium, Ge）基板、矽鍺（silicon germanium, SiGe）基板、或其他類型的半導體基板，上述III-V族化合物半導體材料例如砷化鎵（gallium arsenide, GaAs）。基板204可包括具有約200mm直徑、約300mm直徑、或其他直徑的環狀/圓形基板等，上述其他直徑例如450mm等。基板204可替代地為任何多邊形、正方形、矩形、彎曲、或其他非圓形工件，例如多邊形基板。
鰭片結構206被包括在裝置區202的基板204之上（及/或在其之上延伸）。鰭片結構206可提供形成一個或多個裝置（例如，鰭基的電晶體）的主動區。在一些實施方式中，鰭片結構206包括矽（silicon, Si）材料或例如鍺（germanium, Ge）的另一種元素半導體材料。在一些實施方式中，鰭片結構206包括合金半導體材料，例如矽鍺（silicon germanium, SiGe）、磷砷化鎵（gallium arsenide phosphide, GaAsP）、砷化鋁銦（aluminum indium arsenide, AlInAs）、砷化鋁鎵（aluminum gallium arsenide, AlGaAs）、砷化鎵銦（gallium indium arsenide, GaInAs）、磷化鎵銦（gallium indium phosphide, GaInP）、磷砷化鎵銦（gallium indium arsenide phosphide, GaInAsP）、或其組合。在一些實施方式中，鰭片結構206使用n型及/或p型摻質來摻雜。
鰭片結構206通過合適的半導體製程技術來製造，例如遮罩、光學微影、及/或蝕刻製程等。作為示例，可通過蝕刻掉基板204的一部分以在基板204中形成凹槽來形成鰭片結構206。然後，可用被凹蝕或回蝕刻的隔離材料來填充凹槽，以形成淺溝槽隔離（Shallow Trench Isolation, STI）區208在基板204之上及鰭片結構206之間。可使用用於STI區208、及/或用於鰭片結構206的其他製造技術。STI區208可將鰭片結構206中的鄰近主動區電性隔離。STI 區208可包括介電質材料，例如氧化矽（silicon oxide, SiO x）、氮化矽（silicon nitride,Si XN y）、氮氧化矽（silicon oxynitride, SiON）、熔融石英玻璃（fused silica glass, FSG）、低 k 介電材料、及/或其他合適的絕緣材料。STI區208可包括多層結構，例如具有一個或多個襯層。
虛設閘極結構210（或複數個虛設閘極結構210）被包括在鰭片結構206上方的裝置區202中（例如，約垂直於鰭片結構206）。虛設閘極結構210在鰭片結構206的三個或更多個側面上接合鰭片結構206。在第2圖中繪示的示例中，虛設閘極結構210包括閘極介電層212、閘極電極層214、及硬遮罩層216。在一些實施方式中，虛設閘極結構210更包括蓋層、一個或多個間隔層、及/或另一合適的層。虛設閘極結構210的各層可通過合適的沉積技術來形成並且通過合適的光學微影及蝕刻技術來圖案化。
如本文所述，術語“虛設”是指將在稍後階段移除並替換為另一種結構的犧牲結構，例如在替換閘極製程中的高介電常數（high-k）介電質及金屬閘極結構。替換閘極製程是指在整個閘極製造製程的後期製造閘極結構。因此，第2圖所示的半導體裝置200的配置可包括中間配置，並且可對半導體裝置200進行額外的半導體加工操作以進一步加工半導體裝置200。
閘極介電層212可包括介電氧化物層。介電氧化物層可通過化學氧化、熱氧化、ALD、CVD、及/或其他合適的方法來形成。閘極電極層214可包括多晶矽材料或其他合適的材料。閘極電極層214可通過合適的沉積製程來形成，上述合適的沉積製程例如LPCVD或PECVD等。硬遮罩層216可包括適合在基板204上以特定特徵/尺寸將閘極電極層214圖案化的任何材料。
在一些實施方式中，首先將虛設閘極結構210的各層沉積為毯覆層（blanket layers）。然後，通過包括光學微影及蝕刻製程的製程對毯覆層進行圖案化，移除部分的毯覆層並將剩餘部分保持在STI區208及鰭片結構206上方，以形成虛設閘極結構210。
源極/汲極區218設置在鰭片結構206相對於虛設閘極結構210的兩側區域中。源極/汲極區218包括裝置區202中將要形成源極/汲極區的區域。裝置區202中的源極/汲極區包括具有一種或多種例如下列摻質的矽（silicon, Si）：p型材料（例如，硼（boron, B）或鍺（germanium, Ge）等）、n型材料（例如，磷（phosphorous, P）或砷（arsenic, As）等）、及/或另一種類型的摻質。因此，裝置區202可包括包括p型源極/汲極區的PMOS電晶體、包括n型源極/汲極區的NMOS電晶體、及/或其他類型的電晶體。
一些源極/汲極區可在裝置區202中的各種電晶體之間共享。在一些實施方式中，各個源極/汲極區可連接或耦合在一起，使得裝置區202中的鰭基的電晶體實現為兩個功能電晶體。舉例而言，如果相鄰的（例如，而非位於兩側的）源極/汲極區電性連接，例如通過藉由磊晶成長合併這些區（例如，合併相鄰的源極/汲極區，而非合併在虛設閘極結構210的兩側上的源極/汲極區），可實現兩個功能電晶體。其他示例中的其他配置可實現其他數量的功能電晶體。
第2圖進一步繪示了在後文的附圖中所使用的參考剖面，包括第3A圖至第7F圖。剖面A-A在沿著兩側的源極/汲極區218之間的鰭片結構206中的通道的平面中。剖面B-B在垂直於剖面A-A的平面中，並且在鰭片中穿過源極/汲極區218。剖面C-C是在沿著鰭片結構206中的另一個通道的平面中。為了清楚起見，隨後的附圖參考這些參考剖面。在一些附圖中，可省略其中繪示出的部件或特徵的一些附圖標記，以避免混淆其他部件或特徵，以便於描繪附圖。
如前文所述，提供第2圖作為示例。其他示例可能與第2圖所描述的不同。
第3A圖至第3D圖係本文所述的例示性實施方式300的圖。例示性實施方式300包括形成用於半導體裝置200的裝置區202中的電晶體的鰭片結構206的示例。第3A圖至第3D圖係從第2圖中的剖面B-B繪示裝置區202的透視圖。參照第3A圖，例示性實施方式300包括與在其中、及/或在其上的基板204有關的在裝置區202中形成電晶體的半導體處理操作。
如第3B圖所示，鰭片結構206形成在裝置區202中的基板204中。在一些實施方式中，使用光阻層中的圖案來形成鰭片結構206。在這些實施方式中，沉積設備102在基板204上形成光阻層。曝光設備104將光阻層暴露於輻射源以將光阻層圖案化。顯影設備106顯影並移除部分光阻層以露出圖案。蝕刻設備108蝕刻到基板204中以形成鰭片結構206。在一些實施方式中，蝕刻操作包括電漿蝕刻技術、濕式化學蝕刻技術及/或另一種類型的蝕刻技術。在一些實施方式中，光阻移除設備移除光阻層的剩餘部分（例如，使用化學剝離劑、電漿灰化及/或另一種技術）。在一些實施方式中，將硬遮罩層用作基於圖案所形成的鰭片結構206的替代技術。
如第3C圖所示，STI層302形成在鰭片結構206之間。沉積設備102使用CVD技術、PVD技術、ALD技術、前文結合第1圖所述之沉積技術、及/或另一種沉積技術來沉積STI層302。在一些實施方式中，STI層302形成的高度大於鰭片結構206的高度。在這些實施方式中，平坦化設備110進行平坦化（或拋光）操作以將STI層302平坦化，使得STI層302的頂表面實質上是平坦且光滑的，並且使得STI層302的頂表面及鰭片結構206的頂表面約具有相同的高度。平坦化操作可增加在隨後的回蝕刻操作中由STI層302所形成的STI區208中的均勻性。
如第3D圖所示，在回蝕刻操作中蝕刻STI層302以露出部分的鰭片結構206。蝕刻設備108使用電漿蝕刻技術、濕式化學蝕刻技術、及/或其他類型的蝕刻技術來蝕刻STI層302的一部分。位於鰭片結構206之間的STI層302的剩餘部分包括STI區208。在一些實施方式中，蝕刻STI層302使得鰭片結構206的露出部分的高度（例如，鰭片結構206在STI區208的頂表面之上的部分）並且在裝置區202中具有相同的高度。在一些實施例中，蝕刻裝置區202中的STI層302的第一部分並且蝕刻裝置區202中的STI層302的第二部分，使得鰭片結構206的第一子集（subset）的露出部分的高度及鰭片結構206的第二子集的露出部分的高度不同，這使得鰭片高度能夠被調整以實現裝置區202的特定性能特徵。
如前文所述，提供第3A圖至第3D圖作為示例。其他示例可能與第3A圖至第3D圖所描述的不同。
第4A圖至第4C圖係本文描述的例示性實施方式400的圖。例示性實施方式400包括在半導體裝置200的裝置區202的源極/汲極區218中形成源極/汲極區的示例。第4A圖至第4C圖係從裝置區202的第2圖中的剖面A-A的角度繪示的。在一些實施方式中，結合例示性實施方式400描述的操作是在結合第3A圖至第3D圖描述的鰭片形成製程之後進行的。
如第4A圖所示，虛設閘極結構210形成在裝置區202中。形成虛設閘極結構210並且虛設閘極結構210被包括在鰭片結構206上方，且圍繞鰭片結構206的側面，使得虛設閘極結構210在鰭片結構206的至少三個側面上圍繞鰭片結構206。將虛設閘極結構210形成為將要為電晶體形成的實際閘極結構（例如，替代高k閘極結構或金屬閘極結構）的佔位，上述電晶體被包括在裝置區202中。可將虛設閘極結構210形成為替代閘極製程的一部分，這使得能夠在形成替代閘極結構之前形成其他層及/或結構。
虛設閘極結構210包括閘極介電層212、閘極電極層214、及硬遮罩層216。閘極介電層212可各自包括介電氧化物層。作為示例，每個閘極介電層212可通過化學氧化、熱氧化、ALD、CVD、及/或其他合適的方法來形成（例如，通過沉積設備102）。閘極電極層214可各自包括多晶矽層或其他合適的層。舉例而言，閘極電極層214可通過例如LPCVD或PECVD等合適的沉積製程來形成（例如，通過沉積設備102）。硬遮罩層216可各自包括適合於以特定尺寸、及/或屬性對閘極電極層214進行圖案化的任何材料。示例包括氮化矽、氮氧化矽、碳氮化矽、或其組合等。硬遮罩層216可通過CVD、PVD、ALD、或其他沉積技術來沉積（例如，通過沉積設備102）。
如第4A圖進一步所示，密封間隔層402被包括在虛設閘極結構210的側壁上。密封間隔層402可保形地沉積（例如，通過沉積設備102）並且可包括碳氧化矽（silicon oxycarbide, SiOC）、無氮SiOC、或其他合適的材料。密封間隔層402可通過ALD操作來形成，其中包括矽（silicon, Si）及碳（carbon, C）的各種類型的前驅物氣體在多個交替循環中依序地供應，以形成密封間隔層402。
如第4A圖進一步所示，塊體間隔層404可形成在密封間隔層402上。塊體間隔層404可由與密封間隔層402類似的材料來形成。然而，塊體間隔層404可在沒有用於密封間隔層402的電漿表面處理的情況下形成。此外，塊體間隔層404可形成為相對於密封間隔層402的厚度而言更大的厚度。
在一些實施方式中，密封間隔層402及塊體間隔層404保形地沉積（例如，通過沉積設備102）在虛設閘極結構210上及鰭片結構206上。然後，對密封間隔層402及塊體間隔層404進行圖案化（例如，通過沉積設備102、曝光設備104、及顯影設備106）並蝕刻（例如，通過蝕刻設備108），以從虛設閘極結構210的頂部及鰭片結構206的頂部移除密封間隔層402及塊體間隔層404。
如第4B圖所示，在蝕刻操作中，在位於虛設閘極結構210之間的裝置區202中的鰭片結構206中形成凹槽406。蝕刻操作可稱作第一應變源極/汲極（strained source/drain, SSD）蝕刻操作，並且凹槽406可稱作應變源極/汲極凹槽。在一些實施方式中，第一蝕刻操作包括電漿蝕刻技術、濕式化學蝕刻技術及/或另一種類型的蝕刻技術。
在一些實施方式中，進行複數個蝕刻操作，以形成用於不同類型電晶體的凹槽406。舉例而言，可在鰭片結構206的第一子集上方及/或上以及虛設閘極結構210的第一子集上方及/或上形成光阻層，使得鰭片結構206的第二子集位於虛設閘極結構210的第二子集之間，使得可在單獨的磊晶操作中形成p型源極/汲極區及n型源極/汲極區。
如第4C圖所示，源極/汲極區408形成在基板204上方的半導體裝置200的裝置區202中的凹槽406中。沉積設備102通過磊晶操作形成源極/汲極區408，在上述磊晶操作中將磊晶材料的層沉積在凹槽406中，使得通過在特定晶體定向上的磊晶成長形成p型源極/汲極區的層及/或n型源極/汲極區的層。源極/汲極區408被包括在虛設閘極結構210之間並且至少部分地位於虛設閘極結構210之下及/或低於虛設閘極結構210。此外，源極/汲極區408至少部分地延伸於鰭片結構206的頂表面之上。
用於形成源極/汲極區408的材料（例如，矽 （silicon, Si）、鎵 （gallium, Ga）、或其他類型的半導體材料）可摻雜有p型摻質（例如，包括在材料中產生電洞的電子受體原子的摻質類型）、n型摻質（例如，一種包括在材料中產生移動電子的電子施體原子的摻質類型）、及/或另一種類型的摻質。可通過將雜質（例如，p型摻質、n型摻質）添加到在磊晶操作期間所使用的來源氣體來摻雜材料。可用於磊晶操作的p型摻質的示例包括硼（boron, B）或鍺（germanium, Ge）等。p型源極/汲極區的所得材料包括矽鍺（silicon germanium, Si xGe 1-x，其中x可在約0至約100的範圍）或另一種類型的p摻雜半導體材料。可用於磊晶操作的n型摻質的示例包括磷（phosphorous, P）或砷（arsenic, As）等。n型源極/汲極區所得的材料包括磷化矽（silicon phosphide, Si xP y）或另一種類型的n摻雜的半導體材料。
如前文所述，提供第4A圖至第4C圖作為示例。其他示例可能與第4A圖至第4C圖所描述的不同。
第5A圖至第5D圖係本文描述的例示性實施方式500的圖。例示性實施方式500包括例示性虛設閘極替換製程，在上述例示性虛設閘極替換製程中虛設閘極結構210被高k閘極結構、及/或金屬閘極結構所替換。第5A圖至第5D圖是從裝置區202的第2圖中的剖面A-A的透視圖繪示出的。
如第5A圖所示，接觸蝕刻停止層（contact etch stop layer, CESL）502共形地沉積（例如，通過沉積設備102）在源極/汲極區408上方、虛設閘極結構210上方、以及塊體間隔層404的側壁上。CESL 502可提供一種機制，以在形成裝置區202的接觸件或導孔時停止蝕刻製程。CESL 502可由具有與鄰近層或元件不同的蝕刻選擇性的介電材料所形成。CESL 502可包括或可為含氮材料、含矽材料、及/或含碳材料。再者，CESL 502可包括或可為氮化矽（silicon nitride, Si xN y）、碳氮化矽（silicon carbon nitride, SiCN）、氮化碳（carbon nitride, CN）、氮氧化矽（silicon oxynitride, SiON）、碳氧化矽（silicon carbon oxide, SiCO） 、或其組合等。可使用例如ALD、CVD、或其他沉積技術的沉積製程來沉積CESL 502。
如第5B圖所示，層間介電質（interlayer dielectric, ILD）層504（例如，通過沉積設備102）形成在CESL 502上方及/或上。ILD層504填充在源極/汲極區408上方的虛設閘極結構210之間的區域中。形成ILD層504以允許在裝置區202中進行替換閘極結構製程，其中形成金屬閘極結構以代替虛設閘極結構210。ILD層504可稱作ILD零（ILD0）層。
在一些實施方式中，將ILD層504形成至一高度（或厚度）使得ILD層504覆蓋虛設閘極結構210。在這些實施方式中，進行隨後的CMP操作（例如，通過平坦化設備110進行），以將ILD層504平坦化，使得ILD層504的頂表面與虛設閘極結構210的頂表面約處於相同高度。這增加了ILD層504的均勻性。
如第5C圖所示，進行替換閘極操作（例如，通過半導體處理設備102-112中的一個或多個），以從裝置區202移除虛設閘極結構210。移除虛設閘極結構210在塊體間隔層404之間及源極/汲極區408之間留下開口（或凹槽）506。可在一個或多個蝕刻操作中移除虛設閘極結構210，上述蝕刻操作包括電漿蝕刻技術，其可包括濕式化學蝕刻技術及/或另一種類型的蝕刻技術。
如第5D圖所示，繼續替換閘極操作，其中沉積設備102及/或鍍膜設備112在塊體間隔層404之間及源極/汲極區408之間的開口506中形成閘極結構（例如，替換閘極結構）508。閘極結構508可包括金屬閘極結構、高k閘極結構、或其他類型的閘極結構。閘極結構508可包括界面層（未示出）、高k介電層510、功函數調諧層512、及形成在其中以形成閘極結構508的金屬電極結構514。在一些實施方式中，閘極結構508可包括材料及/或層的其他成分。
如前文所述，提供第5A圖至第5D圖作為示例。其他示例可能與第5A圖至第5D圖所描述的不同。
第6A圖至第6N圖係本文描述的例示性實施方式600的圖。例示性實施方式600包括用於半導體裝置200的導電結構及相關聯的金屬矽化物層的示例。第6A圖至第6N圖是從裝置區202的第2圖中的剖面A-A的透視圖繪示出的。
如第6A圖所示，將開口（或凹槽）602形成為穿過一個或多個介電層並到達源極/汲極區408。具體地，蝕刻裝置區202中位於閘極結構508之間的CESL 502及ILD層504，以在閘極結構 508及源極/汲極區408之間形成開口602。在一些實施方式中，開口602形成在源極/汲極區408的一部分中，使得凹槽延伸到源極/汲極區408的一部分中。開口602包括底表面602a以及複數個側壁602b，上述底表面602a對應於相關的源極/汲極區408的頂表面，上述複數個側壁602b對應於CESL 502及/或ILD層504的側面。
在一些實施方式中，使用光阻層中的圖案來形成開口602。在這些實施方式中，沉積設備102在ILD層504上及閘極結構508上形成光阻層。曝光設備104暴露光阻層到輻射源以圖案化光阻層。顯影設備106顯影並移除部分光阻層以露出圖案。蝕刻設備108蝕刻到ILD層504中以形成開口602。在一些實施方式中，蝕刻操作包括電漿蝕刻技術、濕式化學蝕刻技術、及/或另一類型的蝕刻技術。在一些實施方式中，光阻移除設備移除光阻層的剩餘部分（例如，使用化學剝離劑、電漿灰化、及/或另一種技術）。在一些實施方式中，硬遮罩層用作基於圖案形成開口602的替代技術。
在一些實施方式中，進行預清潔操作以清潔開口602中的表面（例如，底表面602a、側壁602b）。具體地，可將半導體裝置200放置於處理腔室（例如，包括預清潔處理腔室的沉積設備102）中，可將處理腔室抽至至少部分真空，並且使用電漿基、及/或化學物質基預清潔劑將預清潔開口602中的表面進行清潔。進行預清潔操作以從源極/汲極區408的頂表面、及/或開口602中的其他表面清潔（例如，移除）氧化物及其他污染物或副產物，這些表面可能在形成開口602之後形成。
如第6B圖所示，在開口602中的側壁602b上形成氮化物層604。舉例而言，沉積設備102在開口602中的側壁602b上形成氮化物層604。氮化物層604可包括氮化矽（silicon nitride, Si xN y）層、或其他類型的氮化物層。沉積設備102可使用CVD操作、PVD操作、ALD操作、及/或其他類型的沉積操作將氮化物層604沉積到開口602中的側壁602b上。在一些實施方式中，可在形成氮化物層604之前在開口602中的底表面602a上形成阻障層，以阻擋氮化物層604形成在源極/汲極區408上。可在形成氮化物層604之後移除阻障層。
如第6C圖所示，在形成氮化物層604後，在開口602中的源極/汲極區408上形成金屬矽化物層606。舉例而言，沉積設備102在開口602中的源極/汲極區408上形成金屬矽化物層606。金屬矽化物層606可形成在源極/汲極區408上，以降低源極/汲極區408以及將在源極/汲極區408上方的開口602中形成的導電結構（例如，源極/汲極接觸件）之間的接觸電阻。此外，金屬矽化物層606可保護源極/汲極區408免於氧化及/或其他污染。金屬矽化物層606包括矽化鈦（titanium silicide, TiSi x）層或另一種類型的金屬矽化物層。
在浸泡製程中形成金屬矽化物層606，上述浸泡製程作為電漿基沉積操作的一部分進行，上述電漿基沉積操作例如LPCVD操作或PECVD操作等。沉積設備102提供金屬前驅物的流送連同反應氣體（例如，氫氣（hydrogen, H 2）的流送一起進入開口602氣體或另一種類型的反應物或處理氣體），上述金屬前驅物例如鈦前驅物（例如，氯化鈦（titanium chloride, TiCl x，例如TiCl 4）或另一種類型的鈦前驅物）。也提供電漿（例如，氬（argon, Ar）電漿、氦（helium, He）電漿、氮（nitrogen, N 2）電漿、或其他類型的電漿）到開口602中。氯化鈦的鈦（Titanium, Ti）、源極/汲極區的矽（silicon, Si）、反應氣體中的氫（hydrogen, H） 、及電漿反應，以在源極/汲極區408的頂表面（其對應於開口602中的底表面602a）上選擇性地形成金屬矽化物層606（例如，矽化鈦（titanium silicide, TiSi x）層）。
電漿基沉積操作中的氣相反應可包括：
Figure 02_image001
其中氬電漿是由氬氣所形成，鹽酸（hydrochloric acid, HCl）是由氯化鈦（titanium chloride, TiCl 4）及氫氣所形成。在開口602中的源極/汲極區408上發生的反應可包括：
Figure 02_image003
其中氬電漿用作表面處理，以在源極/汲極區408中形成移動的矽原子。表面處理導致移動的矽原子向源極/汲極區408的頂表面擴散，導致形成源極/汲極區408的富含矽的表面。移動的矽原子及氯化鈦中的鈦在此反應，以在源極/汲極區408的富含矽的表面上選擇性地形成矽化鈦層（例如，金屬矽化物層606）。氯化鈦中的氯（Chlorine, Cl）及氫氣中的氫也反應形成鹽酸（hydrochloric acid, HCl）副產物。
電漿基沉積操作的持續時間可被包括在約80秒至約160秒的範圍，以形成足夠厚度的金屬矽化物層606，且將在金屬矽化物層606上成長的純鈦最小化。然而，其他持續時間的數值在本揭露的範圍。可進行電漿基沉積操作且沉積設備102的處理腔室中的溫度在約攝氏300度至約攝氏500度的範圍時可進行電漿基沉積操作，以提供足夠的金屬矽化物的形成且保持足夠低的鈦沉積速率（例如，使得源極/汲極區408上鈦的氯化鈦蝕刻速率大於源極/汲極區408上的鈦沉積速率）。然而，溫度範圍的其他數值也在本揭露的範圍。處理腔室中的壓力可在約1 Torr至約10 Torr的範圍，以提供足夠的壓力以促進氯化鈦及源極/汲極區408之間的反應，且使處理腔室中氯化鈦冷凝的可能性最小化。然而，壓力的其他數值也在本揭露的範圍。電漿的操作功率可在約100 watts至約1500watts的範圍，以促進源極/汲極區408中的充分矽遷移，且將電漿對半導體裝置200的其他結構的損壞最小化。然而，操作功率的其他數值在本揭露的範圍。
如第6C圖進一步所示，在電漿基沉積操作中，在氮化物層604及金屬矽化物層606上形成金屬氮化矽層608。氯化鈦的鈦、氮化物層604的矽（例如，氮化矽）、反應氣體、及電漿反應，以選擇性地形成氮化鈦矽（titanium silicon nitride, TiSi xN y）層（例如，金屬氮化矽層608）在氮化物層604上。
金屬氮化矽層608可用作膠層，以促進ILD 504或氮化物層604與將在開口602中形成的金屬源極/汲極接觸件之間的黏著，且將減少的金屬源極/汲極接觸件的臨界尺寸（或剖面寬度）最小化。這增加了間隙填充性能（或用導電材料填充開口602以形成金屬源極/汲極接觸件的性能），這減少了金屬源極/汲極接觸件中的缺陷形成。由於將金屬矽化物層606形成為足夠的厚度並且使金屬源極/汲極接觸件的臨界尺寸收縮最小化，氮化物層604上的金屬氮化矽層608的厚度可在約5奈米至約11奈米的範圍，上述源極/汲極接觸件將在開口602中形成。然而，金屬氮化矽層608的厚度的其他數值也在本揭露的範圍。
氯化鈦的鈦、矽化鈦層的矽、反應氣體、及電漿反應，以在金屬矽化物層606上選擇性地形成氮化鈦矽（titanium silicon nitride, TiSi xN y）層（例如，金屬氮化矽層608）。由於鈦前驅物與金屬矽化物層606中的矽反應，金屬氮化矽層608形成在金屬矽化物層606的頂部。氮來自開口中側壁602b上的氮化物層604的氮及/或來自用於電漿基沉積操作中的電漿中的氮。
第6D圖繪示在形成金屬矽化物層606後的半導體裝置200的裝置區202的立體圖。如第6D圖所示，金屬矽化物層606被包括在開口602的底部的源極/汲極區408上。可將開口602形成為露出部分的源極/汲極區408的頂表面，這取決於源極/汲極接觸件隨後將形成到源極/汲極區408的位置。舉例而言，可形成開口602，以使源極/汲極接觸件能夠位於源極/汲極區408的特定側上，以增加源極/汲極接觸件與源極/汲極區408實體連接的表面面積及/或用於其他目的。
如第6E圖所示，金屬源極/汲極接觸件（metal source/drain contacts, MDs）610（例如，導電結構）形成在裝置區202中的開口602中。具體地，源極/汲極接觸件610形成在源極/汲極區408上方、形成在金屬矽化物層606上方及/或上、及/或形成在金屬氮化矽層608上。在一些實施方式中，在金屬氮化矽層608上包括額外阻障層的實施例中，金屬源極/汲極接觸件610形成在阻障層（例如，氮化鉭阻障層或氮化鈦阻障層）上。在一些實施方式中，金屬源極/汲極接觸件610形成在開口602中而沒有額外阻障層，並且可被稱作無阻障金屬源極/汲極接觸件。沉積設備102、及/或鍍膜設備112使用CVD技術、PVD技術、ALD技術、電鍍技術、前文結合第1圖所描述的另一種沉積技術、及/或除了以上結合第1圖所描述的以外的沉積技術來沉積源極/汲極接觸件610。沉積設備102用導電材料填充開口602，以形成金屬源極/汲極接觸件610。金屬源極/汲極接觸件610包括釕（ruthenium, Ru）金屬源極/汲極接觸件、鎢（tungsten, W）金屬源極/汲極接觸件、鈷 （cobalt, Co）金屬源極/汲極接觸件、或由另一種金屬所形成的金屬源極/汲極接觸件。
如第6F圖所示，在閘極結構508上方及/或上、以及金屬源極/汲極接觸件610上方及/或上形成一個或多個介電層。沉積設備102可使用下列方法沉積一個或多個介電層：CVD技術、PVD技術、ALD技術、及/或另一種沉積技術。一個或多個介電層包括蝕刻停止層（etch stop layer, ESL）612、ILD層614（例如，ILD1層、ILD2層）、及/或另一介電層。
如第6G圖所示，開口（或凹槽）616形成在ILD層614中並穿過ILD層614、在ESL 612中並穿過ESL 612、並到達金屬源極/汲極接觸件610的頂表面。在一些實施方式中，光阻層中的圖案用於形成開口616。在這些實施方式中，沉積設備102在ILD層614上形成光阻層。曝光設備104將光阻層暴露於輻射源，以將光阻層圖案化。顯影設備106顯影並移除部分光阻層以露出圖案。蝕刻設備108蝕刻到ILD層614及ESL 612中，以形成開口616。在一些實施方式中，蝕刻操作包括電漿蝕刻技術、濕式化學蝕刻技術、及/或另一種類型的蝕刻技術。在一些實施方式中，光阻移除設備移除光阻層的剩餘部分（例如，使用化學剝離劑、電漿灰化、及/或另一種技術）。在一些實施方式中，硬遮罩層用作基於圖案形成開口616的替代技術。
如第6H圖所示，源極/汲極內連線（導孔到源極/汲極或VDs）618（例如，導電結構）形成在裝置區202中的開口616中。具體地，源極/汲極內連線618形成在金屬源極/汲極接觸件610上，使得源極/汲極內連線618及金屬源極/汲極接觸件610電性連接及實體連接。沉積設備102、及/或鍍膜設備112使用CVD技術、PVD技術、ALD技術、電鍍技術、前文結合第1圖所描述的另一種沉積技術、及/或除了以上結合第1圖所描述的之外的沉積技術來沉積源極/汲極內連線618。沉積設備102用導電材料填充開口616，以形成源極/汲極內連線618。
源極/汲極內連線618包括釕（ruthenium, Ru）金屬源極/汲極接觸件、鎢（tungsten, W）金屬源極/汲極接觸件、鈷（cobalt, Co）金屬源極/汲極接觸件、或由另一種金屬所形成的金屬源極/汲極接觸件。具體地，源極/汲極內連線618及金屬源極/汲極接觸件610包括相同類型的材料，例如釕（ruthenium, Ru）。因此，源極/汲極內連線618及金屬源極/汲極接觸件610包括同質的導電材料，這減少及/或最小化源極/汲極內連線618以及金屬源極/汲極接觸件610之間固溶的發生、減少源極/汲極內連線618及金屬源極/汲極接觸件610之間的電化學腐蝕的發生、及/或減少源極/汲極內連線618及金屬源極/汲極接觸件610中相變的發生。這降低了在源極/汲極內連線618及金屬源極/汲極接觸件610之間的接觸電阻、降低了源極/汲極內連線618及金屬源極/汲極接觸件610的表面粗糙度、及/或減少源極/汲極內連線618及金屬源極/汲極接觸件610的分離等。由於在源極/汲極內連線618及金屬源極/汲極接觸件610中使用同質材料，源極/汲極內連線結構618可實現的接觸電阻可在約30 ohms至約80 ohms。由於在源極/汲極內連線618及金屬源極/汲極接觸件610中使用同質材料而可為金屬源極/汲極接觸件610實現的接觸電阻可在約30 ohms至約80 ohms。然而，源極/汲極接觸件610及源極/汲極內連線結構618的接觸電阻的其他數值也在本揭露的範圍。
如第6I圖所示，在ILD層614上方及/或上、以及源極/汲極內連線結構618上方及/或上形成一個或多個介電層。沉積設備102可使用以下方法沉積一個或多個介電層：CVD技術、PVD技術、ALD技術、及/或另一種沉積技術。一個或多個介電層包括ESL 620、ILD層622（例如，ILD2層或另一個ILD層）、及/或另一個介電層。
如第6J圖所示，開口（或凹槽）624形成在ILD層622中並穿過ILD層622、在ESL 620中並穿過ESL 620、並到達源極/汲極內連線結構618的頂表面。在一些實施方式中，光阻層中的圖案用於形成開口624。在這些實施方式中，沉積設備102在ILD層622上形成光阻層。曝光設備104將光阻層暴露於輻射源以將光阻層圖案化。顯影設備106顯影並移除部分光阻層以露出圖案。蝕刻設備108蝕刻到ILD層622及ESL 620中，以形成開口624。在一些實施方式中，蝕刻操作包括電漿蝕刻技術、濕式化學蝕刻技術、及/或另一種類型的蝕刻技術。在一些實施方式中，光阻移除設備移除光阻層的剩餘部分（例如，使用化學剝離劑、電漿灰化、及/或另一種技術）。在一些實施方式中，硬遮罩層用作基於圖案形成開口624的替代技術。
如第6K圖所示，在開口624中形成阻障層626。阻障層626可包括氮化鉭（tantalum nitride, Ta xN y）阻障層、氮化鈦（titanium nitride, Ti xN y）阻障層、或其他類型的阻障層。沉積設備102可使用CVD技術、PVD技術、ALD技術、及/或另一種沉積技術來沉積阻障層626。
如第6L圖所示，襯層628形成在阻障層626上的開口624中。可包括襯層628及阻障層626以減少、最小化、及/或防止來自生產線後端（back end of line, BEOL）層的銅電遷移，上述生產線後端層將形成在通向半導體裝置200的其他區域的開口624中（這可能導致材料退化及裝置性能降低）。襯層628包括鈷（cobalt, Co）或另一種類型的金屬襯層。沉積設備102可使用CVD技術、PVD技術、ALD技術、及/或另一種沉積技術來沉積襯層628。
如第6M圖所示，開口624填充有例如銅（copper, Cu）的導電材料，以形成BEOL金屬化結構630。BEOL金屬化結構630可包括第零層金屬（metal-zero, M0）的金屬線、導孔一（via-one, V1）金屬導孔、及/或其他類型的BEOL金屬化層。沉積設備102、及/或鍍膜設備112使用CVD技術、PVD技術、ALD技術、電鍍技術、前文結合第1圖描述的另一種沉積技術、及/或除了前文結合第1圖所描述的之外的沉積技術來沉積BEOL金屬化結構630。
如第6N圖所示，蓋層632形成在BEOL金屬化結構630上。包括蓋層632以減少、最小化、及/或防止銅向上遷移到半導體裝置200中的其他BEOL層。蓋層632包括鈷（cobalt, Co）或其他類型的金屬蓋層。沉積設備102可使用CVD技術、PVD技術、ALD技術、及/或另一種沉積技術來沉積蓋層632。
如前文所述，提供第6A圖至第6N圖作為示例。其他示例可能與6A圖至第6N圖所描述的不同。在一些實施方式中，可結合第6A圖至第6N圖所描述的金屬矽化物及同質導電結構的形成技術，以在半導體裝置200的裝置區202中的閘極結構508或另一電晶體結構上方形成金屬閘極接觸件及閘極內連線結構。
第7A至第7F圖係本文描述的例示性實施方式700的圖。例示性實施方式700包括形成用於半導體裝置200的導電結構及相關聯的金屬矽化物層的替代示例。具體地，例示性實施方式700包括形成從源極/汲極區（或另一種類型的電晶體結構）延伸到BEOL金屬化層（例如，M0金屬線或另一種類型的BEOL金屬化層）的積體（單件）接觸件及內連線的示例。第7A至第7F圖是從裝置區202的第2圖中的剖面C-C的透視圖繪示出的。
如第7A圖所示，裝置區202可包括鰭片結構206。氧化矽（silicon oxide, SiO x）層702被包括在鰭片結構206上方及/或上，並且氮化矽（silicon nitride, Si xN y）層704被包括在氧化矽層702上方及/或上。沉積設備102使用CVD技術、PVD技術、ALD技術、及/或另一種沉積技術來沉積氧化矽層702及氮化矽層704。
如第7A圖進一步所示，源極/汲極區408被包括在鰭片結構206上方及/或上。此外，源極/汲極區408被包括在氧化矽層702中（或在其部分之間）。如第7A圖的示例所示，氮化矽層704的部分可向下延伸到沿著源極/汲極區408的傾斜或成角度表面的區中的氧化矽層702的部分中。
如第7B圖所示，在氮化矽層704上方、及/或上形成另一氧化矽層706，以形成SiO x/Si xN y/SiO x堆疊。沉積設備102使用CVD技術、PVD技術、ALD技術、及/或另一種沉積技術來沉積氧化矽層706。在一些實施方式中，除了ILD 614之外，氧化矽層702及/或706中的一個或多個被包括在半導體裝置的裝置區202中。在一些實施方式中，氧化矽層702及/或706中的一個或多個作為ILD 614的替代，半導體裝置的裝置區202中包括氧化矽層702或706。在一些實施方式中，除了CESL 502、氮化物層604及/或ESL 602之外，氮化矽層704被包括在半導體裝置的裝置區202中。在一些實施方式中，氮化矽層704被包括在半導體裝置的裝置區202中，作為CESL 502、氮化物層604、及/或ESL 612的替代。
如第7C圖所示，開口（或凹槽708）形成在氧化矽層706中並穿過氧化矽層706、在氮化矽層704中並穿過氮化矽層704、並到達源極/汲極區408。在一些實施方式中，開口708如第7C圖中的示例所示形成在源極/汲極區408的一部分中。開口708包括底表面708a（其對應於源極/汲極區408的頂表面）及複數個側壁708b（其對應於氧化矽層706的側面及氮化矽層704的側面）。
在一些實施方式中，光阻層中的圖案用於形成開口708。在這些實施方式中，沉積設備102在氧化矽層706上形成光阻層。曝光設備104將光阻層暴露於輻射源以圖案化光阻層。顯影設備106顯影並移除部分光阻層以露出圖案。蝕刻設備108蝕刻到氧化矽層706中及氮化矽層704中，以形成開口708。在一些實施方式中，蝕刻操作包括電漿蝕刻技術、濕式化學蝕刻技術、及/或另一種類型的蝕刻技術。在一些實施方式中，光阻移除設備移除光阻層的剩餘部分（例如，使用化學剝離劑、電漿灰化、及/或另一種技術）。在一些實施方式中，硬遮罩層用作基於圖案形成開口708的替代技術。
在一些實施方式中，側壁708b彎曲於穿過氮化矽層704的開口708的下部區710a中，並且側壁708b在穿過氧化矽層706的開口708的上部區710b中大致筆直。在一些實施方式中，側壁708b在開口708的上部區710b中是傾斜的或錐形的。如第7C圖進一步所示，開口708包括頸區712，其位於氧化矽層706的底部，上述氧化矽層706的底部鄰近於氮化矽層704。頸區712位於下部區710a及上部區710b之間。開口708過渡於頸區712中的下部區710a及上部區710b之間。
頸區712包括側壁708b的尖銳錐形、傾斜、或彎曲部分。開口708的寬度從下部區710a的頂部的第一寬度過渡（例如，快速增加）到上部區710b的寬度。由於氮化矽層704的蝕刻速率及氧化矽層706的蝕刻速率之間的蝕刻速率差異而出現或形成頸區712。具體地，氧化矽層706的蝕刻速率相對於氮化矽層704的蝕刻速率更大。由於蝕刻劑從氧化矽層706比從氮化矽層704更快地移除材料，氧化矽層706中的上部區710b中的開口708的寬度相對於氮化矽中的下部區710a中的開口708的寬度更大。
如第7D圖所示，金屬矽化物層606（例如，矽化鈦（titanium silicide, TiSi x））形成在開口708中的源極/汲極區408上。此外，金屬氮化矽層608（例如，氮化鈦矽（titanium silicon nitride, TiSi xN y））形成在開口708中的側壁708b的一部分上。金屬矽化物層606及金屬氮化矽層608在電漿基沉積操作中形成，這可由沉積設備102進行如前文結合第6C圖所述。因此，金屬矽化物層606選擇性地形成於源極/汲極408上，且金屬氮化矽層608選擇性地形成於對應於氮化矽層704位於部分的側壁708b的開口708的下部區710a上。由於在電漿基沉積操作中使用鈦前驅物（例如，氯化鈦（titanium chloride, TiCl x，例如TiCl 4）），並且由於在源極/汲極區408上及氮化矽層704上形成富含矽的表面，因此金屬氮化矽層608選擇性地形成在側壁708b的對應於氮化矽層704的部分上（而不是形成在側壁708b對應於氧化矽層706的部分上）。因此，金屬氮化矽層608被包括在氧化矽層706之下，並且在開口708中的頸區712之下。金屬氮化矽層608也被包括在氧化矽層702之上。
如第7E圖所示，開口708填充有導電材料，以在開口708中形成積體接觸件及內連線714。沉積設備102、及/或鍍膜設備112在開口708中使用下列技術來沉積積體接觸件及內連線714：CVD技術、PVD技術、ALD技術、電鍍技術、前文結合第1圖描述的另一種沉積技術、及/或與除了前文結合第1圖描述之外的沉積技術。在電漿基沉積操作中使用的鈦前驅物（例如，氯化鈦（titanium chloride, TiCl x，例如TiCl 4）），並且因此在源極/汲極區408及氮化矽層704上形成富含矽表面接觸件及內連線714形成在開口708中的金屬矽化物層606上方及/或上、金屬氮化矽層608上方及/或上、以及側壁708b對應於在開口708中的氧化矽層706的部分上方、及/或上。積體接觸件及內連線714包括同質的導電材料，例如釕（ruthenium, Ru）或其他金屬，並且不受例如固溶及電流腐蝕的缺陷的影響，其可能發生在由各自及不同類型的導電材料所形成的單獨（兩部分）金屬源極/汲極接觸件及源極/汲極內連線中。
如第7E圖中進一步所示，積體接觸件及內連線714符合開口708的形狀或輪廓。因此，積體接觸件及內連線714包括在氮化矽層704中的下部區716a、在氧化矽層706中的上部區716b、以及在下部區716a及上部區716b之間的頸區718（其過渡於下部區716a及上部區716b之間）。填充開口708的下部區710a，以在金屬矽化物層606上方及/或上、以及金屬氮化矽層608上方及/或上形成下部區716a，填充開口708的頸區712以形成頸區718，並且填充上部區710b以形成上部區716b。下部區716a、頸區718及上部區716b都在單個沉積操作中或在相同的沉積操作中形成（例如，沒有形成任何中間介電層或蝕刻停止層）。
下部區716a通過金屬矽化物層606與源極/汲極區408交界（並且電性連接）。下部區716a在頸區718及下部區716a的底表面720a之間呈錐形或彎曲。在通過平坦化設備110平坦化之後，上部區716b的頂表面720b的高度及氧化矽層706的頂表面722的高度約相等。
如第7F圖所示， BEOL金屬化結構630形成在積體接觸件及內連線714上，使得BEOL金屬化結構630電性連接到積體接觸件及內連線714的上部區716b的頂表面720b。在一些實施方式中，一個或多個阻障層、及/或襯層被包括在BEOL金屬化結構630與積體接觸件及內連線714之間。BEOL金屬化結構630可包括M0金屬線、V1金屬導孔、及/或其他類型BEOL金屬化層。沉積設備102、及/或鍍膜設備112使用CVD技術、PVD技術、ALD技術、電鍍技術、前文結合第1圖描述的另一種沉積技術、及/或除了前文結合第1圖描述之外的沉積技術來沉積BEOL金屬化結構630。
如第7F圖中進一步所示，積體接觸件及內連線714從源極/汲極區408的頂表面（或從源極/汲極區408的頂表面上的金屬矽化物層606）延伸到BEOL金屬化結構630的底表面。因此，積體接觸件及內連線714包括由實體及/或電性連接到源極/汲極區408及BEOL金屬化結構630的同質導電材料所形成的單一、及/或統一的導電結構（例如，與實體及電性連接到源極/汲極區408的分離的金屬源極/汲極接觸件以及實體及電性連接到BEOL金屬化結構630的分離的源極/汲極內連線結構相反）。積體接觸件及內連線714也減少了源極/汲極區408及BEOL金屬化結構630之間的層間界面的數量，這進一步降低了源極/汲極區408及BEOL金屬化結構630之間的接觸電阻。
如前文所述，提供第7A圖至第7F圖作為示例。其他示例可能與第7A圖至第7F圖所描述的不同。在一些實施方式中，可結合圖第7A圖至第7F圖所描述的金屬矽化物及同質導電結構形成技術，以在半導體裝置200的裝置區202中的閘極結構508或另一電晶體結構上方形成金屬閘極接觸件及閘極內連線結構。
第8圖係本文所描述的一部分的半導體裝置200的例示性尺寸的圖。具體地，例示性尺寸與半導體裝置200的裝置區202中的一個或多個結構相關聯。
如第8圖所示，例示性尺寸802包括氧化矽層706的高度或厚度。在一些實施方式中，氧化矽層706的高度或厚度在約5奈米至約50奈米的範圍，以為形成積體接觸件及內連線714提供足夠的高度，而不會過度增加半導體裝置200的高度。然而，例示性尺寸802的其他數值也在本揭露的範圍。
如第8圖進一步所示，例示性尺寸804包括氮化矽層704的高度或厚度。在一些實施方式中，氮化矽層704的高度或厚度在約5奈米至約50奈米的範圍，以提供足夠的高度形成積體接觸件及內連線714，而不會過度增加半導體裝置200的高度。然而，例示性尺寸804的其他數值也在本揭露的範圍。在一些實施方式中，氮化矽層704的厚度（例如，例示性尺寸804）與氧化矽層706的厚度（例如，例示性尺寸802）之間的比例在約1:10至約 10:1，以促進在積體接觸件及內連線714中形成頸區718並在形成開口708時減少或最小化過度蝕刻及/或蝕刻不足的可能性。然而，比例的其他數值都在本揭露的範圍。
如第8圖中進一步所示，例示性尺寸806包括位於積體接觸件及內連線714的頂表面720b處的積體接觸件及內連線714的上部區716b的寬度。在一些實施方式中，寬度在20奈米至約48.5奈米之範圍的厚度，以為BEOL金屬化結構630提供足夠的接觸面積，且促進半導體裝置200中電晶體密度的增加，以減少積體接觸件及內連線714剝落或分層的可能性、及/或為積體接觸件及內連線714提供足夠的間隙填充及擠壓性能。然而，寬度的其他數值在本揭露的範圍。
如第8圖進一步所示，例示性尺寸808包括位於頸區718的底部的積體接觸件及內連線714的頸區718的寬度。在一些實施方式中，寬度在約28奈米至約34奈米之範圍，取決於氮化矽層704及氧化矽層706的蝕刻速率的差異。然而，寬度的其他數值在本揭露的範圍。
如第8圖進一步所示，例示性尺寸810包括位於積體接觸件及內連線714的頂表面720b以及金屬矽化物層606的頂表面之間的積體接觸件及內連線714的高度。在一些實施方式中，高度在約38.2奈米至約40.3奈米的範圍，以最小化積體接觸件及內連線714的負載效應並促進積體接觸件及內連線714的調諧。然而，高度的其他數值在本揭露的範圍。
如第8圖進一步所示，例示性尺寸812包括在下部區716a的頂部以及在氮化矽層704及氧化矽層706之間的界面處的金屬氮化矽層608的厚度。在一些實施方式中，厚度在約1奈米至約5奈米的範圍，這取決於下部區716a的側壁的角度或曲線（例如，側壁的更陡峭的角度可能導致更小的厚度，而側壁的更淺的角度可能會導致更大的厚度）。然而，厚度的其他數值也在本揭露的範圍。
如第8圖中進一步所示，例示性尺寸814包括金屬氮化矽層608在金屬氮化矽層608及金屬矽化物層606之間的界面處的厚度。在一些實施方式中，厚度在約5奈米至約11奈米之範圍，這取決於下部區716a的側壁的角度或曲線（例如，側壁的更陡峭的角度可能導致更小的厚度，而側壁的更淺的角度可能導致更大的厚度）。然而，厚度的其他數值也在本揭露的範圍。
位於金屬氮化矽層608及金屬矽化物層606之間的界面處的金屬氮化矽層608的厚度可大於位於氮化矽層704及氧化矽層706之間的界面處的金屬矽化物層608的厚度。在一些實施方式中，金屬氮化矽層608的厚度從金屬氮化矽層608以及金屬矽化物層606之間的界面增加至氮化矽層704及氧化矽層706之間的界面。在一些實施方式中，金屬氮化矽層608的厚度的增加是漸進的、連續的、及/或均勻的。在一些實施方式中，金屬氮化矽層608的增加是不均勻的、及/或非線性的。
如第8圖進一步所示，例示性尺寸816包括金屬矽化物層606的厚度。在一些實施方式中，厚度在約5.4奈米至約9.6奈米的範圍，以提供對源極/汲極區的充分保護，且在源極/汲極區408與積體接觸件及內連線714之間提供足夠的接觸電阻。然而，厚度的其他數值也在本揭露的範圍。
如前文所述，提供第8圖作為示例。其他示例可能與第8圖所描述的不同。
第9A圖及第9B圖係本文描述的部分的半導體裝置200的例示性元素組成900的圖。第9A圖繪示從鰭片結構206穿過源極/汲極區408、穿過金屬矽化物層606、以及穿過積體接觸件及內連線714的例示性垂直元素組合物902。
如第9A圖所示，鰭片結構206主要包括朝向鰭片結構206頂部的矽（silicon, Si）904及一些鍺（germanium, Ge）906（例如，這可能在形成源極/汲極區408期間所產生）。源極/汲極區408主要包括矽904及鍺906的組合。此外，源極/汲極區408包括朝向源極/汲極區408的頂部的一些鈦（titanium, Ti）908（例如，這可能在形成金屬矽化物層606間所產生）。金屬矽化物層606可主要包括矽904及鈦908。金屬矽化物層606可包括其他元素，例如釕（ruthenium, Ru）910、氮（nitrogen, N 2）912、及/或氧（oxygen, O 2）914。可得到釕910在形成積體接觸件及內連線714期間朝向金屬矽化物層606的頂部。由於在金屬矽化物層606的形成期間使用氮電漿及/或在金屬矽化物層606中及/或上的氧化（例如，由於殘留氧化物），可包括例如氮912及/或氧914的元素。積體接觸件及內連線714可主要包括釕910、一些鈦908（由遷移、及/或與金屬矽化物層606混合所產生）、及其他元素，例如氮912及氧914。
在一些實施方式中，金屬矽化物層606中鈦908的濃度與氮912的濃度之比例在約9.35:1至約10.33:1的範圍。然而，其他數值也在本揭露的範圍。在一些實施方式中，金屬矽化物層606中鈦908的濃度與氧914的濃度之比例在約7.02:1至約7.98:1的範圍。然而，其他數值也在本揭露的範圍。在一些實施方式中，金屬矽化物層606中鈦908的濃度與矽904的濃度之比例在約2.10:1至約2.54:1的範圍，以實現用於積體接觸件及內連線714的足夠低的表面粗糙度。然而，其他數值也在本揭露的範圍。在一些實施方式中，可在金屬矽化物層606中追踪氯的存在。
在一些實施方式中，金屬矽化物層606中釕910的濃度與鈦908的濃度之比例在約0.69:1至約0.78:1的範圍。然而，其他數值也在本揭露的範圍。在一些實施方式中，金屬矽化物層606中釕910的濃度與氮912的濃度之比例在約3.2:1至約3.59:1的範圍。然而，其他數值也在本揭露的範圍。在一些實施方式中，金屬矽化物層606中釕910的濃度與氧914的濃度之比例在約3.58:1至約4.01:1的範圍。然而，其他數值也在本揭露的範圍。在一些實施方式中，金屬矽化物層606中釕910的濃度與矽904的濃度之比例在約1.69:1至約1.89:1的範圍。然而，其他數值也在本揭露的範圍。
第9B圖繪示出從金屬氮化矽層608穿過積體接觸件及內連線714、並穿過金屬氮化矽層608的例示性水平元素組合物916。
如第9B圖所示，金屬氮化矽層608主要包括矽904、鈦908、及氮912。金屬氮化矽層608也可包括一些鍺906（例如，這可能在形成源極/汲極區408期間所產生）及一些殘留元素，例如釕910及氧914。積體接觸件及內連線714主要包括釕910、一些鈦908（由遷移及/或與金屬矽化物層606及金屬氮化矽層608混合所產生）、以及其他元素，例如氮912及氧914。
在一些實施方式中，金屬氮化矽層608中鈦908的濃度與氮912的濃度之比例在約4.38:1至約4.89:1的範圍。然而，其他數值也在本揭露的範圍。在一些實施方式中，金屬氮化矽層608中鈦908的濃度與氧914的濃度之比例在約5.67:1至約6.29:1的範圍。然而，其他數值也在本揭露的範圍。在一些實施方式中，金屬氮化矽層608中鈦908的濃度與矽904的濃度之比例在約1.25:1至約1.41:1的範圍，以實現積體接觸件及內連線714的足夠低的表面粗糙度。然而，其他數值也在本揭露的範圍。在一些實施方式中，可在金屬氮化矽層608中追踪氯的存在。
在一些實施方式中，金屬氮化矽層608中釕910的濃度與鈦908的濃度之比例在約0.79:1至約0.89:1的範圍。然而，其他數值也在本揭露的範圍。在一些實施方式中，金屬氮化矽層608中釕910的濃度與氮912的濃度之比例在約2.68:1至約2.98:1的範圍。然而，其他數值也在本揭露的範圍。在一些實施方式中，金屬氮化矽層608中釕910的濃度與氧914的濃度之比例在約4.32:1至約4.87:1的範圍。然而，其他數值也在本揭露的範圍。在一些實施方式中，金屬氮化矽層608中釕910的濃度與矽904的濃度之比例在約1.48:1至約1.64:1的範圍。然而，其他數值也在本揭露的範圍。
在一些實施方式中，積體接觸件及內連線714中鈦908的濃度與氮912的濃度之比例在約1.69:1至約1.98:1的範圍。然而，其他數值也在本揭露的範圍。在一些實施方式中，積體接觸件及內連線714中鈦908的濃度與氧914的濃度之比例在約1.64:1至約1.83:1的範圍。然而，其他數值也在本揭露的範圍。在一些實施方式中，積體接觸件及內連線714中鈦908的濃度與矽904的濃度之比例在約0.56:1至約0.62:1的範圍，以實現積體接觸件及內連線714的足夠低的表面粗糙度。然而，其他數值也在本揭露的範圍。
如前文所述，提供第9A圖及第9B圖作為示例。其他示例可能與第9A圖及第9B圖所描述的不同。
第10圖是裝置1000的的例示性元件的圖。在一些實施方式中，一個或多個半導體處理設備102-112及/或晶圓/晶粒運輸設備114可包括一個或多個裝置1000、及/或裝置1000的一個或多個元件。如第10圖所示，裝置1000可包括匯流排（bus）1010、處理器1020、記憶體1030、輸入元件1040、輸出元件1050及通訊元件1060。
匯流排1010包括允許裝置100的元件之間的有線及/或無線通訊的元件。匯流排1010可將第10圖的兩個或更多個元件耦合在一起，例如通過操作耦合、通訊耦合、電子耦合、及/或電性耦合。處理器1020包括中央處理單元（central processing unit）、圖形處理單元（graphics processing unit）、微處理器、控制器、微控制器、數位訊號處理器（digital signal processor）、場域可程式化邏輯閘陣列（field-programmable gate array）、特殊應用積體電路（application-specific integrated circuit）、及/或其他類型的處理元件。處理器1020以硬體（hardware）、韌體（firmware）、及/或硬體及軟體（software）的組合來實施。在一些實施方式中，處理器1020包括一或多個能夠被編程以進行本文其他處所描述的一或多個操作或製程的處理器。
記憶體130包括揮發性及/或非揮發性記憶體。舉例而言，記憶體1030可包括隨機存取記憶體（random access memory）、唯讀記憶體（read only memory）、硬式磁碟機、及/或另一種類型的記憶體（例如，快閃記憶體、磁記憶體（magnetic memory）、及/或光記憶體（optical memory））。記憶體1030可包括內部記憶體（例如，RAM、ROM、或硬式磁碟機）、及/或可移動記憶體（例如，通過通用串聯匯流排連接而可移動）。記憶體1030可為非暫時性電腦可讀介質。記憶體1030存儲與裝置1000的操作有關的訊息、指令、及/或軟體（例如，一個或多個軟體應用程序）。在一些實施方式中，記憶體1030包括例如通過匯流排1010耦合到一個或多個處理器（例如，處理器1020）的一個或多個記憶體。
輸入元件1040允許裝置1000能夠接收輸入，例如用戶輸入及/或感測到的輸入。舉例而言，輸入元件1040可包括觸控螢幕顯示器、鍵盤、小鍵盤（keyboard）、鼠標（mouse）、按鈕、麥克風、開關、傳感器、全球定位系統（global positioning system）元件、加速度計（accelerometer）、陀螺儀（gyroscope）、及/或致動器（actuator）。輸出元件1050使裝置1000能夠提供輸出，例如經由顯示器、揚聲器、及/或一個或多個發光二極體。通訊元件1060使裝置1000能夠與其他裝置通訊，例如藉由有線連接及/或無線連接。舉例而言，通訊元件1060可包括接收器、發送器、收發器（transceiver）、調製解調器（modem）、網絡接口卡（network interface card）、及/或天線。
裝置1000可進行本文描述的一個或多個製程。舉例而言，非暫時性電腦可讀介質（non-transitory computer-readable medium）（例如，記憶體1030）可存儲一組指令（例如，一個或多個指令、代碼），以供處理器1020進行。處理器1020可進行一組指令，以進行本文描述的一個或多個製程。在一些實施方式中，由一個或多個處理器1020進行的一組指令，使一個或多個處理器1020、及/或裝置1000進行本文描述的一個或多個操作或製程。在一些實施方式中，可使用硬體電路代替指令或與指令結合來進行本文描述的一或多個操作或製程。額外地或替代地，處理器1020可被配置為進行本文描述的一個或多個操作或製程。因此，本文描述的實施方式不限於硬體電路及軟體的任何特定組合。
第10圖中所示的元件的數量及及設置作為示例。裝置1000可包括相較於第10圖中所示的元件而言額外的元件、更少的元件、不同的元件、或不同設置的元件。額外地或替代地，裝置1000的一組元件（例如，一或多個元件）可進行所述由裝置1000的另一組元件進行的一或多個功能。
第11圖是與形成半導體裝置中的導電結構相關聯的例示性製程1100的流程圖。在一些實施方式中，第11圖的一個或多個製程方框可由一個或多個半導體處理設備（例如，一個或多個半導體處理設備）來進行。額外地或替代地，第11圖的一個或多個製程方框可由裝置1000的一個或多個元件來進行，上述裝置1000例如處理器1020、記憶體1030、輸入元件1040、輸出元件1050、及/或通訊元件1060。
如第11圖所示，製程1100可包括形成穿過一個或多個第一介電層並到達源極/汲極區的第一開口（方框1110）。舉例而言，如前文所述，一個或多個半導體處理設備102-112可形成穿過一個或多個第一介電層（例如，CESL 502、ILD 504）並到達源極/汲極區408的第一開口（例如，開口602）。
如第11圖進一步所示，製程1100可包括在第一開口中的一個或多個第一介電層的側壁上形成氮化矽（silicon nitride, Si xN y）層（方框1120）。舉例而言，如前文所述，一個或多個半導體處理設備102-112可在第一開口中的一個或多個第一介電層的側壁（例如，側壁602b）上形成氮化矽（silicon nitride, Si xN y）層（例如，氮化物層604）。
如第11圖進一步所示，製程1100可包括在形成氮化矽層之後，進行電漿基沉積操作，以在第一開口中的源極/汲極區的頂表面上選擇性地形成矽化鈦（titanium silicide, TiSi x）層（方框1130）。舉例而言，如前文所述，在形成氮化矽層之後，一個或多個半導體處理設備102-112可進行電漿基沉積操作，以選擇性地形成矽化鈦（titanium silicide, TiSi x）層（例如，金屬矽化物層606）在第一開口中的源極/汲極區408的頂表面（例如，對應於第一開口的底表面602a的頂表面）上。
如第11圖進一步所示，製程1100可包括用導電材料填充第一開口以在氮化矽層上方及矽化鈦層上方形成源極/汲極接觸件（方框1140）。舉例而言，如前文所述，一個或多個半導體處理設備102-112可用導電材料填充第一開口以在氮化矽層上方及矽化鈦層上方形成源極/汲極接觸件610。
如第11圖進一步所示，製程1100可包括在一個或多個第一介電層之上形成一個或多個第二介電層（方框1150）。舉例而言，如前文所述，一個或多個半導體處理設備102-112可在一個或多個第一介電層之上形成一個或多個第二介電層（例如，ESL 612、ILD 614）。
如第11圖進一步所示，製程1100可包括形成穿過一個或多個第二介電層並到達源極/汲極接觸件的第二開口（方框1160）。舉例而言，如前文所述，一個或多個半導體處理設備102-112可形成穿過一個或多個第二介電層並到達源極/汲極接觸件610的第二開口（例如，開口616）。
如第11圖進一步所示，製程1100可包括用導電材料填充第二開口，以形成連接到源極/汲極接觸件的源極/汲極內連線結構（方框1170）。舉例而言，如前文所述，一個或多個半導體處理設備102-112可用導電材料填充第二開口，以形成連接到源極/汲極接觸件的源極/汲極內連線結構618。
製程1100可包括額外的實施方式，例如後文所描述的及/或結合本文別處所描述的一個或多個其他製程的任何單一實施方式或實施方式的任何組合。
在第一實施方式中，進行電漿基沉積操作包括將氯化鈦（titanium chloride, TiCl x）及反應氣體的流送提供到第一開口中，並將電漿提供到第一開口中，其中氯化鈦的鈦、源極/汲極區408的矽、反應氣體、及電漿反應，以選擇性地在第一開口中的源極/汲極區408的頂表面（例如，對應於第一開口中的底表面602a的頂表面）上形成矽化鈦（titanium silicide, TiSi x）層（例如，金屬矽化物層606）。
在第二實施方式中，單獨或結合第一實施方式，氯化鈦的鈦、氮化矽層的矽、反應氣體、及電漿反應，以選擇性地形成氮化鈦矽（titanium silicon nitride, TiSi xN y）層（例如，金屬氮化矽層608）在氮化矽層上，並且其中用導電材料填充第一開口以形成源極/汲極接觸件610，包括：用導電材料填充第一開口，以在氮化矽層上形成源極/汲極接觸件610。在第三實施方式中，單獨或結合第一或第二實施方式，氯化鈦的鈦、矽化鈦層的矽、反應氣體、及電漿反應，以選擇性地形成氮化鈦矽（titanium silicon nitride, TiSi xN y）層（例如，金屬氮化矽層608）在矽化鈦層上，並且其中用導電材料填充第一開口以形成源極/汲極接觸件610，包括：用導電材料填充第一開口，以形成源極/汲極接觸件610在氮化鈦矽層（例如，金屬氮化矽層608）上。
在第四實施方式中，單獨或結合第一至第三實施方式中的一個或多個，氮化鈦矽層（例如，金屬氮化矽層608）的厚度在約5奈米至約11奈米的範圍。在第五實施方式中，單獨或結合第一至第四實施方式中的一個或多個，電漿基沉積操作中的電漿轟擊源極/汲極區408，這導致在源極/汲極區408中形成移動的矽原子，並且移動的矽原子向源極/汲極區408的頂表面擴散，其中移動的矽原子及氯化鈦反應以形成矽化鈦層。
在第六實施方式中，單獨或結合第一至第五實施方式中的一個或多個，反應氣體包括氫（hydrogen, H 2）氣，其中電漿包括氬（argon, Ar）電漿、氦（helium, He）電漿、或氮（nitrogen, N 2）電漿，其中氯化鈦中的氯、氫氣中的氫、及電漿在電漿基沉積操作中反應，以形成鹽酸 (hydrochloric acid, HCl） 副產物。
儘管第11圖繪示出了製程 1100 的例示性方框，但在一些實施方式中，製程1100可包括相較於第11圖中所繪示的方框而言額外的方框、更少的方框、不同的方框、或不同排列的方框。額外地或替代地，兩個或更多個製程1100的方框可同時進行。
第12圖是與在半導體裝置中形成導電結構相關聯的例示性製程1200的流程圖。在一些實施方式中，第12圖的一個或多個處理方框可由一個或多個半導體處理設備（例如，半導體處理設備102-112中的一個或多個）來進行。額外地或替代地，第12圖的一個或多個處理方框可由裝置1000的一個或多個元件來進行，例如處理器1020、記憶體1030、輸入元件1040、輸出元件1050、及/或通訊元件1060。
如第12圖所示，製程1200可包括形成穿過氧化矽（silicon oxide, SiO x）層並穿過位於氧化矽層下方的氮化矽（silicon nitride, Si xN y）層到源極/汲極區的開口（方框1210）。舉例而言，如前文所述，一個或多個半導體處理設備102-112可形成穿過氧化矽（silicon oxide, SiO x）層706並穿過氮化矽（silicon nitride, Si xN y）層704至源極/汲極區408的開口（例如，開口708），上述氮化矽層704位於氧化矽層706下方。
如第12圖進一步所示，製程1200可包括進行電漿基沉積操作，以在開口中的源極/汲極區408的頂表面上選擇性地形成矽化鈦（titanium silicide, TiSi x）層（方框1220）。舉例而言，如前文所述，一個或多個半導體處理設備102-112可進行電漿基沉積操作，以在開口708（例如，其可對應於開口708的底表面708a）中的源極/汲極區408的頂表面上選擇性地形成矽化鈦（titanium silicide, TiSi x）層（例如，金屬矽化物層606）。
如第12圖進一步所示，製程1200可包括用導電材料填充開口，以在矽化鈦層上形成導電結構，其中導電結構包括位於導電結構的第一區及導電結構的第二區之間的頸區（方框1230）。舉例而言，如前文所述，一個或多個半導體處理設備102-112可用導電材料填充開口708，以在矽化鈦層上形成導電結構（例如，積體接觸件及內連線714）。在一些實施方式中，導電結構包括位於導電結構的第一區716a及導電結構的第二區716b之間的頸區718。
如第12圖進一步所示，製程1200可包括在導電結構上形成BEOL金屬化結構（方框1240）。舉例而言，如前文所述，一個或多個半導體處理設備102-112可在導電結構上形成BEOL金屬化結構630。在一些實施方式中，導電結構從源極/汲極區408延伸到BEOL金屬化結構630。
製程1200可包括額外的實施方式，例如後文所描述的、及/或結合本文別處所描述的一個或多個其他製程的任何單個實實施方式或實施方式的任何組合。
在第一實施方式中，BEOL金屬化結構630包括M0金屬線。在第二實施方式中，單獨或結合第一實施方式，頸區718是由於氧化矽層706的蝕刻速率相對於氮化矽層704的蝕刻速率而言更大而產生的。在第三實施方式中，單獨或結合第一及第二實施方式中的一個或多個，用導電材料填充開口708以形成導電結構，包括：用導電材料填充開口708，以在相同的沉積操作中形成第一區716a、第二區716b及頸區718。
在第四實施方式中，單獨或結合第一至第三實施方式中的一個或多個，進行電漿基沉積操作，包括：將鈦前驅物及反應氣體的流送提供到開口中並將電漿提供到開口中，其中鈦前驅物的鈦、源極/汲極區的矽、反應氣體、及電漿反應，以選擇性地在開口中的源極/汲極區的頂表面上形成矽化鈦層。在第五實施方式中，單獨或結合第一至第四實施方式中的一個或多個，鈦前驅物的鈦、氮化矽層704的矽、反應氣體、及電漿反應，以選擇性地形成氮化鈦矽（titanium silicon nitride, TiSi xN y）層（例如，金屬氮化矽層608）在開口708中的氮化矽層704上，並且其中用導電材料填充開口708以形成導電結構，包括：用導電材料填充開口，以形成氮化鈦矽層上的導電結構。
在第六實施方式中，單獨或結合第一至第五實施方式中的一個或多個，製程1200包括在矽化鈦層上形成氮化鈦（titanium nitride, Ti xN y）阻障層或氮化鉭（tantalum nitride, Ta xN y）阻障層中的至少一個並用導電材料填充開口708以形成導電結構，包括：用釕（ruthenium, Ru）填充開口708，以在氮化鈦阻障層或氮化鉭阻障層中的至少一個上形成導電結構。在第七實施方式中，單獨或結合第一至第六實施方式中的一個或多個，電漿基沉積操作中的電漿導致源極/汲極區408中的矽原子向源極/汲極區408的頂表面擴散，導致源極/汲極區408的富含矽的頂表面，並且其中鈦前驅物與源極/汲極區408的富含矽的頂表面反應以形成矽化鈦層。
儘管第12圖繪示出了製程1200的例示性方框，但在一些實施方式中，製程1200可包括相較於與第12圖中所繪示的方框而言額外的方框、更少的方框、不同的方框、或不同排列的方框。額外地或替代地，兩個或更多個製程1200的方框可同時進行。
因此，鈦前驅物被用於在半導體裝置中選擇性地形成矽化鈦（titanium silicide,  TiSi x）層。進行電漿基沉積操作，其中將鈦前驅物提供到開口中，並且使用反應氣體及電漿使矽擴散到電晶體結構的頂表面。矽的擴散導致電晶體結構的富含矽的表面的形成，這增加了矽化鈦形成相對於半導體裝置的其他材料的選擇性。鈦前驅物與富含矽的表面反應形成矽化鈦層。選擇性矽化鈦層的形成導致在開口中的側壁上形成氮化鈦矽（titanium silicide, TiSi xN y），這使得能夠在開口中形成例如金屬源極/汲極接觸件的導電結構而無需添加另一個阻障層。
如前文更詳細地描述的，本文描述的一些實施方式提供了一種方法。方法，包括：形成第一開口穿過一個或多個第一介電層並至源極/汲極區。方法，包括：在第一開口中的一個或多個第一介電層的側壁上形成氮化矽（silicon nitride, Si xN y）層。方法，包括：在形成氮化矽層之後進行電漿基沉積操作，以在第一開口中的源極/汲極區的頂表面上選擇性地形成矽化鈦（titanium silicide, TiSi x）層。方法，包括：用導電材料填充第一開口，以在氮化矽層上方及矽化鈦層上方形成源極/汲極接觸件。方法，包括：在一個或多個第一介電層之上形成一個或多個第二介電層。方法，包括：形成第二開口穿過一個或多個第二介電層並至源極/汲極接觸件。方法，包括：用導電材料填充第二開口，以形成連接至源極/汲極接觸件的源極/汲極內連線結構。
在一些實施例中，進行電漿基沉積，包括：提供氯化鈦（TiCl x）及反應氣體的流送到第一開口中；及提供電漿到第一開口中，其中氯化鈦的鈦、源極/汲極區的矽、反應氣體及電漿反應，以選擇性地形成矽化鈦層在第一開口中的源極/汲極區的頂表面上。在一些實施例中，氯化鈦的鈦、氮化矽層的矽、反應氣體及電漿反應，以選擇性地形成氮化鈦矽（TiSi xN y）層在氮化矽層上：及其中用導電材料填充第一開口以形成源極/汲極接觸件，包括：用導電材料填充第一開口，以形成源極/汲極接觸件在氮化鈦矽層上。在一些實施例中，氯化鈦的鈦、矽化鈦層的矽、反應氣體及電漿反應，以選擇性地形成氮化鈦矽（TiSi xN y）層在矽化鈦層上：及其中用導電材料填充第一開口以形成源極/汲極接觸件，包括：用導電材料填充第一開口，以形成源極/汲極接觸件在氮化鈦矽層上。在一些實施例中，反應氣體包括氫（H 2）氣；其中電漿包括下列的至少其一：氬（Ar）電漿，氦（He）電漿，或氮（N 2）電漿；及其中氯化鈦中的氯、氫氣中的氫及電漿在電漿基沉積操作中反應，以形成鹽酸作為副產物。在一些實施例中，電漿基沉積操作中的電漿轟擊源極/汲極區，導致形成遷移的矽原子在源極/汲極區中；及其中遷移的矽原子向源極/汲極區的頂表面擴散，其中遷移的矽原子與氯化鈦反應以形成矽化鈦層在源極/汲極區的頂表面。
如前文更詳細地描述的，本文描述的一些實施方式提供了一種方法。方法，包括：形成開口穿過氧化矽（silicon oxide, SiO x）層並穿過位於氧化矽層下方的氮化矽（silicon nitride, Si xN y）層至源極/汲極區。方法，包括：進行電漿基沉積操作，以在開口中的源極/汲極區的頂表面上選擇性地形成矽化鈦（titanium silicide, TiSix）層。方法，包括：用導電材料填充開口，以在矽化鈦層上形成導電結構。方法，包括：在導電結構上形成BEOL金屬化結構，其中導電結構從源極/汲極區延伸到BEOL金屬化結構。
在一些實施例中，BEOL金屬化結構包括第零層金屬（M0）的金屬線。在一些實施例中，導電結構包括頸區，位於導電結構的第一區及該導電結構的第二區之間；及其中頸區是由於氧化矽層的蝕刻速率相對於氮化矽層的蝕刻速率較大所導致的。在一些實施例中，用導電材料填充開口以形成導電結構，包括：用導電材料填充開口，以在相同沉積操作中形成第一區、第二區及頸區。在一些實施例中，進行電漿基沉積操作，包括：提供鈦前驅物及反應氣體的流送到開口中；及提供電漿到開口中，其中鈦前驅物的鈦、源極/汲極區的矽、反應氣體及電漿反應，以選擇性地形成矽化鈦層在開口中的源極/汲極區的頂表面上。在一些實施例中，鈦前驅物的鈦、氮化矽層的矽、反應氣體及電漿反應，以選擇性地形成氮化鈦矽（TiSi xN y）層在開口中的氮化矽層上：及其中用導電材料填充開口以形成導電結構，包括：用導電材料填充開口，以形成導電結構在氮化鈦矽層上。在一些實施例中，電漿基沉積操作中的電漿使源極/汲極區中的矽原子向源極/汲極區的頂表面擴散，導致源極/汲極區的富含矽的頂表面，及其中鈦前驅物與源極/汲極區的富含矽的頂表面反應，以形成矽化鈦層。
如前文更詳細地描述的，本文描述的一些實施方式提供了一種半導體裝置。半導體裝置，包括：基板。半導體裝置，包括：延伸於基板之上的半導體鰭片結構。半導體裝置，包括：位於鰭片結構之上的第一氧化物層。半導體裝置，包括：位於半導體鰭片結構上方及第一氧化物層中的電晶體結構，其中電晶體結構包括源極/汲極區或閘極結構。半導體裝置，包括：位於第一氧化物層上方的氮化物層。半導體裝置，包括：位於氮化物層上方的第二氧化物層。半導體裝置，包括：積體接觸件及內連線，包括：位於氮化物層中的第一區、位於第二氧化物層中的第二區、以及過渡於第一區及第二區之間的頸區。半導體裝置，包括：位於電晶體結構與積體接觸件及內連線的第一區之間的矽化鈦（titanium silicide, TiSi x）層。半導體裝置，包括：位於氮化物層與積體接觸件及內連線的第一區之間的氮化鈦矽（titanium silicon nitride, TiSi xN y）層。
在一些實施例中，氮化物層的厚度與第二氧化物層的厚度之間的比例在約1:10至約10:1的範圍。在一些實施例中，氮化鈦矽層的厚度從氮化物層及第二氧化物層之間的第一界面增加到氮化鈦矽層及矽化鈦層之間的第二界面。在一些實施例中，頸區被包含在第二氧化層中；及其中氮化鈦矽層位於第二氧化層之下。在一些實施例中，在矽化鈦層中的鈦與矽的第一比例在約2.10:1至約2.54:1的範圍；及其中在積體接觸件及內連線的第一區中的鈦與矽的第二比例在約0.56:1至約0.62:1的範圍。在一些實施例中，積體接觸件及內連線包括釕（Ru）積體接觸件及內連線；及其中半導體裝置，更包括：第零層金屬（M0）的金屬線，位於第二氧化物層上方並且電性連接至釕積體接觸件及內連線的第二區的頂表面。在一些實施例中，積體接觸件及內連線的第一區彎曲於頸區以及積體接觸件及內連線的第一區的底表面之間。
以上概述數個實施例之特徵，以使所屬技術領域中具有通常知識者可更加理解本發明實施例的觀點。本發明所屬技術領域中具有通常知識者應理解，可輕易地以本發明實施例為基礎，設計或修飾其他製程及結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類均等的結構並無悖離本發明的精神與範圍，且可在不違背本發明實施例之精神及範圍下，做各式各樣的改變、取代及替換。
100: 例示性環境 102: 沉積設備 104: 曝光設備 106: 顯影設備 108: 蝕刻設備 110: 平坦化設備 112: 鍍膜設備 114: 晶圓/晶粒運輸設備 200: 半導體裝置 202: 裝置區 204: 基板 206: 鰭片結構 208: 淺溝槽隔離區 210: 虛設閘極結構 212: 閘極介電層 214: 閘極電極層 216: 硬遮罩層 218: 源極/汲極區 300: 例示性實施方式 302: 淺溝槽隔離層 400: 例示性實施方式 402: 密封間隔層 404: 塊體間隔層 406: 凹槽 408: 源極/汲極區 500: 例示性實施方式 502: 接觸蝕刻停止層 504: 層間介電層 506: 開口 508: 閘極結構 510: 高k介電層 512: 功函數調諧層 514: 金屬電極結構 600: 例示性實施方式 602: 開口 602a: 底表面 602b: 側壁 604: 氮化物層 606: 金屬矽化物層 608: 金屬氮化矽層 610: 金屬源極/汲極接觸件 612: 蝕刻停止層 614: 層間介電層 616: 開口 618: 源極/汲極內連線 620: 蝕刻停止層 622: 層間介電層 624: 開口 626: 阻障層 628: 襯層 630: BEOL金屬化結構 632: 蓋層 700: 例示性實施方式 702: 氧化矽層 704: 氮化矽層 706: 氧化矽層 708: 開口 708a: 底表面 708b: 側壁 710a: 下部區 710b: 上部區 712: 頸區 714: 積體接觸件及內連線 716a: 下部區 716b: 上部區 718: 頸區 720a: 底表面 720b: 頂表面 722: 頂表面 802: 例示性尺寸 804: 例示性尺寸 806: 例示性尺寸 808: 例示性尺寸 810: 例示性尺寸 812: 例示性尺寸 814: 例示性尺寸 816: 例示性尺寸 900: 例示性元素組成 902: 例示性垂直元素組合物 904: 矽 906: 鍺 908: 鈦 910: 釕 912: 氮 914: 氧 916: 例示性水平元素組合物 1000: 裝置 1010: 匯流排 1020: 處理器 1030: 記憶體 1040: 輸入元件 1050: 輸出元件 1060: 通訊元件 1100: 製程 1110: 方框 1120: 方框 1130: 方框 1140: 方框 1150: 方框 1160: 方框 1170: 方框 1200: 製程 1210: 方框 1220: 方框 1230: 方框 1240: 方框 A-A: 剖面 B-B: 剖面 C-C: 剖面
本揭露的各面向從以下詳細描述中配合附圖可最好地被理解。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用於說明。事實上，可任意地放大或縮小各種元件的尺寸，以清楚地表現出本揭露實施例之特徵。 第1圖係在其中可實現本文所述的系統及/或方法的例示性環境的圖。 第2圖係本文所述的例示性半導體裝置的區域的圖。 第3A圖至第3D圖、第4A圖至第4C圖、第5A圖至第5D圖、及第6A圖至第6N圖、以及第7A圖至第7F圖係本文所述的例示性實施方式的圖。 第8圖係本文所述的半導體裝置的一部分的例示性尺寸的圖。 第9A圖及第9B圖係本文所述的半導體裝置的部分的例示性元素組成的圖。 第10圖係本文所述的第1圖的一個或多個裝置的例示性元件的圖。 第11圖及第12圖係與在本文所述的半導體裝置中形成導電結構相關的例示性製程的流程。
202: 裝置區 204: 基板 206: 鰭片結構 408: 源極/汲極區 600: 例示性實施方式 604: 氮化物層 606: 金屬矽化物層 608: 金屬氮化矽層 610: 金屬源極/汲極接觸件 612: 蝕刻停止層 614: 層間介電層 618: 源極/汲極內連線 A-A: 剖面

Claims (10)

  1. 一種半導體裝置的形成方法，包括：形成一第一開口穿過一個或多個第一介電層並至一源極/汲極區；形成一氮化矽(SixNy)層在該第一開口中的該一個或多個第一介電層的側壁上；在形成該氮化矽層後，進行一電漿基沉積操作，以選擇性地形成一矽化鈦(TiSix)層在該第一開口中的該源極/汲極區的一頂表面上；用一導電材料填充該第一開口，以形成一源極/汲極接觸件在該氮化矽層上方及該矽化鈦層上方；形成一個或多個第二介電層在該一個或多個第一介電層之上；形成一第二開口穿過該一個或多個第二介電層並至該源極/汲極接觸件；及用該導電材料填充該第二開口，以形成連接至該源極/汲極接觸件的一源極/汲極內連線結構。
  2. 如請求項1所述之半導體裝置的形成方法，其中進行該電漿基沉積，包括：提供氯化鈦(TiClx)及一反應氣體的流送到該第一開口中；及提供一電漿到該第一開口中，其中該氯化鈦的鈦、該源極/汲極區的矽、該反應氣體及該電漿反應，以選擇性地形成該矽化鈦層在該第一開口中的該源極/汲極區的該頂表面上。
  3. 如請求項2所述之半導體裝置的形成方法，其中該氯化鈦的該鈦、該氮化矽層的矽、該反應氣體及該電漿反應，以選擇性地形成一氮化鈦矽(TiSixNy)層在該氮化矽層上或該矽化鈦層上：及 其中用該導電材料填充該第一開口以形成該源極/汲極接觸件，包括：用該導電材料填充該第一開口，以形成該源極/汲極接觸件在該氮化鈦矽層上。
  4. 如請求項2所述之半導體裝置的形成方法，其中該反應氣體包括氫(H2)氣；其中該電漿包括下列的至少其一：一氬(Ar)電漿，一氦(He)電漿，或一氮(N2)電漿；及其中該氯化鈦中的氯、該氫氣中的氫及該電漿在該電漿基沉積操作中反應，以形成鹽酸作為副產物。
  5. 一種半導體裝置的形成方法，包括：形成一開口穿過一氧化矽(SiOx)層並穿過位於該氧化矽層下方的一氮化矽(SixNy)層至一源極/汲極區，進行一電漿基沉積操作，以選擇性地形成一矽化鈦(TiSix)層在該開口中的該源極/汲極區的一頂表面上；用一導電材料填充該開口，以形成一導電結構在該矽化鈦層上；及形成一生產線後端(BEOL)金屬化結構在該導電結構上，其中該導電結構從該源極/汲極區延伸到該BEOL金屬化結構。
  6. 如請求項5所述之半導體裝置的形成方法，其中該導電結構包括一頸區，位於該導電結構的一第一區及該導電結構的一第二區之間；其中該頸區是由於該氧化矽層的蝕刻速率相對於該氮化矽層的蝕刻速率較 大所導致的；及其中用該導電材料填充該開口以形成該導電結構，包括：用該導電材料填充該開口，以在相同沉積操作中形成該第一區、該第二區及該頸區。
  7. 一種半導體裝置，包括：一基板；一半導體鰭片結構，延伸於該基板之上；一第一氧化層，位於該鰭片結構之上；一電晶體結構，位於該半導體鰭片結構上方及該第一氧化物層中，其中該電晶體結構包括一源極/汲極區或一閘極結構；一氮化物層，位於該第一氧化物層上方；一第二氧化物層，位於該氮化物層上方；一積體接觸件及內連線，包括：一第一區，位於該氮化物層中；一第二區，位於該第二氧化物層中；及一頸區，過渡於該第一區及該第二區之間；一矽化鈦(TiSix)層，位於該電晶體結構以及該積體接觸件及內連線的該第一區之間；及一氮化鈦矽(TiSixNy)層，位於該氮化物層以及該積體接觸件及內連線的該第一區之間。
  8. 如請求項7所述之半導體裝置，其中該氮化物層的厚度與該第二氧化物層的厚度之間的比例在約1：10至約10：1的範圍。
  9. 如請求項7所述之半導體裝置，其中該頸區被包含在該第二氧化層中；及其中該氮化鈦矽層位於該第二氧化層之下。
  10. 如請求項7至9中任一項所述之半導體裝置，其中在該矽化鈦層中的鈦與矽的一第一比例在約2.10：1至約2.54：1的範圍；及其中在該積體接觸件及內連線的該第一區中的鈦與矽的一第二比例在約0.56：1至約0.62：1的範圍。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20240006297A1 (en) * 2022-06-29 2024-01-04 Intel Corporation Silicide and silicon nitride layers between a dielectric and copper
US12543302B2 (en) * 2023-04-07 2026-02-03 Nanya Technology Corporation Memory device having planarized fins and method of manufacturing the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200509391A (en) * 2003-08-29 2005-03-01 Taiwan Semiconductor Mfg Co Ltd A device having multiple silicide types and a method for its fabrication
TW201628091A (zh) * 2015-01-28 2016-08-01 聯華電子股份有限公司 氧化物層的製造方法、應用其之半導體結構的製造方法及由此製造出來的半導體結構
US20190067013A1 (en) * 2017-08-31 2019-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap-Around Contact Plug and Method Manufacturing Same

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11469139B2 (en) * 2019-09-20 2022-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. Bottom-up formation of contact plugs

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200509391A (en) * 2003-08-29 2005-03-01 Taiwan Semiconductor Mfg Co Ltd A device having multiple silicide types and a method for its fabrication
TW201628091A (zh) * 2015-01-28 2016-08-01 聯華電子股份有限公司 氧化物層的製造方法、應用其之半導體結構的製造方法及由此製造出來的半導體結構
US20190067013A1 (en) * 2017-08-31 2019-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap-Around Contact Plug and Method Manufacturing Same

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