[go: up one dir, main page]

TWI873562B - 半導體裝置及其形成方法 - Google Patents

半導體裝置及其形成方法 Download PDF

Info

Publication number
TWI873562B
TWI873562B TW112108274A TW112108274A TWI873562B TW I873562 B TWI873562 B TW I873562B TW 112108274 A TW112108274 A TW 112108274A TW 112108274 A TW112108274 A TW 112108274A TW I873562 B TWI873562 B TW I873562B
Authority
TW
Taiwan
Prior art keywords
region
semiconductor device
source
layer
pmos
Prior art date
Application number
TW112108274A
Other languages
English (en)
Other versions
TW202345392A (zh
Inventor
張正偉
沙哈吉Ｂ 摩爾
譚倫光
周其雨
白岳青
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202345392A publication Critical patent/TW202345392A/zh
Application granted granted Critical
Publication of TWI873562B publication Critical patent/TWI873562B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/014—Manufacture or treatment of FETs having zero-dimensional [0D] or one-dimensional [1D] channels, e.g. quantum wire FETs, single-electron transistors [SET] or Coulomb blockade transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/43—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 1D charge carrier gas channels, e.g. quantum wire FETs or transistors having 1D quantum-confined channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6735—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes having gates fully surrounding the channels, e.g. gate-all-around
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0167—Manufacturing their channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/017—Manufacturing their source or drain regions, e.g. silicided source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0188—Manufacturing their isolation regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/10—Integrated device layouts
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/791—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions
    • H10D30/797—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions being in source or drain regions, e.g. SiGe source or drain
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H10D62/118—Nanostructure semiconductor bodies
    • H10D62/119—Nanowire, nanosheet or nanotube semiconductor bodies
    • H10D62/121—Nanowire, nanosheet or nanotube semiconductor bodies oriented parallel to substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/256—Source or drain electrodes for field-effect devices for lateral devices wherein the source or drain electrodes are recessed in semiconductor bodies

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本揭露提供一種奈米結構電晶體，奈米結構電晶體的形成方式能夠降低奈米結構電晶體中源極/汲極區域合併之可能。在俯視圖中，奈米結構電晶體之奈米結構通道兩側上的源極/汲極區域是交錯的，使得源極/汲極區域之間的距離得以增加。這降低了源極/汲極區域合併的可能，而這又降低了在奈米結構電晶體中形成故障及/或其他缺陷的可能。因此，使得源極/汲極區域交錯，可以促進包含奈米結構電晶體之半導體裝置的小型化，同時維持及/或增加半導體裝置的產量。

Description

半導體裝置及其形成方法
本揭露係有關於一種半導體裝置，特別係有關於一種電晶體結構與形成方法。
隨著半導體裝置製造在製造上的進步以及技術製程節點在尺寸上的縮小，電晶體可能變得易受短通道效應(short channel effect,SCE)的影響，例如像是熱載子退化(hot carrier degradation)、能障降低(barrier lowering)及量子侷限(quantum confinement)等，聊舉為例。此外，隨著電晶體的閘極長度在更小的技術節點中減少，源極/汲極(S/D)電子穿隧會隨之增加，這增加了電晶體的關閉電流(off current)(當電晶體處於關閉配置時，流經電晶體之通道的電流)。矽(Si)/矽鍺(SiGe)奈米結構電晶體，例如奈米線、奈米片以及閘極全環(gate-all-around,GAA)裝置，有機會克服更小之技術節點的短通道效應。奈米結構電晶體是高效的結構，相較於其他類型的電晶體，它們可以感受到降低的SCE以及經過增強的載子遷移率。
本揭露實施例提供一種半導體裝置。上述半導體裝置包括複數通道層，在半導體基板上方以第一方向設置。上述半導體裝置包括閘極結構，包裹環繞複數通道層中的每一者。上述半導體裝置包括第一源極/汲極區域，相鄰於複數通道層的第一側。上述半導體裝置包括第二源極/汲極區域，相鄰於複數通道層的第二側，其中第二側在第二方向上與第一側相對，且第二方向與第一方向大致上垂直，其中在上述半導體裝置的俯視圖中，第一側與第二側於上述半導體裝置中的第三方向上以一距離偏移，且第三方向大致上垂直於第一方向及第二方向。
本揭露實施例提供一種半導體裝置。上述半導體裝置包括n型金屬氧化物半導體(NMOS)主動區，包含半導體基板上方的複數第一奈米片層。上述半導體裝置包括p型金屬氧化物半導體(PMOS)主動區，包含半導體基板上方的複數第二奈米片層。上述半導體裝置包括隔離區域，介於NMOS主動區與PMOS主動區之間，並且包括半導體基板上方的複數第三奈米片層。上述半導體裝置包括複數對應閘極結構，包裹環繞複數第一奈米片層、複數第二奈米片層以及複數第三奈米片層中的每一者，其中在上述半導體裝置的俯視圖中，複數第三奈米片層於NMOS主動區與PMOS主動區之間是彎曲的。
本揭露實施例提供一種半導體裝置的形成方法。上述半導體裝置的形成方法包括形成奈米片堆疊，奈米片堆疊包含複數第一奈米片以及與複數第一奈米片交替的複數第二奈米片。上述半導體裝置的形成方法包括在奈米片堆疊中形成第一半導體裝置區域、第二半導體裝置區域以及過渡區域，在上述半導體裝置的俯視圖中，過渡區域沿著第一方向於第一半導體裝置區域與第二半導體區域之間延伸，其中在上述半導體裝置的俯視圖中，第一半導體裝置區 域與第二半導體區域沿著第二方向交錯，第二方向大致上垂直於第一方向。上述半導體裝置的形成方法包括在過渡區域上方形成虛擬閘極結構。上述半導體裝置的形成方法包括在奈米片堆疊中的第一半導體裝置區域中，形成n型金屬氧化物半導體(NMOS)源極/汲極區域。上述半導體裝置的形成方法包括在奈米片堆疊中的第二半導體裝置區域中，形成p型金屬氧化物半導體(PMOS)源極/汲極區域。
100:範例性環境
102:沉積機台
104:曝光機台
106:顯影機台
108:蝕刻機台
110:平坦化機台
112:電鍍機台
114:晶圓/晶粒輸送機台
200:半導體裝置
202:半導體基板
204:平臺區域
206:STI區域
208a:NMOS主動區
208b:PMOS主動區
210:隔離區域
212a:NMOS源極/汲極區域
212b:PMOS源極/汲極區域
214:磊晶區域
216:緩衝層
218:磊晶層
220:磊晶層
222:閘極結構
224:內部間隔物
226:功函數調諧層
228:界面層
230:金屬電極層
232:閘極介電層
234:間隔物層
234a:間隔物層
234b:間隔物層
236:ILD層
238:接觸蝕刻停止層
240:氧化物區域
300:範例性實施例
302:第一邊緣
304:第二邊緣
306:凹槽
308:連接區域
310:連接區域
312~322:彎曲片段
400:範例性實施例
500:範例性實施例
502:底部部分
600:範例性實施例
602:第一薄層
604:第二薄層
606:第一半導體裝置區域
608:第二半導體裝置區域
610:過渡區域
612:隔離襯墊
614:虛擬閘極結構
700~900:範例性實施例
902~906:連接區域
908a:外部邊緣
908b:外部邊緣
910:內部邊緣
1000:裝置
1010:匯流排
1020:處理器
1030:記憶體
1040:輸入組件
1050:輸出組件
1060:通訊組件
1100:製程
1110~1150:方塊
A-A,B-B,C-C:截面平面
L1~L6:長度
O1:偏移
O2:偏移
T1:厚度
T2:厚度
W1~W4:寬度
本揭露自後續實施方式及圖式可以得到更佳的理解。須強調的是，依據產業之標準作法，各種特徵並未按比例繪製。事實上，各種特徵之尺寸可能任意增加或減少以使論述清晰易懂。
第1圖係範例性環境的圖式，本文所述的系統及/或方法可以在此施行。
第2圖係本文所述之範例性半導體裝置的圖式。
第3A圖及第3B圖所示的圖式，係本文所述之半導體裝置的一部分的範例性實施例。
第4A圖至第4C圖所示的圖式，係本文所述之半導體裝置的多種尺寸的範例性實施例。
第5A圖及第5B圖所示的圖式，係本文所述之半導體裝置的一部分的範例性實施例。
第6A圖至第6F圖係本文所述之範例性實施例的圖式。
第7圖所示的圖式，係本文所述之半導體裝置的範例性實施例。
第8A圖及第8B圖係本文所述之範例性實施例的圖式。
第9圖所示的圖式，係本文所述之半導體裝置的範例性實施例。
第10圖所示的圖式，係本文所述之裝置的範例性組件。
第11圖係與形成半導體裝置相關之範例性製程的流程圖。
以下之揭露提供許多不同實施例或範例，用以實施本揭露之不同特徵。本揭露之各部件及排列方式，其特定範例敘述於下以簡化說明。理所當然的，這些範例並非用以限制本揭露。舉例來說，若敘述中有著第一特徵成形於第二特徵之上或上方，其可能包含第一特徵與第二特徵以直接接觸成形之實施例，亦可能包含有附加特徵形成於第一特徵與第二特徵之間，而使第一特徵與第二特徵間並非直接接觸之實施例。此外，本揭露可在多種範例中重複參考數字及/或字母。該重複之目的係為簡化及清晰易懂，且本身並不規定所討論之多種實施例及/或配置間之關係。
進一步地，本文可能會使用空間相對術語，例如「在...下方」、「下方」、「低於」、「在...上方」、「高於」及類似詞彙，以便於敘述圖式中一個元件或特徵與其他元件或特徵之間的關係。除了圖式所描繪的方位之外，空間相對術語亦欲涵蓋使用中或操作中之裝置其不同方位。設備可能會被轉向不同方位(旋轉90度或其他方位)，而此處所使用之空間相對術語則可相應地進行解讀。
在一些案例中，減少鰭式場效電晶體(FinFET)的幾何與尺寸特性，可能會降低FinFET的性能。舉例來說，隨著FinFET技術製程節點的縮小，在FinFET中發生短通道效應(例如：汲極引發能障降低(drain-induced barrier lowering))的可能可能會增加。附加地或替代性地，隨著FinFET之閘極長度減少，在FinFET中發生電子穿隧以及漏電的可能可能會隨之增加。
奈米結構電晶體(例如：奈米線電晶體、奈米片電晶體、閘極全環(GAA)電晶體、多橋通道(multi-bridge channel)電晶體、奈米帶(nanoribbon)電晶體及/或其他類型的奈米結構電晶體)可以克服上述一或多種FinFET的缺點。然而，奈米結構電晶體所面臨的製造挑戰，可能會導致性能問題及/或裝置故障。
舉例來說，在奈米結構電晶體的製造中，半導體裝置的產量(yield)是一個挑戰。諸如互補式金屬氧化物半導體(CMOS)裝置以及包含奈米結構電晶體之其他類型半導體裝置的半導體裝置的小型化，可以允許在單一晶圓上達成更大的半導體裝置產量。然而，隨著奈米結構電晶體的尺寸縮小以支持半導體裝置的小型化，由於一個奈米結構電晶體中及/或相鄰奈米結構電晶體中的兩個或更多個結構的合併，可能會發生不良率(defect rate)的增加。舉例來說，一個奈米結構電晶體中及/或相鄰奈米結構電晶體中的源極/汲極區域可能會合併，其中這些源極/汲極區域變成物理性的連接。這可能會在一個奈米結構電晶體中及/或相鄰奈米結構電晶體中導致電性短路，這又可能進一步導致半導體裝置的故障以及降低半導體裝置的產量。
本文所述的一些實施例提供了半導體裝置及其形成方法，可以降低奈米結構電晶體中源極/汲極區域合併的可能。根據前後文的內容，源極/汲極區域可以單獨地或共同地稱為源極或是汲極。在本文所述之奈米結構電晶體的俯視圖中，奈米結構電晶體之奈米結構通道兩側上的源極/汲極區域是交錯的(staggered)，使得源極/汲極區域之間的距離增加。這降低了源極/汲極區域合併的可能，這又進一步降低了在奈米結構電晶體中形成故障及/或其他缺陷的可 能。因此，如同本文所述，將源極/汲極區域錯開可以有助於包含奈米結構電晶體之半導體裝置的小型化，同時保持及/或增加半導體裝置的半導體裝置產量。
第1圖係範例性環境100的圖式，可在其中施行本文所述的系統及/或方法。如第1圖所示，範例環境100可包括複數半導體製程機台102-112以及晶圓/晶粒(die)輸送機台114。複數半導體製程機台102-112可包括沉積機台102(亦稱為半導體製程機台102)、曝光機台104(亦稱為半導體製程機台104)、顯影機台106(亦稱為半導體製程機台106)、蝕刻機台108(亦稱為半導體製程機台108)、平坦化機台110(亦稱為半導體製程機台110)、電鍍機台112(亦稱為半導體製程機台112)及/或其他類型的半導體製程機台。範例性環境100中所包括的機台，可被包括在半導體無塵室、半導體代工廠(foundry)、半導體製程設施及/或製造設施等設施中，聊舉為例。
沉積機台102為半導體製程機台，包括半導體製程腔體以及能夠將各種類型的材料沉積到基板上的一或多個裝置。在一些實施例中，沉積機台102包括自旋塗佈(spin coating)機台，自旋塗佈機台能夠將光阻層沉積至諸如晶圓的基板上。在一些實施例中，沉積機台102包括化學氣相沉積(CVD)機台，例如電漿增強型CVD(PECVD)機台、高密度電漿CVD(HDP-CVD)機台、次常壓CVD(SACVD)機台、低壓CVD(LPCVD)機台、原子層沉積(ALD)機台、電漿增強型原子層沉積(PEALD)機台、或是其他類型的CVD機台。在一些實施例中，沉積機台102包括物理氣相沉積(PVD)機台，例如濺鍍(sputtering)機台或是其他類型的PVD機台。在一些實施例中，沉積機台102包括磊晶機台，被配置以藉由磊晶生長形成裝置的薄層及/或區域。在一些實施例中，範例性環境100包括多種類型的沉積機台102。
曝光機台104為半導體製程機台，能夠將光阻層曝露於輻射源中，輻射源例如紫外光(UV)源(例如：深紫外光源、極紫外光(EUV)源及/或類似的光源)、X光源、電子束(e-beam)源及/或類似的輻射源。曝光機台104可將光阻層曝露於輻射源中，以將圖案自光罩轉移到光阻層。圖案可包括用於形成一或多個半導體裝置的一或多個半導體裝置層圖案、可包括用於形成半導體裝置之一或多個結構的圖案、可包括用於蝕刻半導體裝置之各個部分的圖案、及/或類似的圖案。在一些實施例中，曝光機台104包括掃描器(scanner)、步進器(stepper)或是相似類型的曝光機台。
顯影機台106為半導體製程機台，能夠顯影已經曝露於輻射源的光阻層，以顯影自曝光機台104轉移到光阻層的圖案。在一些實施例中，顯影機台106藉由移除光阻層的未曝光部分來顯影圖案。在一些實施例中，顯影機台106藉由移除光阻層的已曝光部分來顯影圖案。在一些實施例中，顯影機台106藉由使用化學顯影劑溶解光阻層的已曝光或未曝光部分來顯影圖案。
蝕刻機台108為半導體製程機台，能夠蝕刻基板、晶圓或是半導體裝置之各種類型的材料。舉例來說，蝕刻機台108可包括濕式蝕刻機台、乾式蝕刻機台等。在一些實施例中，蝕刻機台108包括可以填充有蝕刻劑的腔體，並且基板被以特定的時間段放置在腔體中，以將基板的一或多個部分移除特定的量。在一些實施例中，蝕刻機台108使用電漿蝕刻或是電漿輔助蝕刻來蝕刻基板的一或多個部分，這包含使用離子化氣體(ionized gas)以等向性地(isotropically)或是指向性地(directionally)蝕刻此一或多個部分。在一些實施例中，蝕刻機台108包括基於電漿的灰化器(asher)，以移除光阻材料及/或其他材料。
平坦化機台110為半導體製程機台，能夠研磨或平坦化晶圓或半 導體裝置的各種薄層。舉例來說，平坦化機台110可包括化學機械研磨(chemical mechanical planarization,CMP)機台及/或其他類型的平坦化機台，它們研磨或是平坦化沉積材料或電鍍材料的薄層或是表面。平坦化機台110能夠以化學與機械力的組合(例如：化學蝕刻及自由磨料研磨(free abrasive polishing))來研磨或是平坦化半導體裝置的表面。平坦化機台110可以將磨料及腐蝕性化學漿料(corrosive chemical slurry)與研磨墊和保持環(retaining ring)(例如：通常具有比半導體裝置更大的直徑)一同使用。研磨墊與半導體裝置可藉由動態研磨頭(dynamic polishing head)擠壓在一起，並藉由保持環維持在位置上。動態研磨頭能夠以不同的旋轉軸旋轉，以移除材料並平整半導體裝置的任何不規則形貌，使半導體裝置平坦或是呈平面。
電鍍機台112為半導體製程機台，能夠以一或多種金屬電鍍基板(例如：晶圓、半導體裝置及/或相似物)或其一部分。舉例來說，電鍍機台112可包括銅電鍍裝置、鋁電鍍裝置、鎳電鍍裝置、錫電鍍裝置、化合物材料或合金(例如：錫-銀、錫-鉛及/或類似的材料)電鍍裝置、及/或用於一或多種其他類型之導電材料、金屬及/或相似類型之材料的電鍍裝置。
晶圓/晶粒輸送機台114包括移動式機器人(mobile robot)、機器手臂(robot arm)、吊車或軌道車(tram or rail car)、架空起重設備傳送(overhead hoist transport,OHT)系統、自動物料搬運系統(automated materially handling system AMHS)、及/或其他類型的裝置，它們經過配置以在半導體製程機台102-112之間輸送基板及/或半導體裝置、經過配置以在相同半導體製程機台的製程腔體之間輸送基板及/或半導體裝置、及/或經過配置以將基板及/或半導體裝置輸送至其他位置或者是自其他位置輸送，其中其他位置例如晶片架(wafer rack)、儲藏室及或 類似的位置。在一些實施例中，晶圓/晶粒輸送機台114可為經過程式化的裝置，其被配置以在特定路徑上行進，及/或可以半自主或自主地(autonomously)操作。在一些實施例中，範例性環境100包括多個晶圓/晶粒輸送機台114。
舉例來說，晶圓/晶粒輸送機台114可被包括於叢集式(cluster)機台或是包含複數製程腔體的其他類型機台中，並且可以被配置為在複數製程腔體之間輸送基板及/或半導體裝置、在製程腔體與緩衝區之間輸送基板及/或半導體裝置、在製程腔體與介面機台(interface tool)之間輸送基板及/或半導體裝置，其中介面機台例如設備前端模組(equipment front end module,EFEM)、及/或在製程腔體與輸送載體(例如：前開式晶圓傳送盒(front opening unified pod,FOUP))之間輸送基板及/或半導體裝置等，聊舉為例。在一些實施例中，晶圓/晶粒輸送機台114可被包括在多重腔體(或叢集式)的沉積機台102中，此機台可包括預清潔(pre-clean)腔體(例如：用於自基板及/或半導體裝置清潔或移除氧化物、氧化及/或其他類型之汙染物或副產物)，以及多種類型的沉積製程腔體(例如：用於沉積不同類型材料的製程腔體、用於執行不同類型之沉積操作的製程腔體)。在這些實施例中，晶圓/晶粒輸送機台114被配置為在沉積機台102的製程腔體之間輸送基板及/或半導體裝置，同時在沉積機台102的製程腔體之間及/或製程操作之間，不會破壞或是移除真空(或至少部分真空)，如同本文所述。
如同本文所述，半導體製程機台102-112可以執行操作的組合，以形成奈米結構電晶體的一或多個部分。在一些實施例中，半導體製程機台102-112可以在半導體裝置的半導體基板上方形成沿著第一方向設置的複數通道層；可以形成相鄰於複數通道層之第一側的第一源極/汲極區域；可以形成相鄰於複數通道層之第二側的第二源極/汲極區域，第二側在大致上垂直於第一方向 的第二方向上與第一側相對，其中在半導體裝置的俯視圖中，第一側與第二側在半導體裝置中的第三方向上偏移(offset)一距離，第三方向大致上垂直於第一方向及第二方向；及/或可以形成包裹環繞(wrap around)複數通道層之每一者的閘極結構。
在一些實施例中，半導體製程機台102-112可以在半導體裝置的半導體基板上方，形成包括複數第一奈米片層的n型金屬氧化物半導體(NMOS)主動區；可以在半導體基板上方形成包括複數第二奈米片層的p型金屬氧化物半導體(PMOS)主動區；可以在NMOS主動區與PMOS主動區之間形成隔離區域，其中隔離區域包括位於半導體基板上方的複數第三奈米片層；以及可以形成對應(respective)閘極結構，對應閘極結構包裹環繞複數第一奈米片層、複數第二奈米片層以及複數第三奈米片層中的每一者，其中在半導體裝置的俯視圖中，複數第三奈米片層在NMOS主動區與PMOS主動區之間是彎曲的(curved)。
在一些實施例中，半導體製程機台102-112可以形成奈米片堆疊，奈米片堆疊包括複數第一奈米片以及與複數第一奈米片交替的複數第二奈米片；可以在奈米片堆疊中形成第一半導體裝置區域、第二半導體裝置區域以及過渡(transition)區域，在半導體裝置的俯視圖中，過渡區域在第一半導體裝置區域與第二半導體裝置區域之間沿著第一方向延伸，其中在半導體裝置的俯視圖中，第一半導體裝置區域與第二半導體裝置區域沿著第二方向是交錯的，第二方向大致上垂直於第一方向；可以在過渡區域上方形成虛擬(dummy)閘極結構；可以在奈米片堆疊中的第一半導體裝置區域中形成NMOS源極/汲極區域；及/或可以在奈米片堆疊中的第二半導體裝置區域中形成PMOS源極/汲極區域。
第1圖所示之裝置的數量與設置作為一或多個範例而被提供。實 際上，與第1圖所示的裝置相比，可以存在更多裝置、更少裝置、不同的裝置或是不同配置的裝置。進一步地，第1圖中所示的兩個或更多個裝置可在單一裝置內實施，或者第1圖中所示的單一裝置可被實施為複數、分散的裝置。附加地或是替代性地，範例性環境100的一組裝置(例如：一或多個裝置)，可以執行被描述為由範例性環境100之另一組裝置所執行的一或多個功能。
第2圖係本文所述之範例性的半導體裝置200的圖式。半導體裝置可包括邏輯裝置(例如：處理器、中央處理單元(CPU)核心、圖形處理器(GPU)核心、記憶體裝置(例如：靜態隨機存取記憶體(SRAM)裝置)、輸入/輸出(I/O)裝置及/或其他類型的半導體裝置200。
半導體裝置200包括一或多個電晶體。此一或多個電晶體可包括奈米結構電晶體，例如奈米線電晶體、奈米片電晶體、閘極全環(GAA)電晶體、多橋通道電晶體、奈米帶電晶體及/或其他類型的奈米結構電晶體。半導體裝置200可包括並未顯示於第2圖中的一或多個附加裝置、結構及/或薄層。舉例來說，半導體裝置200可包括附加的薄層及/或晶粒，它們形成在第2圖所示之半導體裝置200的一部分上方及/或下方的薄層上。附加地或是替代性地，一或多個附加的半導體結構及/或半導體裝置，可被形成在電子裝置或積體電路(IC)的同一層中，此電子裝置或積體電路(IC)包括如同第2圖所示之半導體裝置200的半導體裝置。
如第2圖所示，半導體裝置200的薄層及/或結構可參照一或多個方向或是軸來進行描述。舉例來說，X方向可對應半導體裝置200中大致上水平的方向。Y方向可對應大致上垂直於X方向之大致上水平的方向。Z方向可對應半導體裝置200中大致上垂直的方向。Z方向可以大致上垂直於X方向及Y方向。 第5A圖、第5B圖、第6A圖至第6F圖、第7圖、第8A圖、第8B圖以及第9圖，可包括半導體裝置200的多個部分沿著第2圖所示之一或多個截面平面的示意性截面圖。舉例來說，半導體裝置200的一或多個截面圖，可以沿著第2圖所示的截面平面A-A顯示。截面平面A-A可以在X方向上及/或沿著X方向。作為另一個範例，半導體裝置200的一或多個截面圖，可以沿著第2圖所示的截面平面B-B顯示。截面平面B-B可以在X方向上及/或沿著X方向。截面平面A-A與截面平面B-B可以位於半導體裝置200中的不同Y方向位置上。
第2圖顯示了可在截面平面B-B中看到之半導體裝置的薄層及/或結構的一部分。如第2圖所示，半導體裝置200包括半導體基板202。半導體基板202包括矽(Si)基板、由包含矽的材料所形成的基板、諸如砷化鎵(GaAs)的III-V族化合物半導體材料基板、絕緣層上矽(SOI)基板、鍺(Ge)基板、矽鍺(SiGe)基板、碳化矽(SiC)基板、或是其他類型的半導體基板。半導體基板202可包括各種薄層，包括形成在半導體基板上的導電層或絕緣層。半導體基板202可包括化合物半導體及/或合金半導體。半導體基板202可包括各種摻雜配置，以滿足一或多個設計參數。舉例來說，不同的摻雜輪廓(例如：n井、p井)可被形成在為了不同裝置類型所設計之區域中的半導體基板202上，不同裝置類型例如p型金屬氧化物半導體(PMOS)奈米結構電晶體、n型金屬氧化物半導體(NMOS)奈米結構電晶體。合適的摻雜可以包括摻雜物的離子佈植(implantation)及/或擴散製程。進一步地，半導體基板202可包括磊晶層(epi層)，磊晶層可被應變(strain)以增強性能，及/或可以具有其他合適的增強特徵。半導體基板202可包括其上形成有其他半導體裝置之半導體晶圓的一部分。
平臺(mesa)區域204被包括在半導體基板202上方(及/或在上方延 伸)。平臺區域204也可以被稱為奈米結構支柱(pillar)，並且可以提供其上形成有半導體裝置200之奈米結構的結構，例如奈米結構通道、包裹環繞每個奈米結構通道的奈米結構閘極部分、及/或犧牲奈米結構等，聊舉為例。在一些實施例中，一或多個平臺區域204被形成在鰭片結構(例如：矽鰭片結構)中，及/或形成自鰭片結構，其中鰭片結構被形成在半導體基板202中。平臺區域204可包括與半導體基板202相同的材料，並且可以形成自半導體基板202。在一些實施例中，平臺區域204被摻雜以形成不同類型的奈米結構電晶體，例如p型奈米結構電晶體及/或n型奈米結構電晶體。在一些實施例中，平臺區域204包括矽(Si)材料或是其他元素半導體材料，例如鍺(Ge)。在一些實施例中，平臺區域204包括合金半導體材料，例如矽鍺(SiGe)、磷砷化鎵(GaAsP)、砷化鋁銦(AlInAs)、砷化鋁鎵(AlGaAs)、砷化鎵銦(GaInAs)、磷化鎵銦(GaInP)、磷砷化鎵銦(GaInAsP)、或其組合。
平臺區域204藉由合適的半導體製程技術製造，例如遮蔽(masking)、微影及/或蝕刻製程等，聊舉為例。作為範例，可藉由蝕刻掉半導體基板202的一部分以在半導體基板202中形成凹槽來形成鰭片結構。凹槽接著被填充以隔離材料，隔離材料被掘入(recess)或回蝕刻(etch back)以在半導體基板202上方以及鰭片結構之間形成淺溝槽隔離(shallow trench isolation,STI)區域206。源極/汲極凹槽可被形成在鰭片結構中，這導致了源極/汲極凹槽之間平臺區域204的形成。不過，用於STI區域206及/或平臺區域204的其他製造技術也是可以使用的。
STI區域206可電性隔離相鄰的平臺區域204，並且可以提供其上形成有半導體裝置200之其他薄層及/或結構的薄層。STI區域206可包括介電材 料，例如氧化矽(SiOx)、氮化矽(SixNy)、氮氧化矽(SiON)、氟摻雜之矽酸鹽玻璃(FSG)、低k值介電材料及/或其他合適的絕緣材料。STI區域206可包括多層結構，例如具有一或多個襯墊層(liner layer)。
半導體裝置200可包括基於CMOS的裝置，其包括NMOS主動區208a以及PMOS主動區208b。NMOS主動區208a以及PMOS主動區208b可被用於半導體裝置200中的邏輯、記憶體及/或其他類型的半導體技術。在一些實施例中，NMOS主動區208a可被包括於半導體裝置200中並且與PMOS主動區208b相鄰(或靠近)，及/或PMOS主動區208b可被包括在半導體裝置200中並且與NMOS主動區208a相鄰(或靠近)。NMOS主動區208a以及PMOS主動區208b，可藉由NMOS主動區208a與PMOS主動區208b之間的隔離區域210電性隔離。
「主動區」(亦稱為操作域(operation domain,OD))係指在操作半導體裝置200時，半導體裝置200電性活動(electrically active)的部分。舉例來說，NMOS主動區208a可包括複數奈米結構通道(或通道區域)，它們在一或多個NMOS源極/汲極區域212a之間延伸，並且與這一或多個NMOS源極/汲極區域212a電性耦接。NMOS主動區208a的奈米結構通道，在NMOS源極/汲極區域212a之間提供了電流可以選擇性地流通的通道。NMOS主動區208a的奈米結構通道或奈米片層被設置在一個方向上(例如：Z方向)，此方向大致上垂直於半導體基板202。換句話說，NMOS主動區208a的奈米結構通道或奈米片層，在半導體基板202之上以及平臺區域204上方垂直地設置或堆疊。
作為另一個範例，PMOS主動區208b可包括複數奈米結構通道(或通道區域)，它們在一或多個PMOS源極/汲極區域212b之間延伸，並且與這一或多個PMOS源極/汲極區域212b電性耦接。PMOS主動區208b的奈米結構通道，在 PMOS源極/汲極區域212b之間提供了電流可以選擇性地流通的通道。PMOS主動區208b的奈米結構通道或奈米片層被設置在一個方向上(例如：Z方向)，此方向大致上垂直於半導體基板202。換句話說，PMOS主動區208b的奈米結構通道或奈米片層，在半導體基板202之上以及平臺區域204上方垂直地設置或堆疊。
隔離區域210亦可被稱為OD連接(connection)區域或是OD至OD連接。隔離區域210可包括與NMOS主動區208a及/或PMOS主動區208b相似的薄層及/或結構的組成。舉例來說，隔離區域210可包括複數奈米片層或是通道層，它們被設置在一個方向上(例如：Z方向)，此方向大致上垂直於半導體基板202。這些複數奈米片層或是通道層可在NMOS源極/汲極區域212a與PMOS源極/汲極區域212b之間延伸。
儘管隔離區域210包括與NMOS主動區208a及/或PMOS主動區208b相似之薄層及/或結構的組成(這降低了形成半導體裝置200的製造複雜性)，但隔離區域210包括了半導體裝置200中非電性活動的區域。換句話說，隔離區域210並未電性連接至半導體裝置200中的訊號線或是其他金屬化(metallization)層。取而代之的是，隔離區域210被配置以在NMOS主動區208a與PMOS主動區208b之間提供電性隔離。電性隔離可以降低NMOS主動區208a與PMOS主動區208b之間的雜訊(noise)、可以減少NMOS主動區208a與PMOS主動區208b之間的漏電流、可以減少NMOS主動區208a與PMOS主動區208b之間的寄生電容、及/或可以減少在半導體裝置200中不希望出現的其他類型的電效應。
NMOS主動區208a的奈米結構通道以及PMOS主動區208b的奈米結構通道包括矽基奈米結構(例如：奈米片或奈米線等，聊舉為例)，它們用作半導體裝置200之奈米結構電晶體的半導體通道。在一些實施例中，NMOS主動區 208a及/或PMOS主動區208b(或是包括於它們之中的奈米結構通道)可包括矽(Si)或是其他矽基材料。相似地，隔離區域210可包括矽(Si)或是其他矽基材料，並且可以藉由與NMOS主動區208a及/或PMOS主動區208b相同或相似的製程形成。
NMOS源極/汲極區域212a以及PMOS源極/汲極區域212b包括矽，並且具有一或多種摻雜物，例如p型材料(例如：硼(B)或鍺(Ge)等，聊舉為例)、n型材料(例如：磷(P)或砷(As)等，聊舉為例)及/或其他類型的摻雜物。NMOS源極/汲極區域212a可以指半導體裝置200之NMOS奈米結構電晶體的源極區域及/或汲極區域。
在一些實施例中，磊晶區域214可被包括在NMOS源極/汲極區域212a下方，介於NMOS源極/汲極區域212a與半導體基板202上方的鰭片結構之間。磊晶區域214有時可被稱為NMOS源極/汲極區域212a的L0區域。磊晶區域214可在NMOS源極/汲極區域212a與相鄰的平臺區域204之間提供隔離。可以包括磊晶區域214，以降低、最小化及/或防止電子穿越至平臺區域204中(例如：取代穿過NMOS主動區208a的奈米結構通道，進而減少漏電流)，及/或可以包括磊晶區域214，以降低、最小化及/或防止摻雜物自NMOS源極/汲極區域212a進入平臺區域204中(這減少了短通道效應)。相似地，磊晶區域214可被包括在PMOS源極/汲極區域212b下方，介於PMOS源極/汲極區域212b與半導體基板202上方的鰭片結構之間。半導體裝置200的磊晶區域214可包括磊晶生長的材料，例如矽(Si)、摻雜有一或多種類型之摻雜物的矽、及/或其他磊晶生長的材料。
NMOS源極/汲極區域212a可包括緩衝層216(有時稱為種晶層(seed layer))、磊晶層218(有時稱為L1磊晶層)、以及磊晶層220(有時稱為L2磊晶層)。緩衝層216可被包括在磊晶區域214上方及/或之上，以及在鄰接NMOS源極 /汲極區域212a之NMOS主動區208a的奈米結構通道的末端上方及/或之上。在一些實施例中，如果NMOS源極/汲極區域212a相鄰於或是靠近隔離區域210，則緩衝層216的一些部分可被包括在隔離區域210之奈米結構層的末端上方及/或之上。緩衝層可以作為磊晶層218的種晶層，因為磊晶層218的矽鍺(SiGe)可能無法生長在NMOS主動區208a中的奈米片層的一些部分上。
磊晶層218可被包括在緩衝層216上方及/或之上。磊晶層220可被包括在磊晶層218上方及/或之上。半導體裝置200的一或多個PMOS源極/汲極區域212b，可包括相似之緩衝層216、磊晶層218及/或磊晶層220的配置。
緩衝層216可包括氮化矽(SixNy)、矽(Si)、磊晶生長的矽、摻雜有一或多種類型之摻雜物的矽、及/或其他合適的材料。作為範例，磊晶層218可包括硼摻雜的矽鍺材料(例如：SiGe：B)。於此案例中，硼的摻雜濃度可被包括在約1x1020原子每立方公分至約8x1020原子每立方公分的範圍內。附加地或是替代性地，磊晶層218中的鍺含量可被包括在約15%至約35%的範圍內。不過，磊晶層218中的材料、摻雜物、摻雜濃度以及成分(例如：鍺的含量等，聊舉為例)的其他組合，同樣包括在本揭露的範圍內。
作為範例，磊晶層220可包括硼摻雜的矽鍺材料(例如：SiGe：B)。於此案例中，硼的摻雜濃度可被包括在約8x1020原子每立方公分至約3x1021原子每立方公分的範圍內。不過，磊晶層220中的摻雜物以及摻雜濃度數值/範圍的其他組合，同樣包括在本揭露的範圍內。附加地或是替代性地，磊晶層220中的鍺含量可被包括在約35%至約55%的範圍內。不過，磊晶層220中的材料、摻雜物、摻雜濃度以及成分(例如：鍺的含量等，聊舉為例)的其他組合，同樣包括在本揭露的範圍內。
磊晶層218可被塑形(shape)，使得緩衝層216的一些部分被包括在磊晶層218與一或多個相鄰的奈米結構通道之間。進一步地，磊晶層218可被塑形，使得磊晶層220被包括在磊晶層218的凹槽中。在一些實施例中，磊晶層218經過塑形，使得磊晶層218的末端在半導體裝置200中沿著Y方向向外延伸越過緩衝層216的末端。磊晶層218可包括彎曲的末端，彎曲的末端至少部分地彎曲環繞緩衝層216的末端。在一些實施例中，磊晶層220經過塑形，使得磊晶層220的末端在半導體裝置200中沿著Y方向向外延伸越過磊晶層218的末端。
一或多個NMOS主動區208a之奈米結構通道的至少一個子集，延伸穿過一個或多個閘極結構222。相似地，一或多個PMOS主動區208b之奈米結構通道的至少一個子集，延伸穿過一個或多個閘極結構222。在一些實施例中，隔離區域210之奈米結構通道的至少一個子集，延伸穿過一或多個閘極結構222。不過，隔離區域210之奈米結構通道所延伸穿過的這一或多個閘極結構222，可以是非活動的(non-active)閘極結構。
如同第2圖所進一步顯示的，在半導體裝置200中，閘極結構222的一些部分被形成在主動區之沿著Z方向交替垂直設置的成對的奈米結構通道之間。換句話說，半導體裝置200包括交替之奈米結構通道與閘極結構222之一些部分的一或多個垂直堆疊，如第2圖所示。藉此，閘極結構222在主動區之奈米結構通道的所有側面上包裹環繞相關之主動區的奈米結構通道，這增加了對主動區之奈米結構通道的控制、增加了半導體裝置200之奈米結構電晶體的驅動電流(drive current)、以及降低了半導體裝置200之奈米結構電晶體的短通道效應(SCE)。閘極結構222的另一個部分，可被包括在交替之奈米結構通道與閘極結構222之一些部分的垂直堆疊上方及/或之上。
作為範例，閘極結構222的一些部分可被包括在二或多個NMOS源極/汲極區域212a之間的NMOS主動區208a的奈米結構通道之間，並且可以包裹環繞這些奈米結構通道。閘極結構222的其他部分可被包括在NMOS主動區208a上方，並且可以包裹環繞NMOS主動區208a的二或多個側面。作為另一個範例，閘極結構222的一些部分可被包括在二或多個PMOS源極/汲極區域212b之間的PMOS主動區208b的奈米結構通道之間，並且可以包裹環繞這些奈米結構通道。閘極結構222的其他部分可被包括在PMOS主動區208b上方，並且可以包裹環繞PMOS主動區208b的二或多個側面。作為另一個範例，閘極結構222的一些部分可被包括在NMOS源極/汲極區域212a與PMOS源極/汲極區域212b之間的隔離區域210的奈米片層或通道層之間，並且可以包裹環繞這些奈米片層或通道層。閘極結構222的其他部分可被包括在隔離區域210上方，並且可以包裹環繞隔離區域210的二或多個側面。內部間隔物(InSP)224可被包括在NMOS源極/汲極區域212a與相鄰的閘極結構222之間，及/或PMOS源極/汲極區域212b與相鄰的閘極結構222之間。內部間隔物224可被包括在閘極結構222之一些部分的末端上，介於閘極結構222與相鄰源極/汲極區域的磊晶層218之間。內部間隔物224可被包括在空腔(cavity)中，這些空腔被形成在垂直相鄰之奈米結構通道的末端部分之間。可以包括內部間隔物224以降低寄生電容，並且在移除半導體裝置200之主動區的奈米結構通道之間的犧牲奈米片的奈米片釋放(release)操作中，保護半導體裝置200的源極/汲極區域免受蝕刻。內部間隔物224包括氮化矽(SixNy)、氧化矽(SiOx)、氮氧化矽(SiON)、碳氧化矽(SiOC)、碳氮化矽(SiCN)、碳氮氧化矽(SiOCN)及/或其他介電材料。
閘極結構222可由一或多個薄層及/或一或多種材料形成。閘極結 構222可包括一或多種金屬材料、一或多種高介電常數(高k值)材料、及/或一或多種其他類型的材料。舉例來說，閘極結構222可包括功函數調諧(work function tuning)層226、界面層228、金屬電極層230及/或閘極介電層232等，聊舉為例。在一些實施例中，虛擬閘極結構(例如：多晶矽(PO)閘極結構或是其他類型的閘極結構)被形成在閘極結構222的位置上(例如：在形成閘極結構222之前)，如此可以在形成閘極結構222之前，先形成半導體裝置200的一或多個其他薄層及/或結構。這減少及/或防止了對閘極結構222的傷害，否則這些傷害將由一或多個薄層及/或結構的形成而引起。接著執行替換閘極製程(replacement gate process,RGP)以移除虛擬閘極結構，並以閘極結構222(例如：替換閘極結構)取代虛擬閘極結構。
一或多個間隔物層234可被包括在閘極結構222的側壁上方及/或之上。一或多個間隔物層234可包括一或多種低介電常數(低k值)材料，其所具有的介電常數小於氧化矽的介電常數(例如：小於約3.9)、氧化矽(SiOx)、氮氧化矽(SiON)、氮化矽(SixNy)、碳氮氧化矽(SiOCN)及/或其他合適的介電材料。
一或多個間隔物層234可包括被包括在閘極結構222之側壁上的間隔物層234a，以及被包括在間隔物層234a上的另一個間隔物層234b。間隔物層234a的末端可以包裹環繞間隔物層234b的末端，如第2圖所示。並且，間隔物層234a的末端可以相鄰於或是靠近半導體裝置200之主動區的側面(例如：靠近NMOS主動區208a的側面、靠近PMOS主動區208b的側面)，及/或可以相鄰於或是靠近隔離區域210的側面。間隔物層234a的末端位置，亦可靠近半導體裝置200之一或多個源極/汲極區域(例如：一或多個NMOS源極/汲極區域212a、一或多個PMOS源極/汲極區域212b)的緩衝層216的末端及/或磊晶層218的末端。
半導體裝置200亦可包括位於STI區域206上方的層間介電(ILD)層236。ILD層236可被稱為ILD0層。ILD層236可被包括在半導體裝置200的閘極結構222之間，以在半導體裝置200的閘極結構222及/或源極/汲極區域等結構之間提供電性隔離及/或絕緣，聊舉為例。ILD層236可包括氮化矽(SiNx)、氧化物(例如：氧化矽(SiOx)及/或其他氧化物材料)、及/或其他類型的介電材料。ILD層236可被接觸蝕刻停止層(CESL)238所圍繞，接觸蝕刻停止層238可以包括氧化鋁(Al2O3)、氮化鋁(AlN)、氮化矽(SiN)、氮氧化矽(SiOxNy)、氮氧化鋁(AlON)及/或氧化矽(SiOx)等，聊舉為例。
如第2圖所示，ILD層236的一部分可以在閘極結構222的底部下方延伸。ILD層236之位於閘極結構222的底部下方的部分，可被包括在氧化物區域240中，其中氧化物區域240被包括在STI區206之內。氧化物區域240可包括氧化矽(SiOx)及/或其他氧化物材料。
如第2圖所示以及如同本文所更加詳細描述的(例如：結合第3A圖、第3B圖、第4A圖及第4B圖等，聊舉為例)，在半導體裝置200的俯視圖中，NMOS源極/汲極區域212a的一或多個側面與PMOS源極/汲極區域212b的一或多個側面，在Y方向上是交錯的或是偏移的。換句話說，儘管NMOS源極/汲極區域212a的側面(或邊緣)與PMOS源極/汲極區域212b的側面(或邊緣)可以是大致上平行的，但是在半導體裝置200的俯視圖中，NMOS源極/汲極區域212a的側面(或邊緣)與PMOS源極/汲極區域212b的側面(或邊緣)並未沿著X方向對準(例如：並未在相同的平面上)。這導致了在靠近隔離區域210兩側的NMOS源極/汲極區域212a與PMOS源極/汲極區域212b之間，隔離區域210的奈米片層是彎曲的。隔離區域210的彎曲形狀，增加了靠近隔離區域210兩側的NMOS源極/汲極區域212a 與PMOS源極/汲極區域212b之間的距離，此距離大於若是隔離區域210為矩形形狀的狀況(以及若是隔離區域210的側面在NMOS源極/汲極區域212a與PMOS源極/汲極區域212b之間呈直線)。由隔離區域210的彎曲形狀所提供的，在NMOS源極/汲極區域212a與PMOS源極/汲極區域212b之間的增加的距離，在NMOS源極/汲極區域212a與PMOS源極/汲極區域212b之間提供了增加的隔離，並且降低了在半導體裝置200的製造期間，NMOS源極/汲極區域212a與PMOS源極/汲極區域212b合併的可能。
如上所述，提供了第2圖以作為範例。其他的範例可以不同於參照第2圖所描述的內容。
第3A圖及第3B圖所示的圖式，係本文所述之半導體裝置200的一部分的範例性實施例300。具體來說，第3A圖及第3B圖為半導體裝置200之一部分的俯視圖，並且顯示了在半導體裝置200的俯視圖中所能看見的特徵、結構及/或薄層。
如第3A圖所示，隔離區域210可包括第一邊緣302以及第二邊緣304。第一邊緣302可在相鄰於或是靠近隔離區域210之第一側的NMOS源極/汲極區域212a的緩衝層216，與相鄰於或是靠近隔離區域210之第二側的PMOS源極/汲極區域212b的緩衝層216之間延伸，其中第二側與第一側相對。第二邊緣304可以在NMOS源極/汲極區域212a的緩衝層216與PMOS源極/汲極區域212b的緩衝層216之間延伸。
第一邊緣302及第二邊緣304位於隔離區域210的相對兩側，並且與閘極結構222相鄰。應注意的是，相鄰於第一邊緣302及第二邊緣304的閘極結構222，亦可包裹環繞隔離區域210的頂部。然而，為使說明清晰，閘極結構222 之包裹環繞隔離區域210的頂部的部分，在第3A圖中被省略。
如同第3A圖所進一步顯示的，在半導體裝置200的俯視圖中，第一邊緣302及第二邊緣304是彎曲的。第一邊緣302及第二邊緣304在NMOS源極/汲極區域212a的緩衝層216與PMOS源極/汲極區域212b的緩衝層216之間可以是彎曲的。第一邊緣302及第二邊緣304的彎曲，可以來自於在半導體裝置200的Y方向上，NMOS源極/汲極區域212a之一或多個側面與PMOS源極/汲極區域212b之一或多個側面的偏移。附加地及/或替代性地，第一邊緣302及第二邊緣304的彎曲，可以來自於NMOS源極/汲極區域212a在Y方向上的長度，相較之下大於PMOS源極/汲極區域212b在Y方向上的長度。
如同第3A圖所進一步顯示的，NMOS主動區208a或是PMOS主動區208b中的一或多者，可以在Y方向的相對兩側上包括凹槽306。凹槽306的產生，可以是在半導體裝置200的製造中所執行之一或多個製程操作的結果。舉例來說，隔離襯墊可被形成在半導體裝置200的奈米片層的側壁上，並且一或多個虛擬閘極結構可被形成在隔離襯墊上方。隨後，奈米片層可被蝕刻以形成NMOS主動區208a、PMOS主動區208b以及隔離區域210。在替換閘極製程中，一或多個虛擬閘極結構可以與隔離襯墊一同被移除。隔離襯墊的移除，可能導致蝕刻進入到NMOS主動區208a的側壁之中及/或PMOS主動區208b的側壁之中(並且在一些案例中，進入到隔離區域210的側壁之中)，這帶來了凹槽306的形成。凹槽306可以防止或是降低閘極結構222擠出(extrusion)到相鄰之源極/汲極區域(例如：相鄰的NMOS源極/汲極區域212a、相鄰的PMOS源極/汲極區域212b)內的可能，否則這將會導致閘極結構222與相鄰的源極/汲極區域之間的電性短路。
第3B圖顯示了隔離區域210的特寫俯視圖。如第3B圖所示，隔離 區域210可包括連接區域308以及連接區域310。連接區域308與連接區域310可以位於隔離區域210的相對兩側。連接區域308包括隔離區域210之與相鄰NMOS源極/汲極區域212a接觸的部分。隔離區域210的連接區域308，可以大致上跨越NMOS源極/汲極區域212a之緩衝層216在Y方向上的整個長度。這防止或降低了NMOS源極/汲極區域212a之磊晶層218突出至與隔離區域210相關的閘極結構222之中的可能。
連接區域310包括隔離區域210之與相鄰PMOS源極/汲極區域212b接觸的部分。隔離區域210的連接區域310，可以大致上跨越PMOS源極/汲極區域212b之緩衝層216在Y方向上的整個長度。這防止或降低了PMOS源極/汲極區域212b之磊晶層218突出至與隔離區域210相關的閘極結構222之中的可能。NMOS源極/汲極區域212a以及PMOS源極/汲極區域212b之緩衝層216在X方向上的寬度，可以小於間隔物層234的寬度，以進一步防止或降低NMOS源極/汲極區域212a以及PMOS源極/汲極區域212b之磊晶層218突出至與隔離區域210相關的閘極結構222之中的可能。
如同第3B圖所進一步顯示的，第一邊緣302可包括複數彎曲片段，它們具有不同的斜率、不同的長度及/或一或多種其他不同尺寸。第一邊緣302可包括相鄰於連接區域308的彎曲片段312、相鄰於連接區域310的彎曲片段314、以及介於彎曲片段312與314之間的彎曲片段316。彎曲片段316所具有的長度，可以相較之下大於彎曲片段312及314的長度。相較於彎曲片段316的斜率，彎曲片段312及314可以具有較平或較淺的斜率。
第二邊緣304可包括相鄰於連接區域308的彎曲片段318、相鄰於連接區域310的彎曲片段320、以及介於彎曲片段318與320之間的彎曲片段322。 彎曲片段318所具有的長度，可以相較之下大於彎曲片段320及322的長度。彎曲片段318可以具有最大的斜率，緊接在後的是彎曲片段322的斜率，再之後是彎曲片段320的斜率。第二邊緣304的彎曲造成了隔離區域210的一部分(且因此，隔離區域210之奈米片層的一部分)位於閘極結構222與NMOS源極/汲極區域212a的緩衝層216之間。
第二邊緣304沿著彎曲片段318-322的總長度，可以相較之下大於第一邊緣302沿著彎曲片段312-316的長度。舉例來說，這可能是由於NMOS源極/汲極區域212a與PMOS源極/汲極區域212b在Y方向上的相對位置，及/或由於NMOS源極/汲極區域212a與PMOS源極/汲極區域212b的尺寸在Y方向上的差異等原因，聊舉為例。
第二邊緣304沿著彎曲片段318-322的總曲率半徑，可以相較之下大於第一邊緣302沿著彎曲片段312-316的總曲率半徑。舉例來說，第二邊緣304的曲率半徑可被包括在約0.8奈米至約1.2奈米的範圍內，而第一邊緣302的曲率半徑則可被包括在約0.5奈米至約0.9奈米的範圍內。形成隔離區域210使得第二邊緣304的曲率半徑被包括在約0.8奈米至約1.2奈米的範圍內，並且使得第一邊緣302的曲率半徑被包括在約0.5奈米至約0.9奈米的範圍內一事，可以降低NMOS源極/汲極區域212a與閘極結構222之間還有PMOS源極/汲極區域212b與閘極結構222之間擠壓的可能。不過，這些範圍的其他數值同樣包括在本揭露的範圍內。
如上所述，提供了第3A圖及第3B圖以作為範例。其他的範例可以不同於參照第3A圖及第3B圖所描述的內容。
第4A圖至第4C圖所示的圖式，係本文所述之半導體裝置200的多種尺寸的範例性實施例400。具體來說，第4A圖至第4C圖顯示了半導體裝置200 的多種俯視圖尺寸。
如第4A圖所示，半導體裝置200的範例性尺寸可包括偏移O1，偏移O1介於X方向上之隔離區域210的兩側上之NMOS主動區208a的第一邊緣與對應之PMOS主動區208b的第一邊緣之間。偏移O1可以在Y方向上。換句話說，NMOS主動區208a與PMOS主動區208b各自的第一邊緣，位於X方向上的不同平面中。在一些實施例中，偏移O1可被包括在約15奈米至約30奈米的範圍內。不過，此範圍的其他數值同樣包括在本揭露的範圍內。
如同第4A圖所進一步顯示的，半導體裝置200的範例性尺寸可包括偏移O2，偏移O2介於NMOS主動區208a的第二邊緣與對應之PMOS主動區208b的第二邊緣之間，其中NMOS主動區208a的第二邊緣與NMOS主動區208a的第一邊緣相對，而PMOS主動區208b的第二邊緣與PMOS主動區208b的第一邊緣相對。偏移O2可以在Y方向上。換句話說，NMOS主動區208a與PMOS主動區208b各自的第二邊緣，位於X方向上的不同平面中。在一些實施例中，偏移O2可被包括在約15奈米至約150奈米的範圍內。不過，此範圍的其他數值同樣包括在本揭露的範圍內。
如同第4A圖所進一步顯示的，半導體裝置200的範例性尺寸可包括隔離區域210的寬度W1，寬度W1介於隔離區域210兩側上的NMOS源極/汲極區域212a與PMOS源極/汲極區域212b之間，並且介於連接區域308與310之間。偏移O1與偏移O2導致了寬度W1在連接區域308與310之間以斜線(diagonal)的方式跨越隔離區域210，而不是完全在X方向上，與寬度W1完全在X方向上相比，這增加了寬度W1的大小。舉例來說，偏移O1與偏移O2可以帶來包括在約18奈米至約60奈米之範圍內的寬度W1(例如：斜線寬度)，而在相鄰於隔離區域210兩側 的接觸蝕刻停止層238之間的寬度W2，則可以包括在約10奈米至約50奈米的範圍內。包括在約18奈米至約60奈米之範圍內的寬度W1，相較於若是寬度W1完全在X方向上，能夠使隔離區域210在NMOS源極/汲極區域212a與PMOS源極/汲極區域212b之間提供增加的電性隔離，並且可以降低NMOS源極/汲極區域212a與PMOS源極/汲極區域212b之間合併的可能。偏移O1與偏移O2可被包括在上述之各自的偏移範圍內，以達成包括在此範圍內的寬度W1。不過，寬度W1之範圍的其他數值，同樣包括在本揭露的範圍內。
如第4B圖所示，半導體裝置200的範例性尺寸可包括隔離區域210之一部分的寬度W3，寬度W3介於與隔離區域210相關之閘極結構222與相鄰於隔離區域210之NMOS源極/汲極區域212a的緩衝層216之間。在一些實施例中，寬度W3被包括在約5奈米至約20奈米的範圍內，以降低NMOS源極/汲極區域212a擠壓到閘極結構222之內的可能，並且在隔離區域210的奈米片層中提供足夠的區域，以用於隔離區域210中之內部間隔物224的形成。不過，此範圍的其他數值同樣包括在本揭露的範圍內。
如同第4B圖所進一步顯示的，半導體裝置200的範例性尺寸，可包括一或多個NMOS主動區208a在半導體裝置200之Y方向上的長度L1。在一些實施例中，長度L1被包括在約30奈米至約150奈米的範圍內，以為NMOS源極/汲極區域212a達成足夠的磊晶生長，並降低NMOS源極/汲極區域212a被擠壓出去的可能。不過，此範圍的其他數值同樣包括在本揭露的範圍內。
如同第4B圖所進一步顯示的，半導體裝置200的範例性尺寸，可包括一或多個PMOS主動區208b在半導體裝置200之Y方向上的長度L2。一或多個NMOS主動區208a的長度L1，可以相較之下大於一或多個PMOS主動區208b的 長度L2，這可以在單獨的狀態下或是在與偏移O1及O2結合的狀態下，使得隔離區域210形成為具有第4B圖所示之不對稱且彎曲的形狀。然而，在其他實施例中，長度L1與長度L2是大致上相同的長度。在一些實施例中，長度L2被包括在約25奈米至約60奈米的範圍內，以為PMOS源極/汲極區域212b達成足夠的磊晶生長，並降低PMOS源極/汲極區域212b被擠壓出去的可能。不過，此範圍的其他數值同樣包括在本揭露的範圍內。
如同第4B圖所進一步顯示的，半導體裝置200的範例性尺寸，可包括隔離區域210之奈米片層在第二邊緣304的彎曲的底部與第二邊緣304的彎曲的頂部之間的長度L3。在一些實施例中，長度L3被包括在約15奈米至約150奈米的範圍內，以降低相鄰於隔離區域210的NMOS源極/汲極區域212a被擠出到與隔離區域210相關之閘極結構222內的可能。不過，此範圍的其他數值同樣包括在本揭露的範圍內。
如同第4B圖所進一步顯示的，半導體裝置200的範例性尺寸，可包括介於隔離區域210之第一邊緣302的彎曲的底部與第一邊緣302之彎曲的頂部之間的長度L4。長度L4可對應於在Y方向上，隔離區域210之向外延伸超過NMOS源極/汲極區域212a之緩衝層216的部分(包括第一邊緣302的部分)的長度。在一些實施例中，長度L4被包括在約15奈米至約30奈米的範圍內，以降低相鄰於隔離區域210的PMOS源極/汲極區域212b被擠出到與隔離區域210相關之閘極結構222內的可能。不過，此範圍的其他數值同樣包括在本揭露的範圍內。
如第4C圖所示，半導體裝置200的範例性尺寸可包括隔離區域210之連接區域308的長度L5，其中連接區域308相鄰於或是靠近與隔離區域210相鄰之NMOS源極/汲極區域212a的緩衝層216。在一些實施例中，長度L3可以小 於長度L5。長度L5可以相較之下大於長度L3，以在連接區域中提供足夠的區域以用於隔離區域210與NMOS源極/汲極區域212a之間的連接。在一些實施例中，長度L5與長度L1大致上相同。在一些實施例中，NMOS源極/汲極區域212a之緩衝層216的長度，小於或是約略等於隔離區域210在連接區域308中的長度L5，以降低NMOS源極/汲極區域212a被擠壓到閘極結構222內的可能，這可以降低NMOS源極/汲極區域212a與PMOS源極/汲極區域212b之間沿著第一邊緣302及/或沿著第二邊緣304合併的可能。在一些實施例中，長度L5被包括在約30奈米至約150奈米的範圍內，以在連接區域中提供足夠的區域以用於隔離區域210與NMOS源極/汲極區域212a之間的連接。不過，此範圍的其他數值同樣包括在本揭露的範圍內。
如同第4C圖所進一步顯示的，半導體裝置200的範例性尺寸可包括隔離區域210之連接區域310的長度L6，其中連接區域310相鄰於或是靠近與隔離區域210相鄰之PMOS源極/汲極區域212b的緩衝層216。在一些實施例中，長度L4可以相較之下小於長度L6。長度L6可以相較之下大於長度L4，以在連接區域中提供足夠的區域以用於隔離區域210與PMOS源極/汲極區域212b之間的連接。在一些實施例中，長度L6與長度L2可以大致上相同。在一些實施例中，PMOS源極/汲極區域212b之緩衝層216的長度，小於或是約略等於隔離區域210在連接區域310中的長度，以降低PMOS源極/汲極區域212b被擠壓到閘極結構222內的可能，這可以降低NMOS源極/汲極區域212a與PMOS源極/汲極區域212b之間沿著第一邊緣302及/或沿著第二邊緣304合併的可能。在一些實施例中，長度L6被包括在約15奈米至約30奈米的範圍內，以在連接區域中提供足夠的面積以用於隔離區域210與PMOS源極/汲極區域212b之間的連接，並降低PMOS源極/汲極區 域212b被擠壓到與隔離區域210相關之閘極結構222內的可能。不過，此範圍的其他數值同樣包括在本揭露的範圍內。
如同第4C圖所進一步顯示的，半導體裝置200的範例性尺寸包括連接區域310的厚度T1。厚度T1可被包括在約5奈米至約20奈米的範圍內，以降低PMOS源極/汲極區域212b被擠壓到閘極結構222內的可能，並且為隔離區域210之連接區域310中的內部間隔物224達成足夠的生長。不過，此範圍的其他數值同樣包括在本揭露的範圍內。
如上所述，提供了第4A圖至第4C圖以作為範例。其他的範例可以不同於參照第4A圖至第4C圖所描述的內容。
第5A圖及第5B圖所示的圖式，係本文所述之半導體裝置200的一些部分的範例性實施例500。第5A圖的頂部部分顯示了半導體裝置之一部分的俯視圖，而第5A圖的底部部分則顯示了半導體裝置200之一部分沿著俯視圖中的截面平面A-A的截面圖(對應於第2圖中的截面平面A-A)。俯視圖中的截面平面A-A沿著半導體裝置200中的X方向，並且包括NMOS主動區208a的一部分、NMOS源極/汲極區域212a的一些部分、隔離區域210的一部分、PMOS主動區208b的一部分、以及PMOS源極/汲極區域212b的一些部分。
在沿著第5A圖之截面平面A-A的截面圖中，隔離區域210沿著X方向與隔離區域210兩側的上的NMOS源極/汲極區域212a及PMOS源極/汲極區域212b並排(side-by-side)。在沿著第5A圖之截面平面A-A的截面圖中，NMOS源極/汲極區域212a介於隔離區域210與NMOS主動區208a之間。在沿著第5A圖之截面平面A-A的截面圖中，PMOS源極/汲極區域212b介於隔離區域210與PMOS主動區208b之間。
如第5A圖的截面圖所示，NMOS主動區208a的奈米片層與相關之閘極結構222的奈米片層交替。閘極結構222完全地包裹環繞NMOS主動區208a的奈米片層。NMOS主動區208a的奈米片層以及與NMOS主動區208a相關之閘極結構222的奈米片層，可被包括在NMOS源極/汲極區域212a之間。NMOS源極/汲極區域212a可被包括在磊晶區域214上方，並且其中的每一者可以包括緩衝層216、磊晶層218以及磊晶層220。內部間隔物224可被包括在閘極結構222之奈米片層的末端上的空腔中，並且介於閘極結構222與NMOS源極/汲極區域212a的磊晶層218之間。NMOS源極/汲極區域212a的緩衝層216被包含在內部間隔物224之間，以及NMOS主動區208a的奈米片層與磊晶層218之間，使得緩衝層216並未在間隔物層234上方延伸且並未延伸至閘極結構222之中。緩衝層216被包括在磊晶區域214與NMOS源極/汲極區域212a的磊晶層218之間，以降低摻雜物擴散到NMOS主動區208a下方之平臺區域204中的可能。
由於磊晶層220中相對較高的鍺濃度(例如：處於約25%至約55%鍺的範圍內)，磊晶層220可被包含在磊晶層218中的凹槽內，且具有與最上方之內部間隔物224大致上相同的高度或是高於最上方之內部間隔物224，以限制磊晶層220的生長區域。這可以降低在磊晶層220中形成缺陷的可能。
如同第5A圖的截面圖所進一步顯示的，PMOS主動區208b的奈米片層與相關之閘極結構222的奈米片層交替。閘極結構222完全地包裹環繞PMOS主動區208b的奈米片層。PMOS主動區208b的奈米片層以及與PMOS主動區208b相關之閘極結構222的奈米片層，可被包括在PMOS源極/汲極區域212b之間。PMOS源極/汲極區域212b可被包括在磊晶區域214上方，並且其中的每一者可以包括緩衝層216、磊晶層218以及磊晶層220。內部間隔物224可被包括在閘極結 構222之奈米片層的末端上的空腔中，並且介於閘極結構222與PMOS源極/汲極區域212b的磊晶層218之間。PMOS源極/汲極區域212b的緩衝層216被包含在內部間隔物224之間，以及PMOS主動區208b的奈米片層與磊晶層218之間，使得緩衝層216並未在間隔物層234上方延伸且並未延伸至閘極結構222之中。緩衝層216被包括在磊晶區域214與PMOS源極/汲極區域212b的磊晶層218之間，以降低摻雜物擴散到PMOS主動區208b下方之平臺區域204中的可能。
由於磊晶層220中相對較高的鍺濃度(例如：處於約25%至約55%鍺的範圍內)，磊晶層220可被包含在磊晶層218中的凹槽內，且具有與最上方之內部間隔物224大致上相同的高度或是高於最上方之內部間隔物224，以限制磊晶層220的生長區域。這可以降低在磊晶層220中形成缺陷的可能。
如同第5A圖的截面圖所進一步顯示的，隔離區域210的奈米片層與相關之閘極結構222的奈米片層交替。閘極結構222完全地包裹環繞隔離區域210的奈米片層。隔離區域210的奈米片層以及與隔離區域210相關之閘極結構222的奈米片層，可被包括在NMOS源極/汲極區域212a與PMOS源極/汲極區域212b之間。
第5B圖的頂部部分顯示了半導體裝置之一部分的俯視圖，而第5B圖的底部部分則顯示了半導體裝置200之一部分沿著俯視圖中的截面平面B-B的截面圖(對應於第2圖中的截面平面B-B)。俯視圖中的截面平面B-B沿著半導體裝置200中的X方向，並且包括NMOS主動區208a的一部分、NMOS源極/汲極區域212a的一部分、隔離區域210的一部分、與隔離區域210相關之閘極結構222的一部分、ILD層236的一部分、以及與PMOS主動區208b相關之閘極結構222的一部分。
在沿著第5B圖之截面平面B-B的截面圖中，隔離區域210與NMOS源極/汲極區域212a以及閘極結構222並排，其中閘極結構222包裹環繞隔離區域210的奈米片層。在沿著第5B圖之截面平面B-B的截面圖中，NMOS源極/汲極區域212a介於隔離區域210與NMOS主動區208a之間。在沿著第5B圖之截面平面B-B的截面圖中，閘極結構222介於隔離區域210與ILD層236之間。ILD層236在Y方向上相鄰於PMOS源極/汲極區域212b。
由於隔離區域210之奈米片層的彎曲，隔離區域210在第5A圖的截面平面A-A中相鄰於PMOS源極/汲極區域212b，並且在在第5B圖的截面平面B-B中相鄰於閘極結構222。由於隔離區域210之奈米片層的彎曲，隔離區域210之奈米片層在第5A圖的截面平面A-A之X方向上的寬度，亦相較之下大於隔離區域210之奈米片層在第5B圖的截面平面B-B之X方向上的寬度W3。如同沿著第5B圖之截面平面B-B的截面圖所進一步顯示的，ILD層236可包括位於氧化物區域240中之彎曲的底部部分502，其中氧化物區域240位於STI區206內。
如上所述，提供了第5A圖及第5B圖以作為範例。其他的範例可以不同於參照第5A圖及第5B圖所描述的內容。
第6A圖至第6F圖係本文所述之範例性實施例600的圖式。範例性實施例600包括形成用於半導體裝置200之隔離區域210的範例，其中隔離區域210包括不對稱及/或彎曲的形狀。一或多個半導體製程機台102-112可以執行結合第6A圖至第6F圖所述的一或多個操作。
第6A圖的頂部部分顯示了半導體裝置之一部分的俯視圖，而第6A圖的底部部分則顯示了半導體裝置200之一部分沿著俯視圖中的截面平面A-A的截面圖(對應於第2圖中的截面平面A-A)。如第6A圖所示，半導體裝置200 之製程的執行與半導體基板202有關。沉積機台102可在半導體基板202上方及/或之上形成或是沉積奈米片堆疊。奈米片堆疊可被稱為超晶格(superlattice)。在一些實施例中，於形成奈米片疊層之前，執行與半導體基板202有關的一或多個操作。舉例來說，可以執行抗接面擊穿(anti-punch through,APT)佈植操作。可在半導體基板202的一或多個區域中執行APT佈植操作，其中半導體裝置200的主動區將被形成在這一或多個區域上方。舉例來說，APT佈植操作的執行，可以降低及/或防止擊穿或是不希望出現的擴散進入到半導體基板202之中。
奈米片堆疊包括複數交替層，這些交替層設置在大致上垂直於半導體基板202的方向上(Z方向)。舉例來說，奈米片堆疊包括半導體基板202上方之第一薄層602與第二薄層604的垂直交替層。第6A圖所示之第一薄層602的數量以及第二薄層604的數量僅為範例，並且第一薄層602與第二薄層604的其他數量同樣包括在本揭露的範圍內。在一些實施例中，第一薄層602與第二薄層604被形成為具有不同厚度。舉例來說，第二薄層604可被形成為所具有的厚度相較之下大於第一薄層602的厚度。在一些實施例中，第一薄層602(或其子集)被形成為所具有的厚度處於約4奈米至約7奈米的範圍內。在一些實施例中，第二薄層604(或其子集)被形成為所具有的厚度處於約8奈米至約12奈米的範圍內。不過，第一薄層602之厚度以及第二薄層604之厚度的其他範圍，同樣包括在本揭露的範圍內。
第一薄層602包括第一材料成分，而第二薄層604包括第二材料成分。在一些實施例中，第一材料成分與第二材料成分為相同的材料成分。在一些實施例中，第一材料成分與第二材料成分為不同的材料成分。作為範例，第一薄層602可包括矽鍺(SiGe)，而第二薄層604可包括矽(Si)。第一材料成分與第 二材料成分具有不同的氧化速率及/或蝕刻選擇性。
如同本文所述，第二薄層604可以經歷製程，以形成半導體裝置200之奈米結構電晶體的主動區(例如：NMOS主動區208a、PMOS主動區208b)的奈米結構通道或是奈米片層。進一步地，第二薄層604可以經歷製程，以形成半導體裝置200之二或多個奈米結構電晶體之間的隔離區域210的奈米結構通道或是奈米片層。第一薄層602為犧牲閘極結構或是犧牲奈米片層，它們最終會被移除並且用於定義相鄰的奈米結構通道或是奈米片層之間垂直距離，以用於隨後形成之半導體裝置200的閘極結構222。因此，第一薄層602可被稱為犧牲層，而第二薄層604可被稱為通道層。
沉積機台102沉積及/或生長奈米片堆疊的交替層，以包括半導體基板202上的奈米結構(例如：奈米片)。舉例來說，沉積機台102藉由磊晶生長來生長交替層。不過，其他的製程亦可被用來形成奈米片堆疊的交替層。奈米片堆疊之交替層的磊晶生長，可藉由下列方法執行：分子束磊晶(MBE)製程、金屬有機化學氣相沉積(MOCVD)製程、及/或其他合適的磊晶生長製程。在一些實施例中，磊晶生長的薄層，例如第二薄層604，包括與半導體基板202之材料相同的材料。在一些實施例中，第一薄層602及/或第二薄層604包括與半導體基板202之材料不同的材料。如上所述，在一些實施例中，第一薄層602包括磊晶生長的矽鍺(SiGe)層，而第二薄層604包括磊晶生長的矽(Si)層。替代性地，第一薄層602及/或第二薄層604可包括其他材料，例如鍺(Ge)；包括化合物半導體材料，例如碳化矽(SiC)、砷化鎵(GaAs)、磷化鎵(GaP)、磷化銦(InP)、砷化銦(IAs)、銻化銦(InSb)；包括合金半導體，例如矽鍺(SiGe)、磷砷化鎵(GaAsP)、砷化鋁銦(AlInAs)、砷化鋁鎵(AlGaAs)、砷化銦鎵(InGaAs)、磷化鎵銦(GaInP)、磷砷化鎵銦 (GaInAsP)；及/或其組合。可以基於提供不同的氧化特性、不同的蝕刻選擇性特性及/或其他不同的特性，來選擇第一薄層602的材料及/或第二薄層604的材料。
在一些實施例中，沉積機台102可在奈米片堆疊上方及/或之上形成一或多個附加的薄層。舉例來說，硬遮罩(HM)層可被形成奈米片堆疊上方及/或之上(例如：在奈米片堆疊最頂部的第二薄層604上)。作為另一個範例，覆蓋層(capping layer)被形成在硬遮罩層上方及/或之上。作為另一個範例，包括氧化物層以及氮化物層的另一個硬遮罩層可被形成在覆蓋層上方及/或之上。一或多個硬遮罩(HM)層可被用於形成半導體裝置200的一或多個結構。氧化物層可作為奈米片堆疊與氮化物層之間的黏著(adhesion)層，並且可以扮演蝕刻氮化物層時的蝕刻停止層。一或多個硬遮罩層可包括矽鍺(SiGe)、氮化矽(SixNy)、氧化矽(SiOx)及/或其他材料。覆蓋層可包括矽(Si)及/或其他材料。在一些實施例中，覆蓋層由與半導體基板202相同的材料形成。在一些實施例中，一或多個附加的薄層被熱生長、藉由CVD、PVD、ALD進行沉積、及/或使用其他沉積技術形成。
第6B圖的頂部部分顯示了半導體裝置之一部分的俯視圖，而第6B圖的底部部分則顯示了半導體裝置200之一部分沿著俯視圖中的截面平面A-A的截面圖(對應於第2圖中的截面平面A-A)。如第6B圖所示，奈米片堆疊之交替的第一薄層602與第二薄層604以及半導體基板202被蝕刻，以移除奈米片堆疊之交替的第一薄層602與第二薄層604的一些部分，並且移除半導體基板202的一些部分。在蝕刻操作之後，奈米片堆疊之交替的第一薄層602與第二薄層604的剩餘部分，沿著半導體裝置200之俯視圖的X方向包括第一半導體裝置區域606、第二半導體裝置區域608、以及在第一半導體裝置區域606與第二半導體裝置區域608之間延伸的過渡區域610。
第一半導體裝置區域606可以包括其中將會形成半導體裝置200之NMOS奈米結構電晶體的區域。第二半導體裝置區域608可以包括其中將會形成半導體裝置200之PMOS奈米結構電晶體的區域。過渡區域610可以包括其中將會形成半導體裝置200之隔離區域210的區域。
第一半導體裝置區域606、第二半導體裝置區域608以及過渡區域610的形成，可藉由任何合適的半導體製程技術來進行。舉例來說，沉積機台102、曝光機台104、顯影機台106及/或蝕刻機台108可以使用一或多個微影製程，包含雙重圖案化或是多重圖案化(multi-patterning)製程，來形成第一半導體裝置區域606、第二半導體裝置區域608以及過渡區域610。一般而言，雙重圖案化或是多重圖案化製程結合了微影與自我對準(self-aligned)製程，允許所創建的圖案具有較小的間距，例如小於另外使用單一、直接的微影製程所能獲得的間距。舉例來說，可以在基板上方形成犧牲層，並且使用微影製程將之圖案化。使用自我對準製程沿著圖案化之犧牲層的側壁形成間隔物。犧牲層接著被移除，並且剩餘的間隔物可接著被用於圖案化鰭片結構。
在一些實施例中，沉積機台102在硬遮罩層上方及/或之上形成光阻層，包括曝光機台104將光阻層曝光於輻射(例如：深紫外光(UV)輻射、極紫外光(EUV)輻射))中、執行曝後烤製程(例如：自光阻層移除殘留的溶劑)、以及顯影機台106顯影光阻層以在光阻層中形成圖案，此圖案將用於圖案化硬遮罩層。在一些實施例中，將光阻層圖案化以形成圖案是使用電子束(e-beam)微影製程，並且使用蝕刻以將圖案轉移至硬遮罩層。蝕刻機台108可接著基於硬遮罩層中的圖案，蝕刻進入交替的第一薄層602與第二薄層604之中以及進入半導體基板202之中，以形成第一半導體裝置區域606、第二半導體裝置區域608以及過渡 區域610。
如同第6B圖所進一步顯示的，第一半導體裝置區域606與第二半導體裝置區域608是沿著X方向在Y方向上交錯的。換句話說，第一半導體裝置區域606的邊緣與第二半導體裝置區域608的邊緣，在沿著X方向的不同平面中。第一半導體裝置區域606與第二半導體裝置區域608的交錯，導致了第6B圖所示之過渡區域610的不對稱及/或彎曲的形狀。過渡區域610包括第一邊緣302以及第二邊緣304，它們在第一半導體裝置區域606與第二半導體裝置區域608之間是彎曲的。
第6C圖的頂部部分顯示了半導體裝置之一部分的俯視圖，而第6C圖的底部部分則顯示了半導體裝置200之一部分沿著俯視圖中的截面平面A-A的截面圖(對應於第2圖中的截面平面A-A)。如第6C圖所示，隔離襯墊612可被形成在最頂部之第二薄層604的側壁上以及頂部表面上。多晶矽(PO)層可被形成在隔離襯墊612上方及/或之上。在一些實施例中，隔離襯墊612對應STI區域206的一部分，其中STI區域206被沉積在第一半導體裝置區域606、第二半導體裝置區域608以及過渡區域610周圍。沉積機台102可以使用CVD技術、PVD技術、ALD技術、磊晶技術及/或其他合適的沉積技術來沉積隔離襯墊612以及多晶矽層。
隔離襯墊612可以包括介電材料，例如氧化矽(SiOx)、氮化矽(SixNy)、氮氧化矽(SiON)、氟摻雜之矽酸鹽玻璃(FSG)、低k值介電材料及/或其他合適的絕緣材料。多晶矽層可以包括多晶矽及/或其他合適的材料。
多晶矽層的一些部分以及隔離襯墊612的對應部分可被移除。多晶矽層的剩餘部分可對應虛擬閘極結構614，其中隔離襯墊612的剩餘部分被包括在虛擬閘極結構614與半導體裝置200的奈米片堆疊之間。虛擬閘極結構可被 包括在第一半導體裝置區域606中之奈米片堆疊的側壁上方，並且可以包裹環繞第一半導體裝置區域606中之奈米片堆疊的側壁。虛擬閘極結構可被包括在第二半導體裝置區域608中之奈米片堆疊的側壁上方，並且可以包裹環繞第二半導體裝置區域608中之奈米片堆疊的側壁。虛擬閘極結構可被包括在過渡區域610中之奈米片堆疊的側壁上方，並且可以包裹環繞過渡區域610中之奈米片堆疊的側壁。附加的虛擬閘極結構614可被包括在半導體裝置200中。
在一些實施例中，光阻層中的圖案被用於蝕刻隔離襯墊612以及多晶矽層，以形成虛擬閘極結構614。在這些實施例中，沉積機台102在多晶矽層上形成光阻層。曝光機台104將光阻層曝光於輻射源中以圖案化光阻層。顯影機台106顯影並移除光阻層的一些部分以曝露圖案。蝕刻機台108基於此圖案蝕刻多晶矽層以及隔離襯墊612，以形成虛擬閘極結構614。在一些實施例中，蝕刻操作包括電漿蝕刻操作、濕式化學蝕刻操作及/或其他類型的蝕刻操作。在一些實施例中，光阻移除機台移除光阻層的剩餘部分(例如：使用化學剝離劑、電漿灰化及/或其他的技術)。在一些實施例中，會使用硬遮罩層，以作為基於圖案蝕刻多晶矽層的替代性蝕刻技術。在一些實施例中，光阻移除機台移除光阻層的剩餘部分(例如：使用化學剝離劑、電漿灰化及/或其他的技術)。
第6D圖的頂部部分顯示了半導體裝置之一部分的俯視圖，而第6D圖的底部部分則顯示了半導體裝置200之一部分沿著俯視圖中的截面平面A-A的截面圖(對應於第2圖中的截面平面A-A)。如第6D圖所示，間隔物層234可被形成在虛擬閘極結構614的側壁上方及/或之上。沉積機台102可順應性地沉積間隔物層234，並且蝕刻機台108可以回蝕刻順應性地沉積的材料，使得間隔物層234保留在虛擬閘極結構614的側壁上。在一些實施例中，間隔物層234包括多 種類型的間隔物層。舉例來說，間隔物層234可包括形成在虛擬閘極結構614之側壁上的間隔物層234a(有時被稱為密封(seal)間隔物層)，以及形成在間隔物層234a上的間隔物層234b(有時被稱為體(bulk)間隔物層)。間隔物層234a與234b可以由相似的材料或是不同的材料所形成。在一些實施例中，間隔物層234b的形成並未使用電漿表面處理(treatment)，其中電漿表面處理有用於間隔物層234a。
如同第6D圖所進一步顯示的，間隔物層234被形成在過渡區域610中之虛擬閘極結構614的側壁的子集上。間隔物層234可被包括在連接區域310兩側之虛擬閘極結構614的側壁上。然而，間隔物層234僅被包括在連接區域308之一側上的虛擬閘極結構614的側壁上，如第6D圖中的俯視圖所示。這是由於第二邊緣304的彎曲所產生的。第二邊緣304的彎曲提供了半導體裝置區域606與半導體裝置區域608之間的過渡，並導致奈米片堆疊的一部分(包括第一薄層602的一部分以及第二薄層604的一部分)在過渡區610中介於虛擬閘極結構614與連接區域308之間。
第6E圖的頂部部分顯示了半導體裝置之一部分的俯視圖，而第6E圖的底部部分則顯示了半導體裝置200之一部分沿著俯視圖中的截面平面A-A的截面圖(對應於第2圖中的截面平面A-A)。如第6E圖所示，NMOS源極/汲極區域212a可被形成在第一半導體裝置區域606中，且PMOS源極/汲極區域212b可被形成在第二半導體裝置區域608中。NMOS源極/汲極區域212a與PMOS源極/汲極區域212b的形成，帶來了第一半導體裝置區域606中NMOS主動區208a的形成、第二半導體裝置區域608中PMOS主動區208b的形成、以及過渡區域610中隔離區域210的形成。
NMOS主動區208a可以沿著X方向被包括在二或多個NMOS源極 /汲極區域212a之間。PMOS主動區208b可以沿著X方向被包括在二或多個PMOS源極/汲極區域212b之間。隔離區域210可以沿著X方向被包括在NMOS源極/汲極區域212a與PMOS源極/汲極區域212b之間。如同第6E圖所進一步顯示的，在半導體裝置200的俯視圖中，NMOS源極/汲極區域212a以及PMOS源極/汲極區域212b的邊緣，可以沿著X方向在Y方向上交錯或是偏移。這種交錯或是偏移可以起因於隔離區域210的不對稱及/或彎曲的形狀。
如同第6E圖所進一步顯示的，隔離襯墊612被間隔物層234與虛擬閘極結構614所完全覆蓋，或是被間隔物層234與虛擬閘極結構614所包含。虛擬閘極結構614及隔離襯墊612完全地與NMOS源極/汲極區域212a以及PMOS源極/汲極區域212b隔離或是分隔，這降低了半導體裝置200之二或多個源極/汲極區域之間合併的可能。
源極/汲極凹槽可在蝕刻操作中被形成於第一薄層602與第二薄層604的奈米片堆疊中，以形成NMOS主動區208a、PMOS主動區208b以及隔離區域210。源極/汲極凹槽被形成以提供空間，這些空間中將會形成NMOS源極/汲極區域212a以及PMOS源極/汲極區域212b。蝕刻操作可由蝕刻機台108執行，並且可被稱為應變源極/汲極(strained source/drain,SSD)蝕刻操作。在一些實施例中，蝕刻操作包括電漿蝕刻技術、濕式化學蝕刻技術及/或其他類型的蝕刻技術。
蝕刻操作亦可帶來NMOS主動區208a、PMOS主動區208b以及隔離區域210下方之平臺區域204的形成。在半導體基板202包括具有(100)方向的矽(Si)材料的實施例中。具有(111)方向的表面可被形成在源極/汲極凹槽的底部，使得在源極/汲極凹槽的底部形成V形或三角形的截面。在一些實施例中，採用使用四甲基氫氧化銨(TMAH)的濕式蝕刻及/或使用鹽酸(HCl)的化學乾式蝕刻來 形成V形輪廓。不過，源極/汲極凹槽底部處的截面可以包括其他形狀，例如圓形或是半圓形等，聊舉為例。
於源極/汲極凹槽中形成NMOS源極/汲極區域212a以及PMOS源極/汲極區域212b之前，可在第一薄層602的末端上形成內部間隔物224。蝕刻機台108可以經由源極/汲極凹槽橫向地蝕刻第一薄層602的末端(例如：在大致上平行於第一薄層602之長度的方向上)，以在NMOS主動區208a、PMOS主動區208b以及隔離區域210的末端部分之間形成空腔。
在第一薄層602為矽鍺(SiGe)且第二薄層604為矽(Si)的實施例中，蝕刻機台108可以使用濕式蝕刻劑來選擇性地蝕刻第一薄層602，並接著以水(H2O)進行清潔，其中濕式蝕刻劑例如包括過氧化氫(H2O2)、乙酸(CH3COOH)及/或氟化氫(HF)的混合溶液。可將混合溶液與水提供到源極/汲極凹槽中，以自源極/汲極凹槽蝕刻第一薄層602。在一些實施例中，透過混合溶液的蝕刻以及透過水的清潔會重複約10至約20次。在一些實施例中，透過混合溶液的蝕刻時間處於約1分鐘至約2分鐘的範圍內。混合溶液可在約攝氏60度至約攝氏90度的溫度範圍下使用。不過，蝕刻操作之參數的其他數值，同樣包括在本揭露的範圍內。
第一薄層602之末端中的空腔，可被形成為約略彎曲的形狀、約略凹陷的形狀、約略三角形的形狀、約略正方形的形狀或是其他的形狀。在一些實施例中，一或多個空腔的深度(例如：空腔自源極/汲極凹槽延伸至第一薄層602之中的尺寸)，處於約0.5奈米至約5奈米的範圍內。在一些實施例中，一或多個空腔的深度處於約1奈米至約3奈米的範圍內。不過，空腔之深度的其他數值同樣包括在本揭露的範圍內。
在形成了第一薄層602之末端中的空腔之後，絕緣層可以沿源極/汲極凹槽的底部以及沿著側壁被順應性地沉積。沉積機台102可以使用CVD技術、PVD技術、ALD技術及/或其他沉積技術來沉積絕緣層。沉積機台102將絕緣層形成為足以填充第一薄層602之末端中的空腔的厚度。舉例來說，絕緣層可被形成為約1奈米至約10奈米範圍內的厚度。作為另一個範例，絕緣層可被形成為約2奈米至約5奈米範圍內的厚度。不過，絕緣層之厚度的其他數值同樣包括在本揭露的範圍內。絕緣層被部分地移除，使得絕緣層的剩餘部分對應空腔中的內部間隔物224。蝕刻機台108可以執行蝕刻操作以部分地移除絕緣層。
在一些實施例中，蝕刻操作可以使得內部間隔物224之面向源極/汲極凹槽的表面呈彎曲的或是凹陷的。內部間隔物224中之凹槽的深度，可以處於約0.2奈米至約3奈米的範圍內。作為另一個範例，內部間隔物224中之凹槽的深度，可以處於約0.5奈米至約2奈米的範圍內。作為另一個範例，內部間隔物224中之凹槽的深度可以處於小於約0.5奈米的範圍內。在一些實施例中，內部間隔物224之面向源極/汲極凹槽的表面是約略平坦的。
源極/汲極凹槽接著被填充以一或多個薄層，以在源極/汲極凹槽中形成NMOS源極/汲極區域212a與PMOS源極/汲極區域212b。在一些實施例中，第二半導體裝置區域608被遮蔽，並且在第二半導體裝置區域608被遮蔽的同時，源極/汲極凹槽被形成在第一半導體裝置區域606中，且NMOS源極/汲極區域212a被形成在源極/汲極凹槽中。然後，第一半導體裝置區域606被遮蔽，並且在第一半導體裝置區域606被遮蔽的同時，源極/汲極凹槽被形成在第二半導體裝置區域608中，且PMOS源極/汲極區域212b被形成在源極/汲極凹槽中。替代性地，可以在形成NMOS源極/汲極區域212a之前，先行形成PMOS源極/汲極區域 212b。
為了沉積源極/汲極區域(例如：NMOS源極/汲極區域212a、PMOS源極/汲極區域212b)，沉積機台102可以在源極/汲極凹槽地底部處沉積磊晶區域214，並且沉積機台102可以在源極/汲極凹槽中，於磊晶區域214上以及奈米片層的末端上沉積緩衝層216(例如：在NMOS主動區208a之奈米片層的末端上、在PMOS主動區208b之奈米片層的末端上、在隔離區域210之奈米片層的末端上)。沉積機台102可接著在內部間隔物224上方以及緩衝層216上方以磊晶層218部分地填充源極/汲極凹槽，並且可以在磊晶層218上方以磊晶層220填充源極/汲極凹槽的剩餘部分。
隔離區域210之不對稱及/或彎曲的形狀，增加了隔離區域之第一邊緣302的長度，並且增加了隔離區域210之第二邊緣304的長度。第一邊緣302在連接區域308與連接區域310之間增加的長度，以及第二邊緣304在連接區域308與連接區域310之間增加的長度，降低了相鄰於連接區域308之NMOS源極/汲極區域212a的一或多個薄層(例如：緩衝層216、磊晶層218)與相鄰於連接區域310之PMOS源極/汲極區域212b的一或多個薄層(例如：緩衝層216、磊晶層218)合併的可能。具體來說，第一邊緣302之增加的長度，降低了相鄰於連接區域308之NMOS源極/汲極區域212a的一或多個薄層(例如：緩衝層216、磊晶層218)與PMOS源極/汲極區域212b的一或多個薄層(例如：緩衝層216、磊晶層218)將會沿著第一邊緣302生長並且沿著第一邊緣302合併在一起的可能。相似地，第二邊緣304之增加的長度，降低了相鄰於連接區域308之NMOS源極/汲極區域212a的一或多個薄層(例如：緩衝層216、磊晶層218)與PMOS源極/汲極區域212b的一或多個薄層(例如：緩衝層216、磊晶層218)將會沿著第二邊緣304生長並且沿著第 二邊緣304合併在一起的可能。
第6F圖的頂部部分顯示了半導體裝置之一部分的俯視圖，而第6F圖的底部部分則顯示了半導體裝置200之一部分沿著俯視圖中的截面平面A-A的截面圖(對應於第2圖中的截面平面A-A)。如第6F圖所示，ILD層236與接觸蝕刻停止層238被形成在源極/汲極區域上方並環繞源極/汲極區域，包括在NMOS源極/汲極區域212a上方並環繞NMOS源極/汲極區域212a，以及在PMOS源極/汲極區域212b上方並環繞PMOS源極/汲極區域212b。ILD層236與接觸蝕刻停止層238填充在虛擬閘極結構614之間的區域中。ILD層236被形成以減少及/或防止在替換閘極製程期間對源極/汲極區域造成傷害的可能。
接觸蝕刻停止層238可被順應性地沉積(例如：藉由沉積機台102)在源極/汲極區域上方並環繞源極/汲極區域。ILD層236接著被沉積(例如：藉由沉積機台102)在接觸蝕刻停止層238上方。在一些實施例中，接觸蝕刻停止層238與ILD層236亦被形成在虛擬閘極結構614上方，並且平坦化機台110執行CMP操作及/或其他類型的平坦化操作，以自虛擬閘極結構614移除接觸蝕刻停止層238的一部分與ILD層236的一部分。在形成用於源極/汲極區域的接點(contact)或是通孔時，接觸蝕刻停止層238提供停止蝕刻製程的機制。接觸蝕刻停止層238可由介電材料形成，這些介電材料具有與相鄰之薄層或組件不同的蝕刻選擇性。接觸蝕刻停止層238可包括或者可以是含氮材料、含矽材料及/或含碳材料。進一步地，接觸蝕刻停止層238可包括或者可以是氮化矽(SixNy)、碳氮化矽(SiCN)、氮化碳(CN)、氮氧化矽(SiON)、碳氧化矽(SiCO)或其組合等，聊舉為例。接觸蝕刻停止層238的沉積可以使用沉積製程，例如ALD、CVD或是其他的沉積技術。
如上所述，提供了第6A圖至第6F圖以作為範例。其他的範例可 以不同於參照第6A圖至第6F圖所描述的內容。
第7圖係本文所述之半導體裝置200的範例性實施例700的圖式。第7圖的頂部部分顯示了半導體裝置之一部分的俯視圖，而第7圖的底部部分則顯示了半導體裝置200之一部分沿著俯視圖中的截面平面C-C的截面圖。截面平面C-C在X方向上，並且穿過隔離區域210之相鄰於相關之虛擬閘極結構614的一部分。
如第7圖的截面圖所示，隔離區域210相鄰於在隔離區域210之兩側上的NMOS源極/汲極區域212a與虛擬閘極結構614。隔離襯墊612被包括在虛擬閘極結構614與隔離區域210之間。隔離襯墊612之介於虛擬閘極結構614與隔離區域210之間的寬度W4，可被包括在約2奈米至約10奈米的範圍內，以降低第一薄層602突出至虛擬閘極結構614之中的可能，並且為內部間隔物224的形成提供足夠的區域。不過，此範圍的其他數值同樣包括在本揭露的範圍內。
虛擬閘極結構614相鄰於PMOS源極/汲極區域212b之磊晶層220位於STI區域206上方的部分。在半導體裝置200的俯視圖中，磊晶層220的此部分在Y方向上自PMOS源極/汲極區域212b的緩衝層216及磊晶層218橫向地向外延伸。間隔物層234介於虛擬閘極結構614與磊晶層220之間。
並且，在半導體裝置200的截面圖中，間隔物層234包裹環繞磊晶層220的底部。因此，在截面圖中，間隔物層234被包括在STI區域206與磊晶層220之間。在半導體裝置200的Z方向上，磊晶層220下方之間隔物層234的頂部表面可以處於相較之下較大的高度，大於磊晶區域214之頂部表面的高度。間隔物層234在STI區域206與磊晶層220之間的厚度T2，可以被包括在約5奈米至約35奈米的範圍內，以降低磊晶層220被擠出到虛擬閘極結構614之中的可能，並且為 磊晶層220達成足夠的生長。不過，此範圍的其他數值同樣包括在本揭露的範圍內。
如上所述，提供了第7圖以作為範例。其他的範例可以不同於參照第7圖所描述的內容。
第8A圖及第8B圖係本文所述之範例性實施例800的圖式。範例性實施例800包括了用於以半導體裝置200之閘極結構222(例如：替換閘極結構)取代虛擬閘極結構614的替換閘極製程的範例。在一些實施例中，結合範例性實施例800所描述的操作，是在結合第6A圖至第6F圖所述的操作之後執行的。
第8A圖的頂部部分顯示了半導體裝置之一部分的俯視圖，而第8A圖的底部部分則顯示了半導體裝置200之一部分沿著俯視圖中的截面平面A-A的截面圖(對應於第2圖中的截面平面A-A)。如第8A圖所示，替換閘極操作被執行(例如：藉由半導體製程機台102-112中的一或多者)，以自半導體裝置200移除虛擬閘極結構614以及隔離襯墊612。虛擬閘極結構614的移除，在源極/汲極區域上方的ILD層236之間留下了開口(或凹槽)。隔離襯墊612的移除，在NMOS主動區208a之奈米片層的側壁中、在PMOS主動區208b之奈米片層的側壁中、及/或在隔離區域210之奈米片層的側壁中留下凹槽306。虛擬閘極結構614以及隔離襯墊612可在由蝕刻機台108所執行的一或多個蝕刻操作中被移除。這些蝕刻操作可以包括電漿蝕刻技術、濕式化學蝕刻技術及/或其他類型的蝕刻技術。
如同第8A圖所進一步顯示的，奈米結構釋放操作(例如：SiGe釋放操作)被執行，以移除第一薄層602(例如：矽鍺層)。這產生了NMOS主動區208a、PMOS主動區208b以及隔離區域210之奈米片層之間的開口(例如：奈米片層周圍的區域)。奈米結構釋放操作可包括蝕刻機台108執行的蝕刻操作，基於第 一薄層602的材料與NMOS主動區208a、PMOS主動區208b以及隔離區域210之奈米片層的材料之間，還有第一薄層602的材料與內部間隔物224的材料之間在蝕刻選擇性上的差異，進行第一薄層602的移除。內部間隔物224可以在蝕刻操作中作為蝕刻停止層，以保護源極/汲極區域免受蝕刻。
第8B圖的頂部部分顯示了半導體裝置之一部分的俯視圖，而第8B圖的底部部分則顯示了半導體裝置200之一部分沿著俯視圖中的截面平面A-A的截面圖(對應於第2圖中的截面平面A-A)。如第8B圖所示，替換閘極操作繼續進行，其中沉積機台102及/或電鍍機台112在源極/汲極區域之間還有ILD層236之間的開口中，形成閘極結構222(例如：替換閘極結構)。具體來說，閘極結構222填充了奈米片層(或奈米結構通道)之間與周圍的區域，其中這些區域先前由第一薄層602所佔據，使得閘極結構222完全地包裹環繞奈米片層(或奈米結構通道)並圍繞奈米片層(或奈米結構通道)。閘極結構222可包括金屬閘極結構。在形成閘極結構222之前，可以先行沉積順應性的高k值介電襯墊。閘極結構222可包括附加的薄層，例如界面層、功函數調諧層、金屬電極結構、結合第2圖所描述的其他薄層、及/或其他薄層等，聊舉為例。
如上所述，提供了第8A圖及第8B圖以作為範例。其他的範例可以不同於參照第8A圖及第8B圖所描述的內容。
第9圖為本文所述之半導體裝置200的範例性實施例900的範例。範例性實施例900中的半導體裝置200可包括與第2圖所示之結構相似的配置及/或設置。不過，在範例性實施例900中，半導體裝置200的隔離區域210與複數PMOS源極/汲極區域212b連接。
如第9圖所示，半導體裝置200可包括相鄰於隔離區域210之連接 區域902的NMOS源極/汲極區域212a。NMOS源極/汲極區域212a可位於連接區域902與NMOS主動區208a之間。
如同第9圖所進一步顯示的，半導體裝置200可包括相鄰於隔離區域210之連接區域904的第一個PMOS源極/汲極區域212b，其中連接區域904與連接區域902相對。第一個PMOS主動區208b可以位於與第一個PMOS源極/汲極區域212b相鄰的位置，使得第一個PMOS源極/汲極區域212b位於連接區域904與第一個PMOS主動區208b之間。
第二個PMOS源極/汲極區域212b可位於與隔離區域210之連接區域906相鄰的位置，其中連接區域906同樣與連接區域902相對。第二個PMOS主動區208b可以位於與第二個PMOS源極/汲極區域212b相鄰的位置，使得第二個PMOS源極/汲極區域212b介於連接區域906與第二個PMOS主動區208b之間。
在一些實施例中，連接區域904與連接區域906在半導體裝置200的Y方向上大致上平行且對準。在一些實施例中，連接區域904與連接區域906並未在半導體裝置200的Y方向上對準。
如同第9圖所進一步顯示的，隔離區域210的外部邊緣908a以及外部邊緣908b，分別在連接區域902與連接區域904之間以及連接區域902與連接區域906之間是彎曲的。進一步地，隔離區域210的內部邊緣910在連接區域904與連接區域906之間可以是連續的。內部邊緣910能夠以大致上呈U形的方式彎曲。
前文所述之隔離區域210的彎曲，可以降低相鄰於隔離區域210的NMOS源極/汲極區域212a與相鄰於隔離區域210的複數PMOS源極/汲極區域212b之間合併的可能。具體來說，外部邊緣908a與908b的彎曲以及內部邊緣910的彎曲，可以增加連接區域902與連接區域904和906之間的距離。連接區域902 與連接區域904和906之間增加的距離，降低了NMOS源極/汲極區域212a的一或多個薄層與複數PMOS源極/汲極區域212b中的一或多者之間，將會沿著外部邊緣908a與908b及/或沿著內部邊緣910合併的可能。
如上所述，提供了第9圖以作為範例。其他的範例可以不同於參照第9圖所描述的內容。
第10圖係本文所述之裝置1000的範例性組件的圖式。在一些實施例中，半導體製程機台102-112及/或晶圓/晶粒輸送機台114中的一或多者，可以包括一或多個裝置1000及/或裝置1000的一或多個組件。如第10圖所示，裝置1000可包括匯流排1010、處理器1020、記憶體1030、輸入組件1040、輸出組件1050以及通訊組件1060。
匯流排1010包括一個或多個組件，這些組件使得裝置1000的組件之間能夠有線及/或無線地通訊。匯流排1010可將第10圖的二或多個組件耦接在一起，例如經由操作耦接、通訊耦接、電子耦接及/或電性耦接。處理器1020包括中央處理單元、圖形處理器、微處理器、控制器、微控制器、數位訊號處理器、現場可程式化閘陣列、特殊應用積體電路及/或其他類型的處理組件。處理器1020以硬體、韌體或是硬體與軟體的組合來實施。在一些實施例中，處理器1020包括一或多個處理器，這些處理器能夠被程式化以執行本文其他地方所描述的一或多個操作或製程。
記憶體1030包括揮發性(volatile)及/或非揮發性(nonvolatile)記憶體。舉例來說，記憶體1030可包括隨機存取記憶體(RAM)、唯讀記憶體(ROM)、硬碟驅動器及/或其他類型的記憶體(例如：快閃記憶體、磁性記憶體及/或光學記憶體)。記憶體1030可包括內部記憶體(例如：RAM、ROM或是硬碟驅動器)及/ 或可移動記憶體(例如：經由通用串列匯流排連接來移動)。記憶體1030可為非暫態(non-transitory)電腦可讀取媒體。記憶體1030儲存與裝置1000之操作有關的資訊、指令及/或軟體(例如：一或多個軟體應用程式)。在一些實施例中，記憶體1030包括耦接至一或多個處理器(例如：處理器1020)的一或多個記憶體，例如經由匯流排1010耦接。
輸入組件1040使得裝置1000能夠接收輸入，例如使用者輸入及/或感測輸入。舉例來說，輸入組件1040可包括觸控螢幕、鍵盤、小鍵盤(keypad)、滑鼠、按鈕、麥克風、開關、感測器、全球定位系統感測器、加速度計、陀螺儀(gyroscope)及/或致動器(actuator)。輸出組件1050使得裝置1000能夠提供輸出，例如經由顯示器、揚聲器及/或發光二極體。通訊組件1060使得裝置1000能夠經由有線連接及/或無線連接與其他裝置通訊。舉例來說，通訊組件1060可以包括接收器(receiver)、發射機(transmitter)、收發器(transceiver)、數據機(modem)、網路介面卡及/或天線。
裝置1000可以執行本文所述的一或多個操作或是製程。舉例來說，非暫態電腦可讀取媒體(例如：記憶體1030)可儲存一組指令(例如：一或多個指令或編碼)，以供處理器1020執行。處理器1020可以執行這組指令，以執行本文所述的一或多個操作或是製程。在一些實施例中，由一或多個處理器1020所執行的這組指令，使得一或多個處理器1020及/或裝置1000執行本文所述的一或多個操作或是製程。在一些實施例中，使用固線式電路(hardwired circuitry)取代指令或是與指令結合，以執行本文所述的一或多個操作或是製程。附加地或是替代性地，處理器1020可被配置以執行本文所述的一或多個操作或是製程。因此，本文所述的實施例並不限於硬體電路與軟體的任何特定組合。
提供了第10圖所示之組件的數量與設置以作為範例。裝置1000可包括與第10圖中所示者相比額外的組件、更少的組件、不同的組件或是不同的組件配置。附加地或是替代性地，裝置1000的一組組件(例如：一或多個組件)，可以執行被描述為由裝置1000之另一組組件所執行的一或多個功能。
第11圖係與形成半導體裝置相關之範例性製程的流程圖。在一些實施例中，第11圖的一或多個方塊由一或多個半導體製程機台(例如：半導體製程機台102-112中的一或多者)執行。附加地或是替代性地，第11圖的一或多個方塊可由裝置1000的一或多個組件執行，例如處理器1020、記憶體1030、輸入組件1040、輸出組件1050及/或通訊組件1060。
如第11圖所示，製程1100可包括形成奈米片堆疊，奈米片堆疊包括複數第一奈米片以及與複數第一奈米片交替的複數第二奈米片(方塊1110)。舉例來說，半導體製程機台102-112中的一或多者可以形成奈米片堆疊，此奈米片堆疊包括複數第一奈米片(例如：第一薄層602)以及與複數第一奈米片交替的複數第二奈米片(例如：第二薄層604)，如上所述。
如同第11圖所進一步顯示的，製程1100可包括在奈米片堆疊中形成第一半導體裝置區域、第二半導體裝置區域及過渡區域，其中過渡區域於半導體裝置之俯視圖中沿著第一方向在第一半導體裝置區域與第二半導體裝置區域之間延伸(方塊1120)。舉例來說，半導體製程機台102-112中的一或多者可以在在奈米片堆疊中形成第一半導體裝置區域606、第二半導體裝置區域608以及過渡區域610，其中過渡區域610於半導體裝置200之俯視圖中沿著第一方向(例如：在X方向上)在第一半導體裝置區域606與第二半導體裝置區域608之間延伸(方塊1120)，如上所述。在一些實施例中，於半導體裝置200的俯視圖中，第一 半導體裝置區域606與第二半導體裝置區域608沿著第二方向(例如：Y方向)交錯，其中第二方向大致上垂直於第一方向(例如：X方向)。
如同第11圖所進一步顯示的，製程1100可包括在過渡區域上方形成虛擬閘極結構(方塊1130)。舉例來說，半導體製程機台102-112中的一或多者可以在過渡區域610上方形成虛擬閘極結構614，如上所述。
如同第11圖所進一步顯示的，製程1100可包括在奈米片堆疊中的第一半導體裝置區域中形成NMOS源極/汲極區域(方塊1140)。舉例來說，半導體製程機台102-112中的一或多者可以在奈米片堆疊中的第一半導體裝置區域606中形成NMOS源極/汲極區域212a，如上所述。
如同第11圖所進一步顯示的，製程1100可包括在奈米片堆疊中的第二半導體裝置區域中形成PMOS源極/汲極區域(方塊1150)。舉例來說，半導體製程機台102-112中的一或多者可以在奈米片堆疊中的第二半導體裝置區域608中形成PMOS源極/汲極區域212b，如上所述。
製程1100可包括附加的實施例，例如下文所述的單一實施例或是實施例的任何組合，及/或與本文其他地方所描述之一或多個其他製程結合。
在第一實施例中，NMOS源極/汲極區域212a的形成包括相鄰於過渡區域610的第一個連接區域308形成NMOS源極/汲極區域212a，而PMOS源極/汲極區域212b的形成包括相鄰於過渡區域610的第二個連接區域310形成PMOS源極/汲極區域212b，其中第二個連接區域310與第一個連接區域308相對。在第二實施例中，單獨地或與第一實施例結合，製程1100包括在第一個連接區域308與第二個連接區域310之間的過渡區域610的側壁上形成隔離襯墊612，以及形成虛擬閘極結構614，虛擬閘極結構614的形成包含在過渡區域之側壁上方的隔離 襯墊612上形成虛擬閘極結構614。
在第三實施例中，單獨地或與第一及第二實施例中的一或多者結合，製程1100包括在虛擬閘極結構614的第一側上形成第一個間隔物層234，以及在虛擬閘極結構614之與第一側相對的第二側上形成第二個間隔物層234，其中第一個間隔物層234相鄰於第一個連接區域308，而第二個間隔物層234相鄰於第二個連接區域310。在第四實施例中，單獨地或與第一至第三實施例中的一或多者結合，第一個間隔物層234被靠近第一個連接區域308的虛擬閘極結構614與隔離襯墊612所完全覆蓋，而第二個間隔物層234被靠近第二個連接區域310的虛擬閘極結構614與隔離襯墊612所完全覆蓋。
在第五實施例中，單獨地或與第一至第四實施例中的一或多者結合，NMOS源極/汲極區域212a包括與第一個連接區域308相鄰的緩衝層216、第一個磊晶層220以及介於緩衝層216與第一個磊晶層220之間的第二個磊晶層218，其中緩衝層216的長度與第一個連接區域308的長度大致上相同。
儘管第11圖顯示了製程1100的範例性方塊，但在一些實施例中，製程1100包括與第11圖中所示者相比額外的方塊、更少的方塊、不同的方塊或是不同的方塊配置。附加地或是替代性地，製程1100的一或多個方塊可以同時執行。
藉此方式，奈米結構電晶體能夠以可以降低源極/汲極區域在奈米結構電晶體中合併之可能的方式形成。在本文所述之奈米結構電晶體的俯視圖中，奈米結構電晶體之奈米結構通道相對兩側上的源極/汲極區域是交錯的，使得源極/汲極區域之間的距離得以增加。這降低了源極/汲極區域合併的可能，而這又降低了在奈米結構電晶體中形成故障及/或其他缺陷的可能。因此，如同 本文所述，使得源極/汲極區域交錯一事，可以促進包含奈米結構電晶體之半導體裝置的小型化，同時維持及/或增加半導體裝置的半導體裝置產量。
如同前文所詳加描述的，本文所述的一些實施例提供了一種半導體裝置。上述半導體裝置包括複數通道層，在半導體基板上方以第一方向設置。上述半導體裝置包括閘極結構，包裹環繞複數通道層中的每一者。上述半導體裝置包括第一源極/汲極區域，相鄰於複數通道層的第一側。上述半導體裝置包括第二源極/汲極區域，相鄰於複數通道層的第二側，其中第二側在第二方向上與第一側相對，且第二方向與第一方向大致上垂直，其中在上述半導體裝置的俯視圖中，第一側與第二側於上述半導體裝置中的第三方向上以一距離偏移，且第三方向大致上垂直於第一方向及第二方向。
在一或多個實施例中，於上述半導體裝置的俯視圖中，第一源極/汲極區域沿著第三方向的距離，相較之下大於第二源極/汲極區域沿著第三方向的距離；第一源極/汲極區域包括n型金屬氧化物半導體(NMOS)源極/汲極區域；以及第二源極/汲極區域包括p型金屬氧化物半導體(PMOS)源極/汲極區域。
在一或多個實施例中，於上述半導體裝置的俯視圖中，第一源極/汲極區域的第一邊緣與第二源極/汲極區域的第二邊緣是大致上平行的，並且並未沿著第二方向對準。
在一或多個實施例中，於上述半導體裝置的俯視圖中，複數通道層的第一邊緣於第一側與第二側之間是彎曲的；以及於上述半導體裝置的俯視圖中，複數通道層之相對於第一邊緣的第二邊緣於第一側與第二側之間是彎曲的。
在一或多個實施例中，第一邊緣的第一彎曲量相較之下大於第二 邊緣的第二彎曲量。
在一或多個實施例中，於上述半導體裝置的俯視圖中，複數通道層於第二邊緣之彎曲的頂部與第二邊緣之彎曲的底部之間的長度，相較之下小於第一側的長度。
在一或多個實施例中，於上述半導體裝置的俯視圖中，複數通道層於第一邊緣之彎曲的頂部與第一邊緣之彎曲的底部之間的長度，相較之下大於第二側的長度。
如同前文所詳加描述的，本文所述的一些實施例提供了一種半導體裝置。上述半導體裝置包括n型金屬氧化物半導體(NMOS)主動區，包含半導體基板上方的複數第一奈米片層。上述半導體裝置包括p型金屬氧化物半導體(PMOS)主動區，包含半導體基板上方的複數第二奈米片層。上述半導體裝置包括隔離區域，介於NMOS主動區與PMOS主動區之間，並且包括半導體基板上方的複數第三奈米片層。上述半導體裝置包括複數對應閘極結構，包裹環繞複數第一奈米片層、複數第二奈米片層以及複數第三奈米片層中的每一者，其中在上述半導體裝置的俯視圖中，複數第三奈米片層於NMOS主動區與PMOS主動區之間是彎曲的。
在一或多個實施例中，於上述半導體裝置的俯視圖中，NMOS主動區的長度相較之下大於PMOS主動區的長度。
在一或多個實施例中，複數對應閘極結構沿著第二方向延伸且第一方向大致上垂直於第二方向，在沿著第一方向的第一截面圖中，隔離區域與上述半導體裝置的NMOS源極/汲極區域和上述半導體裝置的PMOS源極/汲極區域並排；以及在沿著第一方向的第二截面圖中，隔離區域與NMOS源極/汲極區 域和上述半導體裝置之複數對應閘極結構中包裹環繞複數第三奈米片層的一閘極結構並排。
在一或多個實施例中，於沿著第一方向的第一截面圖中，NMOS源極/汲極區域介於隔離區域與NMOS主動區之間；以及於沿著第一方向的第一截面圖中，PMOS源極/汲極區域介於隔離區域與PMOS主動區之間。
在一或多個實施例中，於沿著第一方向的第二截面圖中，NMOS源極/汲極區域介於隔離區域與NMOS主動區之間；以及於沿著第一方向的第二截面圖中，上述閘極結構介於隔離區域與層間介電層之間，其中層間介電層沿著第二方向相鄰於PMOS源極/汲極區域。
在一或多個實施例中，於上述半導體裝置的俯視圖中，NMOS主動區或PMOS主動區中的至少一者，包括位於NMOS主動區或PMOS主動區中的至少一者兩側的複數凹槽。
在一或多個實施例中，上述半導體裝置更包括NMOS源極/汲極區域，相鄰於隔離區域的第一連接區域，其中NMOS源極/汲極區域介於第一連接區域與NMOS主動區之間；第一PMOS源極/汲極區域，相鄰於隔離區域之相對於第一連接區域的第二連接區域，其中PMOS主動區包括相鄰於第一PMOS源極/汲極區域的第一PMOS主動區，並且第一PMOS源極/汲極區域介於第二連接區域與第一PMOS主動區之間；第二PMOS源極/汲極區域，相鄰於隔離區域之相對於第一連接區域的第三連接區域；以及第二PMOS主動區，其中第二PMOS源極/汲極區域介於第三連接區域與第二PMOS主動區之間。
如同前文所詳加描述的，本文所述的一些實施例提供了一種半導體裝置的形成方法。上述半導體裝置的形成方法包括形成奈米片堆疊，奈米片 堆疊包含複數第一奈米片以及與複數第一奈米片交替的複數第二奈米片。上述半導體裝置的形成方法包括在奈米片堆疊中形成第一半導體裝置區域、第二半導體裝置區域以及過渡區域，在上述半導體裝置的俯視圖中，過渡區域沿著第一方向於第一半導體裝置區域與第二半導體區域之間延伸，其中在上述半導體裝置的俯視圖中，第一半導體裝置區域與第二半導體區域沿著第二方向交錯，第二方向大致上垂直於第一方向。上述半導體裝置的形成方法包括在過渡區域上方形成虛擬閘極結構。上述半導體裝置的形成方法包括在奈米片堆疊中的第一半導體裝置區域中，形成n型金屬氧化物半導體(NMOS)源極/汲極區域。上述半導體裝置的形成方法包括在奈米片堆疊中的第二半導體裝置區域中，形成p型金屬氧化物半導體(PMOS)源極/汲極區域。
在一或多個實施例中，NMOS源極/汲極區域的形成包括相鄰於過渡區域的第一連接區域形成NMOS源極/汲極區域；以及PMOS源極/汲極區域的形成包括相鄰於過渡區域之相對於第一連接區域的第二連接區域形成PMOS源極/汲極區域。
在一或多個實施例中，上述半導體裝置的形成方法更包括在過渡區域之介於第一連接區域與第二連接區域之間的複數側壁上形成隔離襯墊，其中虛擬閘極結構的形成，包括在過渡區域之複數側壁上方的隔離襯墊上形成虛擬閘極結構。
在一或多個實施例中，上述半導體裝置的形成方法更包括在虛擬閘極結構的第一側上形成第一間隔物層；以及在虛擬閘極結構之相對於第一側的第二側上形成第二間隔物層，其中第一間隔物層相鄰於第一連接區域，而第二間隔物層相鄰於第二連接區域。
在一或多個實施例中，第一間隔物層被靠近第一連接區域的虛擬閘極結構與隔離襯墊完全覆蓋；以及第二間隔物層被靠近第二連接區域的虛擬閘極結構與隔離襯墊完全覆蓋。
在一或多個實施例中，PMOS源極/汲極區域包括緩衝層，相鄰於第一連接區域；第一磊晶層；以及第二磊晶層，介於緩衝層與第一磊晶層之間，其中緩衝層的長度與第一連接區域的長度為大致上相同的長度。
前述內文概述多項實施例之特徵，如此可使於本技術領域中具有通常知識者更佳地瞭解本揭露之態樣。本技術領域中具有通常知識者應當理解他們可輕易地以本揭露為基礎設計或修改其他製程及結構，以完成相同之目的及/或達到與本文介紹之實施例或範例相同之優點。本技術領域中具有通常知識者亦需理解，這些等效結構並未脫離本揭露之精神及範圍，且在不脫離本揭露之精神及範圍之情況下，可對本揭露進行各種改變、置換以及變更。
200:半導體裝置
208a:NMOS主動區
208b:PMOS主動區
210:隔離區域
212a:NMOS源極/汲極區域
212b:PMOS源極/汲極區域
216:緩衝層
218:磊晶層
220:磊晶層
222:閘極結構
234:間隔物層
236:ILD層
238:接觸蝕刻停止層
300:範例性實施例
302:第一邊緣
304:第二邊緣
306:凹槽

Claims (12)

  1. 一種半導體裝置，包括：複數通道層，在一半導體基板上方以一第一方向設置；一閘極結構，包裹環繞上述通道層中的每一者；一第一源極/汲極區域，相鄰於上述通道層的一第一側；以及一第二源極/汲極區域，相鄰於上述通道層的一第二側，其中上述第二側在一第二方向上與上述第一側相對，且上述第二方向與上述第一方向垂直；其中在上述半導體裝置的一俯視圖中，上述第一側與上述第二側於上述半導體裝置中的一第三方向上以一距離偏移，其中上述第三方向垂直於上述第一方向及上述第二方向。
  2. 如請求項1之半導體裝置，其中：在上述半導體裝置的上述俯視圖中，上述第一源極/汲極區域沿著上述第三方向的一距離，相較之下大於上述第二源極/汲極區域沿著上述第三方向的一距離；上述第一源極/汲極區域包括一n型金屬氧化物半導體(NMOS)源極/汲極區域；以及上述第二源極/汲極區域包括一p型金屬氧化物半導體(PMOS)源極/汲極區域。
  3. 如請求項1之半導體裝置，其中在上述半導體裝置的上述俯視圖中，上述第一源極/汲極區域的一第一邊緣與上述第二源極/汲極區域的一第二邊緣是平行的，並且並未沿著上述第二方向對準。
  4. 如請求項1之半導體裝置，其中： 在上述半導體裝置的上述俯視圖中，上述通道層的一第一邊緣於上述第一側與上述第二側之間是彎曲的；以及在上述半導體裝置的上述俯視圖中，上述通道層之相對於上述第一邊緣的一第二邊緣於上述第一側與上述第二側之間是彎曲的。
  5. 一種半導體裝置，包括：一n型金屬氧化物半導體(NMOS)主動區，包括一半導體基板上方的複數第一奈米片層；一p型金屬氧化物半導體(PMOS)主動區，包括上述半導體基板上方的複數第二奈米片層；一隔離區域，介於上述NMOS主動區與上述PMOS主動區之間，並且包括上述半導體基板上方的複數第三奈米片層；複數對應閘極結構，包裹環繞上述第一奈米片層、上述第二奈米片層以及上述第三奈米片層中的每一者；其中在上述半導體裝置的一俯視圖中，上述第三奈米片層於上述NMOS主動區與上述PMOS主動區之間是彎曲的。
  6. 如請求項5之半導體裝置，其中：上述對應閘極結構沿著一第二方向延伸且一第一方向垂直於上述第二方向，在沿著上述第一方向的一第一截面圖中，上述隔離區域與上述半導體裝置的一NMOS源極/汲極區域和上述半導體裝置的一PMOS源極/汲極區域並排；以及在沿著上述第一方向的一第二截面圖中，上述隔離區域與上述NMOS源極/汲極區域和上述半導體裝置之上述對應閘極結構中包裹環繞上述第三奈米片層 的一閘極結構並排。
  7. 如請求項6之半導體裝置，其中：在沿著上述第一方向的上述第一截面圖中，上述NMOS源極/汲極區域介於上述隔離區域與上述NMOS主動區之間；以及在沿著上述第一方向的上述第一截面圖中，上述PMOS源極/汲極區域介於上述隔離區域與上述PMOS主動區之間。
  8. 如請求項5之半導體裝置，更包括：一NMOS源極/汲極區域，相鄰於上述隔離區域的一第一連接區域，其中上述NMOS源極/汲極區域介於上述第一連接區域與上述NMOS主動區之間；一第一PMOS源極/汲極區域，相鄰於上述隔離區域之相對於上述第一連接區域的一第二連接區域，其中上述PMOS主動區包括相鄰於上述第一PMOS源極/汲極區域的一第一PMOS主動區，並且上述第一PMOS源極/汲極區域介於上述第二連接區域與上述第一PMOS主動區之間；一第二PMOS源極/汲極區域，相鄰於上述隔離區域之相對於上述第一連接區域的一第三連接區域；以及一第二PMOS主動區，其中上述第二PMOS源極/汲極區域介於上述第三連接區域與上述第二PMOS主動區之間。
  9. 一種半導體裝置的形成方法，包括：形成一奈米片堆疊，包括複數第一奈米片以及與上述第一奈米片交替的複數第二奈米片；在上述奈米片堆疊中形成：一第一半導體裝置區域； 一第二半導體裝置區域；以及一過渡區域，在上述半導體裝置的一俯視圖中，沿著一第一方向於上述第一半導體裝置區域與上述第二半導體裝置區域之間延伸，其中在上述半導體裝置的上述俯視圖中，上述第一半導體裝置區域與上述第二半導體裝置區域在一第二方向上交錯，上述第二方向垂直於上述第一方向；在上述過渡區域上方形成一虛擬閘極結構；在上述奈米片堆疊中的上述第一半導體裝置區域中，形成一n型金屬氧化物半導體(NMOS)源極/汲極區域；以及在上述奈米片堆疊中的上述第二半導體裝置區域中，形成一p型金屬氧化物半導體(PMOS)源極/汲極區域。
  10. 如請求項9之半導體裝置的形成方法，其中上述NMOS源極/汲極區域的形成包括：相鄰於上述過渡區域的一第一連接區域形成上述NMOS源極/汲極區域；以及其中上述PMOS源極/汲極區域的形成，包括：相鄰於上述過渡區域之相對於上述第一連接區域的一第二連接區域形成上述PMOS源極/汲極區域。
  11. 如請求項10之半導體裝置的形成方法，更包括：在上述過渡區域之介於上述第一連接區域與上述第二連接區域之間的複數側壁上形成一隔離襯墊；其中上述虛擬閘極結構的形成，包括在上述過渡區域之上述側壁上方的上述隔離襯墊上形成上述虛擬閘極結構。
  12. 如請求項11之半導體裝置的形成方法，更包括： 在上述虛擬閘極結構的一第一側上形成一第一間隔物層；以及在上述虛擬閘極結構之相對於上述第一側的一第二側上形成一第二間隔物層；其中上述第一間隔物層相鄰於上述第一連接區域；以及其中上述第二間隔物層相鄰於上述第二連接區域。
TW112108274A 2022-05-10 2023-03-07 半導體裝置及其形成方法 TWI873562B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202263364434P 2022-05-10 2022-05-10
US63/364,434 2022-05-10
US17/814,056 2022-07-21
US17/814,056 US12520545B2 (en) 2022-05-10 2022-07-21 Semiconductor device with offset source/drain regions and methods of formation

Publications (2)

Publication Number Publication Date
TW202345392A TW202345392A (zh) 2023-11-16
TWI873562B true TWI873562B (zh) 2025-02-21

Family

ID=88698358

Family Applications (1)

Application Number Title Priority Date Filing Date
TW112108274A TWI873562B (zh) 2022-05-10 2023-03-07 半導體裝置及其形成方法

Country Status (2)

Country Link
US (2) US12520545B2 (zh)
TW (1) TWI873562B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220093612A1 (en) * 2020-09-21 2022-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device with Gate Recess and Methods of Forming the Same
US20220140098A1 (en) * 2020-10-29 2022-05-05 Taiwan Semiconductor Manufacturing Co., Ltd. Nano Transistors with Source/Drain Having Side Contacts to 2-D Material

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10026656B2 (en) * 2011-12-06 2018-07-17 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate features of semiconductor die
US11075195B2 (en) * 2019-12-26 2021-07-27 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated hybrid standard cell structure with gate-all-around device
US11329043B2 (en) * 2020-03-19 2022-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with improved device performance
US12310028B2 (en) * 2020-06-29 2025-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional memory device and manufacturing method thereof
US20230178440A1 (en) * 2021-12-02 2023-06-08 Samsung Electronics Co., Ltd. Methods of forming integrated circuit devices including stacked transistors and integrated circuit devices formed by the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220093612A1 (en) * 2020-09-21 2022-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device with Gate Recess and Methods of Forming the Same
TW202213631A (zh) * 2020-09-21 2022-04-01 台灣積體電路製造股份有限公司 半導體裝置
US20220140098A1 (en) * 2020-10-29 2022-05-05 Taiwan Semiconductor Manufacturing Co., Ltd. Nano Transistors with Source/Drain Having Side Contacts to 2-D Material

Also Published As

Publication number Publication date
US12520545B2 (en) 2026-01-06
US20250366099A1 (en) 2025-11-27
US20230369395A1 (en) 2023-11-16
TW202345392A (zh) 2023-11-16

Similar Documents

Publication Publication Date Title
US20240379753A1 (en) Semiconductor device and manufacturing methods thereof
TWI845134B (zh) 半導體裝置及其製造方法
US20250366110A1 (en) Semiconductor device and methods of formation
US20240387625A1 (en) Semiconductor device and methods of formation
US12302603B2 (en) Semiconductor device and methods of formation
US20240379456A1 (en) Semiconductor device and methods of formation
US12382693B2 (en) Semiconductor device and methods of formation
TWI873562B (zh) 半導體裝置及其形成方法
TWI873685B (zh) 半導體裝置及其形成的方法
KR102889385B1 (ko) 반도체 디바이스 및 형성 방법
TWI866103B (zh) 半導體裝置及其形成方法
CN223157516U (zh) 半导体装置
US12484274B2 (en) Techniques for semiconductor gate and contact formation to reduce seam formation
CN116682822A (zh) 半导体器件和形成方法
TW202520870A (zh) 半導體裝置及其製造方法
CN116435363A (zh) 半导体装置及其制造方法