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TWI801877B - 半導體裝置及其製造方法 - Google Patents

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TWI801877B
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何炯煦
謝文興
程冠倫
志強 吳
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台灣積體電路製造股份有限公司
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Abstract

本文揭露多閘極裝置及其製造方法。例示性裝置包含通道層、第一源極/汲極部件、第二源極/汲極部件和金屬閘極。通道層具有第一水平區段、第二水平區段和連接第一水平區段和第二水平區段的垂直區段。第一水平區段和第二水平區段沿第一方向延伸，且垂直區段沿第二方向延伸。垂直區段具有沿第一方向的寬度以及沿第二方向的厚度，且厚度大於寬度。通道層沿第三方向延伸於第一源極/汲極部件與第二源極/汲極部件之間。金屬閘極環繞通道層。在一些實施例中，第一水平區段和第二水平區段為奈米片。

Description

半導體裝置及其製造方法
本發明實施例係有關於半導體技術，且特別是有關於半導體裝置及其製造方法。
電子產業對越來越小且更快的電子裝置的需求不斷增長，這些電子裝置同時能夠支持越來越多越趨複雜和精密的功能。為了實現這些需求，在積體電路(integrated circuit，IC)產業中製造低成本、高效能和低功率的積體電路為持續的趨勢。至今為止，透過縮小積體電路尺寸(例如將積體電路部件尺寸最小化)已很大程度上實現這些目標，進而改善生產效率並降低相關成本。然而，這些微縮化也已增加積體電路製造過程的複雜性。因此，要實現積體電路裝置及其效能的持續進步，需要在積體電路製造過程和技術方面取得類似的進步。
近年來，已引入多閘極裝置來改善閘極控制。已觀察到多閘極裝置增加閘極通道耦合，降低關態電流及/或減少短通道效應(short-channel effects，SCEs)。此類多閘極裝置之一為全繞式閘極(gate-all-around，GAA)裝置，全繞式閘極裝置包含部分或完全延伸於通道區周圍的閘極結構，以在至少兩面提供到通道區的通道。全繞式閘極裝置可實現積體電路技術的積極微縮化，維持閘極控制並減輕短通道效應，同時與傳統積體電路製造過程無縫整合。然而，隨著積體電路密度持續提高，已出現全繞式閘極裝置的驅動電流增加的挑戰。因此，雖然全繞式閘極裝置及其製造方法一般對於其預期目的為足夠的，但是這些裝置和方法並非在所有方面都完全令人滿意。
在一些實施例中，提供半導體裝置，半導體裝置包含通道層，設置於基底上方，其中通道層具有第一水平區段、第二水平區段和延伸於第一水平區段與第二水平區段之間並連接第一水平區段和第二水平區段的垂直區段，且其中:第一水平區段和第二水平區段沿第一方向延伸，且垂直區段沿不同於第一方向的第二方向延伸，且垂直區段具有沿第一方向的寬度以及沿第二方向的厚度，其中厚度大於寬度；第一源極/汲極部件和第二源極/汲極部件，設置於基底上方，其中通道層沿第三方向延伸於第一源極/汲極部件與第二源極/汲極部件之間，其中第三方向不同於第一方向和第二方向；以及金屬閘極，設置於第一源極/汲極部件與第二源極/汲極部件之間，其中金屬閘極環繞通道層。
在一些其他實施例中，提供半導體裝置，半導體裝置包含通道，設置於基底上方，其中通道包含第一奈米片、第二奈米片和連接第一奈米片和第二奈米片的奈米片連接部，其中:第一奈米片與第二奈米片之間的距離沿大致垂直於基底的第一方向延伸，奈米片連接部具有沿大致平行於基底的第二方向延伸的厚度，且厚度小於距離；第一源極/汲極部件和第二源極/汲極部件，設置於基底上方，其中第一奈米片和第二奈米片沿第三方向從第一源極/汲極部件和第二源極/汲極部件延伸，其中第三方向不同於第一方向和第二方向；以及金屬閘極，設置於第一源極/汲極部件與第二源極/汲極部件之間，其中金屬閘極環繞通道。
在另外一些實施例中，提供半導體裝置的製造方法，此方法包含在基底上方形成半導體層堆疊物，其中半導體層堆疊物包含以交替方式垂直堆疊的複數個第一半導體層和複數個第二半導體層；形成從複數個第一半導體層的第一個通過複數個第二半導體層的其中一者延伸至複數個第一半導體層的第二個的半導體線，其中半導體線具有第一寬度；將半導體層堆疊物圖案化，以形成從基底延伸的鰭結構，其中鰭結構包含半導體線、複數個第一半導體層的第一個的一部分、複數個第二半導體層的其中一者的一部分和複數個第一半導體層的第二個的一部分；選擇性移除複數個第二半導體層的其中一者的此部分，使得複數個第一半導體層的第一個和複數個第一半導體層的第二個沿第一方向隔開距離，且半導體線沿第一方向延伸於複數個第一半導體層的第一個與複數個第一半導體層的第二個之間並連接複數個第一半導體層的第一個和複數個第一半導體層的第二個；以及修整半導體線以將第一寬度縮小至第二寬度，其中第一寬度和第二寬度沿不同於第一方向的第二方向延伸，第一寬度大於此距離，且第二寬度小於此距離。
本發明實施例一般有關於積體電路裝置，且特別有關於多閘極裝置，例如全繞式閘極(GAA)裝置。
要瞭解的是以下的揭露內容提供許多不同的實施例或範例，以實施提供之主體的不同部件。以下敘述各個構件及其排列方式的特定範例，以求簡化揭露內容的說明。當然，這些僅為範例並非用以限定本發明。例如，以下的揭露內容敘述了將一第一部件形成於一第二部件之上或上方，即表示其包含了所形成的上述第一部件與上述第二部件是直接接觸的實施例，亦包含了尚可將附加的部件形成於上述第一部件與上述第二部件之間，而使上述第一部件與上述第二部件可能未直接接觸的實施例。此外，為了方便描述圖式中一部件與另一部件的關係，可使用空間相關用語，例如“下部”、“上部”、“水平”、“垂直”、“在…之上”、“上方”、“在…之下”、“下方”、“上”、“下”、“頂部”、“底部”等及前述的衍生用語(例如“水平地”、“向下地”、“向上地”等)。空間相關用語用以涵蓋與所描繪之包含元件或部件的裝置(或系統或設備)不同的方位，包涵與裝置的使用或操作有關聯的方位。所述裝置也可被另外定位(例如，旋轉90度或者位於其他方位)，並對應地解讀所使用的空間相關用語的描述。再者，當用“大約”、“近似”及類似術語描述數字或數字範圍時，此術語目的在涵蓋在考慮到本發明所屬技術領域中具通常知識者可理解之製造期間固有出現的變化時的合理範圍內的數字。舉例來說，基於與製造具有與數字相關聯的特徵的部件有關的已知製造公差，數字或數字範圍包含所描述數字的合理的範圍，例如在所描述數字的+/-10%之內。舉例來說，具有厚度“約5nm”的材料層涵蓋了尺寸範圍從4.5nm至5.5nm，其中與本發明所屬技術領域中具通常知識者已知的與沉積材料層相關的製造公差為+/- 10%。再者，揭露內容中不同範例可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。
近年來，已引入多閘極裝置，以改善閘極控制。已觀察到多閘極裝置增加閘極-通道耦合，降低關態電流及/或減少短通道效應(short-channel effects，SCEs)。多閘極裝置具有部分或完全延伸於通道區周圍的閘極結構，以在至少兩面上提供到通道區的入口。此種多閘極裝置之一為全繞式閘極(GAA)裝置，全繞式閘極裝置包含通道層，通道層垂直或水平堆疊，並懸置以允許閘極結構環繞(或圍繞)通道層。全繞式閘極裝置能夠將積體電路技術積極地微縮化，維持閘極控制並減輕短通道效應，同時與傳統積體電路製造過程無縫整合。
隨著全繞式閘極裝置微縮化，通道層通常具有奈米尺寸大小且具有設計使效能最佳化的輪廓，例如圓柱形(例如奈米線)、矩形(例如奈米棒)及/或片狀(例如奈米片)。由於奈米片通道層具有較寬的通道(即較寬的有效通道寬度(W eff))，因此具有奈米片通道層的全繞式閘極裝置可提供較大的驅動電流，並進而得到更快的開/關切換。傳統的標準單元尺寸限制了奈米片通道寬度增加，並進而限制了對應增加的奈米片為主的全繞式閘極裝置的電流傳導面積和驅動電流。舉例來說，增加奈米片通道寬度會增加標準單元中的奈米片為主的全繞式閘極裝置的佔位面積，這會阻礙先進積體電路技術節點所需在標準單元中的積體電路部件(例如全繞式閘極裝置)的緻密堆積。雖然透過增加奈米片為主的全繞式閘極裝置中的奈米片通道層的數量而不增加其佔位面積可得到驅動電流的進一步增加，但是已觀察到增加奈米片通道層的數量會不理想地增加寄生電容，並因此降低奈米片為主的全繞式閘極裝置的效能。隨著奈米片通道層的數量增加，也出現了源極/汲極設計和製造的挑戰，這可能抵消了由額外奈米片通道層所得到的任何驅動電流的增加。
為了克服這些挑戰，本發明實施例提出具有通道連接部連接至少兩個片狀通道層的多閘極裝置，例如全繞式閘極裝置。此外形提供具有片狀通道、T形通道、H形通道、E形通道、F形通道及/或前述之組合。相較於傳統全繞式閘極裝置，具有通道連接部連接片狀通道層的多閘極裝置具有增加的電流傳導面積，並進而可提供較大的驅動電流。所提出用於製造通道連接部連接片狀通道層的技術簡單且無縫地整合至現有的多閘極裝置製造。取決於所揭露的多閘極裝置的設計考量，所提出用於製造通道連接部連接片狀通道層的技術也允許調整電流傳導面積(舉例來說，透過調整片狀通道層(例如奈米片)之間的間隔及/或通道連接部的厚度)，並進而調整驅動電流。在一些實施例中，透過調整電流傳導面積，增加了金屬閘極填充裕度。本文的以下頁面及/或圖式描述所提出用於多閘極裝置的通道連接部連接片狀通道層及其製造方法。
第1圖為依據本發明實施例各方面之製造多閘極裝置的方法100的流程圖。在一些實施例中，方法100製造多閘極裝置的電晶體，電晶體包含片狀通道層，其中通道連接部連接至少兩個片狀通道層。在方塊102，在基底上方形成半導體層堆疊物。半導體層堆疊物包含以交替配置垂直堆疊的第一半導體層和第二半導體層。在方塊104，在半導體層堆疊物中形成半導體線。半導體線從第一半導體層的第一個通過第二半導體層的其中一者延伸到第一半導體層的第二個。半導體線具有第一寬度。在方塊106，將半導體層堆疊物圖案化，以形成從基底延伸的鰭結構。鰭結構包含第一半導體層的第一個的一部分、第二半導體層的其中一者的一部分以及第一半導體層的第二個的一部分。鰭結構更包含半導體線。在一些實施例中，半導體線在將半導體層堆疊物圖案化之前形成，以形成鰭結構。在一些實施例中，半導體線在將半導體層堆疊物圖案化之後形成，以形成鰭結構。在方塊108，從半導體層堆疊物選擇性移除第二半導體層的此一者的此部分，使得第一半導體層的第一個與第一半導體層的第二個沿第一方向隔開一距離。半導體線沿第一方向延伸於第一半導體層的第一個與第一半導體層的第二個之間，並將第一半導體層的第一個連接至第一半導體層的第二個。在方塊110，修整半導體線，以第一寬度縮減至第二寬度。第一寬度和第二寬度沿不同於第一方向的第二方向延伸。在一些實施例中，第一寬度大於此距離，且第二寬度小於此距離。可在方法100之前、期間及之後提供額外的步驟，且對於方法100的其他實施例，可移動、取代或消除所描述的一些步驟。以下討論顯示可透過使用方法100製造之具有改善的效能特性的多閘極裝置的各種實施例。
第2A-17A、2B-17B、2C-17C、2D-17D和2E-17E圖為依據本發明實施例各方面，多閘極裝置200的一部分或整體在各個製造階段(例如與第1圖的方法相關聯的製造階段)的局部示意圖。特別來說，第2A-17A圖為在XY平面中的多閘極裝置200的俯視圖；第2B-17B圖分別為沿第2A-17A圖的線B-B’，在YZ平面中的多閘極裝置200的概略剖面示意圖；第2C-17C圖分別為沿第2A-17A圖的線C-C’，在YZ平面中的多閘極裝置200的概略剖面示意圖；第2D-17D圖分別為沿第2A-17A圖的線D-D’，在XZ平面中的多閘極裝置200的概略剖面示意圖；第2E-17E圖分別為沿第2A-17A圖的線E-E’，在XZ平面中的多閘極裝置200的概略剖面示意圖。第18A-18C圖為依據本發明實施例各方面，多閘極裝置200的一部分或整體在與第15A-15E圖相關聯(第18A圖)或與第17A-17E圖相關聯(第18B和18C圖)的製造階段的三維透視圖。多閘極裝置200可被包含在微處理器、記憶體及/或其他積體電路裝置中。在一些實施例中，多閘極裝置200為積體電路晶片的一部分、系統單晶片(system on chip，SoC)或前述的一部分，多閘極裝置200包含各種被動和主動微電子裝置，例如電阻、電容、電感、二極體、p型場效電晶體(p-type FETs，PFETs)、n型場效電晶體(n-type FETs，NFETs)、金屬氧化物半導體場效電晶體(metal-oxide semiconductor FETs，MOSFETs)、互補式金屬氧化物半導體(complementary MOS，CMOS)電晶體、雙極性接面電晶體(bipolar junction transistors，BJTs)、橫向擴散金屬氧化物半導體(laterally diffused MOS，LDMOS)電晶體、高壓電晶體、高頻電晶體、其他合適的組件或前述之組合。為了清楚起見，已將第2A-17A、2B-17B、2C-17C、2D-17D和2E-17E圖簡化，以更好地理解本發明實施例的發明概念。可在多閘極裝置200中添加額外的部件，且在多閘極裝置200的其他實施例中，可取代、修改或消除以下所描述的一些部件。
請參照第2A-2E圖，多閘極裝置200包含基底(晶圓)202。在所示的實施例中，基底202包含矽。替代地或附加地，基底202包含其他元素半導體(例如鍺)、化合物半導體(例如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦)、合金半導體(例如矽鍺(SiGe)、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP)或前述之組合。或者，基底202為絕緣層上覆半導體基底，例如絕緣層上覆矽(silicon-on-insulator，SOI)基底、絕緣層上覆矽鍺(silicon germanium-on-insulator，SGOI)基底或絕緣層上覆鍺(germanium-on-insulator，GOI)基底。絕緣層上覆半導體基底可透過使用植氧分離(separation by implantation of oxygen，SIMOX)、晶圓接合及/或其他合適的方法製造。取決於多閘極裝置200的設計需求，基底202可包含各種摻雜區。在一些實施例中，基底202包含摻雜區204(之後被稱為摻雜井)，摻雜區204包含n型摻雜物、p型摻雜物或前述之組合。舉例來說，摻雜區204為配置給n型全繞式閘極電晶體的p型摻雜區，例如p型井。在另一範例中，摻雜區204為配置給p型全繞式閘極電晶體的n型摻雜區，例如n型井。n型摻雜區摻雜n型摻雜物，例如磷、砷、其他n型摻雜物或前述之組合。p型摻雜區摻雜p型摻雜物，例如硼、銦、其他p型摻雜物或前述之組合。在一些實施例中，基底202包含由p型摻雜物和n型摻雜物的組合形成的摻雜區。各種摻雜區(例如摻雜區204)可直接形成於基底202上及/或基底202中，例如提供p型井結構、n型井結構、雙井結構、凸起結構或前述之組合。可進行離子佈植製程、擴散製程及/或其他合適的摻雜製程，以形成各種摻雜區，例如摻雜區204。
半導體層堆疊物205形成於基底202上方，其中半導體層堆疊物205包含半導體層210和半導體層215，半導體層210和半導體層215從基底202的表面以交錯或交替的配置垂直堆疊(例如沿z方向)。在一些實施例中，半導體層210和半導體層215以所示的交錯或交替的配置磊晶成長。舉例來說，半導體層210的第一個磊晶成長於基底202上，半導體層215的第一個磊晶成長於半導體層210的第一個上，半導體層210的第二個磊晶成長於半導體層215的第一個上，以此類推直到半導體層堆疊物205具有所期望數量的半導體層210和半導體層215。在一些實施例中，半導體層210和半導體層215可被稱為磊晶層。在一些實施例中，半導體層210和半導體層215的磊晶成長可透過分子束磊晶(molecular beam epitaxy，MBE)製程、化學氣相沉積(chemical vapor deposition，CVD)製程、金屬有機化學氣相沉積(metalorganic CVD，MOCVD)製程、其他合適的磊晶成長製程或前述之組合達成。半導體層210的組成不同於半導體層215的組成，以實現在後續加工期間的蝕刻選擇性及/或不同的氧化速率。在一些實施例中，半導體層210對蝕刻劑具有第一蝕刻速率，且半導體層215對蝕刻劑具有第二蝕刻速率，其中第二蝕刻速率不同於第一蝕刻速率。在一些實施例中，半導體層210具有第一氧化速率，且半導體層215具有第二氧化速率，其中第二氧化速率不同於第一氧化速率。在所示的實施例中，半導體層210和半導體層215包含不同的材料、不同的原子百分比、不同的重量百分比、不同的厚度及/或特性，以在蝕刻製程期間實現所期望的蝕刻選擇性，例如使用蝕刻製程，以在多閘極裝置200的通道區中形成懸置的通道層。舉例來說，其中半導體層210包含矽鍺，且半導體層215包含矽，半導體層215的矽蝕刻速率不同於半導體層210的矽鍺蝕刻速率。在一些實施例中，半導體層210和半導體層215可包含相同材料，但是具有不同的組成原子百分比，以實現蝕刻選擇性及/或不同的氧化速率。舉例來說，半導體層210和半導體層215可包含矽鍺，其中半導體層210具有第一矽原子百分比及/或第一鍺原子百分比，且半導體層215具有不同的第二矽原子百分比及/或不同的第二鍺原子百分比。本發明實施例考慮了半導體層210和半導體層215包含可提供所期望的蝕刻選擇性、所期望的氧化速率差異及/或所期望的效能特性(例如最大化電流的材料)的半導體材料的任何組合，包含本文所揭露的任何半導體材料。
如以下進一步描述，半導體層215或半導體層215的一部分形成多閘極裝置200的通道區(通道)。在所示的實施例中，半導體層堆疊物205包含三個半導體層210和三個半導體層215，三個半導體層210和三個半導體層215被配置為設置於基底202上方的三對半導體層，每對半導體層具有個別的半導體層210和個別的半導體層215。在進行後續加工之後，此配置將導致具有三個通道的多閘極裝置200。然而，本發明實施例考慮了半導體層堆疊物205包含更多或更少的半導體層，例如取決於多閘極裝置200(例如全繞式閘極電晶體)的期望數量的通道及/或多閘極裝置200的設計需求。舉例來說，半導體層堆疊物205可包含兩個至十個半導體層210以及兩個至十個半導體層215。再者，在所示的實施例中，半導體層210具有厚度t1，且半導體層215具有厚度t2，取決於多閘極裝置200的製造及/或裝置效能考量來選擇厚度t1和厚度t2。舉例來說，厚度t1可被配置為定義多閘極裝置200(例如半導體層215之間)的相鄰通道之間的期望距離(或間隙)，厚度t2可被配置為實現多閘極裝置200的通道的所期望厚度，且厚度t1和厚度t2可被配置為實現多閘極裝置200的所期望效能。在一些實施例中，厚度t1為約6nm至約15nm。在一些實施例中，厚度t2為約6nm至約15nm。
請參照第3A-3E圖，進行極紫外線(extreme ultraviolet，EUV)微影製程，以在多閘極裝置200上方形成圖案化極紫外線遮罩層，例如極紫外線遮罩220。極紫外線遮罩220具有部分暴露多閘極裝置200的通道區C的開口，通道區C可對應至多閘極裝置200的電晶體的通道區。在第3A-3E圖中，極紫外線遮罩220暴露通道區C的中心部分，並覆蓋通道區C的邊緣部分。極紫外線微影製程一般是指在曝光期間使用極紫外線光源(輻射)的微影製程。舉例來說，透過在半導體層堆疊物205上方沉積極紫外線光阻層(在一些實施例中，透過旋塗)，使用遮罩進行曝光製程，並進行顯影製程，以形成極紫外線遮罩220。在曝光製程期間，極紫外線光阻層暴露於極紫外線光源，其中取決於遮罩的光阻圖案，遮罩將極紫外線光源反射至極紫外線光阻層，使得對應至遮罩圖案的影像投影至極紫外線光阻層。在一些實施例中，極紫外線光源的波長在約11nm至約15nm(例如約13.5nm)。由於極紫外線光阻層對極紫外線光源敏感，因此極紫外線光阻層的曝光部分化學改變，變得對顯影溶液有抵抗性(不溶解)或沒有抵抗性(溶解)。在顯影製程期間，取決於極紫外線光阻層的特性及顯影溶液的特性，透過顯影溶液將極紫外線光阻層的曝光(或未曝光)部分溶解。在顯影之後，圖案化極紫外線光阻層(即極紫外線遮罩220)包含對應於遮罩的光阻圖案。在一些實施例中，極紫外線微影製程包含進行預曝光烘烤製程及/或進行曝光後烘烤製程。極紫外線光阻層包含對極紫外線光源敏感的光阻材料(即光阻材料的特性因暴露於極紫外線光源而變化)。光阻材料可包含對微影製程(例如蝕刻製程及/或佈植製程)有抵抗性的聚合物、酸不穩定基(acid labile group，ALG)成分、酸產生成分(例如光酸產生劑(photoacid generator，PAG))、熱酸產生劑(thermal acid generator，TAG)、淬滅劑(鹼)成分、發色團成分、交聯劑成分、表面活性劑成分、溶劑成分、及/或其他合適的成分。在一些實施例中，極紫外線光阻層為金屬光阻層，例如金屬氧化物光阻層。
請參照第4A-4E圖，使用極紫外線遮罩220作為蝕刻遮罩，對半導體層堆疊物205的通道區C的暴露部分進行蝕刻製程。舉例來說，移除半導體層堆疊物205透過極紫外線遮罩220的開口222暴露的部分，以在多閘極裝置200的通道區C中形成溝槽225，進而形成透過溝槽225隔開的半導體層部分210A和半導體層部分210B以及透過溝槽225隔開的半導體層部分215A和半導體層部分215B。依據所期望的多閘極裝置200的通道層的外觀來選擇溝槽225的深度。在所示的實施例中，半導體層堆疊物205透過極紫外線遮罩220暴露的部分透過蝕刻製程完全移除，使得溝槽225暴露基底202。在一些實施例中，如以下進一步描述，半導體層堆疊物205透過極紫外線遮罩220暴露的部分透過蝕刻製程部分移除，使得溝槽225延伸至半導體層210的其中一者或半導體層215的其中一者。依據所期望的多閘極裝置200的通道外觀及/或所期望的多閘極裝置200的效能(例如驅動電流)來選擇溝槽225的寬度w1(例如沿y方向)。舉例來說，寬度w1大於將形成的多閘極裝置200的通道層(例如片通道層)之間的間隔。在此一範例中，寬度w1大於厚度t1，厚度t1對應至通道層之間的間隔。在一些實施例中，寬度w1為約3nm至約15nm。在一些實施例中，寬度w1大致等於或小於厚度t1。在一些實施例中，蝕刻製程可包含乾蝕刻製程、濕蝕刻製程、其他合適的蝕刻製程或前述之組合。在一些實施例中，蝕刻製程為多步驟蝕刻製程。舉例來說，蝕刻製程可交替使用蝕刻劑，以分別和交替地移除半導體層210和半導體層215。在一些實施例中，蝕刻製程在不交替調整其他蝕刻參數的情況下使用可移除半導體層210和半導體層215的蝕刻劑。在一些實施例中，蝕刻製程的參數被配置為選擇性蝕刻半導體層堆疊物205而最小化蝕刻(至不蝕刻)極紫外線遮罩220。在一些實施例中，蝕刻製程可部分蝕刻極紫外線遮罩220。在一些實施例中，極紫外線遮罩220形成於硬遮罩層上方，硬遮罩層設置於半導體層堆疊物205上方。在這些實施例中，第一蝕刻製程蝕刻硬遮罩層的一部分，以形成圖案化硬遮罩層，且第二蝕刻製程使用圖案化硬遮罩層作為蝕刻遮罩來移除半導體層堆疊物205的一部分。
請參照第5A-5E圖和第6A-6E圖，透過合適的製程(例如光阻剝離製程及/或蝕刻製程)從多閘極裝置200移除極紫外線遮罩220(第5A-5E圖)，且半導體層230形成於多閘極裝置200上方並填充溝槽225(第6A-6E圖)。在所示的實施例中，沉積製程形成半導體材料，並過填充溝槽225且覆蓋半導體層堆疊物205的頂表面，例如最頂部的半導體層部分215A和半導體層部分215B的頂表面。在一些實施例中，半導體材料具有晶體結構(即具有有序原子結構的材料)，例如晶體矽(例如c-Si)、晶體鍺及/或晶體矽鍺(例如c-SiGe)及/或其他晶體半導體材料。在一些實施例中，半導體材料具有非晶體結構(即具有無序原子結構的材料)，例如非晶矽(例如a-Si)、非晶鍺(例如a-Ge)、非晶矽鍺(例如a-SiGe)及/或其他非晶半導體材料。在一些實施例中，半導體材料具有n型摻雜物(例如砷、磷及/或銻)、p型摻雜物(例如硼、鎵及/或銦)或前述之組合。在所示的實施例中，半導體材料為晶體矽或非晶矽，且半導體層230可對應地被稱為矽層或非晶矽層。在一些實施例中，半導體層230包含摻雜硼、磷、碳、氟、其他合適的摻雜物或前述之組合的矽及/或非晶矽。在一些實施例中，半導體層230的摻雜物濃度小於或等於2 x 10 18cm -3。在一些實施例中，半導體層230摻雜碳。在一些實施例中，半導體層230的碳濃度小於或等於約2%。相對於半導體層部分210A和215A及/或半導體層部分210B和215B的蝕刻速率，將摻雜物(例如碳)引入半導體層230可改變半導體層230的蝕刻速率，使得在後續加工期間可實現半導體層230與半導體層部分210A和215A及/或半導體層部分210B和215B之間的蝕刻選擇性，例如以下參考第16A-16E圖所描述。沉積製程為化學氣相沉積、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(atomic layer deposition，ALD)、高密度電漿化學氣相沉積(high density plasma CVD，HDPCVD)、金屬有機化學氣相沉積、遠端電漿化學氣相沉積(remote plasma CVD，RPCVD)、電漿輔助化學氣相沉積(plasma enhanced CVD，PECVD)、低壓化學氣相沉積(low-pressure CVD，LPCVD)、原子層化學氣相沉積(atomic layer CVD，ALCVD)、常壓化學氣相沉積(atmospheric pressure CVD，APCVD)、其他合適的方法或前述之組合。在一些實施例中，半導體層230從半導體層部分210A和210B及/或半導體層部分215A和215B磊晶成長。磊晶製程可使用化學氣相沉積的沉積技術(例如例如氣相磊晶(vapor-phase epitaxy，VPE)、超高真空化學氣相沉積(ultra-high vacuum CVD，UHV-CVD)、低壓化學氣相沉積及/或電漿輔助化學氣相沉積)、分子束磊晶、其他合適的選擇性磊晶成長製程或前述之組合。在一些實施例中，半導體層230可被稱為磊晶半導體層，例如磊晶矽層。磊晶製程可使用氣體及/或液體前驅物，這些前驅物與半導體層部分210A和210B及/或半導體層部分215A和215B的組成反應。在一些實施例中，半導體層230透過沉積製程形成，沉積製程毯覆式沉積半導體材料於多閘極裝置200上方。
半導體層230的質量、半導體層230與半導體層堆疊物205之間的界面(例如形成於半導體層230與半導體層部分210A和215A之間的界面I1以及形成於半導體層230與半導體層部分210B和215B之間的界面I2)可影響多閘極裝置200的電晶體的效能。在一些實施例中，透過沉積製程形成的半導體材料可填充或在完全填充溝槽225之前關閉(夾斷)溝槽225的頂部，導致半導體層230在沉積之後在其中具有一個或多個空隙(間隙)，例如垂直通過半導體層230填充溝槽225的部分的中心的空隙(即空氣間隙)。當溝槽225具有高深寬比時，特別可能形成空隙，例如當溝槽225為窄寬度溝槽且溝槽225的深度大致大於溝槽225的寬度w1(例如深度對寬度w1的比值大於約1.05)。當半導體層230不能很好地黏著於半導體層部分210A和215A及/或半導體層部分210B和215B時，空隙也可形成於界面I1及/或界面I2處。由於半導體層230將形成電晶體的通道層的一部分，其中的任何空隙將阻擋及/或阻礙電流(例如載子，例如電子或電洞)通過電晶體的通道層，進而降低了電晶體的操作及/或效能。在一些實施例中，在界面I1和界面I2處可捕獲及累積電荷的矽懸空鍵(silicon dangling bonds)可形成電流漏電路徑及/或不期望的電晶體的臨界電壓的偏移。在一些實施例中，為了平衡製造需求與電子效能需求，可能期望透過沉積非晶半導體材料(例如a-Si)來形成半導體層230，沉積非晶半導體材料相較於沉積晶體半導體材料更簡單且便宜(例如非晶半導體材料可透過低成本、低溫製程形成，例如電漿輔助化學氣相沉積)，但是接著將非晶半導體材料轉變為晶體半導體材料，使電流可較容易地通過(例如c-Si的載子移動率大於a-Si的載子移動率)。
為了解決這些問題，在沉積之後，對半導體層230進行退火製程，以(1)將半導體層230的半導體材料回焊，以減少(及在一些實施例中，消除)在沉積期間形成於半導體層230中及/或界面I1和I2處的任何空隙；(2)修復在半導體層230中及/或界面I1和I2處的懸空鍵(例如矽懸空鍵)及/或(3)將非晶半導體材料(即具有非晶結構的半導體材料)轉變(結晶化)為晶體半導體材料(即具有晶體結構的半導體材料)。只要調整(控制)退火製程的溫度和其他參數，以如本文所描述充分地回焊、修復及/或轉變來改善半導體層230的品質及/或界面I1和I2處的品質，可進行任何合適的退火製程。在一些實施例中，依據半導體層230及/或半導體層堆疊物205的各種性質來選擇退火製程的參數，例如回焊溫度及/或結晶溫度。在一些實施例中，退火製程的溫度在約550°C至約950°C。當退火製程的溫度小於550°C時，可能很少或不發生能改善半導體層230的結晶性及/或減少矽懸空鍵之半導體材料(例如矽)的回焊。當退火製程的溫度大於950°C時，可能對半導體層部分210A和210B、半導體層部分215A和215B及/或半導體層230造成損壞。在一些實施例中，退火製程的持續時間在約1分鐘至約30分鐘。在一些實施例中，退火製程在壓力約1atm至約10atm下進行。在一些實施例中，退火製程在包含氫、氮、氦、氬、氖、其他合適的退火氣體環境或前述之組合的氣體環境中進行。在一些實施例中，氣體環境包含氫，其中氫的濃度為氣體環境的約0.5%至約4%。在一些實施例中，退火製程導致半導體層230以減少或消除半導體層230中、界面I1及/或界面I2處的空隙的方式流動。在一些實施例中，退火製程減少界面I1及/或界面I2處的矽懸空鍵，進而降低界面I1及/或界面I2處的矽懸空鍵的密度(且進而降低界面捕獲電荷的密度)，因此可改善通過通道層的載子移動率及/或使多閘極裝置200的臨界電壓穩定。在一些實施例中，退火製程減少界面I1、界面I2處及/或半導體層230中的晶格缺陷及/或差排，因此可改善通過多閘極裝置200的通道層的載子移動率。在一些實施例中，退火製程將半導體層230的非晶半導體材料結晶化(換句話說，將半導體層230的原子結構重新排列)，使得半導體層230包含晶體半導體材料。舉例來說，其中半導體層230包含非晶矽，退火製程將非晶矽結晶化(即將非晶矽的原子結構重新排列)，使得半導體層230包含晶體矽(即具有有序原子結構的矽)。
請參照第7A-7E圖，對半導體層230進行化學機械平坦化(chemical mechanical planarization，CMP)製程及/或其他平坦化製程。在所示的實施例中，化學機械平坦化製程移除半導體層230設置於半導體層堆疊物205上方的部分。在化學機械平坦化製程之後，半導體層230的剩下部分形成半導體線230’， 半導體線230’具有寬度w1和與半導體層堆疊物205大致相同的高度。半導體線230’形成於多閘極裝置200的主動區中，例如在形成用於多閘極裝置200的電晶體的通道區和源極/汲極區中。半導體線230’設置於半導體層部分210A和215A與半導體層部分210B和215B之間。半導體線230’與半導體層部分210A和215A之間具有界面I1，且半導體線230’與半導體層部分210B和215B之間具有界面I2。因此，半導體層堆疊物205具有由對應的半導體層部分210A、對應的半導體層部分210B和在對應的半導體線230’設置於半導體層部分210A與半導體層部分210B之間的部分所形成的第一半導體層以及由對應的半導體層部分215A、對應的半導體層部分215B和在對應的半導體線230’設置於半導體層部分215A與半導體層部分215B之間的部分所形成的第二半導體層。在一些實施例中，最頂部半導體層部分215A和215B作為化學機械平坦化停止層，使得化學機械平坦化製程進行直到到達並暴露最頂部半導體層部分215A和215B。在一些實施例中，半導體層230的組成不同於半導體層部分215A和215B的組成，使得化學機械平坦化製程在到達半導體層部分215A和215B時停止。在一些實施例中，選擇化學機械平坦化製程的持續時間，以確保化學機械平坦化製程在到達半導體層部分215A和215B時停止。化學機械平坦化製程可將半導體線230’的頂表面與最頂部半導體層部分215A和215B的頂表面平坦化，使得在化學機械平坦化製程之後，這些表面大致共平面。
請參照第8A-8E圖，將半導體層堆疊物205圖案化，以形成鰭235(也被稱為鰭結構、鰭元件等)，且隔離部件240形成於隔離區236中的基底202上方及/或基底202中，以將主動裝置區分開和隔離，例如將主動區238與多閘極裝置200的其他主動區分開和隔離。鰭235包含基底部分(即基底202的一部分)和半導體層堆疊部分(即包含半導體層部分210A和210B、半導體層部分215A和215B以及半導體線230’的半導體層堆疊物205的剩下部分)。鰭235沿x方向延伸，具有定義於x方向的長度、定義於y方向的寬度以及定義於z方向的高度。在一些實施例中，進行微影及/或蝕刻製程，以將半導體層堆疊物205圖案化而形成鰭235。微影製程可包含(例如透過旋塗)在半導體層堆疊物205上方形成光阻層，進行預曝光烘烤製程，使用遮罩進行曝光製程，進行曝光後烘烤製程，以及進行顯影製程。在曝光製程期間，光阻層暴露於輻射能(例如紫外線(ultraviolet，UV)光源、深紫外線(deep UV，DUV)光源或極紫外線光源)，其中取決於遮罩及/或遮罩類型(例如二元遮罩、相位移遮罩或極紫外線遮罩)的遮罩圖案，遮罩阻檔、傳輸及/或反射輻射到光阻層，使得將對應至遮罩圖案的影像投影至光阻層上。由於光阻層對輻射能敏感，因此光阻層的曝光部分化學改變，且取決於光阻層的特性以及在顯影製程中使用的顯影溶液的特性，光阻層的曝光(或未曝光)部分在顯影製程期間溶解。在顯影之後，圖案化光阻層包含對應至遮罩的光阻圖案，其中光阻圖案覆蓋多閘極裝置200的主動裝置區，並暴露多閘極裝置200的隔離區。舉例來說，光阻圖案暴露設置於多閘極裝置200的隔離區236中的半導體層部分210A和215A的一部分以及半導體層部分210B和215B的一部分，並覆蓋設置於多閘極裝置200的主動區238中的半導體線230’、半導體層部分210A和215A的未暴露部分以及半導體層部分210B和215B的未暴露部分。蝕刻製程使用圖案化光阻層作為蝕刻遮罩來移除隔離區236中的半導體層部分210A和215A的暴露部分以及半導體層部分210B和215B的暴露部分。在一些實施例中，圖案化光阻層形成於硬遮罩層上方，硬遮罩層設置於半導體層堆疊物205上方，第一蝕刻製程移除硬遮罩層的一部分，以形成圖案化硬遮罩層，且第二蝕刻製程使用圖案化硬遮罩層作為蝕刻遮罩來移除半導體層堆疊物205的一部分。蝕刻製程可包含乾蝕刻製程、濕蝕刻製程、其他合適的蝕刻製程或前述之組合。在蝕刻製程之後，例如透過光阻剝離製程或其他合適的製程來移除圖案化光阻層(且在一些實施例中，移除硬遮罩層)。在一些實施例中，鰭235透過多重圖案化製程形成，多重圖案化製程例如雙重圖案化微影(double patterning lithography，DPL)製程(例如微影-蝕刻-微影-蝕刻(lithography-etch-lithography-etch，LELE)製程、自對準雙重圖案化(self-aligned double patterning，SADP)製程、間隔物為介電質(spacer-is-dielectric，SID)自對準雙重圖案化製程、其他雙重圖案化製程或前述之組合)、三重圖案化製程(例如微影-蝕刻-微影-蝕刻-微影-蝕刻 (lithography-etch-lithography-etch- lithography-etch，LELELE)製程、自對準三重圖案化(self-aligned triple patterning，SATP)製程、其他三重圖案化製程或前述之組合)、其他多重圖案化製程(例如自對準四重圖案化(self-aligned quadruple patterning，SAQP)製程)或前述之組合。在一些實施例中，在將半導體層堆疊物205圖案化時，使用導向式自組裝(directed self-assembly，DSA)技術。再者，在一些實施例中，曝光製程可使用無遮罩微影、電子束(e-beam)寫入及/或離子束寫入來將光阻層圖案化。
在形成鰭235之後，例如透過在基底202上方沉積絕緣材料(例如氧化物材料)來形成隔離部件240，使得絕緣材料的厚度大於鰭235的高度(即絕緣材料過填充鰭235與其他鰭之間的間隙(溝槽))，將絕緣材料平坦化(例如透過化學機械平坦化製程)，進而減少絕緣材料的厚度(例如直到絕緣材料的厚度大致等於鰭235的高度)，以及將絕緣材料回蝕刻(凹陷)。沉積製程為可流動化學氣相沉積(flowable CVD，FCVD)製程、高深寬比沉積(high aspect ratio deposition，HARP)製程、高密度電漿化學氣相沉積(HDPCVD)製程、其他合適的沉積製程或前述之組合。在一些實施例中，最頂部半導體層部分215A和215B及/或半導體線230’用作平坦化(例如化學機械平坦化)停止層，使得平坦化製程進行直到到達並暴露最頂部半導體層部分215A和215B及/或半導體線230’。在一些實施例中，回蝕刻將絕緣材料凹陷直到到達鰭235的上方鰭主動區的所期望(目標)高度。在所示的實施例中，回蝕刻進行直到完全暴露鰭235的半導體層堆疊部分(例如半導體層部分210A和215A、半導體層部分210B和215B以及半導體線230’)，並到達鰭235的基底部分(例如基底202/摻雜區204)，使得相對於基底202的頂表面，鰭235的基底部分的頂表面與隔離部件240的頂表面大致共平面。在一些實施例中，回蝕刻進行直到也部分暴露鰭235的基底部分，使得相對於基底202的頂表面，鰭235的基底部分的頂表面高於隔離部件240的頂表面。在一些實施例中，回蝕刻部分而非完全暴露鰭235的半導體層堆疊部分，使得相對於基底202的頂表面，鰭235的基底部分的頂表面低於隔離部件240的頂表面。
隔離部件240圍繞鰭235的底部，進而提供鰭235的上方鰭主動區(一般是指鰭235從隔離部件240的頂表面向上延伸的部分)和鰭235的下方鰭主動區(一般是指鰭235被隔離部件240圍繞且從基底202的頂表面延伸至隔離部件240的頂表面的部分)。隔離部件240將鰭235與其他鰭、多閘極裝置200的其他主動區及/或被動區及/或多閘極裝置200的其他部件隔開及電性隔離。隔離部件240包含氧化矽、氮化矽、氮氧化矽、其他合適的隔離材料(例如包含矽、氧、氮、碳或其他合適的隔離成分)或前述之組合。隔離部件240的尺寸及/或特性可被配置為在加工期間提供淺溝槽隔離(shallow trench isolation，STI)結構、深溝槽隔離(deep trench isolation，DTI)結構、矽局部氧化(local oxidation of silicon，LOCOS)結構、其他合適的隔離結構或前述之組合。在所示的實施例中，隔離部件240為淺溝槽隔離結構。在一些實施例中，隔離部件240包含多層結構，例如設置於氧化物襯墊層上方的氮化矽塊狀層。在一些實施例中，隔離部件240包含設置於摻雜襯墊層(包含例如硼矽酸鹽玻璃(boron silicate glass，BSG)及/或磷矽酸鹽玻璃(phosphosilicate glass，PSG))上方的介電塊狀層。在一些實施例中，隔離部件240包含設置於介電襯墊層(例如氮化矽襯墊、氧化矽襯墊、矽襯墊及/或其他合適襯墊)上方的塊狀介電層(例如塊狀氧化矽層)，其中塊狀介電層和介電襯墊層包含取決於設計需求的材料。
請參照第9A-9E圖，在鰭235和隔離部件240上方形成閘極結構250。閘極結構250在不同於(例如垂直於)鰭235的長度方向的方向縱向延伸。舉例來說，閘極結構250沿y方向延伸，具有定義於y方向的長度、定義於x方向的寬度以及定義於z方向的高度。閘極結構250橫跨鰭235，使得通道區C設置於多閘極裝置200的源極/汲極區S/D，源極/汲極區S/D可對應至多閘極裝置200的電晶體的源極/汲極區。在YZ平面中，閘極結構250圍繞鰭235的頂表面和側壁。在XZ平面中，閘極結構250設置於通道區C中的鰭235的頂表面上方，且在源極/汲極區S/D之間。在第9A-9E圖中，閘極結構250包含虛設閘極堆疊物252以及與虛設閘極堆疊物252相鄰(即沿虛設閘極堆疊物252的側壁)設置的閘極間隙壁256。虛設閘極堆疊物252的寬度(此處指沿x方向)可對應至電晶體的閘極寬度(L g)，其中閘極寬度為當開啟(打開)電晶體時，電流(例如載子，例如電子或電洞)在源極/汲極區S/D之間行經的距離(或寬度)。
虛設閘極堆疊物252包含虛設閘極電極以及在一些實施例中的虛設閘極介電質。虛設閘極電極包含合適的虛設閘極材料，例如多晶矽。在虛設閘極堆疊物252包含設置於虛設閘極電極與鰭235之間的虛設閘極介電質的實施例中，虛設閘極介電質包含介電材料，例如氧化矽。虛設閘極堆疊物252可包含許多其他層，例如蓋層、界面層、擴散層、阻障層、硬遮罩層或前述之組合。舉例來說，虛設閘極堆疊物252可更包含設置於虛設閘極電極上方的硬遮罩層。虛設閘極堆疊物252透過沉積製程、微影製程、蝕刻製程、其他合適的製程或前述之組合形成。舉例來說，進行沉積製程，以在鰭235和隔離部件240上方形成虛設閘極介電層(例如氧化層)，以及進行沉積製程，以在虛設閘極介電層上方形成虛設閘極電極層(例如多晶矽層)。在一些實施例中，硬遮罩層沉積於虛設閘極電極層上方。沉積製程包含化學氣相沉積、物理氣相沉積、原子層沉積、高密度電漿化學氣相沉積、金屬有機化學氣相沉積、遠端電漿化學氣相沉積、電漿輔助化學氣相沉積、低壓化學氣相沉積、原子層化學氣相沉積、常壓化學氣相沉積、其他合適的方法或前述之組合。接著，進行微影製程和蝕刻製程，以將虛設閘極介電層和虛設閘極電極層(以及在一些實施例中，硬遮罩層)圖案化，以形成虛設閘極堆疊物252，使得虛設閘極堆疊物252(包含虛設閘極電極層、虛設閘極介電層、硬遮罩層及/或其他合適層)被配置如第9A-9E圖所示。微影圖案化製程包含光阻塗佈(例如旋塗)、軟烤、遮罩對準、曝光、曝光後烘烤、光阻顯影、清洗、乾燥(例如硬烤)、其他合適的微影製程或前述之組合。蝕刻製程包含乾蝕刻製程、濕蝕刻製程、其他蝕刻方法或前述之組合。
閘極間隙壁256透過任何合適的製程形成，且包含介電材料。介電材料可包含矽、氧、碳、氮、其他合適的材料或前述之組合(例如氧化矽、氮化矽、氮氧化矽(SiON)、碳化矽、氮碳化矽(SiCN)、碳氧化矽(SiOC)及/或氮碳氧化矽(SiOCN))。舉例來說，氮化矽層可沉積於虛設閘極堆疊物252上方，並後續蝕刻(例如非等向性蝕刻)以形成閘極間隙壁256。在一些實施例中，閘極間隙壁256包含多層結構，例如包含氮化矽的第一介電層以及包含氧化矽的第二介電層。在一些實施例中，形成多於一組的間隙壁(例如密封間隙壁、偏移間隙壁、犧牲間隙壁、虛設間隙壁及/或主要間隙壁)與虛設閘極堆疊物252相鄰。在這些實施例中，各組間隙壁可包含具有不同蝕刻速率的材料。舉例來說，沉積並蝕刻包含矽和氧(例如氧化矽)的第一介電層，以形成與虛設閘極堆疊物252相鄰的第一組間隙壁，且可沉積並蝕刻包含矽和氮(例如氮化矽)的第二介電層，以形成與第一組間隙壁相鄰的第二組間隙壁。
請參照第10A-10E圖，至少部分移除鰭235的暴露部分(即未被閘極結構250覆蓋的源極/汲極區S/D)，以形成源極/汲極凹口(溝槽)260。在所示的實施例中，蝕刻製程完全移除源極/汲極區S/D中的半導體線230’、半導體層部分215A和215B以及半導體層部分210A和210B，進而暴露源極/汲極區S/D中的鰭235的基底部分(例如摻雜區204)。因此，源極/汲極凹口260具有由通道區C中的鰭235的剩下部分(舉例來說，在閘極結構250下方的半導體線230’、半導體層部分215A和215B以及半導體層部分210A和210B)形成的側壁以及由源極/汲極區S/D中的基底202形成的底部。在一些實施例中，蝕刻製程移除一些但非全部的半導體線230’、半導體層部分215A和215B及/或半導體層部分210A和210B，使得源極/汲極凹口260具有由源極/汲極區S/D中的半導體線230’、半導體層部分215A和215B及/或半導體層部分210A和210B形成的底部。在一些實施例中，如圖所示，蝕刻製程更移除一些但非全部的鰭235的基底部分，使得源極/汲極凹口260延伸至基底202的最頂表面下方。蝕刻製程可包含乾蝕刻製程、濕蝕刻製程、其他合適的蝕刻製程或前述之組合。在一些實施例中，蝕刻製程為多步驟蝕刻製程。舉例來說，蝕刻製程可交替使用蝕刻劑，以分別和交替地移除半導體線230’、半導體層部分215A和215B及/或半導體層部分210A和210B。在一些實施例中，蝕刻製程的參數被配置為選擇性移除半導體線230’、半導體層部分215A和215B及/或半導體層部分210A和210B，而最小化蝕刻(至不蝕刻)閘極結構250(即虛設閘極堆疊物252和閘極間隙壁256)及/或隔離部件240。在一些實施例中，進行微影製程(例如本文所描述的這些微影製程)，以形成覆蓋閘極結構250及/或隔離部件240的圖案化遮罩層，且蝕刻製程使用圖案化遮罩層作為蝕刻遮罩。
請參照第11A-11E圖，透過任何合適製程沿半導體層部分210A和半導體層部分210B的側壁在通道區C中形成內部間隙壁265。舉例來說，進行第一蝕刻製程，以選擇性移除透過源極/汲極凹口260暴露的半導體層部分210A和210B，而最小化蝕刻(至不蝕刻)半導體線230’以及半導體層部分215A和215B，使得間隙形成於閘極間隙壁256下方的半導體層部分215A之間、半導體層部分215B之間、半導體層部分215A與基底202之間以及半導體層部分215B與基底202之間。因此，半導體層部分215A和215B的一部分(邊緣)懸置於閘極間隙壁256下方通道區C中。在一些實施例中，間隙部分延伸至虛設閘極堆疊物252下方。第一蝕刻製程被配置為橫向蝕刻(例如沿x方向)半導體層部分210A和210B，進而減少沿x方向的半導體層部分210A和210B的長度。在一些實施例中，第一蝕刻製程被配置為修改沿x方向的半導體層部分210A和210B的長度，使得此長度大致等於所期望的閘極長度。第一蝕刻製程為乾蝕刻製程、濕蝕刻製程、其他合適的蝕刻製程或前述之組合。接著，沉積製程在閘極結構250上方以及形成源極/汲極凹口260的部件(例如半導體線230’、半導體層部分215A和215B、半導體層部分210A和210B以及基底202)上方形成間隔層，例如化學氣相沉積、物理氣相沉積、原子層沉積、高密度電漿化學氣相沉積、金屬有機化學氣相沉積、遠端電漿化學氣相沉積、電漿輔助化學氣相沉積、低壓化學氣相沉積、原子層化學氣相沉積、常壓化學氣相沉積、其他合適的方法或前述之組合。間隔層部分填充(以及在一些實施例中，完全填充)源極/汲極凹口260。沉積製程可被配置為確保間隔層填充閘極間隙壁256下方的半導體層部分215A之間、半導體層部分215B之間、半導體層部分215A與基底202之間以及半導體層部分215B與基底202之間的間隙。接著，進行第二蝕刻製程，以選擇性蝕刻間隔層來形成第11A-11E圖所示的內部間隙壁265，而最小化蝕刻(至不蝕刻)半導體線230’、半導體層部分215A和215B以及閘極結構250。在一些實施例中，從閘極間隙壁256的側壁、半導體線230’的側壁、半導體層部分215A和215B的側壁、虛設閘極堆疊物252和基底202移除間隔層。間隔層(且因此內部間隙壁265)包含不同於半導體線230’的材料、不同於半導體層部分215A和215B的材料以及不同於閘極間隙壁256的材料，以在第二蝕刻製程期間實現所期望的蝕刻選擇性。在一些實施例中，間隔層包含介電材料，介電材料包含矽、氧、碳、氮、其他合適的材料或前述之組合(例如氧化矽、氮化矽、氮氧化矽、碳化矽或氮碳氧化矽)。在一些實施例中，間隔層包含低介電常數介電材料，例如本文所述的低介電常數介電材料。在一些實施例中，將摻雜物引入介電材料中，使得間隔層包含摻雜的介電材料。
請參照第12A-12E圖，在源極/汲極凹口260中形成磊晶源極/汲極部件。舉例來說，從基底202、半導體線230’以及半導體層部分215A和215B透過源極/汲極凹口260暴露的部分磊晶成長半導體材料，以在源極/汲極區S/D中形成磊晶源極/汲極部件270。磊晶製程可使用化學氣相沉積的沉積技術(例如例如氣相磊晶及/或超高真空化學氣相沉積)、分子束磊晶、其他合適的選擇性磊晶成長製程或前述之組合。磊晶製程可使用氣體及/或液體前驅物，這些前驅物與基底202、半導體線230’及/或半導體層部分215A和215B的組成反應。磊晶源極/汲極部件270摻雜n型摻雜物及/或p型摻雜物。在多閘極裝置200被配置為n型全繞式閘極電晶體的實施例中，磊晶源極/汲極部件270可包含矽。在這些實施例中，磊晶源極/汲極部件270可摻雜碳、磷、砷、其他n型摻雜物或前述之組合。在多閘極裝置200被配置為p型全繞式閘極電晶體的實施例中，磊晶源極/汲極部件270可包含矽鍺或鍺。在這些實施例中，磊晶源極/汲極部件270可摻雜硼、其他p型摻雜物或前述之組合。在一些實施例中，磊晶源極/汲極部件270包含多於一個磊晶半導體層，其中磊晶半導體層包含相同或不同的材料及/或摻雜濃度。舉例來說，磊晶源極/汲極部件270可包含第一磊晶層設置於第二磊晶層上方，其中第一磊晶層中的摻雜物的摻雜濃度大於第二磊晶層中的摻雜物的摻雜濃度。在一些實施例中，磊晶源極/汲極部件270包含達成所期望在通道區C中的伸張應力及/或壓縮應力的材料及/或摻雜物。在一些實施例中，磊晶源極/汲極部件270在沉積期間透過將雜質加入磊晶製程的源材料來摻雜(即原位)。在一些實施例中，磊晶源極/汲極部件270透過沉積之後的離子佈植製程來摻雜。在一些實施例中，進行退火製程(例如快速熱退火(rapid thermal annealing，RTA)及/或雷射退火)，以活化多閘極裝置200的磊晶源極/汲極部件270、重摻雜源極/汲極區及/或輕摻雜源極/汲極(lightly doped source/drain，LDD)區中的摻雜物。
請參照第13A-13E圖，例如透過沉積製程(例如化學氣相沉積、物理氣相沉積、原子層沉積、高密度電漿化學氣相沉積、金屬有機化學氣相沉積、遠端電漿化學氣相沉積、電漿輔助化學氣相沉積、低壓化學氣相沉積、原子層化學氣相沉積、常壓化學氣相沉積、其他合適的方法或前述之組合)在隔離部件240、磊晶源極/汲極部件270和閘極間隙壁256上方形成層間介電(inter-level dielectric，ILD)層280。在一些實施例中，層間介電層280透過可流動化學氣相沉積(FCVD)製程形成，可流動化學氣相沉積製程包含例如在多閘極裝置200上方沉積可流動材料(例如液體化合物)，並透過合適技術(例如熱退火及/或紫外線輻射處理)將可流動材料轉變為固體材料。層間介電層280包含介電材料，介電材料包含例如氧化矽、氮化矽、氮氧化矽、四乙氧基矽烷(tetraethoxysilane，TEOS)形成的氧化物、磷矽酸鹽玻璃、硼摻雜磷矽酸鹽玻璃(boron-doped phosphosilicate glass，BPSG)、低介電常數介電材料、其他合適的介電材料或前述之組合。例示性的低介電常數介電材料包含氟摻雜矽酸鹽玻璃(fluorine-doped silicate glass，FSG)、碳摻雜氧化矽、黑鑽石® (加州聖克拉拉的應用材料公司)、乾凝膠、氣凝膠、非晶氟化碳、聚對二甲苯、二苯並環丁烯(bis-benzocyclobutenes，BCB)、SiLK (密西根州密德蘭的陶氏化學)、聚醯亞胺、其他低介電常數介電材料或前述之組合。在所示的實施例中，層間介電層280為包含低介電常數介電材料的介電層(一般被稱為低介電常數介電層)。層間介電層280可包含具有多個介電材料的多層結構。在一些實施例中，接觸蝕刻停止層(contact etch stop layer，CESL)設置於層間介電層280與隔離部件240、磊晶源極/汲極部件270以及閘極間隙壁256之間。接觸蝕刻停止層包含不同於層間介電層280的材料，例如接觸蝕刻停止層包含的介電材料不同於層間介電層280的介電材料。舉例來說，其中層間介電層280包含低介電常數介電材料，接觸蝕刻停止層包含矽和氮，例如氮化矽或氮氧化矽。在沉積層間介電層280及/或接觸蝕刻停止層之後，可進行化學機械平坦化製程及/或其他平坦化製程，直到到達(暴露)虛設閘極堆疊物252的頂部(或頂表面)。在一些實施例中，平坦化製程移除虛設閘極堆疊物252的硬遮罩層，以暴露虛設閘極堆疊物252的下方虛設閘極電極，例如多晶矽閘極電極。
請參照第14A-14E圖，從閘極結構250移除虛設閘極堆疊物252，進而形成暴露通道區C中的鰭235的閘極開口(溝槽)285。舉例來說，閘極開口285暴露半導體線230’、半導體層部分215A、半導體層部分215B、半導體層部分210A和半導體層部分210B。在所示的實施例中，蝕刻製程完全移除虛設閘極堆疊物252。蝕刻製程為乾蝕刻製程、濕蝕刻製程、其他合適的蝕刻製程或前述之組合。在一些實施例中，蝕刻製程為多步驟蝕刻製程。舉例來說，蝕刻製程可交替使用蝕刻劑，以分別移除虛設閘極堆疊物252的各層，例如虛設閘極電極層、虛設閘極介電層及/或硬遮罩層。在一些實施例中，蝕刻製程被配置為選擇性蝕刻虛設閘極堆疊物252，而最小化蝕刻(至不蝕刻)多閘極裝置200的其他部件，例如層間介電層280、閘極間隙壁256、隔離部件240、半導體線230’、半導體層部分215A、半導體層部分215B、半導體層部分210A和半導體層部分210B。在一些實施例中，進行如本文所描述的微影製程，以形成覆蓋層間介電層280及/或閘極間隙壁256的圖案化遮罩層，且蝕刻製程使用圖案化遮罩層作為蝕刻遮罩。
請參照第15A-15E圖和第18A圖，例如透過選擇性移除從通道區C的鰭235(透過閘極開口285暴露)的半導體層部分210A和半導體層部分210B來進行通道釋放製程，進而形成懸置半導體層部分215A’、懸置半導體層部分215B’、半導體線部分230’-1以及半導體線部分230’-2。通道釋放製程提供片狀通道層和通道層連接部，片狀通道層的每一者由個別的半導體層部分215A’、個別的懸置半導體層部分215B’、個別的半導體線部分230’-1形成，通道層連接部的每一者由個別的半導體線部分230’-2形成。片狀通道層大致平行於基底202延伸，例如大致平行於基底202的頂表面，且通道層連接部大致垂直於基底202延伸。在第15A-15E圖中，透過閘極開口285暴露的片狀通道層和通道層連接部提供多閘極裝置200至少一個T形片狀通道層(也被稱為T形通道)。舉例來說，T形通道沿z方向垂直堆疊，例如設置於基底202上方並連接基底202的T形通道290A、設置於T形通道290A上方並連接T形通道290A的T形通道290B以及設置於T形通道290B上方並連接T形通道290B的T形通道290C，以下進一步描述。T形通道290A-290C提供三個通道，電流可在多閘極裝置200的操作期間通過這些通道在磊晶源極/汲極部件270之間流動。在一些實施例中，蝕刻製程選擇性蝕刻半導體層部分210A和210B，而最小化蝕刻(至不蝕刻)半導體層部分215A、半導體層部分215B、半導體線230’和基底202。舉例來說，選擇蝕刻製程的蝕刻劑，蝕刻劑蝕刻半導體層部分210A和210B的材料(例如矽鍺)的速率大於蝕刻半導體層部分215A、半導體層部分215B和半導體線230’的材料(例如矽)的速率，即蝕刻劑對半導體層部分210A和210B的材料具有高蝕刻選擇性。蝕刻製程為乾蝕刻製程、濕蝕刻製程、其他合適的蝕刻製程或前述之組合。在一些實施例中，乾蝕刻製程(例如反應性離子蝕刻(reactive ion etching，RIE)製程))使用含氟氣體(例如SF 6)，以選擇性蝕刻半導體層部分210A和210B。在一些實施例中，可調整含氟氣體對含氧氣體(例如O 2)的比值、蝕刻溫度及/或功率，以選擇性蝕刻矽鍺。在一些實施例中，濕蝕刻製程使用包含氫氧化銨(NH 4OH)和水的蝕刻溶液，以選擇性蝕刻半導體層部分210A和210B。在一些實施例中，化學氣相蝕刻製程使用鹽酸(HCl)，以選擇性蝕刻半導體層部分210A和210B。在一些實施例中，蝕刻製程進一步被配置為選擇性蝕刻半導體層部分210A和210B，而最小化蝕刻(至不蝕刻)隔離部件240、閘極間隙壁256、內部間隙壁265及/或層間介電層280。
T形通道290A-290C各具有沿第一方向延伸的第一區段和沿不同於(在一些實施例中，大致垂直於)第一方向的第二方向延伸的第二區段。在第15A-15E圖中，第一區段大致沿y方向延伸，且之後可被稱為平行區段，且第二區段大致沿z方向延伸，且之後可被稱為垂直區段。平行區段由個別的懸置半導體層部分215A’、 個別的懸置半導體層部分215B’以及從個別的懸置半導體層部分215A’延伸至個別的懸置半導體層部分215B’的個別的半導體線部分230’-1形成。平行區段具有在YZ平面中的寬度w2、在XZ平面中的寬度w3以及在YZ平面和XZ平面中的厚度h1。寬度w2為個別的懸置半導體層部分215A’的寬度s1、個別的懸置半導體層部分215B’的寬度s2和個別的半導體線部分230’-1的寬度s3的總和。在所示的實施例中，寬度s1大致等於寬度s2，且寬度s3大致等於寬度w1。在一些實施例中，寬度s1為約1nm至約20nm，寬度s2為約1nm至約20nm，且寬度s3為約3nm至約20nm。取決於所期望的通道外觀，寬度s3大於、小於或大致等於寬度s1及/或寬度s2。在一些實施例中，寬度s1不同於寬度s2。取決於所期望的通道外觀，寬度w3可大致等於、大於或小於寬度w2。在一些實施例中，厚度h1為約2nm至約10nm。在一些實施例中，如圖所示，厚度h1大致等於半導體層215的厚度t2。垂直區段包含從個別的半導體線部分230’-1延伸至另一個T形通道(特別來說，延伸至另一個T形通道的水平區段的)或基底202的個別的半導體線部分230’-2。垂直區段也具有寬度s3和厚度h2(即半導體線部分230’-2具有寬度s3和厚度h2)。在一些實施例中，厚度h2為約8nm至約15nm。在一些實施例中，如圖所示，厚度h2大致等於半導體層210的厚度t1。將懸置半導體層部分215A’隔開的間隙292A以及將懸置半導體層部分215B’隔開的間隙292B的寬度對應至厚度h2，因此相鄰片狀通道之間的間隔(即T形通道290A-290C的相鄰懸置半導體層部分215A’之間的間隔和T形通道290A-290C的相鄰懸置半導體層部分215B’之間的間隔)大致等於厚度h2。在所示的實施例中，相鄰懸置半導體層部分215A’之間的間隔等於相鄰懸置半導體層部分215B’之間的間隔。在一些實施例中，相鄰懸置半導體層部分215A’之間的間隔不同於相鄰懸置半導體層部分215B’之間的間隔。在一些實施例中，T形通道290A-290C具有奈米尺寸大小，T形通道290A-290C的垂直堆疊物可被稱為奈米結構，T形通道290A-290C的水平區段可被稱為奈米結構元件，例如奈米片，且T形通道290A-290C的垂直區段可被稱為奈米結構連接元件(或部分)，例如奈米片連接元件。取決於多閘極裝置200的設計需求，本發明實施例進一步考慮了T形通道290A-290C具有次奈米尺寸或大於奈米尺寸的實施例。
請參照第16A-16E圖，進行修整製程，以減少多閘極裝置200的通道連接部的寬度，例如減少T形通道290A-290C的垂直區段的寬度。舉例來說，修整製程橫向蝕刻(例如沿y方向)半導體線部分230’-2，進而提供半導體線部分230’-2小於寬度s3的寬度s4。可依據所期望的電晶體的驅動電流及/或電流傳導面積來選擇(調整)寬度s4。在一些實施例中，為了將電晶體的驅動電流最大化，寬度s4小於多閘極裝置200片狀通道之間的間隔，例如小於T形通道290A-290C的相鄰水平區段之間的間隔(例如相鄰懸置半導體層部分215A’之間及/或相鄰懸置半導體層部分215B’之間)(即厚度h2)。在一些實施例中，寬度s4為約3nm至約10nm。在所示的實施例中，在修整製程之後，半導體線部分230’-2具有曲面側壁，使得半導體線部分230’-2具有沿厚度h2改變的寬度。舉例來說，半導體線部分230’-2具有設置於較寬末端部分的狹窄中間部分，其中較寬末端部分連接至連接至T形通道290A-290C中的各個水平區段。在這些實施例中，半導體線部分230’-2的寬度從在T形通道290A-290C的第一個的水平區段處的最大寬度(即寬度s3)減少至最小寬度，接著從最小寬度增加至T形通道290A-290C的第二個的水平區段處的最大寬度。在這些實施例中，小於寬度s3的寬度s4為半導體線部分230’-2的平均寬度。在一些實施例中，在修整製程之後，半導體線部分230’-2具有大致筆直、平行的側壁，使得半導體線部分230’-2具有沿厚度h2大致一致的寬度。在這些實施例中，寬度s4沿厚度h2大致相同。在一些實施例中，在修整製程之後，半導體線部分230’-2具有錐形側壁，使得半導體線部分230’-2沿厚度具有增加或減少的寬度。在一些實施例中，修整製程部分暴露半導體線部分230’-1的底表面及/或頂表面，在一些實施例中，此可增加電流傳導面積。
修整製程使用可選擇性減少T形通道290A-290C的垂直區段(即半導體線部分230’-2)的寬度的任何合適製程，而最小化至不影響T形通道290A-290C的水平區段(即懸置半導體層部分215A’、 懸置半導體層部分215B’和半導體線部分230’-1)的輪廓及/或尺寸。在一些實施例中，修整製程為蝕刻製程，例如乾蝕刻製程、濕蝕刻製程、其他合適的蝕刻製程或前述之組合。在一些實施例中，修整製程為非等向性蝕刻製程，非等向性蝕刻製程一般指在不同方向具有不同蝕刻速率的蝕刻製程，使得蝕刻製程在特定方向(例如大致在一個方向)移除材料。在所示的實施例中， 蝕刻製程可被配置為具有水平蝕刻速率大於垂直蝕刻速率(在一些實施例中，垂直蝕刻速率等於零)。因此，非等向性蝕刻製程在大致水平方向(此處為y方向)移除材料，而在大致垂直方向(此處為z方向)最小化移除材料(至不移除材料)。在這些實施例中，非等向性蝕刻不移除或最小化移除T形通道290A-290C沿z方向的部分。在一些實施例中，蝕刻製程為方向性蝕刻製程，方向性蝕刻製程將蝕刻劑沿y方向引導，但不沿x方向或z方向引導，以實現沿y方向的半導體線部分230’-2的橫向蝕刻。在一些實施例中，蝕刻製程選擇性移除半導體線部分230’-2，而最小化蝕刻(至不蝕刻)懸置半導體層部分215A’和215B’。舉例來說，選擇蝕刻製程的蝕刻劑，蝕刻劑蝕刻半導體線部分230’-2的材料(例如具有第一組成的矽)的速率大於蝕刻懸置半導體層部分215A’和215B’的材料(例如具有第二組成的矽)的速率，即蝕刻劑對半導體線部分230’-2的材料具有高蝕刻選擇性。在一些實施例中，蝕刻製程進一步被配置為選擇性蝕刻半導體線部分230’-2，而最小化蝕刻(至不蝕刻)隔離部件240、閘極間隙壁256、內部間隙壁265及/或層間介電層280。在一些實施例中，修整製程進一步被配置為修改T形通道290A-290C的水平區段的尺寸及/或形狀。在一些實施例中，修整製程用於修改及/或調整T形通道290A-290C的水平區段(即懸置半導體層部分215A’、懸置半導體層部分215B’和半導體線部分230’-1)的輪廓及/或形狀。舉例來說，修整製程可減少懸置半導體層部分215A’、懸置半導體層部分215B’及/或半導體線部分230’-1的高度h1。在另一範例中，修整製程可分別減少懸置半導體層部分215A’和懸置半導體層部分215B’的寬度s1及/或寬度s2。在另一範例中，修整製程可調整懸置半導體層部分215A’和215B’的輪廓，使得懸置半導體層部分215A’和215B’的剖面輪廓具有所期望的形狀，例如圓形、矩形、方形、六角形及/或其他合適的形狀。
請參照第17A-17E圖、第18B圖和第18C圖，在閘極開口285中填充金屬閘極堆疊物295(也被稱為金屬閘極及/或高介電常數金屬閘極)。金屬閘極堆疊物295包含閘極介電質296(例如閘極介電層)和閘極電極298(例如功函數層和塊狀金屬層)。金屬閘極堆疊物295可包含許多其他層。在一些實施例中，形成金屬閘極堆疊物295的步驟包含在多閘極裝置200上方填充閘極介電層部分填充閘極開口285，在閘極介電層上方沉積閘極電極層填充閘極開口285的剩下部分，並對閘極電極層和閘極介電層進行平坦化製程(例如直到到達並暴露層間介電層280)，進而形成具有閘極介電質296和閘極電極298的金屬閘極堆疊物295。
閘極介電質296部分填充閘極開口285，並環繞T形通道290A-290C，使得閘極介電質296部分填充間隙292A和間隙292B。在第17A-17E圖中，閘極介電質296覆蓋T形通道290A-290C的暴露表面，使得閘極介電質296沿T形通道290A-290C的懸置半導體層部分215A’和215B’的頂表面、底表面和側壁、T形通道290A-290C的半導體線部分230’-2的側壁以及T形通道290C的頂表面設置。閘極介電質296更設置於通道區C中的基底202的鰭部分(即鰭235的基底部分也被稱為基底延伸部分)、隔離部件240和閘極間隙壁256上方。閘極介電質296包含高介電常數介電層，高介電常數介電層包含高介電常數介電材料，高介電常數介電材料一般指具有介電常數大於二氧化矽(k ≈ 3.9)的介電常數。舉例來說，高介電常數介電層包含HfO 2、HfSiO、HfSiO 4、HfSiON、HfLaO、HfTaO、HfTiO、HfZrO、HfAlO x、ZrO、ZrO 2、ZrSiO 2、AlO、AlSiO、Al 2O 3、TiO、TiO 2、LaO、LaSiO、Ta 2O 3、Ta 2O 5、Y 2O 3、SrTiO 3、BaZrO、BaTiO 3(BTO)、(Ba,Sr)TiO 3(BST)、Si 3N 4、二氧化鉿-氧化鋁(HfO 2-Al 2O 3)合金、其他適用於金屬閘極堆疊物的高介電常數介電材料或前述之組合。高介電常數介電層透過本文描述的任何製程形成，例如原子層沉積、化學氣相沉積、物理氣相沉積、氧化為主的沉積製程、其他合適的製程或前述之組合。舉例來說，原子層沉積製程沉積高介電常數介電層。在一些實施例中，原子層沉積為順應性沉積製程，使得高介電常數介電層的厚度在多閘極裝置200的各個表面上方大致一致(順應性)。在一些實施例中，閘極介電質296包含設置於高介電常數介電層與T形通道290A-290C之間的界面層。界面層包含介電材料，例如SiO 2、HfSiO、SiON、其他包括矽的介電材料、其他合適的介電材料或前述之組合。界面層透過本文描述的任何製程形成，例如熱氧化、化學氧化、原子層沉積、化學氣相沉積、其他合適的製程或前述之組合。
閘極電極298形成於閘極介電質296上方，閘極電極298填充閘極開口285的剩下部分並環繞T形通道290A-290C，使得閘極電極298填充間隙292A和間隙292B的剩下部分。在所示的實施例中，閘極電極298沿T形通道290A-290C的懸置半導體層部分215A’和215B’的頂表面、底表面和側壁、T形通道290A-290C的半導體線部分230’-2的側壁以及T形通道290C的頂表面設置。閘極電極298更設置於通道區C中的基底202的鰭部分、隔離部件240和閘極間隙壁256上方。閘極電極298包含導電材料，例如多晶矽、Al、Cu、Ti、Ta、W、Mo、Co、TaN、NiSi、CoSi、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、其他導電材料或前述之組合。在一些實施例中，閘極電極298包含功函數層和塊狀導電層。功函數層為調整為具有所期望功函數(例如n型功函數或p型功函數)的導電層，且導電塊狀層為形成於功函數層上方的導電層。在一些實施例中，功函數層包含n型功函數材料，例如Ti、Ag、Mn、Zr、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、其他合適的n型功函數材料或前述之組合。在一些實施例中，功函數層包含p型功函數材料，例如Ru、Mo、Al、TiN、TaN、WN、ZrSi 2、MoSi 2、TaSi 2、NiSi 2、WN、其他合適的p型功函數材料或前述之組合。塊狀(或填充)導電層包含合適的導電材料，例如Al、W、Ti、Ta、多晶矽、Cu、金屬合金、其他合適的材料或前述之組合。閘極電極298透過本文描述的任何製程形成，例如原子層沉積、化學氣相沉積、物理氣相沉積、其他合適的製程或前述之組合。
因此，多閘極裝置200包含T形通道電晶體，T形通道電晶體具有設置於磊晶源極/汲極部件270之間的金屬閘極堆疊物295。金屬閘極堆疊物295(即閘極介電質296和閘極電極298)設置於T形通道290A-290C上方，使得金屬閘極堆疊物295環繞及/或圍繞T形通道290A-290C的每一者(例如在YZ平面中)，且T形通道290A-290C的每一者延伸於磊晶源極/汲極部件270之間(例如在XZ平面中)。可調整片間隔(此處為厚度t2)和垂直區段片寬(此處為寬度s4)，以實現所期望的驅動電流及/或所期望的電流傳導面積，進而提供電晶體所期望應用的最佳化效能。已觀察到隨著片間隔(此處為厚度h2)增加且垂直區段片寬(此處為寬度s4)減少，所提出的T形通道電晶體的有效通道寬度(Weff)以及進而影響的電流傳導區域/面積增加，如第19A和19B圖所示。依據本發明各種實施例，第19A和19B圖提供有效通道寬度的百分比變化(∆Weff)與水平區段片寬(以nm為單位)(例如寬度w2)、片間隔(以nm為單位)(例如厚度h2)以及垂直區段片寬(以奈米為單位)(例如寬度s4)之間的關係。第19A圖指出當垂直區段片寬為約10nm時(例如寬度s4 ≈ 10 nm)的∆Weff，而第19B圖指出當垂直區段片寬為約5nm時(例如寬度s4 ≈ 5 nm)的∆Weff，其中線A1和線B1對應至具有片間隔x nm(即厚度h2=x nm)的T形通道電晶體，線A2和線B2對應至具有片間隔x+1 nm(即厚度h2=x nm+1 nm)的T形通道電晶體，且線A3和線B3對應至具有片間隔x+2 nm(即厚度h2=x nm+2 nm)的T形通道電晶體。在一些實施例中，x為約8nm至約15nm。線A1-A3和線B1-B3表示∆Weff隨著水平區段片(寬度w2)增加而減少，但是∆Weff隨著片間隔(厚度h2)增加而增加，且∆Weff隨著垂直區段片寬(寬度s4)減少而進一步增加。舉例來說，在第19A和19B圖中，片間隔每增加一奈米導致∆Weff增加(例如線A1的∆Weff值(獲得)小於線A2的∆Weff值，線A2的∆Weff值小於線A3的∆Weff值；線B1的∆Weff值小於線B2的∆Weff值，線B2的∆Weff值小於線B3的∆Weff值)。再者，減少垂直區段片寬(此處減少約5nm)增加∆Weff(例如線A1的∆Weff值小於線B1的∆Weff值，線B1的∆Weff值小於線B2的∆Weff值)，且線A3的∆Weff值大於線A的∆Weff值，舉例來說對於片寬約15nm，當垂直區段片寬為約10nm時，∆Weff為約20%(線A3)，但是當垂直區段片寬減少5nm來到約5nm時，∆Weff為約42%(線B3)。
再者，如以上所述及顯示，T形通道電晶體可表現優於傳統奈米片通道電晶體。舉例來說，第20A-20B圖提供T形通道電晶體的剖面示意圖(例如多閘極裝置200的T形通道電晶體)以及奈米片通道電晶體300。可依據以上所述製程製造奈米片通道電晶體300，但是此製造忽略了與第3A–3E圖、第4A–4E圖、第5A–5E圖、第6A–6E圖、第7A–7E圖和第16A–16E圖相關聯的加工，進而提供金屬閘極堆疊物295環繞的三個懸置片狀通道層215’(之後被稱為奈米片通道310A、310B和310C)。奈米片通道310A-310C具有與T形通道290A-290C大致相同的尺寸，舉例來說，奈米片通道310A-310C具有寬度w2(即寬度s1、寬度s2和寬度s3的總和)和厚度h1，且奈米片通道310A-310C具有與厚度h2大致相同的間隔。第20C圖更提供依據本發明各方面，驅動電流與片間隔(nm)之間的關係圖，其中線T對應至T形通道電晶體，且線NS對應至奈米片通道電晶體300。線T和線NS指出T形通道電晶體和奈米片通道電晶體300都具有驅動電流與片間隔成正比。換句話說，可透過增加片之間的間隔(即厚度h2)來增加驅動電流(以及進而影響效能改善)，例如T形通道電晶體的T形通道290A-290C的水平區段(其可被稱為T形通道電晶體的片狀通道或奈米片)之間的間隔以及奈米片通道電晶體300的懸置片狀通道層215’之間的間隔。應當注意的是，相鄰片之間的片間隔可有意或無意地變化，使得第20A-20C圖中圖式的片間隔及/或T形通道電晶體及/或奈米片通道電晶體300的片間隔(即厚度h2)可代表平均片間隔。
此圖式也指出T形通道電晶體的驅動電流大於奈米片通道電晶體300的驅動電流，且更指出相較於奈米片通道電晶體300，T形通道電晶體可隨著片間隔增加提供更大的驅動電流增加。由於T形通道電晶體的電流傳導面積大於奈米片通道電晶體300的電流傳導面積，因此可實現這些改善，且隨著片間隔增加，T形通道電晶體的電流傳導面積增加的比奈米片通道電晶體300的電流傳導面積更多。舉例來說，當奈米片通道310A-310C各具有有效通道寬度(即周長)等於個別懸置片狀通道層215’的頂表面的寬度w2的總和(即w2 = s1 + s2 + s3)、個別懸置片狀通道層215’的底表面的寬度w2的總和(即w2 = s1 + s2 + s3)、個別懸置片狀通道層215’的第一側壁的長度(即厚度h1)和個別懸置片狀通道層215’的第二側壁的長度(即厚度h1)(即有效片寬 310A,310B 或 310c=(2*s1) + (2*s2) + (2*s3) + (2*h1))。因此，奈米片通道電晶體300的總有效片寬(TESW 310A-310C)等於有效片寬 310A,310B 或 310c的三倍，如方程式(1)所提供: TESW 310A–310C= 3 * ((2*s1) + (2*s2) + + (2*s3) + (2*h1)) = 6s1 + 6s2 + 6s3 + 6h1, (1)其中在所示的實施例中，s2=s1，奈米片通道電晶體300的總有效片寬如方程式(2)所提供: TESW 310A–310C= 12s1 + 6h1 + 6s3. (2)有了此外觀，雖然奈米片通道電晶體300的驅動電流隨著片間隔增加而增加，但是由於TESW 310A-310C不取決於片間隔，因此此增加不會透過增加片間隔來增加TESW 310A-310C(以即因此影響電流傳導面積)來實現。相較之下，對於T形通道電晶體，T形通道290A和290B各具有有效片寬等於個別的懸置半導體層部分215A’的頂表面的寬度s1、個別的懸置半導體層部分215B’的頂表面的寬度s2、個別的懸置半導體層部分215A’的側壁的長度(即厚度h1)、個別的懸置半導體層部分215B’的側壁的長度(即厚度h1)、個別的懸置半導體層部分215A’的底表面的寬度s1、個別的懸置半導體層部分215B’的底表面的寬度s2、個別的半導體線部分230’-2的第一側壁的長度(即厚度h2)以及個別的半導體線部分230’-2的第二側壁的長度(即厚度h2)的總和(即有效片寬 290A 或 290B= (2*s1) + (2*s2) + (2*h1) + (2*h2))，且T形通道290C具有有效寬度(即周長)等於個別的半導體線部分230’-1的寬度s3以及T形通道290A和290B的有效寬度的總和(即有效片寬 290C= s3 + (2*s1) + (2*s2) + (2*h1) + (2*h2))。因此，T形通道電晶體的總有效片寬(TESW 290A-290C)等於寬度s3和三倍的有效片寬 290A 或 290B的總和，如方程式(3)所提供: TESW 290A–290C= s3 + (3 * ((2*s1) + (2*s2) + (2*h1) + (2*h2)) = s3+ 6s1 + 6s2 + 6h1 + 6h2, (3)其中在所示的實施例中，s2=s1，T形通道電晶體的總有效片寬如方程式(4)所提供: TESW 290A–290C= s3 + 12s1 + 6h1 + 6h2. (4)有了此外觀，由於TESW 290A–290C直接與片間隔(即厚度h2)成比例，因此隨著片間隔增加，T形通道電晶體的電流傳導面積及/或驅動電流可直接且成比例增加。在一些實施例中，當片間隔大於寬度s4(例如h2 ≥ s4)時，例如當片間隔大於寬度s4的約兩倍至約五倍，將電流傳導面積及/或驅動電流最佳化。舉例來說，減少寬度s4(厚度)增加金屬閘極堆疊物295與T形通道290A-290C的水平區段的頂表面及/或底表面之間的表面接觸面積，進而進一步增加TESW 290A-290C。在一些實施例中，當片間隔為約8nm至約15nm且寬度s4為約3nm至約10nm時，將電流傳導面積及/或驅動電流最佳化。增加片間隔以增加電流傳導面積及/或驅動電流也增加了金屬閘極填充裕度，使得閘極電極298及/或閘極介電質296可更好地填充相鄰片狀通道層(即T形通道290A-290C的水平區段)之間的間隙292A和292B，並減少及/或消除形成於金屬閘極堆疊物295中的空隙。如本文描述，增加片間隔以調整多閘極裝置的電流傳導面積、驅動電流及/或多閘極裝置的其他效能特性也無縫地整合至現有用於製造多閘極裝置的積體電路製造過程中。不同的實施例可具有不同的優點，且任何實施例並不要求具有特定優點。
可繼續進行加工，以繼續製造多閘極裝置200。舉例來說，可形成各種接點以有利於電晶體的操作。舉例來說，一個或多個相似於層間介電層280的層間介電層及/或接觸蝕刻停止層可形成於基底202上方(特別來說，形成於層間介電層280和閘極結構250上方)。接著，接點可形成於層間介電層280中及/或設置於層間介電層280上方的層間介電層中。舉例來說，接點對應地電性及/或物理耦接至閘極結構250，且接點電性及/或物理耦接至磊晶源極/汲極部件270。接點包含導電材料，例如金屬。金屬包含鋁、鋁合金(例如鋁/矽/銅合金)、銅、銅合金、鈦、氮化鈦、鉭、氮化鉭、鎢、多晶矽、金屬矽化物、其他合適金屬或前述之組合。金屬矽化物可包含矽化鎳、矽化鈷、矽化鎢、矽化鉭、矽化鈦、矽化鉑、矽化鉺、矽化鈀或前述之組合。在一些實施例中，層間介電層280、設置於層間介電層280上方的層間介電層以及接點(例如設置於層間介電層280中及/或其他層間介電層)為多層互連(multilayer interconnect，MLI)部件的一部分。多層互連部件電性耦接各種裝置(例如電晶體、電阻、電容及/或電感)及/或組件(例如閘極結構及/或磊晶源極/汲極部件)，使得各種裝置及/或組件可按照多閘極裝置200的設計需求所指定的方式操作。多層互連部件包含介電層和導電層(例如金屬層)的組合，此組合被配置以形成各種互連結構。導電層被配置以形成垂直互連部件(例如裝置層級接點及/或導通孔)及/或水平互連部件(例如導線)。垂直互連部件一般連接多層互連部件的不同層(或不同平面)中的水平互連部件。在操作期間，互連部件被配置以發送訊號於多閘極裝置200的元件及/或組件之間及/或分配訊號(例如時脈訊號、電壓訊號及/或接地訊號)至多閘極裝置200的元件及/或組件。
本發明實施例考慮了使用與第3A–3E圖、第4A–4E圖、第5A–5E圖、第6A–6E圖、第7A–7E圖和第16A–16E圖相關聯的加工，以實現具有比傳統奈米片電晶體更大的總有效片寬的各種通道形狀，進而增強奈米片為主的電晶體的驅動電流。各種通道形狀可透過在半導體層堆疊物中形成半導體材料溝槽來實現，將半導體層堆疊物加工以形成奈米片，其中半導體材料溝槽具有大於片間隔(例如平均片間隔，平均片間隔可對應至半導體層堆疊物的一些層的厚度)的第一厚度，且在閘極取代期間，第一厚度縮小至小於片間隔的第二厚度。可調整第一厚度、第二厚度和片間隔，以提供不同的電流傳導面積及/或驅動電流。
舉例來說，在一些實施例中，並非完全移除如第4A-4E圖所述透過極紫外線遮罩220暴露的半導體層堆疊物205，而是透過蝕刻製程部分移除透過極紫外線遮罩220暴露的半導體層堆疊物205。第21A-21F為依據這些實施例，多閘極裝置400的一部分或整體在各個製造階段的局部剖面示意圖。在第21A圖中，多閘極裝置400經歷了參考第2A-2E圖和第3A-3E圖所述的加工，接著經歷了參考第4A-4E圖所述的加工，除了透過蝕刻製程部分移除透過極紫外線遮罩220暴露的半導體層堆疊物205，使得溝槽225延伸部分通過半導體層堆疊物205，而非完全通過半導體層堆疊物205。舉例來說，溝槽225延伸通過頂部半導體層215、頂部半導體層210和中間半導體層215，進而在半導體層堆疊物205的上半部形成透過溝槽225隔開的半導體層部分210A和半導體層部分210B以及透過溝槽225隔開的半導體層部分215A和半導體層部分215B。在這些實施例中，半導體層堆疊物205的下半部(或底部，取決於溝槽225的深度)的半導體層210和215保持連續。在第21B-21D圖中，多閘極裝置400接著經歷相似於以上分別參考第5A-5E圖、第6A-6E圖和第7A-7E圖描述的加工，其中半導體層230的剩下部分在化學機械平坦化製程之後形成半導體線430’， 半導體線430’具有寬度w1和高度小於半導體層堆疊物205的高度。半導體線430’形成於多閘極裝置400的主動區中，例如在形成用於多閘極裝置400的電晶體的通道區和源極/汲極區中。因此，半導體層堆疊物205具有頂部和底部，頂部具有設置於半導體層部分210A和215A與半導體層部分210B和215B之間的半導體線430’，底部具有半導體層210和215。半導體線430’與半導體層部分210A和215A之間具有界面I1，且半導體線430’與半導體層部分210B和215B之間具有界面I2。在第21E圖中，多閘極裝置400經歷相似於以上分別參考第8A-8E圖描述的加工，其中鰭235由半導體層堆疊物205形成。在所示的實施例中，鰭235包含基底部分(即基底202的一部分)和半導體層堆疊部分(即半導體層堆疊物205的剩下部分，半導體層堆疊物205的剩下部分包含具有半導體層部分210A和210B、半導體層部分215A和215B以及半導體線430’的頂部(此處為上半部)以及具有半導體層210和半導體層215的底部(此處為下半部))。
在第21F圖中，多閘極裝置400經歷相似於以上分別參考第9A-9E圖、第10A-10E圖、第11A-11E圖、第12A-12E圖、第13A-13E圖、第14A-14E圖、第15A-15E圖、第16A-16E圖和第17A-17E圖描述的加工。由於半導體線430’延伸部分通過鰭235，因此多閘極裝置400具有不同於多閘極裝置200的通道外觀。舉例來說，多閘極裝置400具有奈米片通道490A和H形通道490B，金屬閘極堆疊物295環繞奈米片通道490A和H形通道490B。在這些實施例中，第15A-15E圖的通道釋放製程和第16A-16E圖的修整製程形成由鰭235的底部半導體層215形成的懸置片狀通道層215’、由鰭235的半導體層部分210B和215B形成的懸置半導體層部分215A’和215B’以及由鰭235的半導體線430’形成的半導體線部分430’-1和430’-2。奈米片通道490A包含懸置片狀通道層215’。 H形通道490B包含兩個水平區段(可被稱為奈米片)和一個延伸於水平區段之間並連接水平區段的垂直區段。每個水平區段由個別的懸置半導體層部分215A’(例如具有寬度s1)、個別的懸置半導體層部分215B’(例如具有寬度s2)以及在個別的懸置半導體層部分215A’與個別的懸置半導體層部分215B’之間延伸並連接彼此的個別的半導體線部分430’-1(例如具有寬度s3)形成。垂直區段由半導體線部分430’-2(例如具有寬度s4)形成。在所示的實施例中，奈米片通道490A和H形通道490B之間的間隔相同於半導體線部分430’-2的厚度，例如厚度h2(此厚度也提供H形通道490B的水平區段之間的間隔)。在一些實施例中，奈米片通道490A和H形通道490B之間的間隔不同於半導體線部分430’-2的厚度。相似於多閘極裝置200，可調整片間隔(例如厚度h2)、垂直區段寬度(例如寬度s4)、水平區段寬度(例如寬度w2)及/或其他通道尺寸，以實現多閘極裝置400的所期望的電流傳導面積及/或所期望的驅動電流，以在特定應用將電晶體效能最佳化。為了清楚及簡潔起見，多閘極裝置400和多閘極裝置200的相似部件透過相同參考符號來標註。為了清楚起見，已將第21A-21F圖簡化，以較佳地理解本發明實施例的發明概念。可在多閘極裝置400中加入額外的部件，且對於多閘極裝置400的其他實施例，可取代、修改或消除以上所述的一些部件。
在一些實施例中，將對準通道區C的極紫外線遮罩220中的開口222移位，以改變半導體層堆疊物205(鰭235)中的半導體線的位置，並進而提供有著不同通道外觀的多閘極裝置。第22A-22F為依據這些實施例，多閘極裝置500的一部分或整體在各個製造階段的局部剖面示意圖。在第22A圖中，多閘極裝置500經歷了參考第2A-2E圖、第3A-3E圖和第4A-4E圖所述的加工，除了當製造多閘極裝置200時極紫外線遮罩220中的開口222的中心對準通道區C的中心，在本實施例中，極紫外線微影圖案化製程將紫外線遮罩220中的開口222的邊緣對準通道區C的邊緣，例如通道區C的左側邊緣。因此，溝槽225的邊緣對準通道區C的邊緣，半導體層部分210A和半導體層部分215A設置於通道區C之外，半導體層部分210B的一部分和半導體層部分215B的一部分設置於通道區C中。在第22B-22D圖中，多閘極裝置500接著經歷相似於以上分別參考第5A-5E圖、第6A-6E圖和第7A-7E圖描述的加工，其中半導體層230的剩下部分在化學機械平坦化製程之後形成半導體線530’，半導體線530’具有寬度w1和高度大致等於半導體層堆疊物205的高度。因此，半導體層堆疊物205具有設置於半導體層部分210A和215A與半導體層部分210B和215B之間的半導體線530’。半導體線530’與半導體層部分210A和215A之間具有界面I1，且半導體線530’與半導體層部分210B和215B之間具有界面I2。在第22E圖中，多閘極裝置500經歷相似於以上分別參考第8A-8E圖描述的加工，其中鰭235由半導體層堆疊物205形成。在所示的實施例中，由於半導體線530’對準通道區C的邊緣，因此鰭235包含基底部分(即基底202的一部分)和半導體層堆疊部分(即半導體層堆疊物205的剩下部分)。相較於多閘極裝置200的鰭235，多閘極裝置500的鰭235不包含半導體層部分210A和215A。取而代之的是，多閘極裝置500的鰭235包含半導體線530’、半導體層部分210B和半導體層部分215B，其中半導體層部分210B和半導體層部分215B從半導體線530’延伸。
在第22F圖中，多閘極裝置500經歷相似於以上分別參考第9A-9E圖、第10A-10E圖、第11A-11E圖、第12A-12E圖、第13A-13E圖、第14A-14E圖、第15A-15E圖、第16A-16E圖和第17A-17E圖描述的加工。由於多閘極裝置500的鰭235不包含半導體層部分210A和215A，因此多閘極裝置500具有不同於多閘極裝置200的通道外觀。舉例來說，多閘極裝置500具有金屬閘極堆疊物295環繞的E形通道590。在這些實施例中，第15A-15E圖的通道釋放製程和第16A-16E圖的修整製程形成由鰭235的半導體層部分215B形成的懸置半導體層部分215B’以及由鰭235的半導體線530’形成的半導體線部分530’-1和530’-2。E形通道590包含三個水平區段(可被稱為奈米片)、兩個延伸於水平區段之間並連接水平區段的垂直區段以及一個延伸於水平區段的一者與基底202(特別來說，基底202的鰭部分(基底延伸部分))之間並連接彼此的垂直區段。每個水平區段由個別的半導體線部分530’-1和從半導體線部分530’-1延伸的個別的懸置半導體層部分215B’形成。垂直區段由半導體線部分530’-2形成。取決於所期望的通道外觀及/或所期望的電晶體效能，半導體線部分530’-1的寬度小於、大於或大致等於懸置半導體層部分215B’的寬度。半導體線部分530’-2的寬度被配置為小於水平區段之間的間隔(即小於半導體線部分530’-2的厚度)，以將多閘極裝置500的效能最佳化。取決於所期望的通道外觀及/或所期望的電晶體效能，半導體線部分530’-2的寬度小於、大於或大致等於半導體線部分530’-1的寬度。相似於多閘極裝置200，可調整片間隔(例如半導體線部分530’-2的厚度)、垂直區段寬度(例如半導體線部分530’-2的寬度)、水平區段寬度(例如個別的半導體線部分530’-1的寬度和個別的懸置半導體層部分215B’的寬度的總和)及/或其他通道尺寸，，以實現多閘極裝置500的所期望的電流傳導面積及/或所期望的驅動電流，以在特定應用將電晶體效能最佳化。為了清楚及簡潔起見，多閘極裝置500和多閘極裝置200的相似部件透過相同參考符號來標註。為了清楚起見，已將第22A-22F圖簡化，以較佳地理解本發明實施例的發明概念。可在多閘極裝置500中加入額外的部件，且對於多閘極裝置500的其他實施例，可取代、修改或消除以上所述的一些部件。
在一些實施例中，在沉積半導體層堆疊物205的所有半導體層之前，在半導體層堆疊物205中形成半導體線。第23A-23H為依據這些實施例，多閘極裝置600的一部分或整體在各個製造階段的局部剖面示意圖。在第23A圖中，多閘極裝置600經歷了參考第2A-2E圖所述的加工，但是在基底202上方形成兩對半導體對，而非當製造多閘極裝置200時形成三對半導體對。每個半導體對包含設置於個別的半導體層210上方的半導體層215。在第23B圖中，多閘極裝置600經歷了參考第3A-3E圖和第4A-4E圖所述的加工，其中溝槽225形成延伸完全通過半導體層堆疊物205並部分延伸至基底202中，進而形成透過溝槽225隔開的半導體層部分210A和半導體層部分210B以及透過溝槽225隔開的半導體層部分215A和半導體層部分215B。在第23C-23E圖中，多閘極裝置600接著經歷相似於以上分別參考第5A-5E圖、第6A-6E圖和第7A-7E圖描述的加工，其中半導體層230的剩下部分在化學機械平坦化製程之後形成半導體線630’，半導體線630’在此製造階段具有寬度w1和高度大致等於半導體層堆疊物205的高度。半導體線630’形成於多閘極裝置600的主動區中，例如在形成用於多閘極裝置600的電晶體的通道區和源極/汲極區中。因此，半導體層堆疊物205具有設置於半導體層部分210A和215A與半導體層部分210B和215B之間的半導體線630’。半導體線630’與半導體層部分210A和215A之間具有界面I1，且半導體線630’與半導體層部分210B和215B之間具有界面I2，半導體線630’與基底202之間具有界面I3。接著，在第23F圖中，在形成鰭235之前，完成半導體層堆疊物205的製造。舉例來說，第三個半導體對(例如個別的半導體層215設置於個別的半導體層210上方)形成於半導體層部分210A和215A、半導體線630’以及半導體層部分210B和215B上方。在這些實施例中，半導體層堆疊物205的上半部(或頂部，取決於半導體層堆疊物205的半導體對的數量)的半導體層210和215保持連續。在第23G圖中，多閘極裝置600接著經歷相似於以上分別參考第8A-8E圖描述的加工，其中鰭235由半導體層堆疊物205形成。在所示的實施例中，鰭235包含基底部分(即基底202的一部分)和半導體層堆疊部分(即半導體層堆疊物205的剩下部分)。半導體層堆疊部分具有頂部和底部，頂部包含半導體層210和半導體層215，底部包含半導體層部分210A和215A、半導體層部分210B和215B以及設置於半導體層部分210A和215A與半導體層部分210B和215B之間的半導體線630’。再者，在所示的實施例中，基底部分具有頂部和底部，頂部包含設置於基底202的一部分之間的半導體線630’，底部包含基底202的連續部分，底部從半導體線630’的底部延伸。
在第22H圖中，多閘極裝置600經歷相似於以上分別參考第9A-9E圖、第10A-10E圖、第11A-11E圖、第12A-12E圖、第13A-13E圖、第14A-14E圖、第15A-15E圖、第16A-16E圖和第17A-17E圖描述的加工。由於半導體線630’部分通過鰭235並設置於鰭235的底部，因此多閘極裝置600具有不同於多閘極裝置200的通道外觀。舉例來說，多閘極裝置600具有H形通道690A和奈米片通道690B，金屬閘極堆疊物295環繞H形通道690A和奈米片通道690B。在這些實施例中，第15A-15E圖的通道釋放製程和第16A-16E圖的修整製程形成由鰭235的頂部半導體層215形成的懸置片狀通道層215’、由鰭235的半導體層部分210A和215A形成的懸置半導體層部分215A’和215B’以及由鰭235的半導體線630’形成的半導體線部分630’-1和半導體線部分630’-2。奈米片通道690B包含垂直設置於H形通道690A上方的懸置片狀通道層215’。 H形通道690A包含兩個水平區段(可被稱為奈米片)、一個延伸於水平區段之間並連接水平區段的垂直區段以及一個延伸於水平區段的一者與基底202之間並連接彼此的垂直區段。每個水平區段由個別的懸置半導體層部分215A’(例如具有寬度s1)、個別的懸置半導體層部分215B’(例如具有寬度s2)以及在個別的懸置半導體層部分215A’與個別的懸置半導體層部分215B’之間延伸並連接彼此的個別的半導體線部分630’-1(例如具有寬度s3)形成。垂直區段由半導體線部分630’-2(例如具有寬度s4)形成。在所示的實施例中，奈米片通道690B與H形通道690A之間的間隔相同於半導體線部分630’-2的厚度，例如厚度h2(此厚度也提供H形通道690A的水平區段之間的間隔)。在一些實施例中，奈米片通道690B與H形通道690A之間的間隔不同於半導體線部分630’-2的厚度。在所示的實施例中，半導體線630’延伸至基底202中，底部半導體線部分630’-2的厚度大於半導體線部分630’-2連接H形通道690A的水平區段的厚度。在一些實施例中，半導體線部分630’-2具有相同厚度。相似於多閘極裝置200，可調整片間隔(例如厚度h2)、垂直區段寬度(例如寬度s4)、水平區段寬度(例如寬度w2)及/或其他通道尺寸，以實現多閘極裝置600的所期望的電流傳導面積及/或所期望的驅動電流，以在特定應用將電晶體效能最佳化。為了清楚及簡潔起見，多閘極裝置600和多閘極裝置200的相似部件透過相同參考符號來標註。為了清楚起見，已將第23A-23H圖簡化，以較佳地理解本發明實施例的發明概念。可在多閘極裝置600中加入額外的部件，且對於多閘極裝置600的其他實施例，可取代、修改或消除以上所述的一些部件。
本揭露提供許多不同的實施例。例示性裝置包含設置於基底上方的通道層、設置於基底上方的第一源極/汲極部件和第二源極/汲極部件以及設置於第一源極/汲極部件與第二源極/汲極部件之間的金屬閘極。金屬閘極環繞通道層。通道層具有第一水平區段、第二水平區段和延伸於第一水平區段與第二水平區段之間並連接第一水平區段和第二水平區段的垂直區段。第一水平區段和第二水平區段沿第一方向延伸，且垂直區段沿不同於第一方向的第二方向延伸。垂直區段具有沿第一方向的寬度以及沿第二方向的厚度。此厚度大於此寬度。通道層沿不同於第一方向和第二方向的第三方向延伸於第一源極/汲極部件與第二源極/汲極部件之間。
在一些實施例中，第一水平區段和垂直區段形成第一T形通道，且第二水平區段形成第二T形通道的一部分，其中第一T形通道設置於第二T形通道上方。在這些實施例中，垂直區段為第一垂直區段，且通道層更包含第二垂直區段，第二垂直區段延伸於第二水平區段與基底之間並連接第二水平區段和基底。再者，在這些實施例中，第二垂直區段沿第二方向延伸，且第二垂直區段形成第二T形通道的一部分。在一些實施例中，第一水平區段、第二水平區段和垂直區段形成H形通道，H形通道懸置於基底上方並與基底隔開。在這些實施例中，通道層為第一通道層，且此裝置更包含第二通道層，第二通道層垂直設置於H形通道與基底之間。再者，在這些實施例中，第二通道層包含第三水平區段，第三水平區段懸置於基底上方並與基底隔開。再者，在這些實施例中，第三水平區段不同於第一水平區段及/或第二水平區段。
在一些實施例中，第一水平區段、第二水平區段和垂直區段形成H形通道。在這些實施例中，垂直區段為第一垂直區段，且通道層更包含第二垂直區段，第二垂直區段延伸於第二水平區段與基底之間並連接第二水平區段和基底。第二垂直區段沿第二方向延伸。再者，在這些實施例中，通道層為第一通道層，且此裝置更包含第二通道層。H形通道垂直設置於第二通道層與基底之間。第二通道層包含第三水平區段，第三水平區段懸置於基底上方並與基底隔開。再者，在這些實施例中，第三水平區段不同於第一水平區段和第二水平區段。在一些實施例中，垂直區段為第一垂直區段，且通道層更包含第三水平區段和第二垂直區段。第二垂直區段延伸於第二水平區段與第三水平區段之間並連接第二水平區段和第三水平區段。第一水平區段、第二水平區段、第三水平區段、第一垂直區段和第二垂直區段形成E形通道。在這些實施例中，通道層更包含第三垂直區段，第三垂直區段延伸於第三水平區段與基底之間並連接第三水平區段和基底。
另一例示性裝置包含設置於基底上方的通道、設置於基底上方的第一源極/汲極部件和第二源極/汲極部件以及設置於第一源極/汲極部件與第二源極/汲極部件之間的金屬閘極。金屬閘極環繞通道。通道包含第一奈米片、第二奈米片和連接第一奈米片和第二奈米片的奈米片連接部。第一奈米片與第二奈米片之間的距離沿大致垂直於基底的第一方向延伸。奈米片連接部具有沿大致平行於基底的第二方向延伸的厚度，且此厚度小於此距離。第一奈米片和第二奈米片沿第三方向從第一源極/汲極部件和第二源極/汲極部件延伸，第三方向不同於第一方向和第二方向。在一些實施例中，通道連接至基底。在一些實施例中，通道不連接至基底。在一些實施例中，奈米片連接部連接第一奈米片的第一中心和第二奈米片的第二中心。在一些實施例中，奈米片連接部連接第一奈米片的第一邊緣和第二奈米片的第二邊緣。在一些實施例中，通道更包含第三奈米片，第三奈米片不連接至第一奈米片和第二奈米片。在一些實施例中，奈米片連接部沿第三方向從第一源極/汲極部件延伸至第二源極/汲極部件。
例示性方法包含在基底上方形成半導體層堆疊物。半導體層堆疊物包含以交替方式垂直堆疊的第一半導體層和第二半導體層。此方法更包含形成從第一半導體層的第一個通過第二半導體層的其中一者延伸至第一半導體層的第二個的半導體線。半導體線具有第一寬度。此方法更包含將半導體層堆疊物圖案化，以形成從基底延伸的鰭結構。鰭結構包含半導體線、第一半導體層的第一個的一部分、第二半導體層的其中一者的一部分和第一半導體層的第二個的一部分。此方法更包含選擇性移除第二半導體層的其中一者的此部分，使得第一半導體層的第一個和第一半導體層的第二個沿第一方向隔開距離，且半導體線沿第一方向延伸於第一半導體層的第一個與第一半導體層的第二個之間並連接第一半導體層的第一個和第一半導體層的第二個。此方法更包含修整半導體線以將第一寬度縮小至第二寬度。第一寬度和第二寬度沿不同於第一方向的第二方向延伸，第一寬度大於此距離，且第二寬度小於此距離。在一些實施例中，形成從第一半導體層的第一個通過第二半導體層的其中一者延伸至第一半導體層的第二個的半導體線的步驟包含進行極紫外線(EUV)微影製程，以在半導體層堆疊物上方形成極紫外線遮罩；使用極紫外線遮罩作為蝕刻遮罩來蝕刻溝槽，其中溝槽延伸通過第一半導體層的第一個、第二半導體層的其中一者和第一半導體層的第二個；以及以半導體材料填充溝槽。
另一例示性裝置包含在基底上方的T形通道層、在基底上方的第一源極/汲極部件和第二源極/汲極部件以及在第一源極/汲極部件與第二源極/汲極部件之間的金屬閘極。T形通道層設置於第一源極/汲極部件與第二源極/汲極部件之間。T形通道層包含第一通道部、第二通道部和通道延伸部，第一通道部和第二通道部各沿大致平行於基底的頂表面的第一方向延伸，且通道延伸部沿大致垂直於基底的頂表面的第二方向延伸。通道延伸部設置於第一通道部與第二通道部之間並連接第一通道部和第二通道部。金屬閘極環繞第一通道部和第二通道部。金屬閘極沿通道延伸部的側壁設置。在一些實施例中，第一通道部和第二通道部的第一材料不同於通道延伸部的第二材料。在一些實施例中，第一通道部和第二通道部的第一材料相同於通道延伸部的第二材料。在一些實施例中，通道延伸部具有沿第一方向定義的厚度，第一通道部和第二通道部與基底隔開沿第二方向定義的間隔，且此厚度小於此間隔。在一些實施例中，第一通道部和第二通道部各具有頂表面、底表面以及延伸於頂表面與底表面之間的側壁表面。在這些實施例中，金屬閘極覆蓋頂表面、底表面和側壁表面。
在一些實施例中，T形通道層為第一T形通道層，且通道延伸部為第一通道延伸部。在這些實施例中，此裝置可更包含第二T形通道層，第二T形通道層設置於第一T形通道層上方並連接第一T形通道層。第二T形通道層包含第三通道部、第四通道部和第二通道延伸部，第三通道部和第四通道部各沿第一方向延伸，且第二通道延伸部沿第二方向延伸。第二通道延伸部設置於第三通道部與第四通道部之間。第二通道延伸部連接至第一通道延伸部。第二通道延伸部設置於第一源極/汲極部件與第二源極/汲極部件之間。金屬環繞第三通道部和第四通道部，且金屬閘極沿第二通道延伸部的側壁設置。在這些實施例中，第一通道延伸部和第二通道延伸部各具有沿第一方向定義的厚度，第一通道部和第三通道部可隔開沿第二方向定義的第一間隔，且第二通道部和第四通道部可隔開沿第二方向定義的第二間隔。第一間隔和第二間隔的每一者大於此厚度。在一些實施例中，第一通道延伸部具有第一厚度，第二通道延伸部具有第二厚度，第一厚度和第二厚度各沿第一方向定義。取決於設計考量，第一厚度可相同於或不同於第二厚度。在一些實施例中，金屬閘極可填充第一間隔，且金屬閘極可填充第二間隔。在一些實施例中，第一間隔不同於第二間隔。在一些實施例中，第一間隔相同於第二間隔。
另一例示性裝置包含在基底上方的F形通道層、在基底上方的第一源極/汲極部件和第二源極/汲極部件以及設置於第一源極/汲極部件與第二源極/汲極部件之間的金屬閘極。F形通道層設置於第一源極/汲極部件與第二源極/汲極部件之間。F形通道層包含第一通道部和第二通道部，第一通道部和第二通道部各沿大致平行於基底的頂表面的第一方向延伸。第一通道部設置於第二通道部上方。F形通道層更包含通道延伸部，通道延伸部沿大致垂直於基底的頂表面的第二方向延伸。第一通道部和第二通道部的每一者連接至通道延伸部的第一側，並從通道延伸部的第一側延伸。金屬閘極環繞第一通道部和第二通道部。金屬閘極沿通道延伸部的第二側設置。金屬閘極填充第一通道部與第二通道部之間的空間。在一些實施例中，通道延伸部具有沿第一方向定義的厚度以及沿第二方向定義之在第一通道部與第二通道部之間的間隔，且此厚度小於此間隔。
另一例示性方法包含在基底上方形成半導體層堆疊物。半導體層堆疊物包含設置於基底上方的第一半導體層以及設置於第一半導體層上方的第二半導體層。第二半導體層不同於第一半導體層。此方法包含形成延伸通過半導體層堆疊物的第二半導體層和第一半導體層的第三半導體層。此方法包含將半導體層堆疊物圖案化，以形成從基底延伸的鰭結構。鰭結構包含設置於第一半導體層的第一部分上方的第二半導體層的第一部分、設置於第一半導體層的第二部分上方的第二半導體層的第二部分以及將第二半導體層的第一部分和第二半導體層的第二部分隔開並將第一半導體層的第一部分和第一半導體層的第二部分隔開的第三半導體層。此方法更包含蝕刻鰭結構，以形成源極/汲極凹口。在源極/汲極凹口之間設置鰭結構的通道區。此方法包含在源極/汲極凹口中形成源極/汲極部件。此方法包含在從鰭結構的通道區選擇性移除第一半導體層的第一部分和第一半導體層的第二部分之後，形成金屬閘極環繞第二半導體層的第一部分和第二半導體層的第二部分。金屬閘極更沿第三半導體層的側壁設置。在一些實施例中，此方法更包含在形成金屬閘極之前及從鰭結構的通道區選擇性移除第一半導體層的第一部分和第一半導體層的第二部分之後，修改第三半導體層的厚度。
在一些實施例中，修改第三半導體層的厚度包含減少第三半導體層的厚度，使得此厚度小於第二半導體層的第一部分與基底之間的第一間隔以及第二半導體層的第二部分與基底之間的第二間隔。在一些實施例中，形成延伸通過半導體層堆疊物的第二半導體層和第一半導體層的第三半導體層的步驟包含進行微影製程，以暴露半導體層堆疊物的一部分，蝕刻半導體層堆疊物的暴露部分，以形成溝槽，在溝槽中及半導體層堆疊物上方沉積半導體材料，對半導體材料進行退火製程，並對半導體材料進行平坦化製程，進而從半導體層堆疊物上方移除半導體材料。在一些實施例中，第三半導體層延伸通過半導體層堆疊物進入基底。在一些實施例中，微影製程為極紫外線(EUV)微影製程，極紫外線(EUV)微影製程在半導體層堆疊物上方形成極紫外線遮罩。極紫外線遮罩具有暴露半導體層堆疊物的一部分的開口。在一些實施例中，半導體材料包含矽。在一些實施例中，半導體材料包含非晶矽。在這些實施例中，退火製程將非晶矽再結晶。
在一些實施例中，半導體層堆疊物更包含設置於第五半導體層與第一半導體層之間的第四半導體層。第四半導體層的材料相同於第二半導體層的材料，第五半導體層的材料相同於第一半導體層的材料，且第五半導體層設置於基底與第四半導體層之間。在這些實施例中，鰭結構可更包含設置於第五半導體層的第一部分上方的第四半導體層的第一部分、設置於第五半導體層的第二部分上方的第四半導體層的第二部分以及將第四半導體層的第一部分和第四半導體層的第二部分隔開並將第五半導體層的第一部分和第五半導體層的第二部分隔開的第三半導體層。在這些實施例中，從鰭結構的通道區選擇性移除第五半導體層的第一部分和第五半導體層的第二部分之後，金屬閘極環繞第四半導體層的第一部分和第四半導體層的第二部分。在一些實施例中，此方法更包含在形成金屬閘極之前及從鰭結構的通道區選擇性移除第一半導體層的第一部分、第一半導體層的第二部分、第五半導體層的第一部分和第五半導體層的第二部分之後，減少第四半導體層的厚度。此厚度小於第二半導體層的第一部分與第四半導體層的第一部分之間的第一間隔以及第二半導體層的第二部分與第四半導體層的第二部分之間的第二間隔。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更加了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明的發明精神與範圍。在不背離本發明的發明精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改。
100:方法 102,104,106,108,110:方塊 200,400,500,600:多閘極裝置 202:基底 204:摻雜區 205:半導體層堆疊物 210,215,230:半導體層 210A,210B,215A,215B:半導體層部分 215’:懸置片狀通道層 215A’,215B’:懸置半導體層部分 220:極紫外線遮罩 222:開口 225:溝槽 230’,430’,530’,630’:半導體線 230’-1,230’-2,430’-1,430’-2,530’-1,530’-2,630’-1,630’-2:半導體線部分 235:鰭 236:隔離區 238:主動區 240:隔離部件 250:閘極結構 252:虛設閘極堆疊物 256:閘極間隙壁 260:源極/汲極凹口 265:內部間隙壁 270:磊晶源極/汲極部件 280:層間介電層 285:閘極開口 290A,290B,290C:T形通道 292A,292B:間隙 295:金屬閘極堆疊物 296:閘極介電質 298:閘極電極 300:奈米片通道電晶體 310A,310B,310C,490A,690B:奈米片通道 490B:H形通道 590:E形通道 690A:H形通道 A1,A2,A3,B1,B2,B3,T,NS:線 C:通道區 S/D:源極/汲極區 I1,I2,I3:界面 h1,h2,t1,t2:厚度 s1,s2,s3,s4,w1,w2,w3:寬度 L g:閘極寬度
根據以下的詳細說明並配合所附圖式可以更加理解本發明實施例。應注意的是，根據本產業的標準慣例，圖示中的各種部件(feature)並未必按照比例繪製。事實上，可能任意的放大或縮小各種部件的尺寸，以做清楚的說明。 第1圖為依據本發明實施例各方面之製造多閘極裝置的方法的流程圖。 第2A-17A、2B-17B、2C-17C、2D-17D和2E-17E為依據本發明實施例各方面，多閘極裝置的一部分或整體在各個製造階段(例如與第1圖的方法相關聯的製造階段)的局部概略示意圖。 第18A-18C圖為依據本發明實施例各方面，多閘極裝置的一部分或整體在與第15A-15E圖相關聯(第18A圖)或與第17A-17E圖相關聯(第18B和18C圖)的製造階段的三維透視圖。 第19A和19B圖提供依據本發明實施例各方面，有效通道寬度的百分比隨著多閘極裝置的水平區段片寬、片間隔以及垂直區段片寬變化的圖式。 第20A-20C圖提供依據本發明實施例各方面，兩個不同的多閘極裝置的剖面示意圖(依據第1圖的方法製造其中一個多閘極裝置)以及驅動電流隨著片間隔變化的圖式。 第21A-21F為依據本發明實施例各方面，另一個多閘極裝置的一部分或整體在各個製造階段(例如與第1圖的方法相關聯的製造階段)的局部剖面示意圖。 第22A-22F為依據本發明實施例各方面，另一個多閘極裝置的一部分或整體在各個製造階段(例如與第1圖的方法相關聯的製造階段)的局部剖面示意圖。 第23A-23H為依據本發明實施例各方面，另一個多閘極裝置的一部分或整體在各個製造階段(例如與第1圖的方法相關聯的製造階段)的局部剖面示意圖。
200:多閘極裝置
202:基底
204:摻雜區
215A’,215B’:懸置半導體層部分
230’-1,230’-2:半導體線部分
240:隔離部件
250:閘極結構
256:閘極間隙壁
290A,290B,290C:T形通道
296:閘極介電質
298:閘極電極
C:通道區

Claims (15)

  1. 一種半導體裝置，包括：一通道層，設置於一基底上方，其中該通道層具有一第一水平區段、一第二水平區段和延伸於該第一水平區段與該第二水平區段之間並連接該第一水平區段和該第二水平區段的一垂直區段，且其中：該第一水平區段和該第二水平區段沿一第一方向延伸，且該垂直區段沿不同於該第一方向的一第二方向延伸，且該垂直區段具有沿該第一方向的一寬度以及沿該第二方向的一厚度，其中該厚度大於該寬度；一第一源極/汲極部件和一第二源極/汲極部件，設置於該基底上方，其中該通道層沿一第三方向延伸於該第一源極/汲極部件與該第二源極/汲極部件之間，其中該第三方向不同於該第一方向和該第二方向；以及一金屬閘極，設置於該第一源極/汲極部件與該第二源極/汲極部件之間，其中該金屬閘極環繞該通道層。
  2. 如請求項1之半導體裝置，其中該第一水平區段和該垂直區段形成一第一T形通道，且該第二水平區段形成一第二T形通道的一部分，其中該第一T形通道設置於該第二T形通道上方。
  3. 如請求項2之半導體裝置，其中該垂直區段為一第一垂直區段，且該通道層更包含一第二垂直區段，該第二垂直區段延伸於該第二水平區段與該基底之間並連接該第二水平區段和該基底，該第二垂直區段沿該第二方向延伸，且該第二垂直區段形成該第二T形通道的一部分。
  4. 如請求項1之半導體裝置，其中該第一水平區段、該第二水平區 段和該垂直區段形成一H形通道，該H形通道懸置於該基底上方並與該基底隔開。
  5. 如請求項4之半導體裝置，其中該通道層為一第一通道層，且該半導體裝置更包含一第二通道層，該第二通道層垂直設置於該H形通道與該基底之間，其中該第二通道層包含一第三水平區段，該第三水平區段懸置於該基底上方並與該基底隔開。
  6. 如請求項1之半導體裝置，其中：該第一水平區段、該第二水平區段和該垂直區段形成一H形通道；且該垂直區段為一第一垂直區段，且該通道層更包含一第二垂直區段，該第二垂直區段延伸於該第二水平區段與該基底之間並連接該第二水平區段和該基底，該第二垂直區段沿該第二方向延伸。
  7. 如請求項6之半導體裝置，其中該通道層為一第一通道層，且該半導體裝置更包含一第二通道層，其中該H形通道垂直設置於該第二通道層與該基底之間，且其中該第二通道層包含一第三水平區段，該第三水平區段懸置於該基底上方並與該基底隔開。
  8. 如請求項1之半導體裝置，其中：該垂直區段為一第一垂直區段；該通道層更包含一第三水平區段和一第二垂直區段，其中該第二垂直區段延伸於該第二水平區段與該第三水平區段之間並連接該第二水平區段和該第三水平區段；且該第一水平區段、該第二水平區段、該第三水平區段、該第一垂直區段和該第二垂直區段形成一E形通道。
  9. 如請求項8之半導體裝置，其中該通道層更包含一第三垂直區段，該第三垂直區段延伸於該第三水平區段與該基底之間並連接該第三水平區段和該基底。
  10. 一種半導體裝置，包括：一通道，設置於一基底上方，其中該通道包含一第一奈米片、一第二奈米片和連接該第一奈米片和該第二奈米片的一奈米片連接部，其中：該第一奈米片與該第二奈米片之間的一距離沿大致垂直於該基底的一第一方向延伸，該奈米片連接部具有沿大致平行於該基底的一第二方向延伸的一厚度，且該厚度小於該距離；一第一源極/汲極部件和一第二源極/汲極部件，設置於該基底上方，其中該第一奈米片和該第二奈米片沿一第三方向從該第一源極/汲極部件和該第二源極/汲極部件延伸，其中該第三方向不同於該第一方向和該第二方向；以及一金屬閘極，設置於該第一源極/汲極部件與該第二源極/汲極部件之間，其中該金屬閘極環繞該通道。
  11. 如請求項10之半導體裝置，其中該奈米片連接部連接該第一奈米片的一第一中心和該第二奈米片的一第二中心。
  12. 如請求項10之半導體裝置，其中該奈米片連接部連接該第一奈米片的一第一邊緣和該第二奈米片的一第二邊緣。
  13. 如請求項10或11之半導體裝置，其中該通道更包含一第三奈米片，該第三奈米片不連接至該第一奈米片和該第二奈米片。
  14. 一種半導體裝置的製造方法，包括：在一基底上方形成一半導體層堆疊物，其中該半導體層堆疊物包含以交替方 式垂直堆疊的複數個第一半導體層和複數個第二半導體層；形成從該複數個第一半導體層的第一個通過該複數個第二半導體層的其中一者延伸至該複數個第一半導體層的第二個的一半導體線，其中該半導體線具有一第一寬度；對該半導體線進行一退火製程，以消除該半導體線中及該半導體線與該複數個第一半導體層和複數個第二半導體層之間的界面處的空隙及矽懸空鍵；將該半導體層堆疊物圖案化，以形成從該基底延伸的一鰭結構，其中該鰭結構包含該半導體線、該複數個第一半導體層的第一個的一部分、該複數個第二半導體層的該其中一者的一部分和該複數個第一半導體層的第二個的一部分；選擇性移除該複數個第二半導體層的該其中一者的該部分，使得該複數個第一半導體層的第一個和該複數個第一半導體層的第二個沿一第一方向隔開一距離，且該半導體線沿該第一方向延伸於該複數個第一半導體層的第一個與該複數個第一半導體層的第二個之間並連接該複數個第一半導體層的第一個和該複數個第一半導體層的第二個；以及修整該半導體線以將該第一寬度縮小至該第二寬度，其中該第一寬度和該第二寬度沿不同於該第一方向的一第二方向延伸，該第一寬度大於該距離，且該第二寬度小於該距離。
  15. 如請求項14之半導體裝置的製造方法，其中形成從該複數個第一半導體層的第一個通過該複數個第二半導體層的該其中一者延伸至該複數個第一半導體層的第二個的該半導體線的步驟包含：進行一極紫外線微影製程，以在該半導體層堆疊物上方形成一極紫外線遮罩； 使用該極紫外線遮罩作為一蝕刻遮罩來蝕刻一溝槽，其中該溝槽延伸通過該複數個第一半導體層的第一個、該複數個第二半導體層的其中一者和該複數個第一半導體層的第二個；以及以一半導體材料填充該溝槽。
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