TWI899975B

TWI899975B - 積體電路結構及其形成方法

Info

Publication number: TWI899975B
Application number: TW113115814A
Authority: TW
Inventors: 伊莎達泰; 山姆瓦澤里; 新宇鮑
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2023-10-30
Filing date: 2024-04-26
Publication date: 2025-10-01
Also published as: CN119521681A; US20250357255A1; TW202518710A; US20250140641A1

Abstract

本揭露的一個面向涉及一種積體電路(integrated circuit， IC)結構及其製造方法。IC結構可以包含以第一間距配置的第一多個熱通孔和以第二間距配置的第三多個熱通孔，第二間距大於第一間距。

Description

積體電路結構及其形成方法

本發明的實施例是有關於積體電路結構及其形成方法。

電子業對更小、更快的電子裝置的需求不斷增長，這些電子裝置同時能夠支援大量日益複雜和精密的功能。為了滿足這些需求，積體電路(integrated circuit，IC)產業持續發展低成本、高效能和低功耗IC的趨勢。到目前為止，這些目標在很大程度上是透過縮小IC尺寸(例如最小IC特徵尺寸)來實現，從而提高生產效率並降低相關成本。然而，這種尺寸縮小也增加了IC製造過程的複雜性。因此，要實現IC裝置及其性能的持續進步，就需要IC製造過程和技術的類似進步。

隨著技術節點變得更小，IC可以垂直堆疊以形成所謂的三維(three-dimensional，3D)IC結構。除了按比例縮小給定晶粒中電晶體的密度之外，透過在三維中佈置多個半導體裝置(例如，垂直堆疊晶粒)，結構中的多個半導體裝置可被放置得更靠近彼此。這可以減少線路長度並最大限度地減少延遲和電阻。

因此，儘管現有的具有堆疊IC的IC結構通常足以滿足其預期目的，但它們在各個方面還沒有完全令人滿意。

本發明實施例的一種積體電路結構，包括第一晶粒，所述第一晶粒包括：形成在基底上的第一電晶體裝置；所述基底之上的第一多層內連線(MLI)，其中所述第一MLI包括多條金屬線和插入的多個金屬通孔，其中所述第一MLI電耦合到所述第一電晶體裝置；以及第一多個熱通孔，橫向鄰近的所述第一MLI；熱接合層，位於於所述第一晶粒之上；以及第二晶粒，位於所述熱接合層之上，所述第二晶粒包括：形成在另一個基底上的第二電晶體裝置；在所述另一個基底之上的第二MLI，其中所述第二MLI包括多條金屬線和插入的多個金屬通孔，其中所述第二MLI電耦合到所述第二電晶體裝置；以及第二多個熱通孔，橫向鄰近所述第二MLI，其中所述第二多個熱通孔少於所述第一多個熱通孔。

本發明實施例的一種積體電路結構，包括多個垂直堆疊的晶粒；熱接合層，在所述多個垂直堆疊的晶粒的第一晶粒和第二晶粒之間延伸，其中所述熱接合層包含熱導率在大約10和500W/m-K之間的材料；以及多個熱通孔，位於所述第一晶粒或所述第二晶粒中的至少一個上，其中所述多個熱通孔鄰近高功率電晶體裝置配置。

本發明實施例的一種形成積體電路結構的方法，包括在第一晶粒上形成第一電晶體裝置，且在第二晶粒上形成第二電晶體裝置；在所述第一晶粒上形成鄰近所述第一電晶體裝置的第一多個熱通孔以及在所述第二晶粒上形成鄰近所述第二電晶體裝置的第二多個熱通孔，其中所述第一多個熱通孔的面積大於所述第二多個熱通孔的面積；在所述第一晶粒的表面上沉積熱接合層；以及將所述第二晶粒附接到所述熱接合層。

100、200’、300、400、500、600、700、800、1500:結構

102、202、210、1502:基底

104、106、108、204、206、208、302、304、402、404、1304、1504、1506、1508:晶粒

110:散熱器

112:熱接合層/接合層

114、216、904、1516:熱通孔

116、205、910、1512:熱點

200:結構/3D-IC

203:半導體裝置/高功率裝置/電晶體裝置

203A:閘極結構

203B:源極/汲極區

212:組件/散熱器

218A:金屬線

218B:金屬通孔/電性通孔/通孔

218C:IMD層

220A:裝置層級接觸件/接觸件結構/接觸件特徵

220B:層間介電層

222:基底通孔

224、1510:接合層

802:第一區

804:第二區

902、912、1002、1012、1102、1112:晶粒/IC晶片

906:電性通孔/電性特徵

908:介電質/隔離材料

1200、1400:方法

1202、1204、1206、1208、1210、1212、1214、1216、1218、1402、1404、1406、1408、1410:方塊

1302:承載基底

1504A、1506A、1508A:裝置層

1504B、1506B、1508B:第一內連線層

1504C、1506C、1508C:第二內連線層

1514:散熱器

A、B、C、D:區

當結合附圖閱讀時，可以從以下詳細描述中最好地理解本公開。需要強調的是，根據行業標準慣例，各種特徵並未按比例繪製，僅用於說明目的。事實上，為了討論的清楚起見，各種特徵的尺寸可以任意增加或減少。另外需要強調的是，附圖僅示出了本發明的典型實施例，因此不應被視為限制範圍，因為本發明可以同樣適用於其他實施例。此外，附圖可以隱含地描述詳細描述中未明確描述的特徵。

圖1示出了根據本揭露的實施例的具有多個堆疊的晶粒(包括多個熱通孔和多個熱接合層)的積體電路(IC)結構的透視圖。

圖2A示出了根據本揭露的實施例的具有第一示例性配置的晶粒的IC結構的剖面圖。

圖2B示出了根據本揭露的實施例的具有第一配置的晶粒及另一實施例的熱接合層的IC結構的剖面圖。

圖3示出了根據本揭露的實施例的具有第二示例性配置的晶粒的IC結構的剖面圖。

圖4示出了根據本揭露的實施例的具有第三示例性配置的晶粒的IC結構的剖面圖。

圖5示出了根據本揭露的實施例的具有第四示例性配置的晶粒的IC結構的剖面圖。

圖6示出了根據本揭露的實施例的具有第五示例性配置的晶粒的IC結構的剖面圖。

圖7示出了根據本揭露的實施例的具有第六示例性配置的晶粒的IC結構的剖面圖。

圖8示出了根據本揭露的實施例的具有第七示例性配置的晶粒和另一實施例的熱接合層的IC結構的剖面圖。

圖9A和圖9B示出了根據本揭露的實施例的第一和第二IC晶粒的俯視圖，每個IC晶粒都具有電路區，電路區具有多個電性通孔和多個熱通孔。

圖10A和圖10B示出了根據本揭露的實施例的第一和第二IC晶粒的俯視圖，每個IC晶粒都具有電路區，電路區具有多個電性通孔和多個熱通孔。

圖11A和圖11B示出了根據本揭露的實施例的第一和第二IC晶粒的俯視圖，每個IC晶粒都具有電路區，電路區具有多個電性通孔和多個熱通孔。

圖12示出了根據本揭露的實施例的形成半導體結構的方法的流程圖。

圖13A至圖13F示出了根據本揭露的實施例的根據圖12的方法處理的在製造的多個中間階段處的IC結構的形成方法。

圖14示出了根據本揭露的實施例的提供半導體結構的設計的方法的流程圖。

圖15A示出了根據本揭露的實施例的具有多個堆疊的晶粒(包括多個熱通孔和多個熱接合層)的另一積體電路(IC)結構的剖面圖；圖15B示出了用於在圖15A的IC結構中實現的參數表。

圖16A、圖16B、圖16C示出了根據本揭露的方面的3D-IC結構的熱性能的圖形表示的實施例。

以下公開提供了用於實現所提供標的物的不同特徵的許多不同的實施例或示例。以下描述組件和佈置的具體示例以簡化本公開。當然，這些僅僅是示例並且不旨在進行限制。例如，在下面的描述中在第二特徵之上或上形成第一特徵可以包括其中第一特徵和第二特徵形成為直接接觸的實施例，並且還可以包括其中附加特徵可以形成在第一特徵與第二特徵之間使得第一特徵和第二特徵可以不直接接觸的實施例。另外，本揭露可以在各個示例中重複附圖標記和/或字母。這種重複是為了簡單和清楚的目的，並且其本身並不規定所討論的各種實施例和/或配置之間的關係。

為了方便描述，本文可以使用「位於…之下」、「位於…下方」、「下部」、「位於…上方」、「上部」等空間相對性術語來描述如圖所示的一個元件或特徵與另一個元件或特徵的關係。除了圖中描繪的定向之外，空間相對性術語旨在涵蓋裝置在使用或操作中的不同定向。設備可以以其他方式定向(旋轉90度或處於其他定向)並且本文中使用的空間相對性描述語可以同樣被相應地解釋。

此外，當以「約」、「大約」等描述數字或數字範圍時，該術語旨在考慮到本領域的技術人員所理解的製造過程中固有出現的變化的情況下，涵蓋合理範圍內的數字。例如，基於與製造具有與該數字相關的特性的特徵相關聯的已知製造公差(tolerance)，該數字或數字範圍涵蓋包括所描述的數字的合理範圍，例如在所描述的數字的±10%內。例如，具有「約5nm」厚度的材料層可以涵蓋從4.25nm到5.75nm的尺寸範圍，其中本領域技術人員已知與沉積材料層相關的製造公差為±15%。此外，所揭露的不同特徵的尺寸可以隱含地公開不同特徵之間的尺寸比。更進一步，本揭露可以在各個示例中重複附圖標記和/或字母。這種重複是為了簡單和清楚的目的，並且其本身並不規定所討論的各種實施例和/或配置之間的關係。

本揭露涉及以堆疊配置提供的半導體或積體電路(IC)結構，並且具體地涉及併入多個熱通孔和多個熱接合層以改善結構中的熱量或熱分佈。隨著堆疊晶粒(或晶片)的3D整合不斷實施，以認識到增加裝置密度和縮放的好處，有必要解決堆疊晶粒內各個位置的散熱問題。例如，中間晶粒可能由於其位置而在散熱路徑中受到限制。本公開描述了幫助3D-IC結構的一個或多個晶粒中的熱點的垂直和橫向(例如，水平)散熱的各種解決方案。在一些實施方式中，解決方案包括確定或識別晶粒的高功率裝置以及將多個熱通孔定位在高功率裝置附近。在一些實作方式中，多個熱接合層被實施為提供改進的熱導率(thermal conductivity)。與高功率裝置相鄰的熱通孔可以提供比裝置的其他區處的熱通孔更大的面積。因此，本揭露的某些實施方式導致諸如3D-IC或堆疊晶粒的半導體結構中的改進的散熱。

在各種實施例中，本揭露描述了包含多個堆疊的晶粒的IC結構(或諸如3DIC的IC晶片)。晶粒可以例如透過基底通孔(through substrate via，TSV)物理和/或電性耦合。IC結構還包括插入堆疊晶粒的熱接合層。IC結構還包括多個熱通孔，以有效散熱並降低熱點溫度，包括靠近高功率裝置(例如邏輯區)的溫度。熱接合層和熱通孔可以允許橫向和垂直散熱，並且可以實現為鎖定IC結構的熱點區(例如，高功率裝置)。熱接合層可以形成在以後段製程(back-end of the line，BEOL)半導體製程形成的多層內連線(multi-layer interconnect，MLI)之上；且熱通孔可以橫向於BEOL製程中的MLI形成，並且在一些實作方式中與MLI結合。高功率裝置或高功率電晶體可以是具有高速的電晶體並且可以與諸如低功率邏輯裝置(例如，用於開關功能的邏輯裝置)的其他邏輯或記憶體裝置區別。高功率裝置可能會產生熱點，這是熱量集中的區域。

就此而言，在以下描述中，前段製程(front-end-of-the-line，FEOL)通常指的是裝置(晶粒)製造中形成諸如邏輯裝置和記憶體裝置之類的功能裝置的部分。在某些情況下，這也稱為結構的裝置層。FEOL特徵包括電晶體及其特徵，例如源極/汲極特徵、通道區、閘極結構。裝置層級接觸件(device-level contact)或金屬特徵延伸到電晶體的端子。本揭露中的後段製程(BEOL)通常指的是FEOL特徵之後形成的組件並且包括多層內連線(MLI)。MLI提供多條金屬線(也稱為互連線)和插入通孔，其提供包含到FEOL特徵的電性連接。金屬線提供水平佈線，通孔提供垂直佈線以連接不同金屬層處的金屬線。可以使用任何數量的金屬層，包括例如示例性MLI可以包括五個或更多個垂直堆疊的金屬線，通常稱為M1、M2、M3等。MLI包括圍繞金屬線和通孔的介電或絕緣材料，以提供線路中承載的訊號的合適方向，介電可稱為金屬間介電(intermetal dielectric，IMD)，如下所述。

圖1示出了包含基底102、多個經堆疊的晶粒104、晶粒106和晶粒108以及上覆的散熱器(heatsink)110的半導體或IC結構100的透視圖。IC結構100可以被稱為3D-IC。雖然示出了三個晶粒，但任何數量的晶粒都是可能的。第一晶粒104、第二晶粒106和第三晶粒108可以包括邏輯裝置，其包括高功率裝置，例如高功率邏輯裝置、記憶體裝置和/或其他功能性。第一晶粒104、第二晶粒106和第三晶粒108可以彼此相同，或者第一晶粒104、第二晶粒106和第三晶粒108可以在功能和/或佔地面積方面不同。

IC結構100可以是安裝在印刷電路板(printed circuit board，PCB)上的IC封裝。在其他實施例中，基底102可以包括PCB、半導體基底、中介層(interposer)、介電基底和/或其他支持特徵。在一些實施方式中，基底102可以包括連接到上伏的晶粒(例如晶粒104)的導電跡線。在一些實施方式中，基底102可以包括輸入/輸出端子，例如凸塊、球或柱(未示出)。

第一晶粒104透過熱接合層112連接或接附到第二晶粒 106。第二晶粒106透過熱接合層112連接或接附到第三晶粒108。在一些實作方式中，熱接合層112也可以插入晶粒108和散熱器110(未示出)。熱接合層112的組成和厚度可以彼此不同，或者在其他實施例中，可以實質上相同。熱接合層112可以包括提供範圍在大約10至500瓦每米開爾文(W/m-K)之間的熱導率(k)的一種或多種材料。在一實施例中，熱接合層112的厚度在約1μm至約50μm之間。用於熱接合層112的示例性材料包括氮化硼(BN)、氧化鈹(BeO)、鑽石、氮化鋁(AlN)、氧化鋁(Al₂O₃)。

在一實施例中，熱接合層112包括AlN。在另一實施例中，熱接合層具有約20至200W/m-K之間的熱導率(k)。在另一實施例中，熱接合層具有約30W/m-K的熱導率(k)。在一實施例中，熱接合層112包括鑽石。在另一實施例中，熱接合層具有約200至500W/m-K之間的熱導率(k)。在一實施例中，熱接合層112包括氮化硼(BN)。在另一實施例中，熱接合層具有約50至200W/m-K之間的熱導率k(橫向(in-plane))和/或約2至10W/m-K之間的熱導率k(縱向(cross-plane))。在一實施例中，熱接合層112包括Al₂O₃。在另一實施例中，熱接合層具有約10至30W/m-K之間的熱導率(k)。在一實施例中，熱接合層112包括BeO。在另一實施例中，熱接合層具有約200至500W/m-K之間的熱導率(k)。

多個熱通孔114延伸穿過第一晶粒104、第二晶粒106和第三晶粒108中的一個或多個。多個熱通孔114可以被提供在局部區處。換言之，在一些實施方式中，多個熱通孔不位於晶粒 104、晶粒106、晶粒108中的每一個的各處，而是提供在其限定的區中。在本實施例中，多個熱通孔114與結構100的熱點116相鄰。在一些實施例中，晶粒104、晶粒106或晶粒108中的任何一個的其他區可以不包括熱通孔，包括很少的熱視圖，或包括較小面積的熱通孔(例如，熱通孔相對於非熱通孔的百分比面積，其可以例如從俯視圖被測量)。熱點116可以是諸如由高功率半導體裝置(例如，高功率電晶體)產生的升高的熱條件(例如，加熱)的區。在一些實施方式中，熱點是區域(例如，具有較高熱(W/cm²)能量的100-300微米見方區域)。雖然多個熱通孔114被示出為延伸穿過每個晶粒，但多個熱通孔114可以定位在每個晶粒的BEOL特徵中，包括如下所述的。用於熱通孔的示例性材料包括銅(Cu)、鑽石奈米顆粒、AlN、氮化硼奈米顆粒和/或其他合適的導熱材料。

多個熱通孔114可以與結構100的導電通孔和多條金屬線電隔離。換句話說，熱通孔114可以是浮置的。導電元件可以是耦合到晶粒的半導體裝置(例如，電晶體)的那些金屬化元件。在一實施例中，多個熱通孔114與電性組件(例如，電性通孔)間隔開約50奈米(nm)至約500nm的距離(例如，如在x方向/橫向上測量的)。在一實施例中，多個熱通孔114的寬度可為約100nm至約10μm。(在一些實施方式中，電性組件(例如，電性通孔)為幾奈米到幾微米(μm)。)多個熱通孔114與熱接合層112直接接觸。

圖2A至圖8顯示了可以實現圖1的結構100的3D-IC的剖面圖。圖2A示出了具有第一晶粒204、第二晶粒206、第三晶粒208以及上伏的基底210和組件(例如散熱器)212的半導體結構(例如3D-IC)200。可以從結構200中省略一個或多個特徵，和/或可以添加其他特徵。如上所述，半導體結構200可以是圖1的半導體結構100的一實施例，且上面提供的描述適用於結構200。在一實施例中，第一晶粒204為邏輯裝置，第二晶粒206為邏輯裝置，第三晶粒208為邏輯裝置。示例性邏輯裝置包括中央處理單元(central processing unit，CPU)、圖形處理單元(graphic processing unit，GPU)、各種處理器、各種控制器和/或執行操作或執行指令集的其他晶片。記憶體晶粒或晶片是儲存和檢索資料的晶粒。

晶粒204、晶粒206和晶粒208中的每一者包括在FEOL製程中形成在半導體基底上的半導體基底202和多個半導體裝置203。這種FEOL製程可以在基底202上形成多個半導體裝置203，例如電晶體，以提供不同的功能。例如，如上面關於邏輯晶粒所討論的，這些各種電晶體可以形成中央處理單元、圖形處理單元、用於記憶體裝置的存取電晶體(access transistor)、影像訊號處理(image signal processing，ISP)電路和/或其他合適的電路。電晶體可以是平面電晶體或多閘極電晶體。平面裝置是指具有接合半導體主動區的平面表面的閘極結構的裝置。多閘極裝置通常指的是具有設置在通道區的多於一側之上的閘極結構或其一部分的裝置。鰭式場效電晶體(Fin-like field effect transistor，FinFET)和全環閘極(gate-all-around，GAA)電晶體是多閘極裝置的示例，它們已成為高效能和低洩漏應用的受歡迎和有希望的候選者。FinFET具有在多於一側上被閘極包圍的升高通道(例如，閘極包圍從基底延伸的半導體材料「鰭」的頂部和多個側壁)。GAA電晶體具有可以部分或完全圍繞通道區延伸的閘極結構，以提供對兩側或多側上的通道區的存取。由於其閘極結構圍繞通道區，因此GAA電晶體也可以稱為環繞閘極電晶體(surrounding gate transistor，SGT)或多橋通道(multi-bridge-channel，MBC)電晶體。GAA電晶體的通道區可以由奈米線、奈米片或其他奈米結構形成，並且由於這個原因，GAA電晶體也可以被稱為奈米線電晶體或奈米片電晶體。本文一般性地提及電晶體，並且所討論的每個配置都適用於本文的實施例。如圖所示，半導體裝置203包括閘極結構203A和兩個源極/汲極區203B。

在一些實施例中，半導體基底202包括矽(Si)。替代地或附加地，基底202包括另一個元素半導體(elementary semiconductor)，例如鍺(Ge)；化合物半導體，例如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦；合金半導體，例如矽鍺(SiGe)、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或其組合。在一些實施方式中，基底202包括一種或多種III-V族材料、一種或多種II-IV族材料、或其組合。在一些實施方式中，基底202是絕緣體上半導體基底，例如絕緣體上矽(silicon-on-insulator，SOI)基底、絕緣體上矽鍺(silicon germanium-on-insulator，SGOI)基底或絕緣體上鍺(germanium-on-insulator，GeOI)基底。絕緣體上半導體基底可以使用氧注入分離(separation by implantation of oxygen，SIMOX)、晶圓接合和/或其他合適的方法來製造。

如上所述，半導體裝置203可以包括具有各種配置的源極/汲極區203B和閘極結構203A的電晶體。源極/汲極區203B可以是摻雜區和/或磊晶生長區，限定與半導體裝置的閘極結構203A相關的源極/汲極特徵。可以使用氣相磊晶(vapor-phase epitaxy，VPE)、超高真空CVD(ultra-high vacuum CVD，UHV-CVD)、分子束磊晶(molecular beam epitaxy，MBE)和/或其他適當的製程來沉積源極/汲極區203B。當源極/汲極區203B是n型時，其可以包括摻雜n型摻雜劑例如磷(P)或砷(As)的矽(Si)。當源極/汲極區203B是p型時，其可以包括摻雜p型摻雜劑例如硼(B)或二氟化硼(BF₂)的矽鍺(SiGe)。在一些實施例中，源極/汲極區203B可以包括多個層，例如具有不同摻雜劑濃度的層。

閘極結構203A可以包括界面層(interfacial layer)、閘極介電層和閘極電極。閘極結構203A的界面層可以包括介電材料，例如氧化矽、矽酸鉿或氮氧化矽。界面層可以透過化學氧化、熱氧化、原子層沉積(atomic layer deposition，ALD)、化學氣相沉積(chemical vapor deposition，CVD)和/或其他適當的方法來形成。閘極介電層可以形成在界面層上。閘極介電層可以包括高k介電材料，例如氧化鉿。或者，閘極結構203A的閘極介電層可以包括其他高K介電材料，例如氧化鈦(TiO₂)、氧化鉿鋯(HfZrO)、氧化鉭(Ta₂O₅)、氧化矽鉿(HfSiO₄)、二氧化鋯(ZrO₂)、氧化矽鋯(ZrSiO₄)、氧化鑭(La₂O₃)、氧化鋁(Al₂O₃)、一氧化鋯(ZrO)、氧化釔(Y₂O₃)、SrTiO₃(STO)、BaTiO₃(BTO)、BaZrO、氧化鑭鉿(HfLaO)、氧化鑭矽(LaSiO)、氧化鋁矽(AlSiO)、氧化鉿鉭(HfTaO)、氧化鈦鉿(HfTiO)、(Ba,Sr)TiO₃(BST)、氮化矽(SiN)、氮氧化矽(SiON)、其組合或其他適當的材料。閘極介電層可以透過ALD、物理氣相沉積(physical vapor deposition，PVD)、CVD、氧化和/或其他適當的方法形成。閘極結構203A的閘極電極層可以包括單層或可選地多層結構，例如具有選定功函數以增強裝置性能的金屬層(功函數金屬層)、襯墊層、潤濕層、黏附層、金屬合金或金屬矽化物的各種組合。舉例來說，閘極電極層可以包括氮化鈦(TiN)、鈦鋁(TiAl)、氮化鈦鋁(TiAlN)、氮化鉭(TaN)、鉭鋁(TaAl)、氮化鉭鋁(TaAlN)、碳化鉭鋁(TaAlC)、碳氮化鉭(TaCN)、鋁(Al)、鎢(W)、鎳(Ni)、鈦(Ti)、釕(Ru)、鈷(Co)、鉑(Pt)、碳化鉭(TaC)、氮化矽鉭(TaSiN)、銅(Cu)、其他耐火金屬(refractory metal)、或其他適當的金屬材料或其組合。

多個裝置層級接觸件(device level contact)220A被形成為連接至半導體裝置203的端子並延伸穿過層間介電(inter-layer dielectric，ILD)層220B。ILD層220B可以使用PECVD、FCVD、旋塗或其他適當的沉積技術來沉積。在一些實施例中，在形成ILD層220B之後，可以對結構進行退火以提高ILD層220B的完整性。儘管圖中未明確示出，但是應理解，可以在沉積ILD層220B之前沉積接觸蝕刻停止層(contact etch stop layer，CESL)，使得CESL設置在ILD層220B和電晶體特徵之間。CESL可以包括氮化矽或氮氧化矽並且可以使用CVD、ALD或合適的方法來沉積。多個接觸件結構220A延伸穿過ILD層220B到達源極/汲極區203B和閘極結構203A並且提供到半導體裝置203的電性連接。多個接觸件結構220A可以稱為中段製程(middle-end-of-the-line，MEOL)結構。作為示例，接觸件結構 220A可以包括釕(Ru)、鈷(Co)、鎳(Ni)、鎢(W)、銅(Cu)或其他金屬。在一些實施例中，接觸件結構220A可以包括與ILD層220B連接的阻擋層。這種阻擋層可以包括金屬氮化物，例如氮化鈦、氮化鉭、氮化鎢、氮化鈷或氮化鎳。另外，為了減少接觸電阻，矽化物特徵可以是接觸件結構220A的一部分並且與其接觸的電晶體特徵(例如閘極結構203A)連接。可以透過微影來圖案化ILD層220B、在ILD層220B中蝕刻接觸孔、以及使用CVD、PVD或其他合適的方法沉積導電材料來形成接觸件結構220A。同樣，多個裝置層級接觸件220A承載半導體裝置203的電訊號以提供相應晶片的功能。

多層內連線(multi-layer interconnect，MLI)形成在基底202之上並且包括多條金屬線218A和插入的多個金屬通孔218B，以提供到半導體裝置203(透過多個裝置層級接觸件220A)的電連接。金屬線218A和金屬通孔218B也可以被稱為電線和電性通孔，因為它們用於承載裝置的訊號。多個IMD層218C提供MLI內和周圍的絕緣層。如上所述，MLI是BEOL特徵。雖然為了方便說明僅示出了三個金屬化層，但是半導體結構200的MLI可以包括MLI中的任意多個層，例如，MLI通常可以包括大約五到大約二十個金屬層(或金屬化層包括金屬線218A)。MLI的每個金屬層包括嵌入在介電或絕緣層中的多個通孔218B和多條金屬線218A，所述介電或絕緣層在本文中也可以稱為金屬間介電(IMD)層218C。通孔218B和金屬線218A可以由鈦(Ti)、釕(Ru)、鎳(Ni)、鈷(Co)、銅(Cu)、鉬(Mo)、鎢(W)、鋁(Al)和/或其他合適的材料形成。在一實施例中，通孔218B和金屬線218A由銅(Cu)形成。IMD層218C可包括氧化矽、原矽酸四乙酯(TEOS)氧化物、未經摻雜矽酸鹽玻璃(USG)或經摻雜矽酸鹽玻璃，如硼磷矽酸鹽玻璃(BPSG)、熔融矽酸鹽玻璃(FSG)、磷矽酸鹽玻璃(PSG)、摻硼矽酸鹽玻璃(BSG)和/或其他適合介電材料。在一實施例中，IMD層218C包括氧化矽。

多個熱通孔216形成為橫向鄰近MLI的電線和通孔，且多個熱通孔216也延伸穿過IMD層218C。熱通孔216可以實質上類似參考圖1討論的熱通孔114。多個熱通孔216可以垂直跨越MLI特徵的整個高度。在另一實施例中，多個熱通孔216可以位於MLI的第二金屬層(M2)上方。在這樣的實施例中，多個熱通孔216的終端可以與IMD層218C連接。在一些實施方式中，一端與ILD層220B連接，而另一端則直接接觸熱接合層112的表面。多個熱通孔216不電連接至任何半導體裝置203(例如，電晶體裝置)。相反，它們充當嵌入IMD層218C中的吸熱特徵。用於熱通孔216的示例性材料包括銅(Cu)、鑽石奈米顆粒、AlN、氮化硼奈米顆粒和/或其他合適的材料。

多個熱通孔216可以放置在生成熱點205的那些半導體裝置203附近，該熱點205可以是諸如由高功率半導體裝置(例如，高功率電晶體)產生的升高的熱條件(例如，加熱)的區。在沒有生成熱點的晶粒(例如晶粒204、晶粒206或晶粒208)的其他區中，可能存在更少甚至沒有熱通孔216。在一些實施方式中，電性金屬線218A或通孔218B與熱通孔216之間的橫向距離在大約50nm和大約500nm之間。

如圖所示，基底210形成在頂部晶粒(此處為晶粒 208)之上。在一實施例中，基底210是載體基底。基底210可以包括矽(Si)或其他半導體材料，例如鍺(Ge)、碳化矽(SiC)、矽鍺(SiGe)、鑽石和/或其他合適的基底。在一些實施方式中，基底210可以被省略，和/或用於製造以提供結構支撐。散熱器212可以形成在結構200的上部部分(例如，與熱接合層112連接)。

熱接合層112配置在每個晶粒之間(例如，晶粒204和晶粒206之間、晶粒206和晶粒208之間)以及上部晶粒和上覆組件之間(例如，晶粒208和基底210之間)。熱接合層112可以實質上類似上面參考圖1討論的熱接合層112。在一實施例中，熱接合層112是單層。例如，在進一步的實施例中，熱接合層112是單層AlN。因此，在一些實施方式中，熱接合層112的組成與上部晶粒(例如，晶粒206)的基底202的背側和下部晶粒(例如，晶粒204)的上部表面(例如MLI結構的最上部介電材料(例如，IMD層218C))連接。熱接合層112的厚度可在0.1μm至50μm之間變化。在一實施例中，熱接合層112的厚度可以是大約10μm。熱接合層112可以透過物理氣相沉積(PVD)、化學氣相沉積(CVD)和/或其他適當的製程來沉積。在一些實施方式中，沉積在低於約400℃的溫度下進行。(如圖2B所討論的，薄的接合層(例如，氮化物或氧化物)可以沉積在熱接合層112下方)。

基底通孔(TSV)222延伸穿過一個或多個裝置，例如晶粒206和晶粒208。TSV222可以提供多個晶粒之間的電連接。TSV222可以包括鈦(Ti)、釕(Ru)、鎳(Nn)、鈷(Co)、銅(Cu)、鉬(Mo)、鎢(W)、鋁(Al)和/或適當的材料。在一些實作方式中， TSV222連接到晶粒204、晶粒206或晶粒208中的一個或多個MLI結構。在一些實施方式中，TSV222提供用於存取3D-IC200中的上部晶粒的輸入/輸出路徑。

仍參考結構200，可以包括各種輸入/輸出特徵(未示出)，例如受控塌陷晶片連接(controlled collapse chip connection，C4)層、封裝基底、中介層基底、球柵陣列(ball-grid array，BGA)結構、印刷電路板(PCB)和/或其他特徵。此外，晶粒204、晶粒206、晶粒208中的每一個可以具有不同的尺寸(佔地面積)和/或功能。

圖2B示出了根據本揭露的實施例的IC結構200’的剖面圖。圖2B中的IC結構200’與圖2A中的IC結構類似，並且為了簡潔起見，將不再描述類似的特徵。不同的是熱接合層112下面多了接合層224。在一實施例中，接合層224可以是氧化物材料或氮化物材料。在一些實施方式中，接合層224可以包括Al₂O₃、SiO₂、SiN和/或其他適當的材料。在進一步的實施方式中，熱接合層112是AlN並且配置在接合層224正上方。類似圖2A的IC結構，圖2B的IC結構200’也是圖1的結構100的實施例，其描述同樣適用於此。接合層224比熱接合層112更薄。熱接合層112的厚度可在0.1μm至50μm之間變化；接合層224的厚度可以在熱接合層112的10%和70%之間。在一些實施方式中，接合層和熱接合層的厚度和/或材料可以透過考慮所期望的有效熱導率(例如，所得層堆疊的熱導率(k))來確定。

圖3示出了根據本公開實施例的IC結構300的剖面圖。圖3的IC結構300與圖2A中的IC結構200類似，並且為了簡潔起見，將不再描述類似的特徵。與上面所討論的類似，IC結構300(也可以被稱為3D-IC)是圖1的結構100的實施例，其描述也適用於這裡。圖3包括第一晶粒204、第二晶粒302和第三晶粒304。第一晶粒204可以是邏輯晶粒。第一晶粒204可以包括具有熱點205的高功率裝置203。多個熱通孔216鄰近高功率裝置203配置。第二晶粒302可以是記憶體晶粒並且可以包含多個半導體裝置203以實現記憶體功能。在一些實施方式中，所述多個半導體裝置203不呈現熱點。在一些實施方式中，第二多個熱通孔216配置在第二晶粒302上。在一實施例中，第二多個熱通孔216的數量小於第一多個熱通孔216的數量(例如，對於給定區域，諸如垂直對齊的區域)。在一實施例中，第二多個熱通孔216的面積小於第一多個熱通孔216的面積(例如，從俯視圖或剖面圖考慮時)。第三晶粒304也可能是記憶體晶粒。第三晶粒304可以包括被設計為實現記憶體晶粒的目的的多個半導體裝置203。並且在一些實施方式中，第三晶粒304的多個半導體裝置203也沒有熱點。第三多個熱通孔216配置在第三晶粒304上。在一實施例中，第三多個熱通孔216的數量小於晶粒204的第一多個熱通孔216的數量(例如，對於相應晶粒的給定面積)。在一實施例中，第三多個熱通孔216的面積小於第一多個熱通孔216的面積(例如，從俯視圖或剖面圖考慮時)。如圖所示，單一熱接合層112佈置在晶粒204和晶粒302之間並且單一熱接合層112佈置在晶粒302和晶粒304之間。在一實施例中，單一熱接合層112配置在晶粒304和基底210之間。在一個示例中，單一熱接合層112是AlN。在其他實施方式中，一個或多個接合層112是多層結構，例如圖2B所示的熱接合層112和接合層224的多層結構。

圖4示出了根據本揭露的實施例的IC結構400的剖面圖。圖4中的IC結構400與圖2A中的IC結構200類似，並且為了簡潔起見，將不再描述類似的特徵。與上面所討論的類似，IC結構400(也可以被稱為3D-IC)是圖1的結構100的實施例，其描述也適用於這裡。圖4包括第一晶粒204、第二晶粒402和第三晶粒302。第一晶粒204可以是邏輯晶粒。第一晶粒204可以包括具有熱點205的高功率裝置203。第一多個熱通孔216鄰近高功率裝置203配置。第二晶粒402可以是邏輯晶粒。第二晶粒402可以包括多個半導體裝置203以實現邏輯功能。在一些實施方式中，第二晶粒402的多個半導體裝置203不呈現熱點。在一實施例中，第二晶粒402是包含低功率裝置(例如，低功率電晶體裝置203)的邏輯晶粒。在一些實施例中，第二多個熱通孔216配置在第二晶粒402上。在一實施例中，第二多個熱通孔216的數量小於第一晶粒204的第一多個熱通孔216的數量(例如，對於給定區域，諸如垂直對齊的區域)。在一實施例中，第二多個熱通孔216的面積小於第一晶粒204的第一多個熱通孔216的面積(例如，從俯視圖或剖面圖考慮時)。第三晶粒302可以是記憶體晶粒。第三晶粒302可以包括多個半導體裝置203以實現記憶體功能。在一些實施方式中，第三晶粒302的多個半導體裝置203沒有熱點。在一些實施例中，第三多個熱通孔216配置在第三晶粒302上。在一實施例中，第三晶粒302的第三多個熱通孔216的數量小於第一晶粒204的第一多個熱通孔 216的數量(例如，對於給定區域，諸如垂直對齊的區域)。在一實施例中，第三晶粒302的第三多個熱通孔216的面積小於第一晶粒204的第一多個熱通孔216的面積(例如，當從俯視圖或剖面圖考慮時)。如圖所示，單一熱接合層112配置在晶粒204和晶粒402之間並且單一熱接合層112配置在晶粒402和晶粒302之間。在一實施例中，單一熱接合層112配置在晶粒302和基底210之間。例如，單一熱接合層112可以包括AlN的導熱材料。在其他實施方式中，一個或多個接合層112是多層結構，例如圖2B所示的熱接合層112和接合層224的多層結構。

圖5示出了根據本揭露的實施例的IC結構500的剖面圖。圖5中的IC結構500與圖2A中的IC結構200類似，並且為了簡潔起見，將不再描述類似的特徵。與上面所討論的類似，IC結構500(也可以被稱為3D-IC)是圖1的結構100的實施例，其描述也適用於這裡。圖5包括第一晶粒204、第二晶粒302和第三晶粒402。第一晶粒204可以是邏輯晶粒。第一晶粒204可以包括具有熱點205的高功率裝置203。第一多個熱通孔216鄰近高功率裝置203配置。第二晶粒302可以是記憶體晶粒。第二晶粒302可以包括多個半導體裝置203以實現記憶體功能。在一些實施方式中，第二晶粒302的多個半導體裝置203沒有熱點。在一些實施例中，第二多個熱通孔216配置在第二晶粒302上。在一實施例中，第二晶粒302的第二多個熱通孔216的數量小於第一晶粒204的第一多個熱通孔216的數量(例如，對於給定區域，諸如垂直對齊的區域)。在一實施例中，晶粒302的第二多個熱通孔216的面積小於第一晶粒204的第一多個熱通孔216的面積(例如，當從俯視圖或剖面圖考慮時)。第三晶粒402可以是邏輯晶粒。第三晶粒402可以包括多個半導體裝置203以實現邏輯功能。在一些實施方式中，第三晶粒402的多個半導體裝置203沒有熱點。在一實施例中，第三晶粒402是低功率裝置(例如，低功率電晶體裝置203)的邏輯晶粒。在一些實施例中，第三多個熱通孔216配置在第三晶粒402上。在一實施例中，第三晶粒402的第三多個熱通孔216的數量小於第一晶粒204的第一多個熱通孔216的數量(例如，對於給定區域，諸如垂直對齊的區域)。在一實施例中，第三晶粒402的第三多個熱通孔216的面積小於第一晶粒204的第一多個熱通孔216的面積(例如，當從俯視圖或剖面圖考慮時)。如圖所示，單一熱接合層112佈置在晶粒204和晶粒302之間並且單一熱接合層112佈置在晶粒302和晶粒402之間。在一實施例中，單一熱接合層112配置在晶粒402和基底210之間。例如，單一熱接合層112是AlN。在其他實施方式中，一個或多個接合層112是多層結構，例如圖2B所示的熱接合層112和接合層224的多層結構。

圖6示出了根據本揭露的實施例的IC結構600的剖面圖。圖6中的IC結構600與圖2A中的IC結構200類似，並且為了簡潔起見，將不再描述類似的特徵。與上面所討論的類似，IC結構600(也可以被稱為3D-IC)是圖1的結構100的實施例，其描述也適用於這裡。圖6包括第一晶粒204、第二晶粒402和第三晶粒404。第一晶粒204可以是邏輯晶粒。第一晶粒204可以包括具有熱點205的高功率裝置203。第一多個熱通孔216鄰近高功率裝置203配置。第二晶粒402可以是邏輯晶粒。第二晶粒402可以包括多個半導體裝置203以實現邏輯功能。在一些實施方式中，第二晶粒402的多個半導體裝置203沒有熱點。在一實施例中，第二晶粒402是低功率裝置(例如，低功率電晶體裝置203)的邏輯晶粒。在一些實施例中，第二多個熱通孔216配置在第二晶粒402上。在一實施例中，第二晶粒402的第二多個熱通孔216的數量小於第一晶粒204的第一多個熱通孔216的數量(例如，對於給定區域，諸如垂直對齊的區域)。在一實施例中，晶粒402的第二多個熱通孔216的面積小於第一晶粒204的第一多個熱通孔216的面積(例如，當從俯視圖或剖面圖考慮時)。第三晶粒404可以是邏輯晶粒。第三晶粒404可以包括多個半導體裝置203以實現邏輯功能。在一些實施方式中，第三晶粒404的多個半導體裝置203沒有熱點。在一實施例中，第三晶粒404是低功率裝置(例如，低功率電晶體裝置203)的邏輯晶粒。在一些實施例中，第三多個熱通孔216配置在第三晶粒404上。在一實施例中，第三晶粒404的第三多個熱通孔216的數量小於第一晶粒204的第一多個熱通孔216的數量(例如，對於給定區域，諸如垂直對齊的區域)。在一實施例中，晶粒404的第三多個熱通孔216的面積小於第一晶粒204的第一多個熱通孔216的面積(例如，當從俯視圖或剖面圖考慮時)。如圖所示，單一熱接合層112佈置在晶粒204和晶粒402之間並且單一熱接合層112佈置在晶粒402和晶粒404之間。在一實施例中，單一熱接合層112配置在晶粒404和基底210之間。例如，單一熱接合層112是AlN。在其他實施方式中，一個或多個接合層112是多層結構，例如圖2B所示的熱接合層112和接合層224的多層結構。

圖7示出了根據本公開實施例的IC結構700的剖面圖。圖7中的IC結構700與圖2A中的IC結構200類似，並且為了簡潔起見，將不再描述類似的特徵。與上面所討論的類似，IC結構700(也可以被稱為3D-IC)是圖1的結構100的實施例，其描述也適用於這裡。圖7包括第一晶粒302、第二晶粒304和第三晶粒204。第三晶粒204可以是邏輯晶粒。第三晶粒204可以包括具有熱點205的高功率裝置203。第三多個熱通孔216鄰近高功率裝置203配置。第二晶粒304可以是記憶體晶粒。第二晶粒304可以包括多個半導體裝置203以實現記憶體功能。在一些實施方式中，第二晶粒304的多個半導體裝置203沒有熱點。在一些實施例中，第二多個熱通孔216配置在第二晶粒304上。在一實施例中，第二晶粒304的第二多個熱通孔216的數量小於第三晶粒204的第三多個熱通孔216的數量(例如，對於給定區域，諸如垂直對齊的區域)。在一實施例中，晶粒304的第二多個熱通孔216的面積小於第三晶粒204的第三多個熱通孔216的面積(例如，當從俯視圖或剖面圖考慮時)。第一晶粒302可以是記憶體晶粒。第一晶粒302可以包括多個半導體裝置203以實現記憶體功能。在一些實施方式中，第一晶粒302的多個半導體裝置203沒有熱點。在一些實施例中，第一多個熱通孔216配置在第一晶粒302上。在一實施例中，第一晶粒302的第一多個熱通孔216的數量小於第三晶粒204的第三多個熱通孔216的數量(例如，對於給定區域，諸如垂直對齊的區域)。在一實施例中，晶粒302的第一多個熱通孔216的面積小於第三晶粒 204的第三多個熱通孔216的面積(例如，當從俯視圖或剖面圖考慮時)。如圖所示，單一熱接合層112佈置在晶粒302和晶粒304之間並且單一熱接合層112佈置在晶粒304和晶粒204之間。在一實施例中，單一熱接合層112配置在晶粒204和基底210之間。例如，單一熱接合層112是AlN。在其他實施方式中，一個或多個接合層112是多層結構，例如圖2B所示的熱接合層112和接合層224的多層結構。例如，在一些實作方式中，在記憶體晶粒302和記憶體晶粒304之間提供熱接合層112和接合層224的多層結構。

圖8示出了根據本公開實施例的IC結構800的剖面圖。圖8中的IC結構800與圖2A中的IC結構類似，並且為了簡潔起見，將不再描述類似的特徵。不同之處在於，結構800示出結構800的第一區802，以及結構800的第二區804。第一區802包括多個熱通孔216，其在作為IC結構800的3D-IC結構的晶粒之間可以相同或不同。第二區804不包括熱通孔216。換言之，多個熱通孔216被局部限定於與生成熱點的電晶體相鄰或垂直對齊的一個晶粒和/或多個晶粒的區域。類似圖2A的IC結構，圖8的IC結構800也是圖1的結構100的實施例，其描述同樣適用於此。

圖9A和圖9B示出了IC晶片或晶粒的俯視圖，該IC晶片或晶粒可以包括在包括圖1的實施例或其圖2A至圖8的實施例在內的前述實施例中的任一個中。所述俯視圖各自示出了熱通孔在晶粒的裝置區上的分佈是不均勻的。在一些實施方式中，熱通孔被定位為鄰近晶粒的確定的熱點(例如，局部限定的)。局部限定可以包括排除晶粒的其他部分中的熱通孔，或減少晶粒的其他部分中的熱通孔覆蓋的面積。熱點以及由此的用於熱通孔的區可以透過實驗結果、模擬、設計規則、設計資料和/或其他特徵(包括如下文參考圖14所討論的)來確定。

圖9A示出了第一晶粒或IC晶片902的俯視圖。所示的晶粒902可以是包含電路區的IC晶片的一部分，其中形成不同的半導體特徵，例如上面討論的電晶體特徵。在一實施例中，晶粒902是邏輯晶片。在一實施例中，晶粒902是具有高功率裝置(例如，高功率電晶體)的邏輯晶片。高功率電晶體可以產生熱點910。這樣，高功率電晶體可以位於熱點910的位置(例如，在所示通孔層級下方的裝置層級處)。

多個熱通孔904和多個電性通孔906配置在第一晶粒902上。熱通孔904可以實質上類似於上面討論的熱通孔114和熱通孔216。熱通孔904可能位於BEOL特徵中的裝置等級上方。在一些實施方式中，熱通孔904是銅。在一實施例中，多個熱通孔904透過介電質908與多個電性通孔906隔離，所述介電質908實質上可以類似於上面討論的IMD層218C。在一實施例中，多個熱通孔904不電連接至晶粒902的半導體裝置。電性通孔906可以實質上類似於上面討論的電性通孔218B。在一些實施方式中，電性通孔906包括銅。在一實施例中，多個電性通孔906是多層內連線(MLI)的一部分並且耦合到多條金屬線。在一實施例中，多個電性通孔906電連接(例如，透過MLI)至晶粒902的半導體裝置。多個電性通孔906配置為鄰近熱點910，例如鄰近高功率半導體裝置。在一些實施方式中，相鄰的電性通孔906連接至高功率半導體裝置的電晶體端子(例如，源極/汲極或閘極)。

在一實施例中，熱通孔904和電性通孔906具有實質上相同的尺寸和形狀，如圖9A所示。在其他實施方式中，熱通孔904和/或電性通孔906具有不同的形狀或尺寸。在一實施例中，例如所示的，熱通孔904在俯視圖中實質上是矩形(例如，正方形)。在一實施例中，例如所示的，電性通孔906在俯視圖中實質上是矩形(例如，正方形)。然而，其他配置也是可能的，包括但不限於圖式中所述的那些。

在一實施例中，晶粒902被包括在包括晶粒堆疊的半導體結構(例如，3D-IC)中。晶粒902可以被配置為實質上類似於上面參考圖1討論的晶粒104、晶粒106或晶粒108中的一個或多個，和/或可以被配置為實質上類似於上面參考圖2A至圖8討論的晶粒204、晶粒206或晶粒208中的一個或多個。

圖9B示出了第二晶粒或IC晶片912的俯視圖。所示的晶粒912可以是包含電路區的IC晶片的一部分，其中形成不同的半導體特徵，例如上面討論的電晶體特徵。在一實施例中，晶粒912是不具有高功率裝置的邏輯晶片。在一實施例中，晶粒912是記憶體晶片。

多個熱通孔904和多個電性通孔906配置在第二晶粒912上。熱通孔904可以實質上類似於上面討論的熱通孔114和/或熱通孔216。在一些實施方式中，熱通孔904是銅。熱通孔904可能位於BEOL特徵中的裝置等級上方。在一實施例中，多個熱通孔904透過介電質908與多個電性通孔906隔離，所述介電質908實質上可以類似於上面討論的IMD層218C。在一實施例中，多個熱通孔904不電連接至晶粒912的半導體裝置。電性通孔906可以實質上類似於上面討論的電性通孔218B。在一些實施方式中，電性通孔906包括銅。在一實施例中，多個電性通孔906是多層內連線(MLI)的一部分。在一實施例中，多個電性通孔906電連接(例如，透過MLI)至晶粒912的半導體裝置。

在一實施例中，熱通孔904和電性通孔906具有實質上相同的尺寸和形狀，如圖9B所示。在一些實作方式中，熱通孔904和/或電性通孔906具有不同的形狀或尺寸。在一實施例中，例如所示的，熱通孔904在俯視圖中實質上是矩形(例如，正方形)。在一實施例中，例如所示的，電性通孔906在俯視圖中實質上是矩形(例如，正方形)。在一些實施方式中，熱通孔904和電性特徵906的尺寸實質上相似。第二晶粒912的多個熱通孔904具有第二數量，且多個熱通孔904之間有第二間距。

在一實施例中，第二晶粒912的多個熱通孔904的數量小於第一晶粒902(例如，具有熱點910)的多個熱通孔904的數量。在一實施例中，第二晶粒912的區中的多個熱通孔904之間的間距大於第一晶粒902(例如，具有熱點910)的相應區中的多個熱通孔904之間的間距。在一實施例中，第二晶粒912的多個熱通孔904之間的間距大約是第一晶粒902(例如，具有熱點910)的多個熱通孔904之間的間距的兩倍。在一實施例中，在第一晶粒902的另一個區(不是局部限定於熱點910周圍的那個區)中，多個熱通孔的數量和/或多個熱通孔的間距大約等於第二晶粒912的對應區。

在一實施例中，晶粒912被包括在包括晶粒堆疊的半導體結構(例如，3D-IC)中。晶粒912可以被配置為實質上類似於上面參考圖1討論的晶粒104、晶粒106或晶粒108中的一個或多個。晶粒912可以被配置為實質上類似於上面參考圖2A至圖8討論的晶粒302、晶粒304、晶粒402或晶粒404中的一個或多個。在一實施例中，3D-IC包含晶粒堆疊，其包括圖9A的第一晶粒902和圖9B的第二晶粒912。在進一步的實施例中，第二晶粒912是3D-IC中與晶粒902相鄰的晶粒(例如，上方或下方)。

圖10A示出了第一晶粒或IC晶片1002的俯視圖。所示的晶粒1002可以是包含電路區的IC晶片的一部分，其中形成不同的半導體特徵，例如上面討論的電晶體特徵。在一實施例中，晶粒1002是邏輯晶片。在一實施例中，晶粒1002是具有高功率裝置(例如，高功率電晶體)的邏輯晶片。高功率電晶體可以產生熱點910。這樣，高功率電晶體可以位於熱點910的位置(例如，在所示通孔層級下方的裝置層級處)。

多個熱通孔904和多個電性通孔906配置在第一晶粒1002上。熱通孔904可以實質上類似於上面討論的熱通孔114和熱通孔216。在一些實施方式中，熱通孔904是銅。在一實施例中，多個熱通孔904透過介電質908與多個電性通孔906隔離，所述介電質908實質上可以類似於上面討論的IMD層218C。在一實施例中，多個熱通孔904不電連接至晶粒1002的半導體裝置。電性通孔906可以實質上類似於上面討論的電性通孔 218B。在一些實施方式中，電性通孔906包括銅。在一實施例中，多個電性通孔906是多層內連線(MLI)的一部分並且耦合到多條金屬線。在一實施例中，多個電性通孔906電連接(例如，透過MLI)至晶粒1002的半導體裝置。多個電性通孔906配置為鄰近熱點910，例如鄰近高功率半導體裝置。在一些實施方式中，相鄰的電性通孔906連接至高功率半導體裝置的電晶體端子(例如，源極/汲極或閘極)。

熱通孔904和電性通孔906可以有不同的構造(例如，形狀)和尺寸。在一實施例中，例如所示的，熱通孔904在俯視圖中實質上是矩形(例如，沿著y方向或x方向延伸的矩形)。在一實施例中，例如所示的，電性通孔906在俯視圖中實質上是矩形(例如，正方形)。多個熱通孔904可以包括較大的通孔和較小的通孔。在一些實施方式中，較小的通孔具有與電性通孔906實質上相同的尺寸和形狀。在一些實施方式中，較大的熱通孔比晶粒1002的電性通孔906大2至80倍。

在一實施例中，晶粒1002被包括在包括晶粒堆疊的半導體結構(例如，3D-IC)中。晶粒1002可以被配置為實質上類似於上面參考圖1討論的晶粒104、晶粒106或晶粒108中的一個或多個。晶粒1002可以被配置為實質上類似於上面參考圖2A至圖8討論的晶粒204、晶粒206或晶粒208中的一個或多個。

圖10B示出了第二晶粒或IC晶片1012的俯視圖。所示的晶粒1012可以是包含電路區的IC晶片的一部分，其中形成不同的半導體特徵，例如上面討論的電晶體特徵。在一實施例中，晶粒1012是不具有高功率裝置的邏輯晶片。在一實施例中，晶粒1012是記憶體晶片。

多個熱通孔904和多個電性通孔906配置在第二晶粒1012上。熱通孔904可以實質上類似於上面討論的熱通孔114和/或216。在一些實施方式中，熱通孔904是銅。在一實施例中，熱通孔904透過隔離材料908與電性通孔906隔離，隔離材料908實質上可以類似上面討論的IMD層218C。在一實施例中，多個熱通孔904不電連接至晶粒1012的半導體裝置。電性通孔906可以實質上類似於上面討論的電性通孔218B。在一些實施方式中，電性通孔906包括銅。在一實施例中，多個電性通孔906是多層內連線(MLI)的一部分並且連接到MLI的多條金屬線。在一實施例中，多個電性通孔906電連接(例如，透過MLI)至晶粒1012的半導體裝置。

在一些實作方式中，熱通孔904和/或電性通孔906具有不同的形狀或尺寸。在一實施例中，例如所示的，熱通孔904在俯視圖中實質上是矩形(例如，正方形)。在一實施例中，例如所示的，電性通孔906在俯視圖中實質上是矩形(例如，正方形)。在一些實施方式中，熱通孔904和電性特徵906的尺寸實質上相似。在一實施例中，第二晶粒1012的多個熱通孔904的面積小於第一晶粒1002(例如，具有熱點910)的多個熱通孔904的面積。在一實施例中，當比較第一晶粒1002的熱點910周圍的面積時，第二晶粒1012的多個熱通孔904的面積小於第一晶粒1002的多個熱通孔904的面積。例如，當堆疊在3D-IC中時，區A可以與區B垂直對齊，其中區A的多個熱通孔904的面積明顯大於區B。在一些實施例中，垂直對齊的第一晶粒1002 和第二晶粒1012中的其他區具有實質上相似的多個熱通孔904的面積。

在一實施例中，晶粒1012被包括在包括晶粒堆疊的半導體結構(例如，3D-IC)中。晶粒1012可以被配置為實質上類似於上面參考圖1討論的晶粒104、晶粒106或晶粒108中的一個或多個。晶粒1012可以被配置為實質上類似於上面參考圖2A至圖8討論的晶粒302、晶粒304、晶粒402或晶粒404中的一個或多個。在一實施例中，3D-IC包括晶粒堆疊，其包括圖10A的第一晶粒1002和圖10B的第二晶粒1012。在進一步的實施例中，第二晶粒1012是3D-IC中與晶粒1002相鄰的晶粒(例如，上方或下方)。如上所述，第一晶粒1002和第二晶粒1012可以垂直對齊(例如，區B與區A垂直對齊)。

圖11A示出了第一晶粒或IC晶片1102的俯視圖。所示的晶粒1102可以是包含電路區的IC晶片的一部分，其中形成不同的半導體特徵，例如上面討論的電晶體特徵。在一實施例中，晶粒1102是邏輯晶片。在一實施例中，晶粒1102是具有高功率裝置(例如，高功率電晶體)的邏輯晶片。高功率電晶體可以產生熱點910。這樣，高功率電晶體可以位於熱點910的位置(例如，在所示通孔層級下方的裝置層級處)。

多個熱通孔904和多個電性通孔906配置在第一晶粒1102上。熱通孔904可以實質上類似於上面討論的熱通孔114和/或熱通孔216。在一些實施方式中，熱通孔904是銅。在一實施例中，多個熱通孔904透過介電質908與多個電性通孔906隔離，所述介電質908實質上可以類似於上面討論的IMD層 218C。在一實施例中，多個熱通孔904不電連接至晶粒1102的半導體裝置。電性通孔906可以實質上類似於上面討論的電性通孔218B。在一些實施方式中，電性通孔906包括銅。在一實施例中，多個電性通孔906是多層內連線(MLI)的一部分並且耦合到多條金屬線。在一實施例中，多個電性通孔906電連接(例如，透過MLI)至晶粒1102的半導體裝置。多個電性通孔906配置為鄰近熱點910，例如鄰近高功率半導體裝置。在一些實施方式中，相鄰的電性通孔906連接至高功率半導體裝置的電晶體端子(例如，源極/汲極或閘極)。

如圖11A所示，熱通孔904和電性通孔906具有不同的構造(例如，形狀)和尺寸。在一實施例中，在晶粒1102中的第一區中，熱通孔904在俯視圖中實質上是矩形(例如，正方形)。在一實施例中，例如所示的，電性通孔906在俯視圖中實質上是矩形(例如，正方形)。在一實施例中，在晶粒1102的另一個區(指定為區C)中，多個熱通孔的是以同心方式佈置的細長環(elongated ring)。區C可能局部限定於熱點910周圍。

在一實施例中，晶粒1102被包括在包括晶粒堆疊的半導體結構(例如，3D-IC)中。晶粒1102可以被配置為實質上類似於上面參考圖1討論的晶粒104、晶粒106或晶粒108中的一個或多個。晶粒1102可以被配置為實質上類似於上面參考圖2A至圖8討論的晶粒204、晶粒206或晶粒208中的一個或多個。

圖11B示出了第二晶粒或IC晶片1112的俯視圖。所示的晶粒1112可以是包含電路區的IC晶片的一部分，其中形成不同的半導體特徵，例如上面討論的電晶體特徵。在一實施例中，晶粒1112是不具有高功率裝置的邏輯晶片。在一實施例中，晶粒1112是記憶體晶片。

多個熱通孔904和多個電性通孔906配置在第二晶粒1112上。熱通孔904可以實質上類似於上面討論的熱通孔114和/或熱通孔216。在一些實施方式中，熱通孔904是銅。在一實施例中，熱通孔904透過隔離材料908與電性通孔906隔離。在一實施例中，多個熱通孔904不電連接至晶粒1112的半導體裝置。電性通孔906可以實質上類似於上面討論的電性通孔218B。在一些實施方式中，電性通孔906包括銅。在一實施例中，多個電性通孔906是多層內連線(MLI)的一部分並且耦合到多條金屬線。在一實施例中，多個電性通孔906電連接(例如，透過MLI)至晶粒1112的半導體裝置。

在一些實作方式中，熱通孔904和/或電性通孔906具有與圖11B中所示相似的形狀和/或尺寸。在一實施例中，當比較第一晶粒1102的熱點910周圍的面積時，第二晶粒1112的多個熱通孔904的面積小於第一晶粒1102的多個熱通孔904的面積。例如，當堆疊在3D-IC中時，區C可以與區D垂直對齊，其中區C的多個熱通孔904面積明顯大於區D。在一些實施例中，垂直對齊的第一晶粒1102和第二晶粒1112中的其他區具有實質上相似的多個熱通孔904的面積。

在一實施例中，晶粒1112被包括在包括晶粒堆疊的半導體結構(例如，3D-IC)中。晶粒1112可以被配置為實質上類似於上面參考圖1討論的晶粒104、晶粒106或晶粒108中的一個或多個。晶粒1112可以被配置為實質上類似於上面參考圖2A 至圖8討論的晶粒302、晶粒304、晶粒402或晶粒404中的一個或多個。在一實施例中，3D-IC包括晶粒堆疊，其包括圖11A的第一晶粒1102和圖11B的第二晶粒1112。在進一步的實施例中，第二晶粒1112是3D-IC中與晶粒1102相鄰的晶粒(例如，上方或下方)。如上所述，第一晶粒1102和第二晶粒1112可以垂直對齊(例如，區D與區C垂直對齊)。

請注意，本揭露預期矩形或正方形通孔、矩形條形通孔、多邊形通孔、環形通孔和其他不同形狀的通孔的任何組合。熱通孔可以在x方向或y方向上伸長。在一些實施方式中，環形通孔可以是連續的結構(例如，如圖11A所示)，在其他實施方式中，環形通孔可以是不連續的。熱通孔的面積影響熱吸收(例如，較大的面積提供較大的熱吸收)，並且因此，形狀和尺寸可以基於期望的熱性能來確定。

現在參考圖12，其示出了根據本揭露的一個或多個方面的用於形成包括多個堆疊的晶粒的IC結構的方法1200的流程圖。所製造的結構可以實質上類似於上面所討論的，包括圖1的結構100的實施例或圖2A-8中所示的那些實施例。圖13A、圖13B、圖13C、圖13D、圖13E和圖13F示出了在製造的多個中間階段處形成IC結構，並根據圖12的方法1200進行處理。圖13A至圖13F可以顯示先前描述的特徵，並且為了簡潔起見，將不再描述這些特徵中的某些特徵。

方法1200在方塊1202處形成在基底上的多個半導體裝置(例如，電晶體裝置)。參考圖13A的示例，多個半導體裝置203形成在半導體基底202上。半導體裝置203包括源極/汲極 (S/D)區203B之間的通道區和通道區之上的閘極結構203A。半導體裝置203可以透過任何配置(例如，平面、GAA、FinFET)形成，並且可以透過合適的沉積和圖案化技術利用合適的材料(包括如上所述)來形成。在一實施例中，多個半導體裝置203中的至少一個是高功率裝置。

方法1200在方塊1204處形成在半導體裝置之上並電耦合至半導體裝置的多個裝置層級接觸件特徵。在一實施例中，半導體裝置是電晶體並且多個接觸件特徵形成為連接至裝置的S/D區和/或閘極結構。參考圖13B的示例，導電接觸件特徵220A延伸穿過層間介電(ILD)層220B。接觸件特徵220A和ILD層220B以及半導體裝置203可以透過合適的FEOL處理技術形成。FEOL處理可包括沉積一層或多層ILD子層(例如CESL)、執行一種或多種圖案化製程(包括微影和蝕刻)以在ILD子層中形成經圖案化開口、執行一種或多種沉積製程(例如CVD、PVD或ALD)以在經圖案化溝槽中形成金屬特徵，和/或諸如CMP的平坦化製程。在一實施例中，接觸件特徵220A包括鎢(W)。

方法1200在方塊1206處形成在方塊1204中討論的多個裝置層級接觸件特徵之上的多層內連線(MLI)結構。方塊1206中也形成有多個熱通孔。參考圖13B的示例，形成包括嵌入在介電質、IMD層218C中的多條金屬線218A和多個金屬通孔218B的MLI結構。多條金屬線218A和多個金屬通孔218B電耦合到多個半導體裝置203。多個熱通孔216與多條電性金屬線218A和多個通孔218B橫向間隔地形成，並與多條電性金屬線218A和多個通孔218B電隔離。多個熱通孔216的配置(包括它們的數量、形狀、尺寸和位置)可以基於晶粒的所需熱性能來確定。參見下面討論的圖14。在一些實施方式中，與晶粒的其他區相比，鄰近晶粒的熱點提供多個熱通孔之增加的面積。在一些實施方式中，與另一個晶粒(例如，3D-IC的另一個晶粒)相比，為一個晶粒提供多個熱通孔之增加的面積或數量。

在一些實施例中，在形成多條金屬線218A和多個電性通孔218B之後形成多個熱通孔216。在一些實施例中，透過在單一蝕刻製程中蝕刻穿過多個IMD層218C來形成多個熱通孔216，從而形成多個深溝槽，然後將金屬(例如，Cu)沉積到多個深開口中。在一些實施例中，熱通孔216與金屬線218A和金屬通孔218B的形成同時形成。這樣，透過多個蝕刻和沈積步驟形成多個熱通孔216。如上所述，多個熱通孔216具有與ILD層220B連接的一端，並且與多個半導體裝置203的電連接絕緣。多個熱通孔216的圖案化可以根據圖14的方法1400來定義，如下所述。多個熱通孔216可以包括如上所述的蝕刻開口，以及透過CVD、PVD或其他適當的沉積來沉積材料。用於熱通孔216的示例性材料包括銅(Cu)、鑽石奈米顆粒、AlN、氮化硼奈米顆粒和/或其他合適的材料。

方法1200前進到方塊1208，在方塊1208處執行平坦化製程。平坦化製程可以是化學機械拋光(chemical mechanical polish，CMP)或其他適當的製程。在一實施例中，CMP製程將表面粗糙度減小到小於約1奈米(例如，峰谷垂直距離(peak-to-valley vertical distance))。參考圖13B的示例，平坦化製程提供包含IMD層218C和熱通孔216的一端的上部表面。在一些實施方式中，MLI結構(例如，金屬線218A或金屬通孔218B)的導電部分也被納入上部平坦化表面。

方法1200進行到方塊1210，其中沉積了接合層。在一些實施方式中，沉積多個接合層。在一些實施方式中，沉積單一接合層。接合層可以共形沉積。參考圖13C的示例，形成熱接合層112。熱接合層112可以實質上類似於上面所討論的，包括參考圖1。在一實施例中，接合層是AlN。方塊1210的接合層的厚度和材料可以根據下面討論的圖14的方法1400來決定。可以透過PVD、CVD或其他合適的沉積方法來沉積熱接合層。在一些實施方式中，在低於大約400℃的溫度下提供沉積。

在一實施例中，方法1200繼續到方塊1212，其中附接承載基底或晶圓。參考圖13D的示例，附接承載基底1302。承載基底1302可以是晶圓形狀。承載基底可以包括矽(Si)或其他半導體材料，例如鍺(Ge)、碳化矽(SiC)、矽鍺(SiGe)、鑽石和/或其他合適的基底。在方法1200的一些實施方式中，方塊1214從一表面(例如，背側)減薄基底，而承載基底附接到相對表面。在方塊1216中，可以移除承載基底以進一步處理其所接附的表面。在方法1200的其他實施方式中，省略方塊1212、方塊1214和方塊1216中的一個或多個。如圖13D所示，由此形成具有多個半導體裝置203、多個熱通孔216以及具有提供到多個半導體裝置203的電連接並與多個熱通孔216隔離的多條金屬線218A和多個通孔218B的多層互連線的第一晶粒1304。熱接合層112配置在晶粒1304的上部表面。在一些實施方式中，接合層可以在熱接合層112之前沉積，如圖2B所示。

方法1200包括方塊1218，其中形成基底(例如，晶粒)或其他組件(例如，散熱器等)的堆疊，包括在方塊1202至方塊1216中製造的晶粒。附加的晶粒可以使用方塊1202至方塊1216中的一個或多個來製造。參考圖13E的示例，在晶粒1304和熱接合層112之上形成附加的晶粒1304。每個晶粒1304可以具有相似的功能或不同的功能。在一些實施方式中，晶粒1304是邏輯晶粒(例如，包括低功率和/或高功率裝置)或記憶體晶粒。晶粒1304透過接合層112附接，這實質上可以類似於上面所討論的。

在一實施例中，穿過一個或多個晶粒1304形成基底通孔(TSV)222，以將晶粒1304彼此連接和/或連接至該結構的輸入/輸出端子。在一些實施方式中，在附接一個或多個晶粒之後，蝕刻延伸穿過晶粒1304的開口並用導電材料填充以形成TSV222。在一些實施例中，TSV222在特定於給定晶粒的多個蝕刻和沈積步驟中形成，隨後在堆疊晶粒1304時對準。圖13F示出了形成在上部晶粒1304之上並附接組件212的熱接合層112。組件212可以是散熱器、載體晶圓、基底、另一個晶粒、封裝組件和/或其他特徵。

現在參考圖14，示出了確定3D-IC的熱配置的方法1400(方塊1410)。熱配置可以包括IC裝置的熱通孔佈局和/或熱接合層參數，例如材料和厚度。在方法1400的方塊1402中，確定一個或多個晶粒的半導體結構電路設計和佈局。在一實施例中，所確定的一種設計是針對第一IC晶粒或晶片，例如包括一個或多個邏輯裝置及其互連的邏輯晶片。在一些實施方式中，半導體電路設計和佈局包括高功率裝置，例如高功率電晶體。在一實施例中，確定的另一種設計是針對第二IC晶粒或晶片，例如將與第一晶粒堆疊以形成3D-IC結構的邏輯晶片或記憶體晶片。方塊1402可以包括提供適合於圖形資料庫系統(graphic database system，GDS)檔案或其他佈局資料的佈局。

參考圖15A的示例，示出了3D-IC結構1500。3D-IC結構1500可以代表經製造的裝置，或者可以代表在3D-IC設計的模擬技術中使用的晶粒模型。結構1500包括第一晶粒1504，第一晶粒1504包括裝置層(例如，基底、多個半導體裝置(諸如電晶體))1504A、第一內連線層1504B和第二內連線層1504C，其可以分別是MLI的第一金屬層和第二金屬層。結構1500包括第二晶粒1506，第二晶粒1506包括裝置層(例如，基底、多個半導體裝置(諸如電晶體))1506A、第一內連線層1506B和第二內連線層1506C(例如，MLI的第一金屬層和第二金屬層)。結構1500包括第三晶粒1508，第三晶粒1508包括裝置層(例如，基底、多個半導體裝置(諸如電晶體))1508A、第一內連線層1508B和第二內連線層1508C(例如，MLI的第一金屬層和第二金屬層)。接合層1510介於第一晶粒1504和第二晶粒1506之間，介於第二晶粒1506和第三晶粒1508之間，並且介於第三晶粒1508和散熱器1514之間。在一實施例中，第一晶粒1504、第二晶粒1506或第三晶粒1508中的一個或多個具有大約4微米(μm)的厚度。晶粒堆疊佈置在基底1502上，散熱器1514佈置在堆疊之上。

方法1400進入方塊1404，其中確定熱點(如上所述熱能增加的區域)。熱點可以根據方塊1402的設計資料來決定。在一些實施方式中，熱點是透過方塊1402的設計資料的模擬來決定的。在一些實施方式中，透過定位高功率電晶體從設計資料中識別熱點。

參考圖15A的示例，在第二或中間晶粒1506上識別出熱點1512。在一些實施方式中，熱點1512是透過模擬來識別的。在一些實施方式中，透過評估設計資料來識別熱點1512以確定高速電晶體。在一實施例中，熱點1512是第二晶粒1506中且特別是第二晶粒1506的裝置層1504A(例如，邏輯層)中的250μm×250μm熱點。在一些實施方式中，熱點1512具有大約500W/cm²的熱能。

在方塊1404的一些實施方式中，除了識別熱點之外，還確定3D-IC結構的晶粒的總體加熱。在一些實施方式中，第二晶粒1506的總體加熱可以大於第一晶粒1504和第三晶粒1508的整體加熱。在一些實施方式中，第二晶粒1506的總體加熱可以比第一晶粒1504和第三晶粒1508的總體加熱大一個數量級。在一實施例中，晶粒的總體加熱可以在大約0.05W/cm²和2W/cm²之間。在一些實施例中，晶粒1506的總體加熱可小於晶粒1504和/或晶粒1508的總體加熱。

在一實施例中，在確定包括堆疊的3D-IC和晶粒的熱性能時，確定晶粒1504、晶粒1506和晶粒1508中的每一個的每個層的厚度(微米)和熱阻。圖15B示出了包含在第3、4和5欄中的示例性參數，其示出了結構1500的每個元件的定向熱係數(directional thermal coefficient)。在一些實施方式中，第3、4 和5欄中的數值被用來模擬結構1500的效能。

方法1400進行到方塊1406，其中確定熱通孔佈局以解決結構的加熱問題，特別是經識別的方塊1404中的熱點的加熱問題。在一些實作方式中，熱通孔佈局定義多個熱通孔的數量、尺寸和/或放置。熱通孔佈局可以被確定為使得3D-IC的熱性能足夠(例如，最大溫度在設計限制內)。

參考圖15A的示例，示出多個熱通孔1516。熱通孔1516實質上可以類似於上面討論的熱通孔114、熱通孔216和/或熱通孔904。參考圖15B的示例，顯示了包括多個熱通孔的晶粒的多個層的厚度和定向熱阻(directional thermal resistance)的範圍，其可以用於執行關於確定熱通孔的包含的結構1500的模擬。此確定可以包括熱通孔的組成(例如，熱係數)。

方法1400進入方塊1408，其中確定與晶粒相關的接合層的熱考慮因素(thermal consideration)。熱考慮因素可以包括模擬和/或實驗結果以確定提供足夠的熱性能的晶粒的熱接合層(例如，結合上覆的晶粒或組件，例如散熱器)的組成和/或厚度。在一實施例中，確定一個或多個熱接合層的熱導率(k)。在另一實施例中，確定一個或多個熱接合層中每一個的厚度。

參考圖15A的示例，示出了接合層1510。接合層1510可以實質上類似於上面討論的熱接合層112和/或接合層224。在圖15B的示例中，顯示了適合結構1500的模擬和/或製造以確定結構1500的合適熱性能的接合層1510的參數。

在一實施例中，為結構1500的模擬方法(包括上面討論的)設定傳熱係數(heat transfer coefficient，HTC)邊界條件。在一實施例中，提供大約150-200W/m²/K之間的頂部HTC(HTC_top)和大約0.5至1.5mm的距離。在一實施例中，提供約650-700W/m²/K之間的底部HTC(HTC_bottom)和約0.5至1.5mm的距離。在一實施例中，提供大約150-200W/m²/K之間的側HTC(HTC_side)。在一實施例中，基底1502的高度約為0.1至0.3mm。在一實施例中，散熱器1514的高度約為0.1至0.3mm。

圖16A、圖16B和圖16C示出了根據方法1400設計、模擬和/或製造的結構的部分的圖形表示。圖16A、圖16B和圖16C可以使用實現如上面參考圖14、15A和圖15B討論的參數的模擬技術來產生。圖16A顯示了實質上類似於沒有熱通孔和具有大約1.4W/m-K的熱導率的熱接合層材料的結構1500的結構的溫度分佈。圖16B顯示了實質上類似於沒有熱通孔和具有大約10W/m-K的熱導率的熱接合層材料的結構1500的結構的溫度分佈。圖16C顯示了實質上類似結構1500的結構的溫度分佈，該結構1500具有約5%(以面積計)的多個熱通孔，其中通孔的熱導率(k_via)為約150W/m-K，並且熱接合層材料的熱導率為約30W/m-K。如上所述，熱通孔可以由銅、鑽石、氮化硼和/或其他合適的材料組成，並且定位成鄰近結構的熱點(即，與熱點垂直對齊)。熱通孔可以包括約100W/m-K的熱導率(k)。最高溫度從圖16A的模擬參數降低到圖16B的模擬參數。在一實施例中，最高溫度從圖16A的實施例到圖16B的實施例降低約10%至15%；在一實施例中，最高溫度從圖16B的實施例到圖16C的實施例降低了約3%至8%。

雖然不是限制性的，但本公開為IC半導體結構提供了具有熱能分佈和消散的優點。一個示例優勢是將多個熱通孔併入到3D-IC結構的晶粒上，使得多個熱通孔包圍晶粒的熱點(例如，高功率裝置)。多個熱通孔可以提供用於消散熱能的垂直路徑。另一個示例優點是在3D-IC的晶粒之間併入熱接合層。熱接合層可以提供用於耗散熱能的水平路徑。

本揭露的一個面向涉及一種包括第一晶粒和第二晶粒的積體電路結構。第一晶粒包括形成在基底上的第一電晶體裝置；基底之上的第一多層內連線(MLI)，其中第一MLI包括多條金屬線和插入的多個金屬通孔，並且其中第一MLI電耦合到第一電晶體裝置；第一多個熱通孔橫向鄰近第一MLI。熱接合層位於第一晶粒之上。第二晶粒包括形成在另一個基底上的第二電晶體裝置；另一個基底之上的第二MLI，其中第二MLI包括多條金屬線和插入的多個金屬通孔，並且第二MLI電耦合到第二電晶體裝置；第二多個熱通孔橫向鄰近第二MLI。第二個熱通孔少於第一個熱通孔。

在一實施例中，第一電晶體裝置是高功率電晶體，並且其中第二電晶體裝置是邏輯電晶體。在一實施例中，熱接合層是AlN。在進一步的實施方式中，AlN從第一晶粒的第一MLI的介電層延伸到第二晶粒的另一個基底。在另一個進一步的實施方式中，另一個接合層介於熱接合層和第一晶粒之間。接合層可以是Al₂O₃、SiO₂或SiN中的至少一種。在一實施例中，橫向鄰近第一MLI的第一多個熱通孔配置在第一晶粒的第一區中，並且第三多個熱通孔配置在第一晶粒的第二區中。在進一步的實施例中，第一多個熱通孔的面積大於第三多個熱通孔的面積。

在IC結構的實施例中，第一多個熱通孔以第一間距配置且第三多個熱通孔以第二間距設置，第二間距大於第一間距。在進一步的實施例中，第二晶粒的第二多個熱通孔以第二間距配置。

本揭露的另一方面涉及一種積體電路結構。IC結構包括多個垂直堆疊的晶粒；熱接合層，在多個垂直堆疊的晶粒的第一晶粒和第二晶粒之間延伸；以及多個熱通孔，位於第一晶粒或第二晶粒中的至少一個上。熱接合層包含熱導率在約10W/m-K與500W/m-K之間的材料。多個熱通孔鄰近高功率電晶體裝置配置。

在一實施例中，材料是AlN、鑽石、氮化硼、Al₂O₃、BeO或其組合。在另一實施例中，材料從第一晶粒的最上介電層延伸到第二晶粒的基底的表面。在一實施例中，熱接合層更包括氮化矽或氧化矽的另一種材料。在一實施例中，多個熱通孔中的每一個的一端與熱接合層連接。在一實施方式中，第一晶粒晶粒的熱通孔的總數與第二晶粒的熱通孔的總數不同。在另一示例中，多個熱通孔在第一晶粒的第一區上並且第二多個熱通孔在第一晶粒的第二區上，第一區的熱通孔的密度比第二區的熱通孔的密度大。

本揭露的另一方面涉及形成積體電路結構的方法。方法包括在第一晶粒上形成第一電晶體裝置以及在第二晶粒上形成第二電晶體裝置。在第一晶粒上形成鄰近第一電晶體裝置的第一多個熱通孔，並且在第二晶粒上形成鄰近第二電晶體裝置的第二多個熱通孔。第一多個熱通孔的面積大於第二多個熱通孔的面積。熱接合層沉積在第一晶粒的表面上。第二晶粒附接到熱接合層。

在一實施例中，沉積包括化學氣相沉積或物理氣相沉積中的一者。在另一實施例中，在第一晶粒上形成多層內連線(MLI)之後執行形成第一多個熱通孔。在實施中，方法更包括提供第一晶粒的電路的設計資料；識別第一晶粒上的熱點；以及將第一多個熱通孔定位成鄰近熱點。

本揭露的方法和裝置的細節在附圖中描述。前述概述了幾個實施例的特徵，使得本領域普通技術人員可以更好地理解本揭露的各方面。本領域普通技術人員應理解，他們可以輕鬆地使用本公開作為設計或修改其他工藝和結構的基礎，以實現與本文介紹的實施例相同的目的和/或實現相同的優點。本領域普通技術人員也應當認識到，這樣的等同構造並不脫離本公開的精神和範圍，並且他們可以在不脫離本公開的精神和範圍的情況下做出各種變化、替換和變更。