TWI899405B - 功率轉換器、偵測一氮化鎵疊接電路中之過電流之方法以及快速偵測一功率轉換器中之過電流之方法 - Google Patents

Abstract

本文揭露疊接開關之快速導通保護。一疊接電路包含以疊接電性耦合之一耗盡型場效應電晶體及一增強型場效應電晶體。在導通期間，一保護電路藉由觀察一疊接節點電壓之一平穩期來偵測一過電流故障。可因應於平穩期之存在時間大於一臨限持續時間而偵測到一過電流故障。

Description

功率轉換器、偵測一氮化鎵疊接電路中之過電流之方法以及 快速偵測一功率轉換器中之過電流之方法

本揭露概括地係關於一種過電流保護，而更具體地係關於一種疊接(cascode)開關之快速導通保護。

電子裝置使用功率進行操作。開關模式功率轉換器因其高效率、小尺寸及低重量而被廣泛地用於為當今許多電子產品提供功率。傳統的牆壁插座提供一高壓交流電(alternating current，ac)。在一開關功率轉換器中，一高壓交流電(ac)輸入被轉換，以經由一能量轉移元件提供一被良好調節之直流電(direct current，dc)輸出。開關模式功率轉換器控制器通常藉由感測代表一或多個輸出量之一或多個輸入並在一封閉迴路中控制輸出來提供輸出調節。在操作中，藉由改變一開關模式功率轉換器中的開關的工作週期(通常是開關之導通時間對總開關週期之比)、開關頻率或每單位時間之脈衝數，開關可被用來提供期望的輸出。

氮化鎵(GaN)及其他寬帶隙氮化物III系直接躍遷半導體材料表現出高崩潰電場且有益於高電流密度。就此而言，GaN系半導體裝置被積極 地研究以作為功率及高頻應用中的矽系半導體裝置之替代物。例如，相對於面積相當之矽功率場效應電晶體，GaN高電子遷移率電晶體(High electron mobility transistor，HEMT)可提供更低的導通電阻及更高的崩潰電壓。

功率場效應電晶體(field effect transistor，FET)可為增強型或耗盡型。一增強型裝置可指當未施加閘極偏壓時(即，當閘極至源極的偏壓為零時)阻擋電流(即，關斷)之一電晶體(例如，一場效應電晶體)。相反地，一耗盡型裝置可指當閘極至源極的偏壓為零時允許電流(即，導通)之一電晶體。

提供一種功率轉換器，其中該功率轉換器包含一疊接電路以及一過電流偵測電路。該疊接電路包含以疊接電性耦合之一耗盡型場效應電晶體及一增強型場效應電晶體，該疊接電路被配置成提供一疊接節點電壓。該過電流偵測電路被配置成在導通期間偵測一過電流故障狀況。該過電流故障狀況發生在該疊接節點電壓之一平穩期，該平穩期指示一疊接電路增益之一增加。

提供一種偵測一氮化鎵(GaN)疊接電路中之過電流之方法。該方法包含：以一瞬態階躍導通該氮化鎵疊接電路；接收一疊接節點電壓；確定該疊接節點電壓何時進入一平穩期；以及因應於該平穩期之存在時間大於一臨限持續時間，指示一過電流故障。

提供一種快速偵測一功率轉換器中之過電流之方法。該方法包含：以一瞬態階躍導通一疊接開關；接收一疊接節點電壓；確定該疊接節點電壓何時進入一平穩期；以及因應於該平穩期之存在時間大於一臨限持續時間，指示一過電流故障。

91、93:輸入端

95:橋式整流器

100:電路

101:疊接開關

102:耗盡型場效應電晶體

103:低壓場效應電晶體/增強型場效應電晶體

104:保護電路

105:比較器

106:邏輯及閘

108:控制器

110:驅動器

150:功率轉換器

201、202a、202b、202c、203a、203b、203c、204a、204b、204c:波形

205a、205b、205c、206a、206b、206c、207、208c、301、302:波形

B:FET本體

CB:輸出電容器

D:FET汲極

DB:二極體

DH:GaN汲極

ENHS:賦能訊號

G:FET閘極

GaN_VTH:臨限電壓大小

GH:GaN閘極

GND:地

HSOUT:訊號

HS_TH:臨限電壓/電壓

ID:疊接開關電流/汲極電流/開關電流

IL:電感器電流

L1:電感器

RL:負載

S:FET源極

SH:GaN源極

TA、TB、TC、t0、t1、t2、t3、t4、t5、t6、t7:時間

THS:臨限持續時間/時間區段/時間

VAC:ac電壓

VCMP:比較器輸出電壓

VDL:疊接節點電壓

VDL_MX:最大節點電壓

VDR:驅動器輸入電壓/驅動訊號

VDS:汲極電壓/汲極至源極電壓

VDS_MX:最大汲極電壓

VG1:值

VG2:最大限值

VGS:閘極電壓

VIN:輸入電壓

VOUT:輸出電壓

參照以下圖式闡述一種疊接開關之快速導通保護之非限制性及非窮舉性實施例，其中除非另有說明，否則相似的參考符號在各個視圖中係指相似的部件。

第1A圖例示根據一實施例之包含一疊接開關、一保護電路及一驅動器之一電路。

第1B圖例示根據一實施例之包含疊接開關、保護電路及驅動器之一功率轉換器。

第2圖描繪根據本文教示內容比較不同操作模式之導通波形。

第3圖例示根據一實施例之經驗波形。

在圖式的若干視圖中，相應的參考符號指示相應的組件。本發明所屬技術領域中具有通常知識者將理解，圖式中之元件是出於簡潔及清楚起見而例示的，而未必按比例繪製。舉例而言，圖式中一些元件之尺寸可能相對於其他元件被誇大，以幫助提高對本揭露各種實施例的理解。此外，在商業上可行的實施例中有用或必要的常見但眾所習知的元件通常未予以繪示，以便較不妨礙對本文中教示內容之該等不同實施例的觀察。

以下說明描述許多具體細節，以提供對一疊接(cascode)開關之快速導通保護之透徹理解。然而，對本發明所屬技術領域中具有通常知識者而言顯而易見的是，不需要採用具體細節來實施本文中之教示內容。在其他情況下，為避免使本揭露模糊不清，未詳細闡述眾所習知的材料或方法。

在本說明書通篇中，提及「一個實施例」、「一實施例」、「一 個實例」或「一實例」意指該實施例或實例所闡述之一特定特徵、結構或特性包含在本文中教示內容之至少一個實施例中。因此，在本說明書不同地方出現的片語「在一個實施例中」、「在一實施例中」、「一個實例」或「一實例」未必皆指同一實施例或實例。此外，在一或多個實施例或實例中，特定特徵、結構或特性可以任何合適的組合及/或子組合進行組合。特定特徵、結構或特性可包含在一積體電路、一電子電路、一組合邏輯電路或提供所述功能之其他合適的組件中。此外，應理解，與其一起提供的圖式是用於向本發明所屬技術領域中具有通常知識者進行解釋的目的，且圖式，包含波形，未必按比例繪製。

在本申請案之上下文中，當一電晶體處於一「關斷狀態」或「關斷」時，電晶體阻擋電流及/或實質上不傳導電流。相反地，當一電晶體處於一「導通狀態」或「導通」時，電晶體能夠實質上傳導電流。舉例而言，一電晶體可包含一N通道金屬氧化物半導體(N-channel metal-oxide-semiconductor，NMOS)場效應電晶體(FET)，其中在第一端子(一汲極)與第二端子(一源極)之間支持高壓。

如上所述，一增強型裝置可指當一控制電壓(例如，一閘極至源極電壓)為低(例如，0伏)時阻擋電流之一電晶體。在許多電路及開關應用中，可能期望使用一增強型電晶體(即，一增強型裝置)來實現電路功能。例如，在功率應用中，通常期望使用一功率電晶體作為一開關(即，一功率開關)。理想地，當一功率電晶體在一種狀態(例如，具有零控制電壓之一狀態)下阻斷電流，且在第二種狀態(例如，具有非零控制電壓之一狀態)下提供具有低導通電阻及低功率損耗之電流時，該功率電晶體可作為一開關運作。

此外，在本申請案之上下文中，一疊接可由兩個電晶體(例如， 場效應電晶體及/或雙極性接面電晶體)構成。當一疊接被配置成作為一放大器運作時，其可被稱為一疊接放大器。此外，當一疊接被配置成作為一開關運作時，其亦可被稱為一疊接開關。疊接亦可基於電晶體類型進行分類；例如，包含氮化鎵耗盡型電晶體之一疊接可被稱為GaN疊接、GaN疊接開關及/或GaN疊接放大器。作為另一選擇，且此外，可將一疊接稱為一疊接配置、疊接裝置及/或一疊接電路。此外，在操作期間，疊接可表現出增益(例如，電壓增益)；且可將一疊接之增益稱為疊接增益、疊接電路增益、疊接裝置增益等。

現代高功率轉換器及功率轉換器可使用包含氮化鎵(GaN)疊接裝置(例如，GaN疊接開關)在內之疊接裝置。可能使疊接裝置(例如，疊接開關)遭受故障及高電流之現代高功率轉換器及/或現代功率轉換器之實例可包含但不限於功率因數校正(power factor correction，PFC)轉換器、反馳式轉換器、降壓轉換器及/或升壓轉換器。例如，如在一PFC轉換器中所使用，若PFC電感器短路，則一疊接開關(例如，一GaN疊接開關)可能在一短時間(例如，一百奈秒)內經受極高之電流(例如，五十安培)。作為另一選擇，且此外，如在一升壓轉換器中所使用，當一升壓二極體被短路時，一疊接開關(例如，一GaN疊接開關)可能經受極高之電流。

通常，功率轉換器、高功率轉換器及其開關(例如，疊接開關)在一故障及/或過電流狀況下需要保護。傳統上，過電流(即，一過電流狀況)可用一保護電路及/或一感測場效應電晶體(FET)來偵測。典型地，可採用前緣遮罩(leading edge blanking)方法來避免在初始瞬變期間來自感測FET之感測資訊(例如，電流資訊)。在一初始瞬變期間，感測資訊訊號可含有相對於感測資訊訊號具有可觀幅值之雜訊；且可能需要額外的濾波來擷取感測資訊訊 號。使用前緣遮罩之一功率轉換器可等待保護電路及/或感測FET達到一穩定的操作條件；而這可能導致偵測過電流操作狀況之時間更長。

不幸的是，在現代功率轉換器中，一過電流狀況(即，一過量電流事件)可能在導通之後迅速地發生。例如，在一低導通電阻(即，低RDS)裝置(例如，低RDS開關)中，過電流可能在小於一前緣遮罩時間之一時間尺度上快速發生。因此，使用低導通電阻疊接開關(例如，GaN疊接開關及/或碳化矽(SiC)疊接開關)之現代功率轉換器中之過電流可能發生得太快，以至於使用前緣遮罩之傳統保護電路無法偵測到該過電流。

因此，需要一種可在導通後快速偵測一過電流狀況之保護電路。

本文中提出一疊接開關之快速導通保護之裝置及方法。一種疊接電路包含以疊接電性耦合之一耗盡型場效應電晶體及一增強型場效應電晶體。在導通期間，一保護電路藉由觀察一疊接節點電壓之一平穩期來偵測一過電流故障。一過電流故障可因應於平穩期之存在時間大於一臨限持續時間而被偵測到。

第1A圖例示根據一實施例之包含一疊接開關101、一保護電路104及一驅動器110之一電路100。保護電路104包含一比較器105、一邏輯及閘106及一控制器108。疊接開關101可包含一耗盡型場效應電晶體102及一增強型場效應電晶體103。耗盡型場效應電晶體102可為一氮化鎵(GaN)耗盡型場效應電晶體(FET)102或一碳化矽(SiC)耗盡型場效應電晶體102。增強型場效應電晶體103可為一低壓場效應電晶體(FET)103。

GaN耗盡型FET 102包含一GaN源極SH、GaN閘極GH及GaN汲極DH；且低壓FET 103包含一FET源極S、FET閘極G、FET汲極D及FET 本體B。如圖所示，GaN耗盡型FET 102與低壓FET 103疊接電性耦合，由此GaN源極SH電性耦合至FET汲極D。此外，FET本體B電性耦合至FET源極S；且GaN閘極GH及FET源極S電性耦合至地GND。

藉由具有此種配置(即，疊接配置)，疊接開關101可因應於在FET閘極G處施加之閘極電壓VGS而有利地以增強型(即，作為一常關裝置運作)運作。例如，當閘極電壓VGS小於低壓FET 103之一臨限電壓(例如，2伏)時，疊接開關101可阻擋疊接開關電流ID；並且當閘極電壓VGS大於低壓FET 103之臨限電壓時，疊接開關101可在GaN汲極DH與FET源極S之間傳導疊接開關電流ID。因此，當閘極電壓VGS將疊接開關101自其關斷狀態轉變(即切換)至其導通狀態時，疊接開關101可「導通」。

如圖所示，疊接開關101可支持GaN汲極DH與FET源極S之間之一汲極電壓VDS。由於FET源極S電性耦合至地，因此汲極電壓VDS亦可被稱為疊接開關101之汲極至源極電壓VDS。

如上所述，保護電路104包含一比較器105、一邏輯及閘106及一控制器108。比較器105之非反相輸入可電性耦合至FET汲極D，以將一疊接(例如，疊接電路)節點電壓VDL與比較器105之反相輸入處之一臨限電壓HS_TH(例如，5伏)進行比較。當疊接節點電壓VDL超過臨限電壓HS_TH時，比較器輸出電壓VCMP可被斷言為高(即，邏輯狀態高)。

同樣如圖所示，邏輯及閘106之一第一輸入可電性耦合至比較器105之輸出，以接收比較器輸出電壓VCMP。邏輯及閘106之第二輸入可電性耦合至控制器108之一輸出；且邏輯及閘106之輸出可電性耦合至控制器108之一輸入。如圖所示，邏輯及閘106提供訊號HSOU，其作為輸入為比較器輸出電 壓VCMP及一賦能訊號ENHS之邏輯及(AND)函數。

根據本文中之教示內容，在導通期間(即，在施加一閘極電壓VGS之後)，疊接節點電壓VDL可表現出一平穩期；且保護電路104可藉由監測平穩期之持續時間來判斷是否存在一過電流狀況。例如，如以下參照第2圖之波形所論述，控制器108可在施加一閘極電壓VGS之後之一校準的及/或指定的持續時間(例如，三百奈秒)之後斷言賦能訊號ENHS為高。

因此，訊號HSOUT可指示比較器輸出電壓VCMP保持為高之持續時間(即，疊接節點電壓VDL中之平穩期之持續時間)。進而，控制器108可因應於訊號HSOUT來確定疊接開關電流ID過大，並採取校正措施(例如，關斷疊接開關)。在一個實施例中，校正動作(例如，關斷疊接開關101)可在開關週期期間之每個導通事件之後執行。作為另一選擇，且此外，校正動作可迫使疊接開關101保持斷開，直至控制器108再循環。

另外，驅動器110可電性耦合在控制器108與疊接開關101之間，以作為一閘極驅動器運行。如圖所示，控制器108向驅動器110之輸入(I)提供驅動器輸入電壓VDR；繼而，驅動器110在輸出(O)處提供閘極電壓VGS。例如，驅動器110可緩衝(例如，放大)來自控制器108之驅動器輸入電壓VDR，使得閘極電壓VGS以增加的、足夠的功率被遞送，以驅動FET閘極G。

儘管驅動器110被繪示為在控制器108之外部，但在其他實施例中，驅動器110可在控制器108之內部。例如，控制器108可利用一低阻抗驅動器輸出埠從而以一閘極電壓VGS直接驅動FET閘極G。

類似地，如本發明所屬技術領域中具有通常知識者可理解，可用更多或更少的電路元件來達成保護電路104。例如，作為使用比較器105及/或 邏輯及閘106之一替代選擇，疊接節點電壓VDL可被直接提供至控制器108。控制器108繼而可使用類比及/或數位處理來確定一平穩期之持續時間。

儘管以上在保護電路104之上下文中描述了控制器108，但控制器108亦可基於額外的系統變數來提供驅動器輸入電壓VDR。例如，如第1B圖所示，控制器108亦可接收一輸出電壓VOUT並提供驅動器輸入電壓VDR來調節輸出電壓VOUT。

第1B圖例示根據一實施例之包含疊接開關101、保護電路104及驅動器110之一功率轉換器150。功率轉換器150包含第1A圖之電路100、一橋式整流器95、一電感器L1、一二極體DB、一輸出電容器CB及一負載RL。具有一ac電壓VAC之交流(ac)輸入功率可在輸入端91與93之間遞送至橋式整流器95。橋式整流器95繼而可對ac輸入功率進行整流，以提供相對於地GND之整流輸入功率(即，包含電感器電流IL及輸入電壓VIN之輸入電源訊號)。

如圖所示，控制器108可提供驅動器輸入電壓VDR，使得閘極電壓VGS根據一開關週期來導通及斷開疊接開關101。根據開關電源理論，控制器108可為被配置成採樣及調節輸出電壓VOUT之一控制迴路之一部分。當控制器108使疊接開關101根據一穩態開關頻率導通及斷開時，可調節輸出電壓VOUT。例如，功率轉換器150可被配置為一升壓轉換器及/或具有功率因數校正(PFC)之一升壓轉換器。

根據本文中之教示內容，保護電路104可在每次疊接開關101導通(即，由閘極電壓VGS導通)時保護疊接開關101。例如，若電感器L1變得短路，則此可能在疊接開關101中引起一過度的過電流狀況。如本文中所述，保護電路104可藉由觀察疊接節點電壓VDL中之一平穩期之持續時間來快速地 (即，大約一百奈秒或小於一百奈秒)偵測過電流。

作為另一選擇，且此外，保護電路104可藉由將疊接開關101關斷達較開關週期(例如，十微秒)長之一段時間(例如，一毫秒)來保護疊接開關101。例如，因應於確定存在一過電流狀況(例如，短路)，保護電路104可關斷疊接開關101並保持其關斷，直至控制器108再生(refreshed)。此外，保護電路104可在量測幾個連續週期(例如，五個連續開關週期)之故障後確定一故障(例如，一短路)。

根據本文中之教示內容，臨限電壓HS_TH及一臨限持續時間THS可根據經驗確定及/或校準，以確保保護電路區分正常操作模式及一故障模式(即，一過電流及/或短路狀況)。

一疊接開關之導通瞬態行為

例如，第2圖根據本文中之教示內容比較不同操作模式之導通波形201、202a至202c、203a至203c、204a至204c、205a至205c、206a至206c、207、208c。不同操作模式包含不連續條件模式(discontinuous condition mode，DCM)、連續傳導模式(continuous conduction mode，CCM)及一故障模式(例如，一短路或過電流狀況)。如圖所示，波形201、202a至202c、203a至203c、204a至204c、205a至205c、206a至206c、207、208c被繪製為在時間t0發生之一導通事件之一時間函數。因此，時間t1至t7可描繪在疊接開關101之導通瞬變期間之時間事件。

如第2圖所示，波形201繪示驅動器輸入電壓VDR。波形202a至202c分別例示在DCM、CCM及故障模式期間低壓FET 103之閘極電壓VGS(即，閘極至源極電壓)。波形203a至203c分別例示在DCM、CCM及故障模 式期間之疊接節點電壓VDL。波形204a至204c分別例示在DCM、CCM及故障模式期間之疊接開關電流ID。波形205a至205c分別例示在DCM、CCM及故障模式期間之汲極至源極電壓VDS。波形206a至206c分別例示在DCM、CCM及故障模式期間之比較器輸出電壓VCMP。波形207例示來自控制器108之賦能訊號ENHS；且波形208c例示故障模式期間之訊號HSOUT。

在時間t0處導通前之行為

在時間t0之前，如波形201所示，驅動器輸入電壓VDR可被施加為低(例如，被施加為0伏)。同時，驅動器110迫使FET閘極G為低，使得疊接開關101在其斷開狀態阻斷電流。因此，對於小於時間t0之時間，驅動器110可保持閘極電壓VGS實質上等於零，如波形202a至202c所示。

此外，疊接節點電壓VDL可具有至少部分取決於GaN耗盡型FET 102之一臨限電壓大小GaN_VTH(例如，10伏)之一穩態值。因此，對於小於時間t0之時間，疊接節點電壓VDL可保持一最大節點電壓VDL_MX(例如，15伏)，如波形203a至203c所示。此外，根據本文中之教示內容，臨限電壓HS_TH可被選擇(例如，校準)為指示一過電流狀況；因此，臨限電壓HS_TH可具有小於臨限電壓大小GaN_VTH之一值(例如，5伏)。

當疊接開關101在時間t0之前以斷開狀態運作時，疊接開關電流ID可實質上等於其阻斷狀態(例如，洩漏)電流。因此，對於小於t0之時間，疊接開關電流ID可實質上等於零(例如，小於一百微安)，如波形204a至204c所示。

同時，在時間t0之前，疊接開關101可維持至少部分基於GaN耗盡型FET 102之崩潰電壓(例如，800伏)確定之一汲極電壓VDS。因此，在 時間t0之前，汲極電壓VDS可處於其最大汲極電壓VDS_MX(例如，600伏)，如波形205a至205c所示。

此外，在時間t0之前，當疊接開關101斷開時，保護電路104可由於賦能訊號ENHS而處於待機狀態及/或被禁用狀態。例如，參照波形203a至203c，疊接節點電壓VDL可大於臨限電壓HS_TH。因此，比較器輸出電壓VCMP可指示疊接節點電壓VDL大於臨限電壓HS_TH。因此，在時間t0之前，比較器輸出電壓VCMP為邏輯高(例如，5伏)，如波形206a至206c所示。

然而，在時間t0之前，控制器108可將賦能訊號ENHS施加為低，使得邏輯及閘106之輸出保持為低。因此，賦能訊號ENHS可被施加為低(例如，0伏)，使得訊號HSOUT保持為低(例如，0伏)，如波形207及波形208c所示。

時間t0處之行為

在時間t0(例如，零奈秒)，控制器108可施加驅動器輸入電壓VDR來啟動導通(例如，開始導通疊接開關101之過程)。例如，如波形201所示，在時間t0，驅動器輸入電壓VDR可被施加為高(例如，5伏)。

根據本文中之教示內容，臨限持續時間THS可為與時間t0處之啟動導通事件同時及/或實質上同時開始之持續時間。例如，一類比及/或數位定時器可自時間t0開始對臨限持續時間THS進行計時；且基於經驗資料及/或校準，臨限持續時間THS可具有一預選值(例如，二百五十奈秒)。

因應於驅動器輸入電壓VDR在時間t0處之轉變，驅動器110可開始驅動FET閘極G。例如，如波形202a至202c所示，閘極電壓VGS可開始斜坡上升(即，電壓增加)。

另外，在時間t0，低壓FET 103可即刻保持在其斷開狀態。因此，在時間t0，疊接開關101可斷開。例如，如波形203a至203c所示，疊接節點電壓VDL保持在其最大節點電壓VDL_MX。如波形204a至204c所示，汲極電流ID可實質上等於其阻斷狀態(例如，洩漏)電流；且根據波形205a至205c，汲極電壓VDS保持在最大汲極電壓VDS_MX。

此外，如波形203a至203c之時間t0處所示，疊接節點電壓VDL可保持為大於臨限電壓HS_TH。因此，在時間t0，比較器輸出電壓VCMP保持邏輯高(例如，5伏)，如波形206a至206c所示。

根據本文中之教示內容，持續時間臨限可在時間t0開始。因此，如波形207及波形208c所示，賦能訊號ENHS可繼續被施加為低(例如，0伏)，使得訊號HSOUT在時間t0保持為低(例如，0伏)。

自時間t0至時間t1之行為

自時間t0至時間t1，控制器108可繼續將驅動器輸入電壓VDR施加為高，如波形201所示。繼而，驅動器110繼續驅動FET閘極G。因此，閘極電壓VGS可繼續增加(即，斜坡上升)；且增加速率(即，閘極電壓VGS之時間導數)可至少部分取決於低壓FET 103之一電容(例如，閘極電容)。因此，如波形202a至202c所示，閘極電壓VGS自時間t0(例如，零奈秒)處其低值(例如，0伏)朝向時間t1(例如，十奈秒)處之值VG1(例如，2伏)增加。

在自時間t0至時間t1之期間，GaN耗盡型FET 102尚未導通；且低壓FET 103尚未以足夠的強度導通以拉低GaN源極SH。因此，自時間t0至時間t1，疊接開關101可保持斷開。例如，如波形203a至203c所示，疊接節 點電壓VDL保持在其最大節點電壓VDL_MX。如波形204a至204c所示，汲極電流ID可繼續實質上等於其阻斷狀態(例如，洩漏)電流；且根據波形205a至205c，汲極電壓VDS保持在最大汲極電壓VDS_MX。

此外，如波形203a至203c中自時間t0至時間t1所示，疊接節點電壓VDL可保持為大於臨限電壓HS_TH。因此，自時間t0至時間t1，比較器輸出電壓VCMP保持邏輯高(例如，5伏)，如波形206a至206c所示。另外，如波形207及波形208c所示，賦能訊號ENHS可繼續被施加為低(例如，0伏)，使得訊號HSOUT自時間t0至時間t1保持為低(例如，0伏)。

時間t1處之行為

在時間t1(例如，十奈秒)，控制器108可繼續將驅動器輸入電壓VDR施加為高，如波形201所示；且繼而，驅動器110繼續驅動FET閘極G。閘極電壓VGS可達到一值VG1(例如，2伏)，由此低壓FET 103具有足夠的驅動來開始拉低GaN源極SH。例如，值VG1可實質上等於低壓FET 103之一臨限電壓。此外，低壓FET 103可開始具有增加的增益，從而導致有效閘極電容(例如，一米勒電容)增加。

因此，在時間t1，閘極電壓VGS之變化率可部分由於FET閘極G處之有效閘極電容之增加而降低。因此，如波形202a至202c所示，閘極電壓VGS之變化率(即，時間導數)降低。

此外，在時間t1，GaN耗盡型FET 102尚未導通；然而，低壓FET 103可具有足夠的強度來拉低GaN源極SH。因此，如波形203a至203c所示，疊接節點電壓VDL可開始自其最大節點電壓VDL_MX降低。如波形204a至204c所示，汲極電流ID可繼續實質上等於其阻斷狀態(例如，洩漏)電流； 且根據波形205a至205c，汲極電壓VDS保持在最大汲極電壓VDS_MX。

同樣，如波形203a至203c所示，疊接節點電壓VDL保持為大於臨限電壓HS_TH。因此，在時間t1，比較器輸出電壓VCMP保持邏輯高(例如，5伏)，如波形206a至206c所示。另外，如波形207及波形208c所示，賦能訊號ENHS可繼續被施加為低(例如，0伏)，使得訊號HSOUT保持為低(例如，0伏)。

自時間t1至時間t2之行為

自時間t1至時間t2，控制器108可繼續將驅動器輸入電壓VDR施加為高，如波形201所示；且繼而，驅動器110繼續驅動FET閘極G。在自時間t1至時間t2之期間，GaN耗盡型FET 102可繼續斷開；且低壓FET 103可繼續具有足夠的驅動來開始拉低GaN源極SH。因此，閘極電壓VGS之變化率(即，時間導數)可能由於增益增加而繼續降低。

因此，如波形202a至202c所示，閘極電壓VGS之變化率(即，時間導數)已減小，使得在時間t2處之閘極電壓VGS可實質上等於在時間t1處之閘極電壓VGS(即，在時間t1處之值VG1)。

此外，自時間t1至時間t2，GaN耗盡型FET 102可斷開，而低壓FET 103可繼續拉低GaN源極SH。因此，如波形203a至203c所示，疊接節點電壓VDL可自其在時間t1處之最大節點電壓VDL_MX朝向臨限電壓大小GaN_VTH單調減小。如波形204a至204c所示，汲極電流ID可繼續實質上等於其阻斷狀態(例如，洩漏)電流；且根據波形205a至205c，汲極電壓VDS可保持在最大汲極電壓VDS_MX。

如波形203a至203c所示，疊接節點電壓VDL保持為大於臨限 電壓HS_TH。因此，自時間t1至時間t2，比較器輸出電壓VCMP保持邏輯高(例如，5伏)，如波形206a至206c所示。另外，如波形207及波形208c所示，賦能訊號ENHS可繼續被施加為低(例如，0伏)，使得訊號HSOUT保持為低(例如，0伏)。

時間t2處之行為

在時間t2(例如，二十奈秒)處，控制器108可繼續將驅動器輸入電壓VDR施加為高，如波形201所示。繼而，驅動器110繼續驅動FET閘極G，使得GaN耗盡型FET 102開始導通。如波形202a至202c所示，閘極電壓VGS之變化率保持為低。

當GaN耗盡型FET 102導通時，疊接開關101導通。因此，如波形203a至203c所示，疊接節點電壓VDL之變化率可改變。

如波形203a至203c所示，疊接節點電壓VDL可能仍然大於臨限電壓HS_TH。因此，比較器輸出電壓VCMP保持邏輯高(例如，5伏)，如波形206a至206c所示。另外，如波形207及波形208c所示，賦能訊號ENHS可繼續被施加為低(例如，0伏)，使得訊號HSOUT保持為低(例如，0伏)。

根據本文中之教示內容，隨著疊接開關101導通，疊接開關101之瞬態行為亦可在時間t2變得取決於模式。

時間t2後之DCM行為

在時間t2後之DCM期間，疊接節點電壓VDL在臨限持續時間THS(例如，二百五十奈秒)內的時間t3(例如，一百奈秒)降低至臨限電壓HS_TH以下。

在DCM中，疊接開關101可快速導通，並且被配置成以零電流 切換(zero current switching，ZCS)運作。

在時間t2之後，控制器108繼續將驅動器輸入電壓VDR施加為高，如波形201所示。

如波形202a所示，閘極電壓VGS之變化率保持為低；且閘極電壓VGS稍大於值VG1，直至時間t4(例如，一百五十奈秒)。在時間t4處，閘極電壓VGS可至少部分由於疊接開關之增益降低而增加。增益之降低可能伴隨著FET閘極G處電容(例如，米勒電容)之一降低。因此，閘極電壓VGS上升，直至其達到一最大限值VG2(例如，20伏)。

如波形203a所示，疊接節點電壓VDL在時間t3(例如，一百奈秒)之前降低至臨限電壓HS_TH。如下所述且根據半導體裝置物理學，疊接節點電壓VDL可至少部分由於低壓FET 103脫離飽和而在時間t3之前達到臨限電壓HS_TH。

如波形204a所示，疊接開關電流ID根據一DCM配置及DCM操作條件而增加及減少。相對於波形204b(CCM)及波形204c(故障模式)，波形204a表現出隨時間發展的最小疊接開關電流ID。

例如，在DCM操作條件下，疊接開關電流ID在時間t3之前達到一限值，並在時間t4處朝向一最小值(例如，大約零安培)減小。同時，低壓FET 103可根據針對疊接開關電流ID之以下關係(方程式1)以根據跨導GM_LVFET及低壓FET 103之臨限電壓VTH而在飽和之外開始運作。

ID<(VGS-VTH)×GM_LVFET 方程式1

繼而，低壓FET 103可採用至少部分由疊接開關電流ID對跨導GM_LVFET之比率(即，比率ID/GM_LVFET)確定之一增加速率來拉動疊接節點電壓VDL。 例如，如波形203a所示，在時間t2之後，疊接節點電壓VDL以一更快的速率降低。

如波形205a所示，汲極電壓VDS在時間t3與時間t4之間減小並達到其低值(例如，小於1伏之一電壓)。

如波形206a所示，因應於疊接節點電壓VDL達到及/或降低至臨限電壓HS_TH以下，比較器輸出電壓VCMP在時間t3自高(例如，5伏)轉變至低(例如，0伏)。

如波形207所示，臨限持續時間THS自時間t0持續至時間t6(例如，二百五十奈秒)，此時控制器108可將賦能訊號ENHS轉變(即，施加)為高(例如，5伏)。

因比較器輸出電壓VCMP在時間t6之前且在臨限持續時間THS內的時間t3處被施加為低，故邏輯及閘106在所有時間(例如，包含時間t0至t7之所有時間)皆將訊號HSOUT保持為低(例如，0伏)。如此一來，保護電路104將DCM識別為無故障(例如，無短路及/或過電流狀況)之一正常模式。

時間t2後之CCM行為

在時間t2之後之CCM期間，疊接節點電壓VDL在臨限持續時間THS(例如，二百五十奈秒)內的時間t5(例如，二百奈秒)處降低至臨限電壓HS_TH以下。

在時間t2之後，控制器108繼續將驅動器輸入電壓VDR施加為高，如波形201所示。

如波形202b所示，閘極電壓VGS之變化率保持為低；且閘極電壓VGS稍大於值VG1，直至時間t6(例如，二百五十奈秒)。在時間t6處，閘 極電壓VGS可至少部分由於疊接開關之增益降低而增加。增益之降低可能伴隨著FET閘極G之電容(例如，米勒電容)之一降低。因此，閘極電壓VGS上升，直至其達到一最大限值VG2(例如，20伏)。

如波形203b所示，疊接節點電壓VDL在時間t5(例如，二百奈秒)之前降低至臨限電壓HS_TH。如本文中所討論並且根據半導體裝置物理學，至少部分由於低壓FET 103脫離飽和，疊接節點電壓VDL可在時間t5之前達到臨限電壓HS_TH。

如波形204b所示，疊接開關電流ID根據一CCM配置增加及減少。疊接開關電流ID可斜升(即，增加)直至時間t4。在一個實施例中，在時間t4處，一外部組件例如一升壓二極體(例如，二極體DB)可開始恢復，使得疊接開關電流ID減小。相對於波形204a(DCM)及波形204c(故障模式)，波形204b表現出較波形204a高之開關電流ID；然而，波形204b在大於時間t4之時間內表現出較波形204c(故障模式)低之開關電流ID。

例如，在CCM操作條件下，疊接開關電流ID在時間t4達到一限值，且可根據負載狀況而變化。同時，低壓FET 103可根據針對疊接開關電流ID之上述關係(方程式1)在飽和之外開始運作。繼而，低壓FET 103可採用至少部分由疊接開關電流ID對跨導GM_LVFET之一比率(即，比率ID/GM_LVFET)確定之一增加速率來拉動疊接節點電壓VDL。例如，如波形203b所示，在時間t4之後，疊接節點電壓VDL以一更快的速率降低。

如波形205b所示，汲極電壓VDS在時間t5與時間t6之間減小並達到其低值(例如，小於1伏之一電壓)。

如波形206b所示，因應於疊接節點電壓VDL達到及/或降低至 臨限電壓HS_TH以下，比較器輸出電壓VCMP在時間t5自高(例如，5伏)轉變至低(例如，0伏)。

如波形207所示，臨限持續時間THS自時間t0持續至時間t6(例如，二百五十奈秒)，此時控制器108可將賦能訊號ENHS轉變(即，施加)為高(例如，5伏)。

因比較器輸出電壓VCMP在時間t6之前且在臨限持續時間THS內的時間t5處被施加為低，故邏輯及閘106在所有時間(例如，包含時間t0至t7之所有時間)將訊號HSOUT保持為低(例如，0伏)。如此一來，保護電路104將CCM識別為無故障(例如，無短路及/或過電流狀況)之一正常模式。

時間t2後之故障模式行為

在時間t2之後之一故障模式(例如，短路及/或過電流狀況)期間，疊接節點電壓VDL在時間t7(例如，三百奈秒)處降低至臨限電壓HS_TH以下。如圖所示，時間t7發生在臨限持續時間THS(例如，二百五十奈秒)之後。

在時間t2之後，控制器108繼續將驅動器輸入電壓VDR施加為高，如波形201所示。

如波形202c所示，閘極電壓VGS之變化率保持為低；且閘極電壓VGS稍大於值VG1。例如，低壓FET 103可繼續以飽和運行。因此，對於大於時間t2之所有所示時間，閘極電壓VGS未能達到一最大限值VG2(例如，20伏)。

如波形203c所示，疊接節點電壓VDL逐漸減小(即，表現出一平穩期)，並且在時間t7(例如，三百奈秒)之前達到臨限電壓HS_TH。與DCM 及CCM期間之操作相反，故障期間之操作可能至少部分由於低壓FET 103保持飽和而逐漸減少。疊接節點電壓VDL之逐漸降低(即，平穩期)亦可能至少部分是由於增益。如以上關於波形202c所述，低壓FET 103可以高增益在其飽和區中運作。因此，平穩期可指示增益及/或一高增益；且該增益可被稱為一疊接電路增益。

如波形204c所示，疊接開關電流ID根據一故障狀況(例如，一短路)而斜坡上升(即，增加)。相對於波形204a(DCM)及波形204b(CCM)，波形204c表現出更高的開關電流ID。例如，如波形204c所示，在時間t7處，疊接開關電流ID可至少部分由於故障狀況而斜坡上升至二十安培及/或超過二十安培。

與CCM及DCM相反，在一故障狀況期間，疊接開關電流ID增加，使得低壓FET 103繼續以飽和運作。因此，疊接開關電流ID可根據以下關係(方程式2)繼續變化。

ID=(VGS-VTH)×GM_LVFET 方程式2

繼而，疊接節點電壓VDL可根據針對疊接開關電流ID之以下關係(方程式3)根據耗盡型FET 102之跨導GM_GaN逐漸減小。

VDL=GaN_VTH-ID/GM_GaN 方程式3

因此，當跨導GM_GaN為大時，疊接節點電壓VDL可逐漸減小(即，具有一小的斜率)。此外，在故障狀況期間，GaN耗盡型FET 102可被暴露於高壓。

例如，如波形205c所示，對於大於時間t2之所示時間，汲極電壓VDS保持實質上等於其最大汲極電壓VDS_MX。

如波形206c所示，因應於疊接節點電壓VDL達到及/或降低至臨限電壓HS_TH以下，比較器輸出電壓VCMP在時間t7自高(例如，5伏)轉變至低(例如，0伏)。

如波形207所示，臨限持續時間THS自時間t0持續至時間t6(例如，二百五十奈秒)，此時控制器108可將賦能訊號ENHS轉變(即，施加)為高(例如，5伏)。

因比較器輸出電壓VCMP在時間t6之後及臨限持續時間THS之後保持為高，故邏輯及閘106在時間t6處將訊號HSOUT轉變(即，施加)為高(例如，5伏)。訊號HSOUT保持為高，直至時間t7，此時比較器輸出電壓VCMP被施加為低。

如此一來，保護電路104識別出存在一故障(例如，一過電流及/或短路狀況)。在自時間t6至時間t7的期間，當訊號HSOUT被施加為高時，控制器108可使用該資訊來採取校正措施。例如，如以下第3圖所示，控制器108可因應於訊號HSOUT自低轉變至高而立即關斷疊接開關101。

第3圖例示根據一實施例之經驗波形301至302。波形301繪示自時間TA至時間TC之疊接節點電壓VDL，而波形302繪示自時間TA至時間TC之疊接開關電流ID。參照第2圖，時間TA可對應於波形201在時間t0之轉變，時間TB可對應於時間t6，且時間TC可對應於時間t6後之一時間。此外，臨限持續時間可在時間TA開始，且可在時間TB結束；且參照第2圖，時間TC可對應於訊號HSOUT被施加為高時自時間t6至時間t7之區間中之任何時間。例如，時間TA可為零奈秒(0ns)。時間TB可為二百五十奈秒(250ns)；且時間TC可為二百五十五奈秒(255ns)。

參照第1B圖，過電流狀況可能至少部分是由於一短路。例如，電感器L1可能被實質上等於零歐姆之一低阻抗短路(例如，一毫歐姆短路)。臨限電壓HS_TH之校準值可大約為4伏(例如，4.15伏)；且臨限持續時間THS之校準值可小於三百奈秒(例如，250奈秒)。

此外，如波形301至302所示，在過電流狀況(例如，電感器L1短路)期間，疊接節點電壓VDL可逐漸降低(即，表現出一平穩期)。例如，時間TA處之疊接節點電壓VDL可為10伏，且時間TC處之疊接節點電壓VDL可為7伏。因此，在臨限持續時間THS期滿之後之時間TB處，保護電路104可確定疊接節點電壓VDL超出臨限電壓HS_TH。

繼而，保護電路104可採取校正措施來保護疊接開關101。例如，驅動訊號VDR可在時間TB處由控制器108立即(例如，在一奈秒內)施加為低。繼而，當疊接開關電流ID在時間TC達到四十安培時，驅動器110可將閘極電壓VGS驅動為低。

因此，根據本文中之教示內容，保護電路104可有利地並且快速地(例如，在三百奈秒內)在疊接開關電流ID超過其最大額定電流(例如，為五十安培之一最大額定電流)之前關斷疊接開關101。

根據本文中之教示內容，保護電路104可在緊接時間t0之後之所有時間觀察來自疊接開關101之疊接節點電壓VDL。因此，可快速實施保護，而無前緣遮罩。此外，根據本文中之教示內容，當疊接節點電壓表現出一平穩期並且隨時間逐漸降低時，可能發生故障狀況。例如，自時間t2至時間t7，波形203c可逐漸減小；因此，波形203c可被表徵為在時間t2與時間t7之間表現出一平穩期。

此外，根據本文中之教示內容，保護電路104可基於疊接節點電壓VDL之以下時間關係(方程式4)來針對大於時間t0(即，導通時間t0)之時間偵測一過電流狀況。

因此，根據上述關係(方程式4)，若疊接節點電壓VDL在至少一臨限持續時間THS內實質上大於及/或等於臨限電壓HS_TH，則可能存在一過電流狀況。

在一個實施例中且根據半導體裝置操作，平穩期可為增益(例如，疊接開關增益)之一結果。例如，在自時間t2起之平穩期，低壓FET 103可在其飽和區(即，高增益、高跨導區)中運作。

此外，保護電路104可藉由比較器105並藉由一臨限持續時間THS(即，一時間區段THS)來確定疊接開關101在一故障(即，一過電流)模式中操作。臨限持續時間THS(即，時間區段THS)可例如由控制器108確定。另外，比較器105可將疊接節點電壓VDL與臨限電壓HS_TH進行比較。 若比較器105保持在一邏輯高狀態(例如，比較器輸出電壓VCMP為高)超過一時間THS，則控制器108可將賦能訊號ENHS施加為一邏輯高(參見例如波形207之時間t6處)。

在一個實施例中，控制器可因應於系統參數自適應地調整臨限持續時間THS。例如，控制器可根據負載自適應地調整臨限持續時間THS。

在一個態樣中，一功率轉換器包含一疊接電路(例如，疊接開關101)及一過電流偵測電路(例如，保護電路104)。疊接電路包含以疊接電性耦合之一耗盡型場效應電晶體102及一增強型場效應電晶體103，以提供一疊接 節點電壓VDL。過電流偵測電路被配置成在導通期間偵測一過電流故障狀況(參見例如第2圖中波形207之時間t0至t6)。過電流狀況發生在疊接節點電壓VDL之一平穩期(即，當波形203c逐漸減小時)。如上所述，平穩期可指示疊接開關101之一增益。例如，平穩期可指示低壓FET 103以飽和狀態運作。

在另一態樣中，一種偵測一氮化鎵(GaN)疊接電路(例如，疊接開關101)中之過電流之方法包含：以一瞬態階躍(例如，波形201之時間t0處)導通一GaN疊接電路；接收一疊接節點電壓VDL；確定疊接節點電壓VDL何時進入一平穩期(例如，波形203c)；且指示一過電流故障(例如，波形207、208c)。例如，保護電路104及比較器105可藉由比較疊接節點電壓VDL與參考電壓HS_TH來確定疊接節點電壓VDL正在緩慢降低。若此種狀況持續時間超過時間THS，則可能存在一過電流狀況。因此，因應於平穩期之存在時間大於一臨限持續時間(即，時間THS)，指示過電流故障。

保護電路104可偵測疊接開關101何時經受故障狀況(例如，過度開關電流ID)，而不限於故障發生之方式，且亦不限於功率轉換器配置。在一種配置中，保護電路104可用於快速偵測過電流(即，疊接開關電流ID之一過電流)。例如，在一PFC轉換器中，若PFC電感器短路，則疊接開關101可在一短時間段(例如，一百奈秒)內經受極高的電流(例如，五十安培)。作為另一選擇，且此外，當升壓二極體短路時，用作一升壓轉換器中之主開關之一疊接開關101(例如，一GaN疊接開關)可經受極高的電流。

在一個應用中，控制器108可藉由因應於確定一故障狀況(即，一過電流狀況)立即關斷疊接開關101來保護疊接開關101。例如，當訊號HSOUT被施加為高時，控制器108可將輸入驅動訊號VDR施加為低。作為另一選擇， 且此外，控制器108可防止疊接開關101被導通，直至控制器108再循環之後。此外，控制器108可被程式化以在超過一設定數量(例如，五個)之開關循環偵測到過電流狀況之後關斷疊接開關101。

上述關於本揭露所示實例的說明(包含在摘要中闡述的內容)，其用意並非窮舉或限制所揭露的精確形式。儘管出於例示之目的而在本文中參照以下圖式闡述疊接開關之快速導通保護之具體實施例及實例，但在不背離本揭露的更廣泛的精神及範圍的情況下，可作出各種等效修改。實際上，應理解，提供具體的實例性電壓、電流、頻率、功率範圍值、時間等是出於闡釋目的，且根據本文中的教示內容，在其他實施例及實例中亦可採用其他值。

儘管本發明係於申請專利範圍中界定，但應理解，作為另一種選擇，本發明亦可根據以下實例進行界定：

實例1：一種功率轉換器包含一疊接電路以及一過電流偵測電路。該疊接電路包含以疊接電性耦合之一耗盡型場效應電晶體及一增強型場效應電晶體。該疊接電路被配置成提供一疊接節點電壓。該過電流偵測電路被配置成在導通期間偵測一過電流故障狀況，其中該過電流故障狀況發生在該疊接節點電壓之一平穩期，該平穩期指示一疊接電路增益之一增加。

實例2：如實例1所述之功率轉換器，其中該過電流偵測電路包含一比較器。

實例3：如前述任一實例中所述之功率轉換器，其中該過電流偵測電路包含一及閘。

實例4：如前述任一實例中所述之功率轉換器，其中該過電流偵測電路包含一控制器。

實例5：如前述任一實例中所述之功率轉換器，其中該耗盡型場效應電晶體係為一氮化鎵(GaN)耗盡型電晶體。

實例6：如前述任一實例中所述之功率轉換器，其中該耗盡型場效應電晶體係為一碳化矽(SiC)耗盡型電晶體。

實例7：如前述任一實例中所述之功率轉換器，其中該增強型場效應電晶體係為一低壓場效應電晶體。

實例8：一種偵測一氮化鎵(GaN)疊接電路中之過電流之方法，包含：以一瞬態階躍導通該GaN疊接電路；接收指示一疊接電路增益之一疊接節點電壓；確定該疊接節點電壓何時進入指示該疊接電路增益之一增加之一平穩期；以及因應於該平穩期之存在時間大於一臨限持續時間，指示一過電流故障。

實例9：如前述任一實例中所述之方法，其中導通該GaN疊接電路包含：向一低壓場效應電晶體提供一閘極訊號。

實例10：如前述任一實例中所述之方法，其中接收指示該疊接電路增益之該疊接節點電壓包含：接收該低壓場效應電晶體之一汲極電壓。

實例11：如前述任一實例中所述之方法，其中確定該疊接節點電壓何時進入指示該疊接電路增益之該增加之該平穩期包含：將該低壓場效應電晶體之該汲極電壓與一臨限電壓進行比較。

實例12：如前述任一實例中所述之方法，其中因應於該平穩期之存在時間大於該臨限持續時間指示該過電流故障包含：使用一控制器確定該臨限持續時間。

實例13：一種快速偵測一功率轉換器中之過電流之方法包含： 以一瞬態階躍導通一疊接開關；接收指示一疊接電路增益之一疊接節點電壓；確定該疊接節點電壓何時進入指示該疊接電路增益之一增加之一平穩期；以及因應於該平穩期之存在時間大於一臨限持續時間，指示一過電流故障。

實例14：如前述任一實例中所述之方法，其中該疊接開關包含以疊接電性耦合之一耗盡型場效應電晶體及一增強型場效應電晶體。

實例15：如前述任一實例中所述之方法，其中導通該疊接開關包含：向該增強型場效應電晶體提供一閘極訊號。

實例16：如前述任一實例中所述之方法，其中接收指示該疊接電路增益之該疊接節點電壓包含：接收該增強型場效應電晶體之一汲極電壓。

實例17：如前述任一實例中所述之方法，其中確定該疊接節點電壓何時進入指示該疊接電路增益之該增加之該平穩期包含：將該增強型場效應電晶體與一臨限電壓進行比較。

實例18：如前述任一實例中所述之方法，其中該臨限電壓在1伏與10伏之間。

實例19：如前述任一實例中所述之方法，其中因應於該平穩期之存在時間大於該臨限持續時間指示該過電流故障包含：使用一控制器確定該臨限持續時間。

實例20：如前述任一實例中所述之方法，其中該臨限持續時間在一百奈秒與三百奈秒之間。

100:電路

101:疊接開關

102:耗盡型場效應電晶體

103:低壓場效應電晶體/增強型場效應電晶體

104:保護電路

105:比較器

106:邏輯及閘

108:控制器

110:驅動器

B:FET本體

D:FET汲極

DH:GaN汲極

ENHS:賦能訊號

G:FET閘極

GH:GaN閘極

GND:地

HSOUT:訊號

HS_TH:臨限電壓/電壓

ID:疊接開關電流/汲極電流/開關電流

S:FET源極

SH:GaN源極

VCMP:比較器輸出電壓

VDL:疊接節點電壓

VDR:驅動器輸入電壓/驅動訊號

VDS:汲極電壓/汲極至源極電壓

VGS:閘極電壓

Claims (12)

1. 一種功率轉換器，包含：一疊接電路，包含以疊接電性耦合之一耗盡型場效應電晶體及一增強型場效應電晶體，該疊接電路被配置成提供一疊接節點電壓；以及一過電流偵測電路，包含：一比較器，電性耦合至該疊接節點電壓以將該疊接節點電壓與一臨限電壓進行比較；以及一控制器，被配置為在導通期間監測該疊接節點電壓中之一平穩期之一持續時間，其中，該過電流偵測電路被配置成當該持續時間超過一臨限持續時間時，在導通期間偵測一過電流故障狀況。
2. 如請求項1所述之功率轉換器，其中該過電流偵測電路包含一及閘。
3. 如請求項1所述之功率轉換器，其中該耗盡型場效應電晶體係為一氮化鎵(GaN)耗盡型電晶體。
4. 如請求項1所述之功率轉換器，其中該耗盡型場效應電晶體係為一碳化矽(SiC)耗盡型電晶體。
5. 如請求項1所述之功率轉換器，其中該增強型場效應電晶體係為一低壓場效應電晶體。
6. 如請求項1所述之功率轉換器，其中該臨限電壓在1伏特與10伏特之間。
7. 如請求項1所述之功率轉換器，其中該臨限持續時間在一百奈秒與三百奈秒之間。
8. 一種偵測一氮化鎵(GaN)疊接電路中之過電流之方法，包含：以一瞬態階躍導通該氮化鎵疊接電路，其中導通該氮化鎵疊接電路包含向一低壓場效應電晶體提供一閘極訊號；接收一疊接節點電壓，其中接收該疊接節點電壓包括接收該低壓場效電晶體之一汲極電壓；確定該疊接節點電壓何時進入一平穩期，其中確定該疊接節點電壓何時進入該平穩期包含將該低壓場效應電晶體之該汲極電壓與一臨限電壓進行比較；以及因應於該平穩期之存在時間大於一臨限持續時間而指示一過電流故障，其中因應於該平穩期之存在時間大於該臨限持續時間而指示該過電流故障包含使用一控制器確定該臨限持續時間。
9. 如請求項8所述之方法，其中該氮化鎵疊接電路包含與該低壓場效應電晶體疊接電性耦合之一耗盡型場效應電晶體。
10. 如請求項9所述之方法，其中該低壓場效應電晶體為一增強型場效應電晶體。
11. 如請求項8所述之方法，其中該臨限電壓在1伏特與10伏特之間。
12. 如請求項8所述之方法，其中該臨限持續時間在一百奈秒與三百奈秒之間。