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TWI899481B - 磁性隨機存取記憶體結構 - Google Patents

磁性隨機存取記憶體結構

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TWI899481B
TWI899481B TW111122350A TW111122350A TWI899481B TW I899481 B TWI899481 B TW I899481B TW 111122350 A TW111122350 A TW 111122350A TW 111122350 A TW111122350 A TW 111122350A TW I899481 B TWI899481 B TW I899481B
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TW
Taiwan
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mtj stack
nitride layer
layer
dielectric layer
dummy
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TW111122350A
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TW202301571A (zh
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林大鈞
許清樺
蔡馥郁
蔡濱祥
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聯華電子股份有限公司
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Publication date
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Abstract

本發明提供一種半導體結構，包含一介電層，多個MTJ元件以及至少一虛置MTJ元件位於該介電層中，一第一氮化層，至少覆蓋各該MTJ元件與該虛置MTJ元件的側壁，一第二氮化層，覆蓋於各該虛置MTJ元件的頂面，且該第二氮化層的厚度大於該第一氮化層的厚度，以及多個接觸結構，位於該介電層中，並且電性連接各該MTJ元件。

Description

磁性隨機存取記憶體結構
本發明係有關於半導體技術領域，尤其是一種關於一種磁性隨機存取記憶體(magnetic random access memory，MRAM)的磁性穿隧介面(magnetic tunnel junction，MTJ)結構。
磁性隨機存取記憶體(magnetic random access memory，MRAM)為非揮發性記憶體技術，其使用磁化狀態來表示儲存的資料。一般而言，MRAM包括多個磁性儲存單元位元於一陣列中。各個儲存單元基本上表示資料的一個位元數值。上述儲存單元中包含有至少一磁性元件，磁性元件可包括兩個磁性板(或是半導體基底上的材料層)，分別具有與其相關的一磁力方向(或者磁矩的位元向)，且兩磁性板之間還包含有一層較薄的非磁性層。
更明確地說，一MRAM元件通常是以一磁性穿隧介面(magnetic tunnel junction，MTJ)元件為基礎。一MTJ元件包括至少三個基本層：一自由層、一絕緣層、以及一固定層。其中自由層和固定層為磁性層，絕緣層為絕緣層，位於自由層和固定層之間。另外，自由層的磁化方向可自由旋轉，但是受到層的物理尺寸制約，僅指向兩個方向之一(與固定層的磁力方向平行或是反平行)； 固定層的磁化方向為固定於一特定的方向。一位元藉由定位自由層的磁化方向，於上述兩個方向之一而寫入。憑著自由層和固定層的磁矩的位向相同或相反，MTJ元件的電阻也將隨之改變。因此，藉由判定MTJ元件的電阻，可讀取位元數值。更進一步說明，當自由層和固定層的磁化方向為平行，且磁矩具有相同的極性時，MTJ元件的電阻為低阻態。基本上，此時狀態所儲存的數值表示為“0”。當自由層和固定層的磁化方向為反平行，且磁矩具有相反的極性時，MTJ元件的電阻為高阻態。基本上，此狀態所儲存的數值表示為“1”。
本發明提供一種半導體結構，包含一介電層，多個MTJ元件以及至少一虛置MTJ元件位於該介電層中，一第一氮化層，至少覆蓋各該MTJ元件與該虛置MTJ元件的側壁，一第二氮化層，覆蓋於各該虛置MTJ元件的頂面，且該第二氮化層的厚度大於該第一氮化層的厚度，以及多個接觸結構，位於該介電層中，並且電性連接各該MTJ元件。
本發明另提供一種半導體結構的製作方法，包含提供一介電層，形成多個MTJ元件以及至少一虛置MTJ元件於該介電層中，形成一第一氮化層，至少覆蓋各該MTJ元件與該虛置MTJ元件的側壁，形成一第二氮化層，覆蓋於各該虛置MTJ元件的頂面，且該第二氮化層的厚度大於該第一氮化層的厚度，以及形成多個接觸結構於該介電層中，並且電性連接各該MTJ元件。
本發明的特徵在於，提供一種包含有MTJ元件的半導體結構及其製作方法，在形成半導體元件的過程中，各MTJ元件頂端形成有第一氮化層以及第二氮化層一共兩層的遮罩，因此可以增強對MTJ堆疊元件頂端的保護效果，避免形 成接觸結構時，接觸元件過度崁入MTJ元件並影響其性能。同時，在虛置MTJ元件旁邊預定要形成其他接觸結構(如連接源極線的接觸結構)的區域，則僅形成有第一氮化層而不形成有第二氮化層，因此接觸結構可以較容易地穿透過介電層(如氧化層)以及第一氮化層，並與其他的導線電性連接。
10:介電層
12:導線
14:氧化層
16:底襯墊層
18:底接觸結構
20:下電極
22:MTJ主結構
24:上電極
26:第一氮化層
28:介電層
30:第二氮化層
32:介電層
34A:接觸結構
34B:接觸結構
102:元件區
104:周邊區
106:MTJ堆疊元件
106D:虛設MTJ堆疊元件
A:區域
B:區域
P1:回蝕刻步驟
圖1至圖6繪示本發明製作包含有MTJ元件的半導體結構的剖面示意圖。
為使熟習本發明所屬技術領域之一般技藝者能更進一步瞭解本發明，下文特列舉本發明之較佳實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成之功效。
為了方便說明，本發明之各圖式僅為示意以更容易瞭解本發明，其詳細的比例可依照設計的需求進行調整。在文中所描述對於圖形中相對元件之上下關係，在本領域之人皆應能理解其係指物件之相對位置而言，因此皆可以翻轉而呈現相同之構件，此皆應同屬本說明書所揭露之範圍，在此容先敘明。
圖1至圖6繪示本發明製作包含有MTJ元件的半導體結構的剖面示意圖。如圖1所示，首先，提供一介電層10，在介電層10上定義有元件區102以及周邊區104，其中元件區102內形成有多個MTJ堆疊元件106，而周邊區104位於元件區102旁邊，通常在周邊區104內不形成元件，或是形成虛置(dummy)元件以作為緩衝，避免元件區102與周邊區104的邊界因元件密度差異過大而產生各種問 題。
介電層10例如是記憶體元件中的其中一層介電層，在介電層10內包含有導線12，導線12可能電性連接其他的下方的電子元件(例如電晶體等)，為了圖式簡潔在此未繪出。另外，在元件區102內包含有多個MTJ堆疊元件106、在周邊區104內包含有多個虛設MTJ堆疊元件106D，其中，MTJ堆疊元件106與虛設MTJ堆疊元件106D具有大致上相同的結構，但在後續的步驟中，MTJ堆疊元件106會與其他電子元件電性連接並且當作操作元件使用，而虛設MTJ堆疊元件106D則通常不會與其他電子元件電性連接，且虛設MTJ堆疊元件106D通常位於元件區102與周邊區104的邊界。
本實施例中，MTJ堆疊元件106及虛設MTJ堆疊元件106D位於一氧化層14中，MTJ堆疊元件106及虛設MTJ堆疊元件106D由下而上依序包含有底襯墊層16、底接觸結構18、下電極20、MTJ主結構22、上電極24。以及另外包含一第一氮化層26，覆蓋住各MTJ堆疊元件106及虛設MTJ堆疊元件106D的頂面以及側壁。
本實施例中，導線12的材質例如為銅(Cu)、氧化層14的材質例如為氧化矽、底襯墊層16的材質例如為氮化鈦(TiN)、底接觸結構18的材質例如為鎢(W)、下電極20與上電極24的材質例如為鈦、鉭氮化鉭(TaN)、氮化鈦(TiN)等導電材質，MTJ主結構22包含有一固定層(pin layer)、一電阻轉換層以及一自由層(free layer)，其中固定層與自由層皆可為鐵磁性金屬，例如CoFe、CoFe、NiFe等、電阻轉換層的材質例如為Cr、Ru、TiN、T1、Ta、TaN、Al、Mg或例如MgO的氧化物。第一氮化層26的材質例如為氮化矽。值得注意的是，上述各元件的材質僅為本 發明的其中一示例，而本發明並不限於此。其中，上述各材料層的堆疊構成MTJ堆疊元件106及虛設MTJ堆疊元件106D，由於MTJ堆疊元件的相關原理屬於本領域的習知技術，在此也不多加贅述。
值得注意的是，後續的步驟中，將會形成接觸結構(圖未示)，有一部份的接觸結構電性連接MTJ堆疊元件106的頂部(如圖1的區域A)，另一部分的接觸結構則貫穿第一氮化層26與氧化層14(如圖1的區域B)後，電性連接到下方的導線12。申請人的實驗結果發現，由於區域A的位置較區域B高，因此在形成接觸結構時，區域A較容易被蝕穿，而區域B則比較不容易被蝕穿。然而目前的結構中，區域A與區域B都被第一氮化層26所覆蓋。因此區域A與區域B是否被蝕穿主要取決於第一氮化層26的厚度，若第一氮化層26的厚度過厚，可能會導致區域B不容易被蝕穿的問題，相反地，若第一氮化層26的厚度過薄，可能會導致區域A過早被蝕穿的問題。
因此，為瞭解決以上問題，本發明在各MTJ堆疊元件106及虛設MTJ堆疊元件106D的頂部額外形成另一氮化層遮罩，以增厚對MTJ堆疊元件106及虛設MTJ堆疊元件106D的頂部的保護能力，避免在蝕刻的過程中，區域A被過度蝕刻而影響到下方的MTJ元件。詳細請見下方段落。
請繼續參考圖2至圖5。首先如圖2所示，形成一介電層28覆蓋各MTJ堆疊元件106及虛設MTJ堆疊元件106D，然後如圖3所示，進行一回蝕刻步驟P1降低介電層28的高度，並曝露出第一氮化層26的頂面。此處所述的介電層28例如為氧化矽，但不限於此。
如圖4所示，形成一第二氮化層30，覆蓋於介電層28以及第一氮化層26的頂面，其中本實施例中，第二氮化層30的厚度大於第一氮化層26的厚度。然後如圖5所示，以一圖案化步驟，移除部分的第二氮化層30。此處所述的第二氮化層30材質例如為氮化矽，而圖案化步驟例如包含一微影蝕刻步驟。值得注意的是，在微影蝕刻步驟時所採用的光罩可以與形成MTJ堆疊元件106及虛設MTJ堆疊元件106D時所使用的光罩相同。因此，所剩下的第二氮化層30將會與MTJ堆疊元件106及虛設MTJ堆疊元件106D具有相同的圖案，完整地保護各MTJ堆疊元件106及虛設MTJ堆疊元件106D的頂面。因此本發明形成第二氮化層30也不需要使用額外的光罩。
值得注意的是，至圖5所示的步驟為止，已經在各MTJ堆疊元件106及虛設MTJ堆疊元件106D的頂部(對應圖1中的區域A)形成第二氮化層30，因此在後續的蝕刻步驟中，區域A較不容易被過度蝕刻而影響到下方的MTJ元件。同時在區域B並沒有額外形成第二氮化層30，所以並不會影響到對區域B的蝕刻。
後續，如圖6所示，再形成另一介電層32覆蓋於介電層28上，並且以蝕刻與填入金屬層等步驟，在介電層32中形成接觸結構34A與接觸結構34B。其中，接觸結構34A穿過介電層32、第二氮化層30與第一氮化層26並且與MTJ堆疊元件106電性連接，而接觸結構34B則穿過介電層32、介電層28、第一氮化層26與氧化層14後，與下方的導線12電性連接。此處的接觸結構34B例如可電性連接如源極線(source line，SL)等元件。另外值得注意的是，虛設MTJ堆疊元件106D上方並未形成接觸結構，因此第二氮化層30與第一氮化層26仍然覆蓋於虛設MTJ堆疊元件106D的頂面。然而由於MTJ堆疊元件106頂部已經形成接觸結構34A，因此此時第一氮化層26並不會覆蓋於MTJ堆疊元件106的頂部。
綜合以上說明書與圖式，本發明提供一種半導體結構，包含一介電層28，多個MTJ堆疊元件106以及至少一虛設MTJ堆疊元件106D位於介電層28中，一第一氮化層26，至少覆蓋各MTJ堆疊元件106與虛設MTJ堆疊元件106D的側壁，一第二氮化層30，覆蓋於各虛設MTJ堆疊元件106的頂面，且第二氮化層30的厚度大於第一氮化層26的厚度，以及多個接觸結構34A，位於介電層28中，並且電性連接各MTJ堆疊元件106。
在本發明的其中一些實施例中，其中第二氮化層30覆蓋虛設MTJ堆疊元件106D的頂面，且有部分的介電層28的頂面未被第二氮化層30所覆蓋。
在本發明的其中一些實施例中，其中至少有另一個接觸結構34B貫穿介電層28，且接觸結構34B位於虛設MTJ堆疊元件106D旁。
在本發明的其中一些實施例中，其中貫穿介電層28的另一接觸結構34B，電性連接至介電層28下方的一導線12。
在本發明的其中一些實施例中，其中MTJ堆疊元件106包含有一上電極24、一下電極20以及一中間的MTJ主結構22。
在本發明的其中一些實施例中，其中MTJ堆疊元件106連接至介電層28下方的另一導線結構12。
在本發明的其中一些實施例中，更包含有一氧化層14，位於第一氮 化層26底下，且氧化層14包含有一圓弧狀凹面(如圖1的區域B位置)。
在本發明的其中一些實施例中，其中一第一氮化層26同時覆蓋各虛設MTJ堆疊元件106D的頂面以及氧化層14的圓弧狀凹面，但不覆蓋各MTJ堆疊元件106的頂面。
本發明另提供一種半導體結構的製作方法，包含提供一介電層28，形成多個MTJ堆疊元件106以及至少一虛設MTJ堆疊元件106D於介電層28中，形成一第一氮化層26，至少覆蓋各MTJ堆疊元件106與虛設MTJ堆疊元件106D的側壁，形成一第二氮化層30，覆蓋於各虛設MTJ堆疊元件106D的頂面，且第二氮化層30的厚度大於第一氮化層26的厚度，以及形成多個接觸結構34A於介電層28中，並且電性連接各MTJ堆疊元件106。
在本發明的其中一些實施例中，更包含形成有一氧化層14，位於第一氮化層26底下，且氧化層14包含有一圓弧狀凹面。
本發明的特徵在於，提供一種包含有MTJ堆疊元件的半導體結構及其製作方法，在形成半導體元件的過程中，各MTJ堆疊元件頂端形成有第一氮化層以及第二氮化層一共兩層的遮罩，因此可以增強對MTJ堆疊元件頂端的保護效果，避免形成接觸結構時，接觸元件過度崁入MTJ堆疊元件並影響其性能。同時，在虛設MTJ堆疊元件旁邊預定要形成其他接觸結構(如連接源極線的接觸結構)的區域，則僅形成有第一氮化層而不形成有第二氮化層，因此接觸結構可以較容易地穿透過介電層(如氧化層)以及第一氮化層，並與其他的導線電性連接。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化 與修飾，皆應屬本發明之涵蓋範圍。
10:介電層 12:導線 14:氧化層 16:底襯墊層 18:底接觸結構 20:下電極 22:MTJ主結構 24:上電極 26:第一氮化層 28:介電層 30:第二氮化層 32:介電層 34A:接觸結構 34B:接觸結構 102:元件區 104:周邊區 106:MTJ堆疊元件 106D:虛設MTJ堆疊元件 A:區域 B:區域

Claims (16)

  1. 一種半導體結構，包含: 一介電層； 多個MTJ堆疊元件以及至少一虛設MTJ堆疊元件位於該介電層中； 一第一氮化層，至少覆蓋各該MTJ堆疊元件與該虛設MTJ堆疊元件的側壁； 一第二氮化層，覆蓋於各該虛設MTJ堆疊元件的頂面，且該第二氮化層的厚度大於該第一氮化層的厚度，其中該第二氮化層的一底面與該介電層的一頂面在一水平方向上切齊；以及 多個接觸結構，位於該介電層中，並且電性連接各該MTJ堆疊元件。
  2. 如申請專利範圍第1項所述的半導體結構，其中該第二氮化層覆蓋該虛設MTJ堆疊元件的頂面，且有部分的該介電層的頂面未被該第二氮化層所覆蓋。
  3. 如申請專利範圍第1項所述的半導體結構，其中至少有另一個接觸結構貫穿該介電層，且該接觸結構位於該虛設MTJ堆疊元件旁。
  4. 如申請專利範圍第3項所述的半導體結構，其中貫穿該介電層的該另一個接觸結構，電性連接至該介電層下方的一導線。
  5. 如申請專利範圍第1項所述的半導體結構，其中該MTJ堆疊元件包含有一上電極、一下電極以及一中間的MTJ主結構。
  6. 如申請專利範圍第1項所述的半導體結構，其中該MTJ堆疊元件連接至該介電層下方的另一導線結構。
  7. 如申請專利範圍第1項所述的半導體結構，更包含有一氧化層，位於該第一氮化層底下，且該氧化層包含有一圓弧狀凹面。
  8. 如申請專利範圍第7項所述的半導體結構，其中該一第一氮化層同時覆蓋各該虛設MTJ堆疊元件的頂面以及該氧化層的該圓弧狀凹面，但不覆蓋各該MTJ堆疊元件的頂面。
  9. 一種半導體結構的製作方法，包含: 提供一介電層； 形成多個MTJ堆疊元件以及至少一虛設MTJ堆疊元件於該介電層中； 形成一第一氮化層，至少覆蓋各該MTJ堆疊元件與該虛設MTJ堆疊元件的側壁； 形成一第二氮化層，覆蓋於各該虛設MTJ堆疊元件的頂面，且該第二氮化層的厚度大於該第一氮化層的厚度，其中該第二氮化層的一底面與該介電層的一頂面在一水平方向上切齊；以及 形成多個接觸結構於該介電層中，並且電性連接各該MTJ堆疊元件。
  10. 如申請專利範圍第9項所述的方法，其中該第二氮化層覆蓋該虛設MTJ堆疊元件的頂面，且有部分的該介電層的頂面未被該第二氮化層所覆蓋。
  11. 如申請專利範圍第9項所述的方法，其中至少形成有另一個接觸結構貫穿該介電層，且該接觸結構位於該虛設MTJ堆疊元件旁。
  12. 如申請專利範圍第11項所述的方法，其中貫穿該介電層的該另一個接觸結構，電性連接至該介電層下方的另一導線。
  13. 如申請專利範圍第9項所述的方法，其中該MTJ堆疊元件包含有一上電極、一下電極以及一中間的MTJ主結構。
  14. 如申請專利範圍第9項所述的方法，其中該MTJ堆疊元件連接至該介電層下方的一導線結構。
  15. 如申請專利範圍第9項所述的方法，更包含形成有一氧化層，位於該第一氮化層底下，且該氧化層包含有一圓弧狀凹面。
  16. 如申請專利範圍第15項所述的方法，其中該一第一氮化層同時覆蓋各該虛設MTJ堆疊元件的頂面以及該氧化層的該圓弧狀凹面，但不覆蓋各該MTJ堆疊元件的頂面。
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