CN120166709A - 半导体装置以及其制作方法 - Google Patents

Abstract

本发明公开一种半导体装置以及其制作方法，其中该半导体装置包括基底、多个磁性隧穿结(magnetic tunneling junction，MTJ)结构以及写入结构。MTJ结构设置在基底之上，写入结构设置在多个MTJ结构上且与多个MTJ结构连接。写入结构包括多个自旋轨道力矩(spin‑orbit torque，SOT)图案以及导电层。多个SOT图案彼此分离，各SOT图案设置在多个MTJ结构中的一个上且与此MTJ结构连接。导电层覆盖多个SOT图案，导电层在垂直方向上部分设置在多个SOT图案上且在第一水平方向上部分设置在多个SOT图案之间。

Description

半导体装置以及其制作方法

技术领域

本发明涉及一种半导体装置以及其制作方法，尤其是涉及一种包括磁性隧穿结(magnetic tunneling junction，MTJ)结构的半导体装置以及其制作方法。

背景技术

在电子产品中使用的数据存储器装置基本上有两种类型，即非易失性(non-volatile)和易失性(volatile)存储器装置。磁性随机存取存储器(magnetic randomaccess memory，MRAM)是一种非易失性存储器技术。与目前一般标准的存储装置不同的地方在于，MRAM使用磁性来存储数据而不是利用电荷进行数据存储。通常来说，MRAM单元包括数据层和参考层。数据层由磁性材料构成，并且数据层的磁化状况可以通过施加的磁场而在两个相对的状态之间切换，由此存储二进位的信息。参考层可由磁化材料构成，其磁化状况可被锁定。在读取操作期间，当数据层和参考层的磁化状况方向相同或不同时，MRAM单元的电阻不同，故可对应识别出数据层的磁化极性。MRAM装置的结构会因采用对数据层磁化的技术不同而有所差异，目前较常见的有自旋转移力矩(spin-transfer torque，STT)式MRAM与自旋轨道力矩(spin-orbit torque，SOT)式MRAM，STT式MRAM与SOT式MRAM分别具有不同的优缺点，如何经由结构、材料或/及制作工艺设计来改善MRAM装置的缺点以提升其产品化的价值是相关领域人士持续的研究方向。

发明内容

本发明提供了一种半导体装置以及其制作方法，在写入结构中设置自旋轨道力矩(spin-orbit torque，SOT)图案与导电层，由此在维持所需编程(programming)效果或/及磁化效果的状况下降低写入结构的整体电阻，进而提升半导体装置的操作表现。

本发明的一实施例提供一种半导体装置，包括一基底、多个磁性隧穿结(magnetictunneling junction，MTJ)结构以及一写入结构。多个磁性隧穿结结构设置在基底之上。写入结构设置在多个磁性隧穿结结构上且与多个磁性隧穿结结构连接。写入结构包括多个自旋轨道力矩(spin-orbit torque，SOT)图案以及一导电层。多个自旋轨道力矩图案彼此分离，各自旋轨道力矩图案设置在多个磁性隧穿结结构中的一个上且与此磁性隧穿结结构连接。导电层覆盖多个自旋轨道力矩图案，导电层在一垂直方向上部分设置在多个自旋轨道力矩图案上且在一第一水平方向上部分设置在多个自旋轨道力矩图案之间。

本发明的一实施例提供一种半导体装置的制作方法，包括下列步骤。在一基底之上形成多个磁性隧穿结(magnetic tunneling junction，MTJ)结构，并在多个磁性隧穿结结构上形成一写入结构。写入结构与多个磁性隧穿结结构连接，且写入结构包括多个自旋轨道力矩(spin-orbit torque，SOT)图案以及一导电层。多个自旋轨道力矩图案彼此分离，各自旋轨道力矩图案设置在多个磁性隧穿结结构中的一个上且与此磁性隧穿结结构连接。导电层覆盖多个自旋轨道力矩图案，导电层在一垂直方向上部分设置在多个自旋轨道力矩图案上且在一第一水平方向上部分设置在多个自旋轨道力矩图案之间。

附图说明

图1为本发明一实施例的半导体装置的示意图；

图2为本发明一实施例的半导体装置的剖视示意图；

图3为本发明一实施例的半导体装置的俯视示意图；

图4至图10为本发明一实施例的半导体装置的制作方法示意图，其中

图5为图4之后的状况示意图；

图6为图5之后的状况示意图；

图7为图6之后的状况示意图；

图8为图7之后的状况示意图；

图9为图8之后的状况示意图；

图10为图9之后的状况示意图。

符号说明

10:基底

12:介电层

14:介电层

16:连接结构

18:停止层

20:介电层

22:连接结构

22A:阻障层

22B:导电层

24:底电极

26:参考层

28:阻障层

30:自由层

32:SOT层

34:盖层

36:介电层

38:介电层

40:介电层

42:SOT材料

42P:SOT图案

44:阻障材料

44A:阻障层

44B:阻障层

46:导电材料

46A:导电层

46B:导电层

48:停止层

50:介电层

90:平坦化制作工艺

100:半导体装置

BS:底表面

CH:接触开孔

CS:互连结构

CT:连接结构

D1:第一水平方向

D2:第二水平方向

D3:垂直方向

E1:第一电极

E2:第二电极

MS:MTJ结构

P1:第一部分

P2:第二部分

R1:第一区

R2:第二区

TR1:第一沟槽

TR2:第二沟槽

TS:上表面

WS:写入结构

具体实施方式

以下本发明的详细描述已披露足够的细节以使本领域的技术人员能够实践本发明。以下阐述的实施例应被认为是说明性的而非限制性的。对于本领域的一般技术人员而言显而易见的是，在不脱离本发明的精神和范围的情况下，可以进行形式及细节上的各种改变与修改。

在进一步的描述各实施例之前，以下先针对全文中使用的特定用语进行说明。

用语“在…上”、“在…上方”和“在…之上”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物上而且还包括在某物上且其间有其他居间特征或层的含义，并且“在…上方”或“在…之上”不仅表示在某物“上方”或“之上”的含义，而且还可以包括其在某物“上方”或“之上”且其间没有其他居间特征或层(即，直接在某物上)的含义。

说明书与权利要求中所使用的序数例如“第一”、“第二”等用词，是用以修饰权利要求的元件，除非特别说明，其本身并不意含及代表该请求元件有任何之前的序数，也不代表某一请求元件与另一请求元件的顺序、或是制作方法上的顺序，该些序数的使用仅用来使具有某命名的一请求元件得以和另一具有相同命名的请求元件能作出清楚区分。

用语“蚀刻”在本文中通常用来描述用以图案化材料的制作工艺，使得在蚀刻完成后的材料的至少一部分能被留下。当“蚀刻”一材料时，该材料的至少一部分在蚀刻结束后可被保留。与此相反的是，当“移除”材料时，基本上所有的材料可在过程中被除去。然而，在一些实施例中，“移除”可被认为是一个广义的用语而包括蚀刻。

在下文中使用术语“形成”或“设置”来描述将材料层施加到基底的行为。这些术语旨在描述任何可行的层形成技术，包括但不限于热生长、溅射、蒸发、化学气相沉积、外延生长、电镀等。

请参阅图1。图1所绘示为本发明一实施例的半导体装置100的示意图。如图1所示，半导体装置100包括一基底10、多个磁性隧穿结(magnetic tunneling junction，MTJ)结构(例如MTJ结构MS)以及一写入结构WS。多个MTJ结构MS设置在基底10之上。写入结构WS设置在多个MTJ结构MS上且与多个MTJ结构MS连接。写入结构WS包括多个自旋轨道力矩(spin-orbit torque，SOT)图案(例如SOT图案42P)以及一导电层46A。多个SOT图案42P彼此分离，各SOT图案42P设置在多个MTJ结构MS中的一个上且与此MTJ结构MS连接。导电层46A覆盖多个SOT图案42P，导电层46A在一垂直方向D3上部分设置在多个SOT图案42P上且在一第一水平方向D1上部分设置在多个SOT图案42P之间。SOT图案42P可用以对MTJ结构MS中的磁性材料产生自旋轨道力矩式的磁化效果而对存储器装置进行编程(programming)操作。然而，一般用来形成SOT图案42P的材料的电阻率相对较高而不利于相关操作，而在写入结构WS中设置SOT图案42P与导电层46A可利用电阻率较低的导电层46A降低写入结构WS的整体电阻，进而可提升存储器单元以及半导体装置100的操作表现或/及改善半导体装置100进行操作时的耗电状况。

在一些实施例中，垂直方向D3可被视为基底10的厚度方向，基底10可在垂直方向D3上具有相对的一上表面TS与一底表面BS，而上述的MTJ结构MS与写入结构WS可设置在上表面TS的一侧。与垂直方向D3大体上正交的水平方向(例如第一水平方向D1、第二水平方向D2以及其他水平方向)可大体上与基底10的上表面TS或/及底表面BS平行，但并不以此为限。此外，在本文中所述在垂直方向D3上相对较高的位置或/及部件与基底10的底表面BS之间在垂直方向D3上的距离可大于在垂直方向D3上相对较低的位置或/及部件与基底10的底表面BS之间在垂直方向D3上的距离，各部件的下部或底部可比此部件的上部或顶部在垂直方向D3上更接近基底10的底表面BS，在某个部件之上的另一部件可被视为在垂直方向D3上相对较远离基底10的底表面BS，而在某个部件之下的另一部件可被视为在垂直方向D3上相对较接近基底10的底表面BS，但并不以此为限。值得说明的是，在本文中所述某个部件的上表面可包括此部件在垂直方向D3上的最上(topmost)表面，而某个部件的底表面可包括此部件在垂直方向D3上的最底(bottommost)表面，但并不以此为限。此外，在本文中所述特定部件在某方向上设置在另外两个物件之间的状况可包括但并不限于此部件在此方向上被夹设(sandwiched)在此两个物件之间的状况。

在一些实施例中，基底10可包括一第一区R1以及一第二区R2，上述的MTJ结构MS与写入结构WS可设置在第一区R1之上，第一区R1可被视为存储器单元区，而第二区R2可被视为逻辑区，但并不以此为限。在一些实施例中，半导体装置100可还包括介电层12、介电层14、多个连接结构16、停止层18、介电层20、多个连接结构22、盖层34、介电层36、介电层38、介电层40以及互连结构CS。介电层12、介电层14、连接结构16、停止层18、介电层20、介电层38以及介电层40可部分设置在第一区R1之上且部分设置在第二区R2之上，盖层34与介电层36可设置在第一区R1之上，而互连结构CS可设置在第二区R2之上。在一些实施例中，基底10可包括半导体基底或非半导体基底，半导体基底可包括例如硅基底、硅锗半导体基底或硅覆绝缘(silicon-on-insulator，SOI)基底等，而非半导体基底可包括玻璃基底、塑胶基底或陶瓷基底等，但并不以此为限。举例来说，当基底10包括半导体基底时，可视需要于半导体基底上设置多个硅基场效晶体管(未绘示)、覆盖硅基场效晶体管的介电层(例如介电层12与介电层14)以及连接结构16，但并不以此为限。停止层18可在垂直方向D3上设置在介电层14与介电层20之间，连接结构22可设置在对应的MTJ结构MS的下方，且连接结构22可在垂直方向D3上贯穿介电层20与停止层18而分别与对应的MTJ结构MS以及连接结构16连接。盖层34可设置在介电层20上以及各MTJ结构MS的侧壁上，介电层36可设置在盖层34上，且盖层34与介电层36可在水平方向上位于相邻的MTJ结构MS之间。介电层38可设置在介电层20与介电层36上，且介电层40可设置在介电层38上。

在一些实施例中，各MTJ结构MS可通过连接结构22以及连接结构16向下与上述的硅基场效晶体管电连接，而互连结构CS可通过连接结构16向下与上述的硅基场效晶体管电连接，但并不以此为限。在一些实施例中，各连接结构16可被视为一沟槽导体(trenchconductor)而主要沿水平方向延伸，连接结构22可被视为一接触洞导体(via conductor)而主要沿垂直方向D3延伸，而互连结构CS则可包括接触洞导体部分(例如设置在接触开孔CH中的部分)以及设置在接触洞导体部分上的沟槽导体部分(例如设置在第二沟槽TR2中的部分)。在一些实施例中，半导体装置100可还包括停止层48、介电层50、第一电极E1、第二电极E2以及连接结构CT。停止层48可设置在第一区R1与第二区R2之上且覆盖介电层40、写入结构WS以及互连结构CS，介电层50可设置在停止层48上，而连接结构CT可在垂直方向D3上贯穿介电层50与停止层48而与对应的互连结构CS连接。在一些实施例中，写入结构WS可沿第一水平方向D1延伸，第一电极E1与第二电极E2设置在写入结构WS上且可在垂直方向D3上贯穿介电层50与停止层48而与写入结构WS连接，且第一电极E1与第二电极E2可分别位于写入结构WS在第一水平方向D1上的相对两端之上。各MTJ结构MS以及对应的写入结构WS与连接结构22可构成存储器单元，例如磁性随机存取存储器(magnetic random accessmemory，MRAM)单元。通过第一电极E1与第二电极E2可在写入结构WS中形成电流，电流通过写入结构WS中的SOT图案42P可形成对MTJ结构MS产生影响的磁矩以及磁化效果。在一些实施例中，通过写入结构WS的电流所产生的磁化效果可搭配通过连接结构22对MTJ结构MS提供的电流所产生的磁化效果一并对特定的MTJ结构MS中的磁性层进行编程操作，但并不以此为限。

请参阅图1至图3。图2所绘示为本实施例之半导体装置的剖视示意图，而图3所绘示为本实施例的半导体装置的俯视示意图。在一些实施例中，图1中的一部分(例如对应第一区R1的一部分)可被视为沿图3中的A-A’剖线所绘示的剖视示意图，而图2可被视为沿图3中的B-B’剖线所绘示的剖视示意图，但并不以此为限。此外，图3主要绘示写入结构WS、SOT图案42P、MTJ结构MS以及介电层40在俯视图中的设置状况，而未绘示半导体装置的其他部件。如图1至图3所示，在一些实施例中，半导体装置100可包括多条写入结构WS，各写入结构WS可沿第一水平方向D1延伸，而对应同一个写入结构WS的多个MTJ结构MS可沿第一水平方向D1排列。此外，多条写入结构WS可沿第二水平方向D2排列设置，而对应不同但相邻的写入结构WS的MTJ结构MS可在第二水平方向D2上彼此错位偏移设置，由此降低MTJ结构MS之间的干扰影响并可缩小存储器单元区域面积或/及提升MTJ结构MS的设置密度。在一些实施例中，写入结构WS可设置在一介电层(例如由介电层38以及介电层40所构成的介电层)中，此介电层可包括一第一层(例如介电层38)以及一第二层(例如介电层40)设置在第一层上，写入结构WS可部分设置在介电层38中且部分设置在介电层40中，且介电层40的介电常数可低于介电层38的介电常数，由此加强相邻的写入结构之间的隔离效果，但并不以此为限。

在一些实施例中，各写入结构WS可分别设置在位于介电层38与介电层40中的一第一沟槽TR1内，且第一沟槽TR1可沿第一水平方向D1延伸。此外，写入结构WS可还包括一阻障层44A设置第一沟槽TR1中，阻障层44A可共形地(conformally)设置在第一沟槽TR1的表面上以及SOT图案42P上，而导电层46A设置在阻障层44A上，故阻障层44A的一部分可位于导电层46A与各SOT图案42P之间。在一些实施例中，阻障层44A的一部分可在第二水平方向D2上被夹设在介电层(例如由介电层38与介电层40所构成的介电层)与多个SOT图案42P中的一个之间(例如图2所示状况)，由此提升对SOT图案42P的保护效果，例如但并不限于通过阻障层44A覆盖SOT图案42P而降低外界物质通过介电层(例如介电层38或/及介电层40)进入SOT图案42P所造成的负面影响。在一些实施例中，写入结构WS可包括多个第一部分P1与多个第二部分P2沿第一水平方向D1上交替排列，各第一部分P1可由多个SOT图案42P中的一个、设置在此SOT图案42P上的阻障层44A以及设置在此SOT图案42P上的导电层46A所组成(consist of)，且各第二部分P2可由在第一水平方向D1上位于多个SOT图案42P之间的阻障层44A的一部分以及在第一水平方向D1上位于多个SOT图案42P之间的导电层46A的一部分所组成。换句话说，写入结构WS可包括由SOT图案42P、阻障层44A以及导电层46A所组成的第一部分P1以及由阻障层44A以及导电层46A所组成的第二部分P2在第一水平方向D1上交替排列并彼此相连，由此在维持写入结构WS所需编程效果或/及磁化效果的状况下降低写入结构WS的整体电阻。

在一些实施例中，各MTJ结构MS可包括由下至上依序堆叠的底电极24、参考层26、阻障层28、自由层30以及自旋轨道力矩层(例如SOT层32)。各SOT图案42P可与设置在其下方的MTJ结构MS中的SOT层32连接，且设置在自由层30之上的SOT层32以及对应的SOT图案42P可分别包括SOT材料。SOT材料可被定义为可产生自旋霍尔效应或/及具有较大自旋轨道耦合强度的材料，用以对自由层30产生自旋轨道力矩而改变其磁力矩方向。SOT图案42P的材料组成与SOT层32的材料组成可视设计需要而彼此相同或不同。在一些实施例中，SOT层32可与MTJ结构MS中的其他材料层通过图案化制作工艺一并形成，例如可利用离子束蚀刻(ion beam etching，IBE)制作工艺或其他适合的方法进行图案化，而SOT层32的至少一部分可在IBE制作工艺对其他材料层进行蚀刻时当作硬掩模层，故SOT层32的硬度要求相对较高。相对地，SOT图案42P可不与其他材料一并进行图案化，例如可通过反应离子蚀刻(reactive-ion etching，RIE)制作工艺或其他适合的方法进行图案化，故SOT图案42P的硬度要求相对较低，而各SOT层32的硬度可因此高于各SOT图案42P的硬度。此外，由于一般的SOT材料的电阻率较高，在具有SOT层32的状况下可主要利用SOT层32产生自旋轨道力矩，而距离自由层30相对较远的SOT图案42P则可选用电阻率相对较低的SOT材料来降低写入结构WS的整体电阻，而在此状况下各SOT图案42P的电阻率可低于各SOT层32的电阻率。举例来说，SOT层32的材料可包括铪(Hf)、铼(Re)、钌(Ru)、金(Au)、铂(Pt)、钽(Ta)、钨(W)、铱(Ir)、钯(Pd)、上述材料的合金(例如IrPt、PtAu、PtPd、BiSb等)、上述材料的化合物(例如PtS、WTe₂等)或其他适合的材料(例如BiSb)，而SOT图案42P的材料可包括W、Au、Ir、Ta、BiSb或其他适合的材料。此外，在一些实施例中，在沿垂直方向D3上观看半导体装置100的状况下，SOT图案42P可完全覆盖或/及重叠对应的MTJ结构MS以及其中的SOT层32，换句话说，各SOT图案42P在第一水平方向D1与第二水平方向D2上的长度可分别大于各SOT层32在第一水平方向D1与第二水平方向D2上的长度，且各SOT图案42P在垂直方向D3上的投影面积可大于各SOT层在垂直方向D3上的投影面积。

在一些实施例中，SOT图案42P可直接接触对应的SOT层32，但并不以此为限。自由层30与参考层26可包括铁磁性材料，例如铁、钴、镍、钴铁(cobalt-iron，CoFe)合金、钴铁硼(cobalt-iron-boron，CoFeB)或其他适合的铁磁性材料。在一些实施例中，参考层26可与反铁磁(antiferromagnetic)层(未绘示)构成一锁定(pinned)层而具有固定的磁力矩方向。反铁磁层可括反铁磁性材料，例如铁锰(FeMn)、铂锰(PtMn)、铱锰(IrMn)、氧化镍(NiO)、钴/铂(Co/Pt)复合层或其他适合的反铁磁性材料。阻障层28可包括绝缘材料，例如氧化镁(MgO)、氧化铝或其他适合的绝缘材料，而底电极24可包括金属材料例如钽Ta、铂(Pt)、钌(Ru)、上述材料的复合层或合金或其他适合的导电材料。此外，上述的介电层12、介电层14、介电层20、介电层36以及介电层38可分别包括氧化物介电材料、低介电常数(lowdielectric constant)介电材料(例如但并不限于介电常数低于2.9的介电材料)或其他适合的介电材料，而介电层40与介电层50可分别包括低介电常数介电材料或超低介电常数(ultra low dielectric constant，ULK)介电材料(例如但并不限于介电常数低于2.7的介电材料)，例如苯并环丁烯(benzocyclclobutene，BCB)、HSQ(hydrogen silsesquioxane)、MSQ(methyl silesquioxane)、硅氧碳氢化物(SiOC-H)、多孔性介电材料或其他适合的介电材料。此外，一般低介电常数介电材料的硬度相对较低(例如使用多孔性结构来达到降低介电常数的效果时)，因此为了降低对于相关制作工艺良率的影响，较佳可使用介电常数相对较高但硬度也较高的材料形成介电层38，且可使用介电常数相对较低的材料形成介电层40，由此降低相邻的写入结构WS或/及相邻的互连结构CS之间的信号干扰，故介电层40的介电常数可低于介电层38的介电常数，但并不以此为限。停止层18与停止层48可包括氮掺杂碳化物层(nitrogen doped carbide，NDC)、氮化硅、氮碳化硅(silicon carbon nitride，SiCN)或其他适合的绝缘材料，而盖层34可包括氮化硅或其他不同于介电层36的介电材料，由此可利用盖层34当作蚀刻停止层，但并不以此为限。

在一些实施例中，上述的连接结构16、互连结构CS、连接结构CT、第一电极E1以及第二电极E2可分别包括阻障层以及设置在此阻障层上的导电层，阻障层可包括钛、氮化钛、钽、氮化钽或其他适合的导电阻障材料，而导电层可包括钨、铜、铝、钛铝合金、钴钨磷化物或其他适合的具有相对较低电阻率的导电材料。举例来说，连接结构22可包括阻障层22A以及设置在阻障层22A上的导电层22B，而互连结构CS可包括阻障层44B以及设置在阻障层44B上的导电层46B，但并不以此为限。在一些实施例中，写入结构WS中的阻障层44A以及导电层46A可与互连结构CS中的阻障层44B以及导电层46B以相同制作工艺一并形成，而阻障层44A的材料组成可与阻障层44B的材料组成相同，且导电层46A的材料组成可与导电层46B的材料组成相同，但并不以此为限。

请参阅图1至图10。图4至图10所绘示为本发明一实施例的半导体装置的制作方法示意图，其中图5绘示了图4之后的状况示意图，图6绘示了图5之后的状况示意图，图7绘示了图6之后的状况示意图，图8绘示了图7之后的状况示意图，图9绘示了图8之后的状况示意图，而图10绘示了图9之后的状况示意图。在一些实施例中，图1可被视为绘示了图10之后的状况示意图，但并不以此为限。如图1所示，本实施例提供一种半导体装置的制作方法，包括下列步骤。在基底10之上形成多个MTJ结构MS，在多个MTJ结构MS上形成写入结构WS，写入结构WS与多个MTJ结构MS连接，且写入结构WS包括多个SOT图案42P以及导电层46A。多个SOT图案42P彼此分离，各SOT图案42P设置在多个MTJ结构MS中的一个上且与此MTJ结构MS连接。导电层46A覆盖多个SOT图案42P，导电层46A在垂直方向D3上部分设置在多个SOT图案42P上且在第一水平方向D1上部分设置在多个SOT图案42P之间。

进一步说明，本实施例的制作方法可包括但并不限于下列步骤。如图4所示，可在基底10的第一区R1与第二区R2上形成介电层12、介电层14、连接结构16、停止层18以及介电层20。然后，在第一区R1之上形成多个连接结构22、多个MTJ结构MS、盖层34以及介电层36。之后，在第一区R1与第二区R2之上形成介电层38与介电层40。在一些实施例中，介电层38可通过旋转涂布的方式形成，故介电层38可具有较平坦的上表面，但并不以此为限。介电层38与介电层40可分别被视为一介电层中的第一层与第二层，且此介电层可覆盖多个MTJ结构MS。然后，如图5所示，可在第一区R1之上的介电层(例如由介电层38以及介电层40所构成的介电层)中形成第一沟槽TR1，并在第二区R2之上的介电层(例如由介电层38以及介电层40所构成的介电层)中形成第二沟槽TR2。第一沟槽TR1可通过移除部分的介电层40、介电层38、盖层34以及介电层36而形成，且第一沟槽TR1可暴露出对应的多个MTJ结构MS(例如MTJ结构MS中的SOT层32)。在一些实施例中，第一沟槽TR1与第二沟槽TR2可由相同制作工艺(例如但并不限于光刻蚀刻制作工艺)一并形成，且第一沟槽TR1与第二沟槽TR2可具有大体上相等的深度，但并不以此为限。

如图6与图7所示，可在第一沟槽TR1中形成多个SOT图案42P，且多个SOT图案42P彼此分离。在一些实施例中，可在第一沟槽TR1、第二沟槽TR2以及介电层40的表面上形成一SOT材料42，并对SOT材料42进行图案化制作工艺而形成SOT图案42P，故形成在第二沟槽TR2中以及形成在介电层40上的SOT材料42可被图案化制作工艺完全移除。然后，如图8所示，可在第二沟槽TR2的下方形成接触开孔CH，接触开孔CH与第二沟槽TR2相连，而SOT图案42P是在接触开孔CH形成之前形成在第一沟槽TR1中，由此可避免SOT材料42残留在较深的接触开孔CH中而无法被完全移除，但并不以此为限。接触开孔CH可在垂直方向D3上贯穿部分的介电层38、介电层40以及停止层18而暴露出对应的连接结构16。如图9所示，可在基底10上全面性地形成一阻障材料44与一导电材料46，且导电材料46形成在阻障材料44上。阻障材料44可共形地形成在第一沟槽TR1的表面上、SOT图案42P上、第二沟槽TR2的表面上、接触开孔CH的表面上以及介电层40的表面上，且导电材料46可部分形成在第一沟槽TR1、第二沟槽TR2以及接触开孔CH中。在一些实施例中，阻障材料44与导电材料46可将第二沟槽TR2与接触开孔CH填满，而阻障材料44、导电材料46以及SOT图案42P可将第一沟槽TR1填满，且阻障材料44与导电材料46可部分形成在第一沟槽TR1、第二沟槽TR2以及接触开孔CH之外。

之后，如图9与图10所示，可进行一平坦化制作工艺90，用以移除位于第一沟槽TR1、第二沟槽TR2以及接触开孔CH之外的导电材料46与阻障材料44，由此在第一沟槽TR1中形成导电层46A与阻障层44A，并在第二沟槽TR2与接触开孔CH中形成导电层46B与阻障层44B，进而分别在第一区R1与第二区R2之上形成写入结构WS与互连结构CS。通过上述制作方法，写入结构WS的导电层46A与阻障层44B可与互连结构CS由相同制作工艺一并形成，但并不以此为限。在写入结构WS中，阻障层44A形成在第一沟槽TR1中且形成在多个SOT图案42P上以及第一沟槽TR1的表面上，且导电层46A形成在阻障层44A上。在互连结构CS中，导电层46B与阻障层44B部分形成在接触开孔CH中且部分形成在第二沟槽TR2中。在一些实施例中，平坦化制作工艺90可包括化学机械研磨(chemical mechanical polishing，CMP)制作工艺、回蚀刻制作工艺或其他适合的平坦化方法，介电层40的一部分可被平坦化制作工艺90移除，且写入结构WS的上表面、互连结构CS的上表面以及介电层40的上表面可大体上共平面，但并不以此为限。值得说明的是，本发明的写入结构WS与互连结构CS的形成方法可包括但并不限于上述图5至图10所示的步骤，且可视设计需要使用其他适合的方法形成如图10所示的写入结构WS与互连结构CS。然后，如图10与图1所示，可形成上述的停止层48、介电层50、第一电极E1、第二电极E2以及连接结构CT，进而形成如图1所示的半导体装置100。

综上所述，在本发明的半导体装置以及其制作方法中，在写入结构中设置SOT图案与导电层，可利用电阻率较低的导电层降低写入结构的整体电阻并维持所需编程效果或/及磁化效果，进而可提升存储器单元以及半导体装置的操作表现或/及改善半导体装置进行操作时的耗电状况。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (20)

1.一种半导体装置，包括：

基底；

多个磁性隧穿结(magnetic tunneling junction，MTJ)结构，设置在该基底之上；以及

写入结构，设置在该多个磁性隧穿结结构上且与该多个磁性隧穿结结构连接，其中该写入结构包括：

多个自旋轨道力矩(spin-orbit torque，SOT)图案，且该多个自旋轨道力矩图案彼此分离，其中各该自旋轨道力矩图案设置在该多个磁性隧穿结结构中的一个上且与该磁性隧穿结结构连接；以及

导电层，覆盖该多个自旋轨道力矩图案，其中该导电层在垂直方向上部分设置在该多个自旋轨道力矩图案上且在第一水平方向上部分设置在该多个自旋轨道力矩图案之间。

2.如权利要求1所述的半导体装置，其中各该磁性隧穿结结构包括：

自由层；以及

自旋轨道力矩层，设置在该自由层之上，其中各该自旋轨道力矩图案与设置在其下方的该磁性隧穿结结构的该自旋轨道力矩层连接。

3.如权利要求2所述的半导体装置，其中该多个自旋轨道力矩图案的材料组成不同于该多个自旋轨道力矩层的材料组成。

4.如权利要求2所述的半导体装置，其中各该自旋轨道力矩层的硬度高于各该自旋轨道力矩图案的硬度。

5.如权利要求2所述的半导体装置，其中各该自旋轨道力矩图案的电阻率低于各该自旋轨道力矩层的电阻率。

6.如权利要求1所述的半导体装置，还包括：

介电层，设置在该基底之上，其中该写入结构设置在该介电层中且沿该第一水平方向延伸，且该多个磁性隧穿结结构沿该第一水平方向排列。

7.如权利要求6所述的半导体装置，其中该写入结构还包括：

阻障层，设置在该导电层与各该自旋轨道力矩图案之间，其中该阻障层的一部分在第二水平方向上被夹设在该介电层与该多个自旋轨道力矩图案中的一个之间，且该第二水平方向与该第一水平方向正交。

8.如权利要求7所述的半导体装置，其中该写入结构包括多个第一部分与多个第二部分沿该第一水平方向上交替排列，各该第一部分是由该多个自旋轨道力矩图案中的一个、设置在该自旋轨道力矩图案上的该阻障层以及设置在该自旋轨道力矩图案上的该导电层所组成，且各该第二部分是由在该第一水平方向上位于该多个自旋轨道力矩图案之间的该阻障层的一部分以及在该第一水平方向上位于该多个自旋轨道力矩图案之间的该导电层的一部分所组成。

9.如权利要求6所述的半导体装置，其中该介电层包括：

第一层；以及

第二层，设置在该第一层上，其中该写入结构部分设置在该第一层中且部分设置在该第二层中，且该第二层的介电常数低于该第一层的介电常数。

10.如权利要求1所述的半导体装置，还包括：

第一电极以及第二电极，设置在该写入结构上且与该写入结构连接，其中该第一电极与该第二电极分别位于该写入结构在该第一水平方向上的相对两端之上。

11.一种半导体装置的制作方法，包括：

在基底之上形成多个磁性隧穿结(magnetic tunneling junction，MTJ)结构；以及

在该多个磁性隧穿结结构上形成写入结构，其中该写入结构与该多个磁性隧穿结结构连接，且该写入结构包括：

多个自旋轨道力矩(spin-orbit torque，SOT)图案，且该多个自旋轨道力矩图案彼此分离，其中各该自旋轨道力矩图案设置在该多个磁性隧穿结结构中的一个上且与该磁性隧穿结结构连接；以及

导电层，覆盖该多个自旋轨道力矩图案，其中该导电层在垂直方向上部分设置在该多个自旋轨道力矩图案上且在第一水平方向上部分设置在该多个自旋轨道力矩图案之间。

12.如权利要求11所述的半导体装置的制作方法，其中该写入结构的形成方法包括：

在该基底上形成介电层，其中该介电层覆盖该多个磁性隧穿结结构；

在该介电层中形成第一沟槽，其中该第一沟槽暴露出各该磁性隧穿结结构；

在该第一沟槽中形成该多个自旋轨道力矩图案；以及

在该第一沟槽中形成该导电层。

13.如权利要求12所述的半导体装置的制作方法，其中该基底包括第一区以及第二区，该多个磁性隧穿结结构与该写入结构设置在该第一区之上，且该制作方法还包括：

在该第二区之上形成互连结构，其中该写入结构的该导电层与该互连结构是由相同制作工艺一并形成。

14.如权利要求13所述的半导体装置的制作方法，其中该介电层形成在该第一区与该第二区之上，且该互连结构的形成方法包括：

在位于该第二区之上的该介电层中形成第二沟槽，其中该第一沟槽与该第二沟槽是由相同制作工艺一并形成；

在该第二沟槽的下方形成一接触开孔，其中该接触开孔与该第二沟槽相连，且该多个自旋轨道力矩图案是在该接触开孔形成之前形成在该第一沟槽中；

在该基底之上形成导电材料，其中该导电材料部分形成在该第一沟槽中、部分形成在该第二沟槽与该接触开孔中且部分形成在该第一沟槽、该第二沟槽以及该接触开孔之外；以及

进行平坦化制作工艺，用以移除位于该第一沟槽、该第二沟槽以及该接触开孔之外的该导电材料。

15.如权利要求12所述的半导体装置的制作方法，其中该介电层包括：

第一层；以及

第二层，设置在该第一层上，其中该写入结构部分设置在该第一层中且部分设置在该第二层中，且该第二层的介电常数低于该第一层的介电常数。

16.如权利要求12所述的半导体装置的制作方法，其中该第一沟槽沿该第一水平方向延伸，该多个磁性隧穿结结构沿该第一水平方向排列，且该写入结构的该形成方法还包括：

在该第一沟槽中形成阻障层，其中该阻障层形成在该多个自旋轨道力矩图案上以及该第一沟槽的表面上，该导电层形成在该阻障层上，该阻障层的一部分在第二水平方向上被夹设在该介电层与该多个自旋轨道力矩图案中的一个之间，且该第二水平方向与该第一水平方向正交。

17.如权利要求11所述的半导体装置的制作方法，其中各该磁性隧穿结结构包括：

自由层；以及

自旋轨道力矩层，设置在该自由层之上，其中各该自旋轨道力矩图案与设置在其下方的该磁性隧穿结结构的该自旋轨道力矩层连接。

18.如权利要求17所述的半导体装置的制作方法，其中该多个自旋轨道力矩图案的材料组成不同于该多个自旋轨道力矩层的材料组成。

19.如权利要求17所述的半导体装置的制作方法，其中各该自旋轨道力矩层的硬度高于各该自旋轨道力矩图案的硬度。

20.如权利要求17所述的半导体装置的制作方法，其中各该自旋轨道力矩图案的电阻率低于各该自旋轨道力矩层的电阻率。