TWI898941B

TWI898941B - 半導體裝置

Info

Publication number: TWI898941B
Application number: TW113145673A
Authority: TW
Inventors: 張仁憲; 何凱光; 江孟庭
Original assignee: 聯華電子股份有限公司
Priority date: 2024-11-27
Filing date: 2024-11-27
Publication date: 2025-09-21

Abstract

一種半導體裝置包括晶粒套組、測試鍵設置區以及切割道。晶粒套組包括複數個晶粒，各晶粒具有正多邊形狀。其中各晶粒具有複數個側邊，且側邊的數量為四的倍數且大於四。測試鍵設置區設置在晶粒之間且鄰接各晶粒的一側邊。測試鍵設置區具有等邊多邊形狀。切割道環繞地設置在各晶粒的外緣及測試鍵設置區的外緣上。

Description

半導體裝置

本發明係關於一種半導體裝置，特別是關於一種半導體裝置其具有正多邊形的晶粒(die)。

在先進的半導體工業中，透過逐漸縮小元件尺寸，可將各種電子元件的積體密度不斷提高，使得更多的電子元件可同時被整合設置在特定區域內，並佔用相對較小的封裝體積。一般來說，半導體製程中所生產的晶粒(die)，係由生產一晶圓(wafer)開始。首先，在晶圓上區分出多個區域，並在每個區域上，透過各種半導體製程如沈積、微影、蝕刻或平坦化步驟，重複形成各種所需的電路路線及/或主動、被動元件，接著，再將晶圓切割成多個晶粒。然後，利用各種的封裝技術，將晶粒封裝成封裝體形成各個晶片(chip)、最後電性連接至一電路板，如一印刷電路板(printed circuit board,PCB)，以便能形成各式電子裝置、執行各種程式化之處理。為了達成各種微型化的需求，目前業界多使用混合接合製程(也稱為金屬/電介質混合接合)進行晶粒的封裝，然而，現行的晶粒設計和晶粒切割方式易在後續的封裝製程中容易衍生低良率(low yield)等問題，故仍待進一步改良。

本發明之一目的在於提供一種半導體裝置，包括正多邊形的一晶粒，或是包括由正多邊形的複數個晶粒組成的一晶粒套組，使得各該晶粒的中心到邊緣各處的距離均等。如此，該半導體裝置在後續的切割(dicing)製程及/或混合接合(hybrid bonding)製程得以均勻受力，提升後續封裝製程的操作質量，避免衍生低良率等問題。

為達上述目的，本發明之一實施例提供一種半導體裝置，包括一晶粒套組、一測試鍵設置區以及一切割道。該晶粒套組包括複數個晶粒，各該晶粒具有一正多邊形狀。各該晶粒具有複數個側邊，該些側邊的數量為四的倍數且大於四。該測試鍵設置區設置在該些晶粒之間且鄰接各該晶粒的該些側邊之一。該測試鍵設置區具有一等邊多邊形狀。該切割道環繞地設置在各該晶粒的一外緣及該測試鍵設置區的一外緣上。

為達上述目的，本發明之一實施例提供一種半導體裝置，包括至少一晶粒以及一切割道。該晶粒具有一正多邊形狀，其中該晶粒包括複數個側邊，且該些側邊的數量為四的倍數且大於四。該切割道環繞地設置在該晶粒的一外緣上。

10:半導體裝置

20:半導體裝置

30:半導體裝置

40:半導體裝置

100:基底

102:介電層

110:晶粒套組

120:晶粒

122:側邊

130:測試鍵設置區

132:側邊

134:測試鍵結構

136:接合墊

138:內連線結構

140:切割道

142:切割道

202:介電層

204:摻雜區

234:內連線結構

236:接合墊

238:內連線結構

240:保護結構

310:晶粒套組

320:晶粒

322:側邊

330:測試鍵設置區

330a:測試鍵設置區

332:側邊

340:切割道

342:切割道

W1、W3:寬度

W2、W4:寬度

第1圖至第2圖繪示本發明第一實施例中半導體裝置的示意圖，其中：第1圖為半導體裝置的俯視示意圖；以及第2圖為第1圖沿著切線A-A’的剖面示意圖。

第3圖至第4圖繪示本發明第一實施例中另一半導體裝置的示意圖，其中：第3圖為另一半導體裝置的俯視示意圖；以及第4圖為第3圖沿著切線B-B’的剖面示意圖。

第5圖至第6圖繪示本發明第二實施例中半導體裝置的示意圖，其中：第5圖為半導體裝置的俯視示意圖；以及第6圖為半導體裝置的另一俯視示意圖。

第7圖繪示本發明第二實施例中另一半導體裝置的俯視示意圖。

為使熟習本發明所屬技術領域的一般技藝者能更進一步了解本發明，下文特列舉本發明的數個較佳實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成的功效。

請參考第1圖至第2圖，所繪示者為本發明第一實施例中半導體裝置10的示意圖，其中第1圖為半導體裝置10的俯視示意圖，第2圖則為第1圖中沿A-A’切線獲得的剖面示意圖。首先，如第1圖所示，半導體裝置10包括一晶粒套組110、一測試鍵設置區130以及一切割道140。晶粒套組110包括依序排列的複數個晶粒(die)120。在一實施例中，半導體裝置10例如包括複數個晶粒套組110，而各個晶粒套組110細部包括依序排列的四個晶粒120，如第1圖所示，但不以此為限，而在其他實施例中，也可依據實際裝置需求使得各該晶粒套組具有其他數量的晶粒或具有其他排列方式等。

各個晶粒120例如具有一正多邊形狀，而具有長度相同的複數個側邊122。其中，側邊122的數量係為四的倍數且大於四，使得各個晶粒120例如呈現一正八邊形、或一正十二邊形等而具有等長的八個側邊122(如第1圖所示)或十二個側邊，但不以此為限。測試鍵設置區130設置在晶粒套組110的晶粒120之間，係由各個晶粒120上一側的側邊122共同夾設出的區域，而可同時鄰接各個晶粒120。其中，測試鍵設置區130例如具有不同於晶粒120的形狀(該正多邊形)的一等邊多邊形狀。較佳地，測試鍵設置區130可同樣呈現一正多邊形，且相對於晶粒120的該正多邊形具有相對較少數量的複數個側邊132。舉例來說，在晶粒套組110包括四個晶粒120、且各個晶粒120呈現正八邊形(包括八個側邊122)的實施例中，測試鍵設置區130係由四個正八邊形的晶粒120的一個側邊122共同夾設出，而呈現一正四邊形(包括四個等長的側邊132)，如第1圖所示，但不以此為限。也就是說，在本實施例中，晶粒套組110所包括的晶粒120的數量即定義為夾設出單一個測試鍵設置區130所需的最少晶粒120的數量。

切割道140則環繞地設置在各個晶粒120的外緣及測試鍵設置區130的外緣上，較佳是僅包括矽材料。也就是說，切割道140上並未設置任何插塞、導線、導電墊(pad)或對準標記(alignment mark)等金屬結構，如第2圖所示，可避免在後續切割後產生表面不平坦等問題。在一實施例中，切割道140例如具有一寬度W1，較佳介於10微米(μm)至30微米，但不以此為限。需說明的是，本實施例的半導體裝置10因設有正多邊形的晶粒120，使得各晶粒120的中心(未繪示)到各個側邊122的距離皆為均等，可提升半導體裝置10在後續製程中的接合品質，避免發生邊緣受力不均的問題。此外，由於切割道140上並未具有任何金屬結構，使得半導體裝置10在後續進行晶粒切割後，仍得以維持整體平坦的表面。如此，各個晶粒120得以在後續晶粒接合至晶粒、或晶粒接合至晶圓的混合接合製程均勻受力，並且在之後的封裝製程中維持較佳的操作質量，進而可有效地改善低良率等問題。

再如第1圖和第2圖所示，半導體裝置10還包括一基底100，以及設置在基底100上的至少一測試鍵結構134和一接合墊(bonding pad)136。基底100例如包括一矽基底(silicon substrate)、一磊晶矽基底(epitaxial silicon substrate)、一含矽基底(silicon containing substrate)或矽覆絕緣(silicon-on-insulator,SOI)基底等，而前述的晶粒120、測試鍵設置區130以及切割道140等元件則分別設置在基底100上。具體來說，至少一測試鍵結構134設置在測試鍵設置區130內，其細部包括各種待檢測元件的完整布局或至少部分結構，用以對應各個晶粒120中實際形成的一電晶體、一電容或一電阻等主動元件或被動元件，甚至是一模擬電路，進而可藉由檢測測試鍵結構134來同步模擬各個晶粒120中該等待檢測元件的結構健康度。在一實施例中，各個晶粒120內例如包括設置在基底100上的至少一內連線結構(第2圖未繪示)，例如是由依序堆疊的複數個導線和複數個插塞結構組成，其中，該至少內連線結構例如包括銅(Cu)、鋁(Al)、鎢(W)、或鈦(Ti)等低阻值金屬材質，較佳是包括銅，但不以此為限，而測試鍵設置區130內則相應地設有同樣位在基底100上的至少一測試鍵結構134，如第2圖所示，以在後續模擬製程中測試該內連線結構的結構健康度。此外，在半導體裝置10包括複數個晶粒套組110的實施例中，複數個測試鍵設置區130內相應設置的測試鍵結構134可分別包括不同的主動元件、被動元件、對準記號、晶圓接受測試墊(wafer acceptance test pad)或模擬電路等。

至少一測試鍵結構134係設置在基底100上之測試鍵設置區130的一介電層102內，並可藉由設置在下方的一內連線結構138進一步電連接至設置在基底100上或基底100內的一主動元件、一被動元件或一電路(未繪示)。測試鍵結構134同樣包括銅、鋁、鎢或鈦等低阻值金屬材質，較佳是包括銅，但不以此為限。接合墊136則設置在至少一測試鍵結構134上，並電性連接至少一測試鍵結構134。其中，接合墊136的表面係自介電層102暴露出，使得本實施例的半導體裝置10可在實際裝置需求下，透過接合墊136而電性連接至其他晶粒或半導體裝置。在一實施例中，切割道140的形成例如先蝕刻各個晶粒120與測試鍵設置區130之間的部分介電層102，形成一溝渠(未繪示)，再施行沉積、磊晶製程於該溝渠內填滿單晶矽、多晶矽、非晶矽的矽材料，最後經平坦化製程形成僅包括矽材料的切割道140。

在此設置下，本實施例的半導體裝置10可在後續進行的一晶圓切割製程中，通過施行一雷射切割製程、或是一氣體切割(plasma dicing)製程，自切割道140切割成複數個如第3圖和第4圖所示的晶粒120，但不以此為限。在另一實施例中，也可選擇通過選擇性蝕刻矽材料的切割製程自切割道140切割晶粒120，如蝕刻製程等。整體來說，根據本實施例的半導體裝置10，係設置僅包括矽材料、其上未設置任何金屬結構的切割道140，而無需考慮到後續進行切割時會發生諸如金屬殘留、表面不平坦、分層或剝離等習知問題，因此可大幅縮減切割道140的線寬，使得環繞在各個晶粒120外緣的切割道140的寬度W1例如是介於10微米至30微米，但不以此為限。另一方面，半導體裝置10設置正多邊形的晶粒120，使得各個晶粒120的該中心到各個側邊122各處的距離均等，得以在後續的混合接合製程中再接合至另一晶粒(未繪示)、或是一晶圓(未繪示)時均勻受力，避免在晶粒120的邊緣發生接合品質不佳等習知問題。由此，本實施例的半導體裝置10得以有效地提升後續封裝製程的操作質量，避免衍生低良率等問題。

請參考第3圖至第4圖，所繪示者為本發明第一實施例中另一半導體裝置20的示意圖，其中第3圖為半導體裝置20的俯視示意圖，第4圖則為第3圖中沿B-B’切線獲得的剖面示意圖。首先，如第2圖所示，半導體裝置20包括單一個晶粒120以及切割道140。半導體裝置20中的晶粒120的結構大體上與半導體裝置10中各個晶粒120的結構相同，相同之處於此不再贅述。晶粒120具有該正多邊形狀，其包括等長的複數個側邊122，其中側邊122的數量例如為四的倍數且大於四，較佳是八，但不以此為限。而切割道142則環繞地設置在晶粒120的外緣上。

需說明的是，由於環繞在晶粒120外圍的切割道142上並未設置任何插塞、導線等金屬結構，而可大幅縮減切割道142的線寬，使得環繞在晶粒120外緣的切割道142具有相對較小的一寬度W2，較佳介於2.5微米至12.5微米，但不以此為限。如第4圖所示，晶粒120細部包括設置在基底100上的至少一內連線結構234以及一接合墊236。其中，內連線結構234例如設置在基底100上的一介電層202內，包括相同於至少一測試鍵結構134的材料與結構，並可藉由設置在下方的另一內連線結構238進一步電性連接至基底100內的一摻雜區204。接合墊236則設置在至少一內連線結構234上，並自介電層202暴露出其表面。再者，各個晶粒120的周邊還可額外設置一保護結構240，如保護環(guard ring)等。

由此，半導體裝置20中的晶粒120可繼續進行後續的封裝製程，形成晶片(chip)，再藉由晶粒120上設置的接合墊236對應封裝至一電路板(circuit board，未繪示)或其他次級的封裝基底，製作出所需的積體電路；或者，晶粒120亦可直接作為晶圓級封裝的晶體尺寸封裝(chip scale package,CSP)，以利於輕薄短小的封裝應用。其中，由於本實施例的晶粒120具有正多邊形狀，各個晶粒120的中心(未繪示)到各個側邊122的距離皆為均等，得以在後續晶粒接合至晶粒、或晶粒接合至晶圓的混合接合製程中均勻受力，進而在之後的封裝製程中維持較佳的操作質量，有效地改善低良率等問題。

本領域者應可輕易瞭解，為能滿足實際產品需求的前提下，本發明的半導體裝置還可具有其他態樣，不以前述實施例所述者為限。下文將進一步針對本發明半導體裝置的其他實施例或變化型進行說明。且為簡化說明，以下說明主要針對各實施例不同之處進行詳述，而不再對相同之處作重複贅述。此外，本發明之各實施例中相同之元件系以相同之標號進行標示，以利於各實施例間互相對照。

請參考第5圖至第6圖，所繪示者為本發明第二實施例中半導體裝置30的示意圖，其中第5圖為半導體裝置30的俯視示意圖，而第6圖則為半導體裝置30的另一俯視示意圖。本實施例的半導體裝置30的結構大體上與前述實施例的半導體裝置10的結構相同，相同之處於此不再贅述。本實施例與前述實施例主要差異在於，晶粒320呈現的形狀及/或晶粒320於晶粒套組110、310中的數量、排列方式等。

細部來說，如第5圖所示，晶粒套組110包括依序排列的四個晶粒320，且各個晶粒320係呈現一正十二邊形等，而具有等長的十二個側邊322。測試鍵設置區330則設置則在晶粒套組110的晶粒320之間，包括由晶粒套組110的各個晶粒320中至少兩側的側邊322共同夾設出的區域，而呈現出不同於晶粒320形狀的一等邊多邊形狀，例如是如第5圖所示的等邊八邊形，但不以此為限。也就是說，測試鍵設置區330具有八個等長的側邊322，但其中心(未繪示)到各個側邊322的距離並非皆相等。然而，在另一實施例中，晶粒套組310也可選擇包括依序排列的三個晶粒320，而測試鍵設置區330a則包括由晶粒套組310的各個晶粒320中一側的側邊322共同夾設出的區域，而呈現出不同於晶粒320形狀的正三角形(包括三個等長的側邊322)，如第6圖所示。也就是說，在晶粒套組310包括三個晶粒320的實施例中，晶粒套組310即同樣定義為依照不同的排列方式包圍出單一測試鍵設置區330所需的最少晶粒320的數量。

另一方面，切割道340同樣環繞地設置在各個晶粒320的外緣及測試鍵設置區330、330a的外緣上，並且僅包括矽材料，而未設有任何插塞、導線等金屬結構，使得各個晶粒320可在後續進行晶圓切割後維持整體平坦的表面。如此，本實施例的半導體裝置30仍因設有呈現等邊多邊形(正十二邊形)的晶粒320，而得以提升半導體裝置30在後續的混合接合製程中的接合品質，避免發生邊緣受力不均的問題，並且，由於切割道340上並未具有任何金屬結構，而可有效縮減切割道340的線寬W3，例如是介於10微米至30微米，並可在後續的封裝製程中維持較佳的操作質量，進而可有效地改善低良率等問題。

在此設置下，半導體裝置30同樣可在後續進行的一晶圓切割製程中，通過施行一雷射切割製程或是一氣體切割製程，自切割道340切割成複數個如第7圖所示的晶粒320。請參考第7圖，所繪示者為本發明第二實施例中另一半導體裝置40的俯視示意圖。半導體裝置40包括單一個晶粒320以及切割道342。晶粒320較佳具有正十二邊形，而包括等長的十二個側邊322，並且，切割道342則環繞地設置在晶粒320的外緣上。其中，切割道342上並未設置任何插塞、導線等金屬結構，而可大幅縮減其線寬，使得環繞在晶粒320外緣的切割道342具有相對較小的一寬度W4，較佳介於2.5微米至12.5微米，但不以此為限。

半導體裝置40中的晶粒320的結構大體上與半導體裝置30中各個晶粒320的結構相同，相同之處於此不再贅述。由此，半導體裝置40仍可繼續進行後續的封裝製程，藉由晶粒320上設置的一接合墊(未繪示)對應封裝至一電路板(未繪示)或其他次級的封裝基底，製作出所需的積體電路。

本發明的半導體裝置，係設置僅包括矽材料、其上未設置任何金屬結構的一切割道，而無需考慮到後續進行切割晶粒時會發生諸如金屬殘留、表面不平坦等習知問題，因而可大幅縮減該切割道的線寬，並簡化其後續的晶粒切割製程。此外，該半導體裝置還設置正多邊形的一晶粒，或是設置由正多邊形的複數個晶粒組成的一晶粒套組，使得各該晶粒的中心到邊緣各處的距離均等。如此，該晶粒在後續的切割製程及/或混合接合製程得以均勻受力，提升後續封裝製程的操作質量，避免衍生低良率等問題。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。