TWI898595B - 半導體結構及其形成方法 - Google Patents

Abstract

提供了半導體結構及其形成方法。一種示例方法包括在基 板上方形成金屬層，對所述金屬層進行圖案化以形成具有溝槽在其間的第一金屬線和第二金屬線，在所述溝槽的下部分沉積犧牲層，在所述犧牲層上形成第一介電層，在形成所述第一介電層之後選擇性地移除所述犧牲層以在所述第一金屬線和所述第二金屬線之間形成氣隙，以及在所述第一介電層上方和所述溝槽的上部分沉積第二介電層。

Description

半導體結構及其形成方法

本發明實施例是有關於一種半導體結構及其形成方法，且特別是有關於一種具有高導熱率和低寄生電容的內連線結構(interconnect structure with high thermal conductivity and low parasitic capacitance)的半導體結構及其形成方法。

電子工業對更小、更快的電子元件有持續增加的需求，這些電子元件同時地能夠支援更多日益複雜和精密的功能。因此，半導體產業持續致力於製造低成本、高性能和低功耗的積體電路(integrated circuits，ICs)。迄今為止，這些目標主要透過縮小半導體積體電路的尺寸(例如最小特徵尺寸)來實現，從而提高生產效率並降低相關成本。然而，這種縮小也增加了半導體製造過程的複雜性。因此，要實現半導體積體電路和元件的持續進步，就需要在半導體製造製程和技術方面取得類似的進展。

隨著元件尺寸持續縮小，對後段(back-end-of-line，BEOL)內連線結構的性能要求也越來越高。例如，當兩個相鄰導電特徵之 間的距離縮小以滿足更小技術節點的設計要求時，高寄生電容可能會導致元件速度降低(例如：RC延遲(RC delays))。低介電常數(低k(low-k))材料已被整合到內連線結構中以降低寄生電容。雖然低k材料可以達到降低寄生電容的目的，但其導熱率不足，對於從前段(front-end-of-line，FEOL)元件散熱帶來了挑戰。

本揭露的一種半導體結構的形成方法包括：在基板上方形成金屬層；圖案化所述金屬層以形成具有溝槽在其之間的第一金屬線和第二金屬線；沉積犧牲層在所述溝槽的下部分中；在所述犧牲層上形成第一介電層；在形成所述第一介電層之後，選擇性地移除所述犧牲層以在所述第一金屬線和所述第二金屬線之間形成氣隙；以及沉積第二介電層在所述第一介電層上方以及在所述溝槽的上部分中。

本揭露的一種半導體結構的形成方法包括：在基板上方形成金屬層；圖案化所述金屬層以形成溝槽，所述溝槽將所述金屬層分隔成至少第一部分和第二部分；形成蓋層延伸至所述金屬層的所述第一部分和所述第二部分的頂表面和側壁表面；沉積維持層在所述金屬層的所述第一部分和所述第二部分之間，以密封所述溝槽而形成氣隙；沉積導熱層在所述維持層上方以及在所述金屬層的所述第一部分和所述第二部分上方，其中所述導熱層具有不小於約10W/m．K的導熱率；以及執行平坦化製程，以部分地移 除所述導熱層並暴露所述金屬層的所述第一部分和所述第二部分。

本揭露的一種半導體結構包括：延伸穿過第一介電層的導電通孔；位於所述導電通孔上方並與其電性接觸的第一金屬線；以及位於所述第一介電層上方並藉由介電結構與所述第一金屬線隔開的第二金屬線。其中所述介電結構的頂表面與所述第一金屬線和所述第二金屬線的頂表面共面。所述介電結構包括：延伸至所述第一金屬線和所述第二金屬線之間的頂襯；位於所述頂襯上方的導熱層，其中所述頂襯沿著所述導熱層的底表面和側壁表面延伸；以及受限於所述頂襯的氣隙。

60:半導體基板(semiconductor substrate)

62:摻雜區(doped region)

64:隔離特徵(isolation feature)

66:介電結構(dielectric structure)

68:閘極結構(gate structure)

70:懸浮通道層(suspended channel layer)

72:源極/汲極特徵(source/drain feature(s))

74:閘極電極(gate electrode)

76:閘極介電層(gate dielectric layer)

78:閘極間隔物(gate spacer)

100:方法(method)

102、104、106、108、110、112、114、116、118、120、122、124、126、128、130、132、134、136、138、140、142:框(block)

200:工件(workpiece)、半導體結構(semiconductor structure)

202:基板(substrate)

203:導電特徵(conductive feature)

204:級間介電層(inter-level dielectric layer)、ILD層(ILD layer)

205、250、292:通孔(via(s))

206、256:膠層(glue layer)

208、258:金屬層(metal layer)

208L、258L、290:金屬線(metal line(s))

210a:第一層(first layer)

210b:第二層(second layer)

210、244、260、284:硬遮罩(hard mask)

212、262:溝槽(trench(es))

214、264:介電蓋層(dielectric capping layer)

216、266:犧牲層(sacrificial layer)

220、270:維持層(sustaining layer)

222、272:氣隙(air gap(s))

224、274:高導熱率材料層(high thermal conductivity material layer)、高導熱係數材料層(high-kappa material layer)

240:第一蝕刻停止層(first etch stop layer)、第一ESL(first ESL)

242:低介電常數介電層(low dielectric constant dielectric layer)、低k介電層(low-k dielectric layer)

246:通孔開口(via opening)

280:第二蝕刻停止層(second etch stop layer)、第二ESL(second ESL)

282:低k介電層(low-k dielectric layer)

286:溝槽開口(trench opening)

288:通孔開口(via opening)

BMLI:背側多層內連線結構(backside multilayer interconnect structure)

DL:元件層(device layer)

T:電晶體(transistor)

FMLI:正側多層內連線結構(frontside multilayer interconnect structure)

CO:接觸內連線層(contact interconnect layer)

MD:源極/汲極接觸(source/drain contact(s))

V0:通孔零內連線層(via zero interconnect layer)

VG:閘極通孔(gate via(s))

VD:源極/汲極接觸通孔(source/drain contact via(s))

M0:金屬零內連線層(metal zero interconnect layer)

V1:通孔一內連線層(via one interconnect layer)

M1:金屬一內連線層(metal one interconnect layer)

V2:通孔二內連線層(via two interconnect layer)

M2:金屬二內連線層(metal two interconnect layer)

V3:通孔三內連線層(via three interconnect layer)

M3:金屬三內連線層(metal three interconnect layer)

H1、H1’、H2、H2’:高度(height)

藉由結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各態樣。應注意，根據行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。

圖1是根據本揭露的一個或多個面向的示例性半導體結構的剖面圖。

圖2是根據本揭露的一個或多個面向，形成半導體結構的內連線層的方法流程圖。

圖3、圖4、圖5、圖6、圖7、圖8、圖9、圖10、圖11、圖12、圖14、圖15、圖16、圖17、圖18、圖19、圖20、圖21、圖22、圖23、圖24、圖25、圖26、圖27、圖28和圖29是根據本 揭露的一個或多個面向，依照圖2中所示的方法在製造的各個階段的工件剖面圖。

圖13是根據本揭露的一個或多個面向，依照圖12中所示工件的局部頂視圖。

以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。例如，若是本發明實施例敘述了第一特徵部件形成於第二特徵部件之上或上方，即表示其可能包括上述第一特徵部件與上述第二特徵部件是直接接觸的實施例，亦可能包括了有附加特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與第二特徵部件可能未直接接觸的實施例。此外，本發明實施例可在各範例重複使用符號及/或文字。這種重複是出於簡潔及清晰的目的，而非自身表示所論述的各種實施例及/或配置之間的關係。

此外，為便於說明起見，本文中可使用例如「在…下面(beneath)」、「在…下方(below)」、「上部(lower)」、「在…上方(above)」、「上部(upper)」等空間相對用語來闡述一個元件或特徵與另外的元件或特徵之間的關係，如圖中所說明。除了圖中所繪示的定向之外，所述空間相對用語還旨在囊括裝置在使用或操作中的不同定向。可以其他方式對設備進行定向(旋轉90度或處於 其他定向)，且同樣地可據此對本文中所使用的空間相對描述符加以解釋。

此外，當描述一個數字或一個數字範圍時，使用「大約(about)」、「近似(approximate)」等詞語，該術語旨在涵蓋考慮到製造過程中固有產生的變化而在合理範圍內的數字，這是本領域技術人員所能理解的。例如，數字或數字範圍包括所描述的數字的合理範圍，例如基於與製造具有與該數字相關的特性的特徵相關的已知製造公差，在所描述的數字的+/-10%以內。例如，具有「大約5nm」厚度的材料層可以涵蓋從4.5nm到5.5nm的尺寸範圍，其中與沉積該材料層相關的製造公差為本領域技術人員所知的+/-10%。

隨著前段(front-end-of-line，FEOL)元件變得更小，後段(back-end-of-line，BEOL)內連線結構在滿足功率、性能和面積要求方面扮演著更重要的角色。BEOL內連線結構可能包括低k介電材料(low-k dielectric material)以保持低寄生電容。一般而言，低k介電材料表現出比高k介電材料、金屬或半導體材料更低的導熱率(thermal conductivity)。低k介電材料的低導熱率阻礙了它們有效消散FEOL元件產生的熱量的能力。此外，將所有導電特徵封裝在基板的一側變得越來越具有挑戰性。為了緩解封裝密度，可以將部分佈線特徵(routing feature)移動到基板的背側。這些佈線特徵可能包括背側電源軌(backside power rail)和/或背側接觸(backside contact)。引入背側佈線特徵會因元件和散 熱片之間的距離增加而進一步加劇熱量累積。業界急於尋找一種內連線結構的解決方案，以實現高導熱率，同時保持低寄生電容。

本揭露提供了一種形成位在相鄰金屬線之間的介電結構的方法，用於散熱和降低寄生電容。在一個示例製程中，金屬層被圖案化以形成在其間具有溝槽的金屬線。然後沉積犧牲層以填充溝槽的下部分。在犧牲層上沉積維持層。在形成維持層之後，執行熱處理以選擇性地去除犧牲層，從而在圖案化的金屬線之間形成氣隙。在去除犧牲層之後，在維持層上形成高導熱係數非導電材料層(high-kappa non-conductive material layer)以填充溝槽的上部分。高導熱係數非導電材料層由具有良好導熱率的材料形成，有助於散熱。金屬線之間的氣隙有助於保持低電容。

現在將參考附圖更詳細地描述本揭露的各個方面。在這方面，圖1是根據本揭露的一個或多個方面的示例性半導體結構的剖面圖。圖2是說明根據本揭露的一個或多個方面形成半導體結構的內連線層的方法100的流程圖。方法100僅是一個示例，並不旨在將本揭露限制於方法100中明確說明的內容。在方法100之前、期間和之後可以提供額外的步驟，並且可以替換、消除或移動所描述的一些步驟以用於方法100的其他實施例。為了簡單起見，並非所有步驟都在此詳細描述。方法100與圖3-圖29一起描述，圖3-圖29是根據方法100的實施例在製造的不同階段的工件200的頂視圖或剖面圖。因為工件200將在製造過程結束時被製造成半導體結構，所以根據上下文的需要，工件200可以被稱為半 導體結構200。此外，在整個本揭露和不同實施例中，除非另有說明，相同的參考數字表示具有相似結構和組成的相同特徵。源極/汲極區域可以根據上下文單獨或統稱為源極或汲極。

圖1是根據本揭露的各個方面，可以在半導體基板(或晶圓)60上製造以形成半導體結構一部分的各種層(級)的剖面圖。如圖1所示，各層包括元件層DL和位在元件層DL上的正側多層內連線結構FMLI。在各種實施例中，該結構還可以包括位在元件層DL下方的背側多層內連線結構BMLI。背側多層內連線結構BMLI可以類似於正側多層內連線結構FMLI。

元件層DL包括元件(例如電晶體(transistor)、電阻器(resistor)、電容器(capacitor)和/或電感器(inductor))和/或元件組件(例如摻雜阱(doped well)、閘極結構(gate structure)和/或源極/汲極特徵(source/drain feature))。在圖1所示的實施例中，元件層DL包括基板60、位於基板60中的摻雜區62(例如n阱(n-well)和/或p阱(p-well))、隔離特徵64和電晶體T。在所描繪的實施例中，電晶體T包括懸浮通道層70以及位在源極/汲極特徵72之間的閘極結構68，其中閘極結構68環繞和/或包圍懸浮通道層70。每個閘極結構68具有金屬閘極堆疊(metal gate stack)，其由位於閘極介電層76上方的閘極電極74以及位於金屬閘極堆疊側壁上的閘極間隔物78所形成。

多層內連線結構FMLI和BMLI電性耦合元件層DL的各種元件(device)和/或組件(component)，使得各種元件和/或組 件可以按照設計要求操作。多層內連線結構FMLI和BMLI中的每一個可以包括一個或多個內連線層。在所描繪的實施例中，正側多層內連線結構FMLI包括接觸內連線層(CO級，CO level)、通孔零內連線層(V0級，V0 level)、金屬零內連線層(M0級，M0 level)、通孔一內連線層(V1級，V1 level)、金屬一內連線層(M1級，M1 level)、通孔二內連線層(V2級，V2 level)、金屬二內連線層(M2級，M2 level)、通孔三內連線層(V3級，V3 level)和金屬三內連線層(M3級，M3 level)。CO級、V0級、M0級、V1級、M1級、V2級、M2級、V3級和M3級中的每一個可以被稱為金屬級(metal level)。在M0級形成的金屬線可以被稱為M0金屬線(M0 metal line(s))。類似地，在V1級、M1級、V2級、M2級、V3級和M3級形成的通孔或金屬線可以分別被稱為V1通孔(V1 via(s))、M1金屬線(M1 metal line(s))、V2通孔(V2 via(s))、M2金屬線(M2 metal line(s))、V3通孔(V3 via(s))和M3金屬線(M3 metal line(s))。本揭露考慮正側多層內連線結構FMLI具有更多或更少的內連線層和/或級，例如，正側多層內連線結構FMLI的總共N個內連線層(級)，其中N是範圍從1到10的整數。正側多層內連線結構FMLI的每一級包括位在一個或多個介電層(例如層間介電(interlayer dielectric，ILD)層和蝕刻停止層(etch stop layer，ESL))中的導電特徵(例如金屬線、金屬通孔(metal via(s))和/或金屬接觸(metal contact(s)))。正側多層內連線結構FMLI的介電層統稱為介電結構66。在一些實施例中，多層內連線結構 FMLI的相同級(例如M0級)的導電特徵是同時形成的。在一些實施例中，多層內連線結構FMLI的相同級的導電特徵具有彼此基本平坦的頂表面和/或彼此基本平坦的底表面。

在圖1所示的實施例中，CO級包括位在介電結構66中的源極/汲極接觸MD。源極/汲極接觸MD可以形成在直接地位在源極/汲極特徵72上的矽化物層上並與其接觸。V0級包括位在閘極結構68上的閘極通孔VG和位在源極/汲極接觸MD上的源極/汲極接觸通孔VD，其中閘極通孔VG將閘極結構68連接到M0金屬線，源極/汲極通孔V0將源極/汲極接觸MD連接到M0金屬線。在一些實施例中，V0級還可以包括位在介電結構66中的對接接觸(butted contact(s))。V1級包括位在介電結構66中的V1通孔，其中V1通孔將M0金屬線連接到M1金屬線。M1級包括位在介電結構66中的M1金屬線。V2級包括位在介電結構66中的V2通孔，其中V2通孔將M1金屬線連接到M2金屬線。M2級包括位在介電結構66中的M2金屬線。V3級包括位在介電結構66中的V3通孔，其中V3通孔將M2金屬線連接到M3金屬線。為了更好地理解本揭露的創新概念，圖1已經為了清晰而簡化。

參照圖2和圖3，方法100包括框102，其中工件200被接收(或提供)。工件200包括基板202。在一些實施例中，基板202包括矽。或者，根據一些實施例，基板202可以包括其他元素的半導體，例如鍺。在一些實施例中，基板202額外地或可替代地包括化合物半導體，例如碳化矽、砷化鎵、砷化銦和磷化銦。在一 些實施例中，基板202包括合金半導體，例如矽鍺、碳化矽鍺、磷化鎵砷和磷化鎵銦。

在一些實施例中，基板202包括絕緣體上半導體(semiconductor-on-insulator，SOI)結構。例如，基板可以包括通過諸如注氧分離(separation by implanted oxygen，SIMOX)的製程形成的埋氧化物(buried oxide，BOX)層。在各種實施例中，基板202包括通過諸如離子植入(ion implantation)和/或擴散(diffusion)的製程形成的各種p型摻雜區和/或n型摻雜區，例如p型阱(p-type well(s))、n型阱(n-type well(s))、p型源極/汲極特徵和/或n型源極/汲極特徵。基板202可以進一步包括其他功能特徵，例如電阻器、電容器、二極體、電晶體(例如，場效電晶體(field effect transistor(s)，FET(s)))，以及延伸至下方電晶體的源極/汲極特徵和閘極結構並與之電連接的源極/汲極接觸和閘極接觸。導電特徵203位在基板202的頂部分中。在各種實施例中，導電特徵203可以是如圖1所示的閘極電極74之一或源極/汲極接觸MD之一。

工件200還包括沉積在基板202上方的級間介電(inter-level dielectric，ILD)層204。在一些實施例中，ILD層204可以包括介電材料，例如四乙氧基矽烷(tetraethylorthosilicate，TEOS)氧化物、未摻雜的矽酸鹽玻璃或摻雜的二氧化矽，例如硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、熔融矽酸鹽玻璃(fused silica glass，FSG)、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、 硼摻雜矽玻璃(boron doped silicon glass，BSG)和/或其他合適的介電材料。介電材料可以藉由電漿增強化學氣相沉積(plasma-enhanced chemical vapor deposition，PECVD)、可流動化學氣相沉積(flowable chemical vapor deposition，FCVD)或其他合適的方法形成。在一些實施例中，介電材料由低k(例如，介電常數值約為3.9)介電材料或極低k(例如，介電常數值約為2.5)介電材料形成，例如含碳介電材料，並且可以進一步包含氮、氫、氧和它們的組合。如果使用極低k介電材料，在沉積極低k介電材料之後可以進行固化製程(curing process)，而增加其多孔性(porosity)，以降低k值，並改善機械強度。ILD層204包括通孔，其延伸穿過ILD層204並提供與基板202中的導電特徵的電耦合。在本實施例中，示出了通孔205。通孔205延伸到下方的導電特徵203並與其電耦合。在各種實施例中，通孔205可以是如圖1所示的閘極通孔VG之一或源極/汲極接觸通孔VD之一。

參照圖2和圖4，方法100包括框104，其中在ILD層204上方形成膠層206、金屬層208和硬遮罩210。膠層206在功能上提供ILD層204與隨後沉積的金屬層208之間的黏合。膠層206也具有蝕刻停止層的作用，並在隨後的蝕刻製程中提供終點控制。膠層206的材料組成被選擇為使得在其上形成的膠層和金屬層之間存在蝕刻選擇性(etch selectivity)，使得蝕刻穿過金屬層的蝕刻製程在膠層206處停止，而不會對下方的層造成蝕刻損傷。膠層206可以包括氮化鉭(tantalum nitride，TaN)、氮化鈦(titanium nitride，TiN)、氮化鎢(tungsten nitride，WN)或其他合適的金屬氮化物。膠層206可以使用原子層沉積(atomic layer deposition，ALD)、物理氣相沉積(physical vapor deposition，PVD)、化學氣相沉積(chemical vapor deposition，CVD)、電漿增強CVD(PECVD)或其他合適的方法沉積。在一些實施例中，膠層206的厚度範圍從約2Å到約100Å。

金屬層208被沉積在膠層206上方。如將進一步詳細討論的，金屬層208被圖案化成金屬線，其中一條電性耦合到下方的通孔205和導電特徵203。

在內連線結構的金屬間介電(inter-metal dielectric，IMD)層中形成金屬線或通孔的常見製程被稱為「鑲嵌(damascene)」製程。一般而言，鑲嵌製程涉及在IMD層中形成類似溝槽的開口。類似溝槽的開口通常是使用傳統的微影和蝕刻(lithographic and etching)技術形成的。在形成類似溝槽的開口之後，在類似溝槽的開口內沉積擴散阻擋層(diffusion barrier layer)和黏合層。然後使用電化學鍍製程(electro-chemical plating process)以金屬或金屬合金填充類似溝槽的開口，以形成金屬線，並可能在金屬線下方形成通孔。IMD層表面上多餘的金屬材料隨後藉由CMP製程去除。

隨著微電子元件的封裝密度不斷增加，由於銅(Cu)具有優異的導電率(electrical conductivity)(5.96×10⁷S/m)和出色的抗電遷移性(resistance against electro migration)，相較於其他可 用的金屬材料，銅已被用作內連線金屬。銅鑲嵌製程涉及銅電鍍，然後對銅進行化學機械研磨(CMP)，已被普遍採用於銅的圖案化。同時，隨著半導體元件尺寸持續縮小，銅鑲嵌製程也存在一些可能影響金屬化層品質的潛在問題。例如，當金屬線臨界尺寸(critical dimension，CD)低於20奈米(nanometer，nm)時，類似溝槽的開口可能變得太窄，因此深寬比(aspect ratio)很高，而擴散阻擋層和黏合層的堆疊將佔據開口的大部分，留給導電性更高的銅的空間更少。剩餘的少量銅具有更高的電阻，因此會降低半導體元件的性能。這個問題在高深寬比(例如，>3)且寬度較小的類似溝槽開口中尤其嚴重。此外，鑲嵌製程可能無法正確填充類似溝槽的開口，使得開口的頂部可能被阻塞，這可能在下方產生空隙並降低元件性能。此外，較窄的銅線在後續較高的電流密度通過電遷移破壞它們之前，其壽命可能較短。

作為比較，貴金屬已成為積體電路中導電特徵的技術重要性。本文中使用的術語「貴金屬(noble metal(s))」表示從釕(ruthenium，Ru)、銥(iridium，Ir)、銠(rhodium，Rh)、鉑(platinum，Pt)、鈀(palladium，Pd)、鋨(osmium，Os)、銀(silver，Ag)和金(gold，Au)中選擇的金屬。所有其他金屬在此歸類為非貴金屬(non-noble metal(s))。與某些非貴金屬(如不適合直接圖案化的銅)不同，由於適合在乾式蝕刻方法(例如，反應離子蝕刻(reactive ion etching，RIE)製程)中直接圖案化，貴金屬可以被圖案化以形成臨界尺寸小於約20奈米的金屬線。在一 些實施例中，金屬層208包括貴金屬、兩種或多種貴金屬的合金，或貴金屬與非貴金屬(如銅(copper，Cu)、鈷(cobalt，Co)、鉬(molybdenum，Mo)、鉻(molybdenum，Cr)、鎢(tungsten，W)、錳(manganese，Mn)和鋁(aluminum，Al))混合的合金。在一些實施例中，金屬層208包括從Ru、Ir、Rh和Pt的組中選擇的貴金屬，例如在特定示例中為Ru。在另一個實施例中，金屬層208包括貴金屬與貴金屬或非貴金屬的合金，例如PtIr、PdPt或PdNi。在又一個實施例中，用於形成金屬層208的金屬不限於貴金屬，只要該金屬適合直接圖案化，例如Co、Mo和W。金屬層208可以藉由ALD、CVD、PVD、電鍍或其他合適的方法沉積。根據一些實施例，金屬層208可以具有範圍從約50Å到約500Å的厚度。

硬遮罩210使用ALD、CVD、PVD或其他合適的方法沉積在金屬層208上。在所示的實施例中，硬遮罩210是雙層結構(dual-layer structure)，且包括第一層210a和形成在第一層210a上的第二層210b。第一層210a和第二層210b具有不同的組成，並且可以由氧化鋁、氧化矽、氮化矽、碳氮化矽、氧碳化矽、氧氮化矽、氧碳氮化矽、其他合適的材料或它們的組合形成。

參照圖2和圖5，方法100包括框106，其中硬遮罩210在微影製程和蝕刻製程中被圖案化，隨後金屬層208在金屬蝕刻製程中被圖案化以形成金屬線。參照圖5，在金屬層208被圖案化後形成溝槽212。

硬遮罩210使用合適的製程進行圖案化，包括雙重圖案 化製程(double-patterning process(es))、多重圖案化製程(multi-patterning process(es))、微影、自對準製程(self-aligned process(es))和心軸-間隔物製程(mandrel-spacer process(es))，以定義要轉移到下方金屬層208的線圖案。在所示的實施例中，使用旋塗製程(spin-coating process)和軟烘烤製程(soft baking process)在硬遮罩210上形成光阻層(未示)。然後，將光阻層曝露於輻射中。該輻射可以是使用13.6nm波長的極紫外線(extreme ultravoilet，EUV)輻射、使用436nm、405nm或365nm波長的紫外線輻射、使用248nm、193nm或157nm波長的DUV輻射，或其他可用於微影的輻射，例如電子束。隨後，使用曝光後烘烤(post-exposure baking，PEB)、顯影(developing)和硬烘烤(hard baking)來顯影曝露的光阻層，從而在硬遮罩210上形成圖案化的光阻層。藉由圖案化光阻層中定義的開口蝕刻硬遮罩210，形成圖案化的硬遮罩210。之後使用合適的製程(例如濕蝕或電漿灰化(plasma ashing))去除圖案化的光阻層。

金屬層208隨後在金屬蝕刻製程中被蝕刻，使用圖案化的硬遮罩210作為蝕刻遮罩。在所示的實施例中，金屬蝕刻製程是乾式蝕刻製程，例如電漿蝕刻製程。進一步的實施例中，金屬蝕刻製程包括RIE製程。RIE製程可以包括以下製程參數，例如反應器操作壓力範圍從約10mTorr到約300mTorr、RF功率小於2700W(例如，範圍從約900W到約1600W)、偏壓(bias voltage)小於約4500W、溫度範圍從約10℃到約80℃，以及RIE蝕刻週 期範圍從約200秒到約500秒。RIE源氣體可以包括離子組成，例如氬(Ar)、含氟氣體(例如CF₄、SF₆、CH₂F₂、CHF₃、C₄F₈、C₂F₆)或它們的組合。RIE源氣體可以進一步包括某些化學蝕刻劑，例如含氯氣體(例如Cl₂、CHCl₃、CCl₄)用於化學蝕刻。在一些實施例中，化學蝕刻劑包括硼(B)(例如B₂F₄、BCl₃、B₄Cl₄、BBr₃)。在特定實施例中，化學蝕刻劑包括硼和氯的組合。在一些實施例中，總蝕刻劑流量小於1800sccm，例如約1200sccm。化學蝕刻劑可以具有約佔總蝕刻劑流量的30%到約50%的流量，例如約40%。在將金屬層208圖案化之後產生的金屬線可以具有在次-20奈米(sub-20nm)範圍內的臨界尺寸(CD)。如上所述，金屬層208的金屬組成(例如，貴金屬)的選擇可以保護具有低電阻率的塊狀金屬組成用於窄金屬線。為了簡單起見，從金屬層208圖案化的金屬線在框106的操作之後被表示為金屬線208L。溝槽(或開口)212夾在相鄰的金屬線208L之間，暴露膠層206的頂表面。膠層206作為蝕刻停止層保護ILD層204免受RIE製程的影響。隨後，在另一個蝕刻製程中蝕刻暴露的膠層206部分，例如濕式蝕刻、乾式蝕刻或它們的組合。溝槽212向下延伸到ILD層204的頂表面。硬遮罩210、金屬層208和膠層206的蝕刻可以是原位(in-situ)的。

參照圖2和圖6，方法100包括框108，其中在工件200上形成介電蓋層214。在一個實施例中，介電蓋層214使用ALD、CVD、電漿增強CVD(PECVD)、電漿增強ALD(PEALD)或其 他合適的方法在工件200上包括在溝槽212中被共形地沉積。術語「共形地(conformally)」在此可用於易於描述在各個區域上具有基本上均勻厚度的層。介電蓋層214的沉積厚度可以在約20Å和約50Å之間。在一個實施例中，介電蓋層214由高導熱係數材料形成。術語「高導熱係數材料(high-kappa material)」是指導熱率不小於10W/m．K(瓦特每公尺-克耳文(Watts per meter-Kelvin))的材料。高導熱係數材料在導熱方面特別有效，也被稱為導熱材料。這意味著由高導熱係數材料製成的介電蓋層214允許熱量快速有效地通過它。舉例而言，介電蓋層214可以包括高導熱係數材料，例如氮化鋁(aluminum nitride，AlN)、六方氮化硼(hexagonal boron nitride，h-BN)、氧化石墨烯(graphene oxide)、鑽石(diamond)、類鑽碳(diamond-like carbon)、碳化矽(silicon carbide，SiC)、矽碳氮化物(silicon carbon nitride，SiCN)、過渡金屬二硫族化合物(transition metal dichalcogenides，TMDs)(例如MoS₂、MoSe₂、WS₂或WSe₂)或任何其他合適的高導熱係數材料。對於氮化鋁，它表現出約370W/m．K的高導熱率。對於TMDs，它通常表現出高於10W/m．K的導熱率。對於h-BN，它在類似於石墨的晶體形式中呈層狀結構，並在室溫下表現出高於390W/m．K的面內導熱率(in-plane thermal conductivity)。作為比較，非晶BN(amorphous BN，a-BN)處於非晶無晶形形式(non-crystalline amorphous form)，並且僅表現出約3W/m．K的面內導熱率，在本揭露的上下文中不被視為高導熱係數材料。

參照圖2和圖7-圖8，方法100包括框110，其中在介電蓋層214上形成犧牲層216以部分填充溝槽212。在一個示例製程中，如圖7所示，在工件200上沉積包括C、O、N和H的有機層(例如聚合物層)。有機層可以藉由使用CVD、PECVD、可流動CVD(FCVD)、ALD、PEALD或旋塗來沉積。沉積的有機層可以加熱以增加其流動性，以具有更平滑的頂表面。然後可以執行固化製程以固化有機層。在某些情況下，固化製程可以包括烘烤製程(bake process)、退火製程(anneal process)、乾燥製程(drying process)或紫外線(UV)輻射製程。然後將固化的有機層平坦化並選擇性地回蝕(etched back)，從而如圖8所示，在溝槽212的下部分形成犧牲層216。根據一些實施例，犧牲層216可以具有範圍從約10Å到約100Å的厚度。如將在進一步細節中討論的，有機層的回蝕用於藉由在後續步驟中去除犧牲層216來定義金屬線208L之間的氣隙的高度。雖然犧牲層216將在後續步驟中被去除，但是選擇它使得它可以承受平坦化製程和維持層(將在下面描述)的沉積而不會在結構上受到損害。由於這些原因，犧牲層216需要易於去除，但仍然在維持層的沉積溫度下保持穩定。基於這些標準，犧牲層216可以包括聚乙烯醇(polyvinyl alcohol，PVA)、聚丙烯酸酯(polyacrylate)、聚二甲基矽氧烷(polydimethylsiloxane，PDMS)、聚碳酸酯(polycarbonate，PC)或其他合適的聚合物。

參照圖2和圖9，方法100包括框112，其中在工件200上形成維持層220。在一些實施例中，低k介電材料被共形地沉積 在工件200上方，其包括在犧牲層216和介電蓋層214上，以形成具有鬆散結構並覆蓋犧牲層216的維持層220。在一些實施例中，維持層220具有多孔結構。用於形成維持層220的沉積可以藉由PVD、CVD、ALD、PECVD、PEALD或其他合適的製程來實現。在一些實施例中，維持層220包括二氧化矽、碳氧化矽、氧氮化矽、碳氮化矽、碳氧氮化矽或其他合適的介電材料。根據一些實施例，維持層220可以具有範圍從約2Å到約100Å的厚度。

參照圖2和圖10，方法100包括框114，其中選擇性地移除犧牲層216以在金屬線208L之間和維持層220下方形成氣隙222。在一些實施例中，可以執行熱處理(例如退火製程、烘烤製程)和/或紫外線製程以將犧牲層216分解成可以通過維持層220的多孔結構擴散的揮發性化合物(volatile compound)。移除犧牲層216形成氣隙222。如圖10所示，每個氣隙222由介電蓋層214和維持層220限制。因為空氣的介電常數接近1，氣隙222降低了金屬線208L之間介電結構的有效介電常數。

參照圖2和圖11，方法100包括框116，其中使用原子層沉積(ALD)、化學氣相沉積(CVD)、電漿增強CVD(PECVD)或微波PECVD在維持層220上形成高導熱率(高導熱係數)材料層224。在一些實施例中，高導熱係數材料層224可以包括鑽石或類鑽碳。在其他一些實施例中，高導熱係數材料層224包括氮化鋁(AlN)、六方氮化硼(h-BN)、氧化石墨烯、碳化矽(SiC)、碳氮化矽(SiCN)。在一些實施例的延伸中，高導熱係數材料是低k (例如，介電常數值約為3.9)介電材料。根據一些實施例，高導熱係數材料層224可以具有範圍從約10Å到約700Å的厚度。介電蓋層214中的高導熱係數材料和高導熱係數材料層224可以相同或不同。例如，高導熱係數材料層224可以具有比介電蓋層214更高的導熱率。維持層220將高導熱係數材料層224與介電蓋層214隔離。

參照圖2和圖12，方法100包括框118，其中對工件200進行平坦化以露出金屬線208L。在形成高導熱係數材料層224之後，對工件200執行平坦化製程。在一個實施例中，平坦化製程在露出金屬線208L的頂表面後停止。在完成平坦化製程時，介電蓋層214的最頂表面、維持層220的最頂表面和高導熱係數材料層224的頂表面是共面(coplanar)的。維持層220沿著高導熱係數材料層224的底表面和側壁表面延伸，且與介電蓋層214接觸。介電蓋層214、維持層220、高導熱係數材料層224以及被困在介電蓋層214和維持層220之間的氣隙222共同定義了位在兩個相鄰金屬線208L之間的介電結構。由於空氣具有接近1的介電常數，氣隙222降低了金屬線208L之間的介電結構的有效介電常數。換句話說，金屬線之間的氣隙222有助於保持金屬線208L之間的低寄生電容。同時，由於在介電蓋層214、維持層220和高導熱係數材料層224的組合中應用高導熱係數材料而產生的高導熱係數特性允許熱量在金屬線208L之間水平傳播，使得熱量不太可能被限制在此金屬線層中。在一些實施例中，從高導熱係數材料層 224的頂表面到維持層220的底表面測量的高度H2為金屬線208L的高度H1的約20%到50%。範圍從約20%到約50%並非微不足道或任意的。如果H2/H1的比率小於約20%，則由於高導熱係數材料層224相當薄，導熱能力可能會受到影響；如果H2/H1的比率大於約50%，則由於氣隙222的體積相當小，寄生電容可能變得太大，從而降低電路速度。

圖13描繪了圖12中所示工件在框118操作結束時的局部頂視圖。更具體地說，圖3-圖12是沿著圖13中的A-A剖面。圖13示出金屬線208L各自沿Y方向縱向延伸並在X方向上排列。隨後將在緊接金屬線208L上方的一個金屬線層中形成的金屬線258L以虛線矩形框表示。將在電連接金屬線208L與金屬線258L中形成的通孔250以虛線圓圈表示。金屬線258L各自沿X方向縱向延伸並在Y方向上排列。在一個實施例中，金屬線208L表示M0金屬線，通孔205表示V0通孔之一，因此待形成的金屬線258L表示M1金屬線，待形成的通孔250表示V1通孔。在另一個實施例中，金屬線208L可以表示M1金屬線，通孔205表示V1通孔之一，因此待形成的金屬線258L表示M2金屬線，待形成的通孔250表示V2通孔。圖14-圖26描繪了金屬線258L和通孔250之一的形成，其沿著圖13中的B-B剖面。

參照圖2和圖14，方法100包括框120，其中第一蝕刻停止層(ESL)240、低介電常數(或低k)介電層242和硬遮罩244形成在金屬線208L上方，以及在介電蓋層214、維持層220 和高導熱係數材料層224(圖12)上。在一些實施例中，第一ESL 240可以包括氧化鋁、氮化鋁、氮化矽、氧碳化矽、碳氮化矽或其組合，並且可以使用原子層沉積(ALD)、物理氣相沉積(PVD)、化學氣相沉積(CVD)或電漿增強CVD(PECVD)來沉積。在形成第一ESL 240之後，形成低k介電層242。低k介電層242具有小於二氧化矽的介電常數，其約為3.9。例如，低k介電層242可以包括多孔有機矽薄膜(例如SiCOH)、四乙氧基矽烷(TEOS)氧化物、未摻雜的矽酸鹽玻璃、硼磷矽酸鹽玻璃(BPSG)、氟矽酸鹽玻璃(fluorosilicate glass，FSG)、磷矽酸鹽玻璃(PSG)、氟摻雜的二氧化矽、碳摻雜的二氧化矽、多孔二氧化矽、多孔碳摻雜的二氧化矽、氧碳氮化矽(SiOCN)、硼碳氮化物、旋塗矽基聚合物介電質或其組合。硬遮罩244使用ALD、CVD、PVD或其他合適的方法沉積在低k介電層242上。在所示實施例中，硬遮罩244是單層結構或雙層結構。硬遮罩244可以由氧化鋁、二氧化矽、氮化矽、碳氮化矽、氧碳化矽、氧氮化矽、氧碳氮化矽、其他合適的材料或其組合形成。

參照圖2和圖15，方法100包括框122，其中對硬遮罩244、低k介電層242和第一ESL 240進行圖案化以形成通孔開口246。對硬遮罩244、低k介電層242和第一ESL 240的圖案化可以包括微影製程和蝕刻製程，例如沉積光阻層、對光阻層進行微影圖案化、使用圖案化的光阻層和圖案化的硬遮罩244作為蝕刻遮罩來蝕刻硬遮罩244，以及隨後蝕刻低k介電層242和第一ESL 240，並選擇性地去除光阻層。光阻層可以包括碳氫化合物，並且可以使用旋塗來沉積。對低k介電層242和第一ESL 240的蝕刻可以包括乾式蝕刻、濕式蝕刻、反應離子蝕刻(RIE)和/或其他合適的製程。在形成通孔開口246之後，可以藉由灰化或選擇性蝕刻來去除光阻層。

參照圖2和圖16，方法100包括框124，其中在通孔開口246中形成通孔250。通孔250延伸穿過低k介電層242和第一ESL 240以耦合到金屬線208L。在一些實施例中，首先在工件200上沉積金屬材料層，包括在通孔開口246中。在一些實施例中，金屬材料層(以及由此形成的通孔250)包括釕(Ru)、鎢(W)、鉬(Mo)、它們的組合或其他合適的導電材料，這些材料不易產生擴散問題。在一些實施例中，通孔250由與金屬線208L不同的金屬製成。在一些替代實施例中，通孔250和金屬線208L由相同的金屬製成。金屬材料層可以使用ALD、CVD、PEALD、PECVD、電鍍或無電鍍沉積。在沉積金屬材料層之後，執行平坦化製程，例如化學機械拋光(CMP)製程，以去除多餘的金屬材料層和硬遮罩244，從而暴露低k介電層242的頂表面。在平坦化製程之後，通孔250形成在通孔開口246中。為了降低寄生電阻，通孔250可以由金屬形成，並且不包括阻障層。形成無阻障層的通孔250有利於降低工件200的寄生電阻(例如接觸電阻)。

參照圖2和圖17，方法100包括框126，其中在低k介電層242和通孔250上方形成膠層256、金屬層258和硬遮罩260。 膠層256在功能上提供低k介電層242與隨後沉積的金屬層258之間的黏合。膠層256也具有蝕刻停止層的作用，並在隨後的蝕刻製程中提供終點控制。膠層256的材料組成是選擇使得在其上形成的膠層和金屬層之間存在蝕刻選擇性，使得蝕刻穿過金屬層的蝕刻製程在膠層256處停止，而不會對下層造成蝕刻損傷。膠層256可以包括氮化鉭(TaN)、氮化鈦(TiN)、氮化鎢(WN)或其他合適的金屬氮化物。膠層256可以使用原子層沉積(ALD)、物理氣相沉積(PVD)、化學氣相沉積(CVD)、電漿增強CVD(PECVD)或其他合適的方法沉積。在一些實施例中，膠層256的厚度範圍從大約2Å到大約100Å。

金屬層258被沉積在膠層206上方。與金屬層208類似，金屬層258由適合直接圖案化的金屬形成。在一些實施例中，金屬層258包括貴金屬，例如釕(Ru)、銥(Ir)、銠(Rh)、鉑(Pt)、鈀(Pd)、鋨(Os)、銀(Ag)和金(Au)。在一些實施例中，金屬層258包括兩種或多種貴金屬的合金，或者貴金屬與非貴金屬的合金，非貴金屬例如銅(Cu)、鈷(Co)、鉬(Mo)、鉻(Cr)、鎢(W)、錳(Mn)和鋁(Al)。在一些實施例中，金屬層258包括從Ru、Ir、Rh和Pt的組中選擇的貴金屬，例如在特定示例中為Ru。在另一實施例中，金屬層258包括貴金屬與貴金屬或非貴金屬的合金，例如PtIr、PdPt或PdNi。在又一實施例中，用於形成金屬層258的金屬不限於貴金屬，只要該金屬適合直接圖案化，例如Co、Mo和W。在一些實施例中，金屬層208和金屬層258 包括不同的金屬，例如兩種不同的貴金屬。或者，金屬層208和金屬層258可以包括相同的金屬，例如相同的貴金屬(例如Ru)。金屬層258可以藉由ALD、CVD、PVD、電鍍或其他合適的方法沉積。根據一些實施例，金屬層208的厚度範圍從大約50Å到大約500Å。

硬遮罩260使用ALD、CVD、PVD或其他合適的方法沉積在金屬層258上。在所示實施例中，硬遮罩260是單層結構或雙層結構。硬遮罩260可以由氧化鋁、氧化矽、氮化矽、碳氮化矽、氧碳化矽、氧氮化矽、氧碳氮化矽、其他合適的材料或其組合形成。

參照圖2和圖18，方法100包括框128，其中硬遮罩260在微影製程和蝕刻製程中被圖案化，隨後金屬層258在金屬蝕刻製程中被圖案化以形成金屬線。在金屬層208被圖案化後，形成了溝槽262。

硬遮罩260使用合適的製程進行圖案化，包括雙重圖案化製程、多重圖案化製程、微影、自對準製程和心軸-間隔物製程，以定義要轉移到下方金屬層258的線條圖案。在所示實施例中，使用旋塗製程和軟烘烤製程在硬遮罩260上形成光阻層(未示出)。然後，將光阻層曝露於輻射中。該輻射可以是使用13.6nm波長的極紫外線(EUV)輻射、使用436nm、405nm或365nm波長的紫外線輻射、使用248nm、193nm或157nm波長的DUV輻射，或其他可用於微影的輻射，例如電子束。隨後，使用曝光後烘烤(PEB)、 顯影和硬烘烤來顯影曝露的光阻層，從而在硬遮罩260上形成圖案化的光阻層。藉由圖案化光阻層中定義的開口蝕刻硬遮罩260，形成圖案化的硬遮罩260。之後使用合適的製程(例如濕蝕或電漿灰化)去除圖案化的光阻層。

金屬層258隨後在金屬蝕刻製程中被蝕刻，使用圖案化的硬遮罩260作為蝕刻遮罩。在所示實施例中，金屬蝕刻製程是乾式蝕刻製程，例如電漿蝕刻製程。進一步地，金屬蝕刻製程包括RIE製程。RIE製程可以類似於應用於蝕刻金屬層208的製程。為了簡單起見，在框128的操作之後，從金屬層258圖案化的金屬線被表示為金屬線258L。溝槽(或開口)262夾在相鄰的金屬線258L之間，暴露出膠層256的頂表面。膠層206保護低k介電層242免受RIE製程的影響，作為蝕刻停止層。隨後，在另一個蝕刻製程中蝕刻暴露的膠層206部分，例如濕式蝕刻、乾式蝕刻或兩者的組合。溝槽262向下延伸到低k介電層242的頂表面。硬遮罩260、金屬層258和膠層256的蝕刻可以是原位的。如圖18所示，根據溝槽262的位置，通孔250的頂表面可能在一個或多個溝槽262中部分暴露。

參照圖2和圖19，方法100包括框130，其中介電蓋層264形成在工件200上。在一個實施例中，介電蓋層264是使用ALD、CVD、電漿增強CVD(PECVD)、電漿增強ALD(PEALD)或其他合適的方法共形地沉積在工件200上，包括在溝槽262中。介電蓋層214的沉積厚度可以在約20Å和約50Å之間。在一個 實施例中，介電蓋層214由具有不小於10W/m．K的導熱率的高導熱係數材料形成。這意味著由高導熱係數材料製成的介電蓋層264允許熱量快速有效地通過它。舉例而言，介電蓋層264可以包括高導熱係數材料，例如氮化鋁(AlN)、六方氮化硼(h-BN)、氧化石墨烯、鑽石、類鑽碳、碳化矽(SiC)、碳氮化矽(SiCN)、過渡金屬二硫族化合物(TMDs)(例如，MoS₂、MoSe₂、WS₂或WSe₂)或任何其他合適的高導熱係數材料。在一些實施例中，介電蓋層264和下面的介電蓋層214可以包括不同的高導熱係數材料。或者，介電蓋層264和下面的介電蓋層214可以包括相同的高導熱係數材料。在所示實施例中，如果通孔250的頂表面可能在一個或多個溝槽262中部分暴露，則介電蓋層214與通孔250接觸。

參照圖2和圖20-圖21，方法100包括框132，其中犧牲層266形成在介電蓋層264上以部分填充溝槽262。在一個示例製程中，如圖20所示，包括C、O、N和H的有機層(例如聚合物層)沉積在工件200上。有機層可以藉由使用CVD、PECVD、可流動CVD(FCVD)、ALD、PEALD或旋塗來沉積。沉積的有機層可以加熱以增加其流動性，以具有更平滑的頂表面。然後可以執行固化製程以固化有機層。在某些情況下，固化製程可以包括烘烤製程、退火製程、乾燥製程或紫外線(UV)輻射製程。然後將固化的有機層平坦化並選擇性地回蝕，從而如圖21所示，在溝槽262的下部分形成犧牲層266。根據一些實施例，犧牲層266可以具有範圍從約10Å到約100Å的厚度。如將在進一步細節中討論的， 有機層的回蝕用於藉由在後續步驟中去除犧牲層266來定義金屬線258L之間的氣隙的高度。雖然犧牲層266將在後續步驟中被去除，但是選擇它使得它可以承受平坦化製程和維持層(將在下面描述)的沉積而不會在結構上受到損害。由於這些原因，犧牲層266需要易於去除，但仍然在維持層的沉積溫度下保持穩定。基於這些標準，犧牲層266可以包括聚乙烯醇(PVA)、聚丙烯酸酯、聚二甲基矽氧烷(PDMS)、聚碳酸酯(PC)或其他合適的聚合物。在一些實施例中，犧牲層266和下面的犧牲層216可以包括不同的有機材料。或者，犧牲層266和下面的犧牲層216可以包括相同的有機材料。

參照圖2和圖22，方法100包括框134，其中在工件200上形成維持層270。在一些實施例中，低k介電材料被共形地沉積在工件200上方，其包括在犧牲層266和介電蓋層264上，以形成具有鬆散結構並覆蓋犧牲層266的維持層270。在一些實施例中，維持層270具有多孔結構。用於形成維持層270的沉積可以藉由PVD、CVD、ALD、PECVD、PEALD或其他合適的製程來實現。在一些實施例中，維持層270包括二氧化矽、碳氧化矽、氧氮化矽、碳氮化矽、碳氧氮化矽或其他合適的介電材料。在一些實施例中，維持層270和下面的維持層220可以包括不同的材料組成。或者，維持層270和下面的維持層220可以包括相同的材料組成。根據一些實施例，維持層270可以具有範圍從約2Å到約100Å的厚度。

參照圖2和圖23，方法100包括框136，其中選擇性地移除犧牲層266以在金屬線258L之間和維持層270下方形成氣隙272。在一些實施例中，可以執行熱處理(例如，退火製程、烘烤製程)和/或紫外線製程以將犧牲層266分解成可以通過維持層270的多孔結構擴散的揮發性化合物。移除犧牲層266形成氣隙272。如圖23所示，每個氣隙272由介電蓋層264和維持層270限制。因為空氣的介電常數接近1，氣隙272降低了金屬線258L之間介電結構的有效介電常數。

參照圖2和圖24，方法100包括框138，其中使用ALD、CVD、電漿增強CVD(PECVD)或微波PECVD在維持層270上形成高導熱率(高導熱係數)材料層274。在一些實施例中，高導熱係數材料層274可以包括鑽石、類鑽碳。在一些其他實施例中，高導熱係數材料層274包括氮化鋁(AlN)、六方氮化硼(h-BN)、氧化石墨烯、碳化矽(SiC)、碳氮化矽(SiCN)。在一些實施例的延伸中，高導熱係數材料是低k(例如，介電常數值約為3.9)介電材料。根據一些實施例，高導熱係數材料層274可以具有範圍從約10Å到約700Å的厚度。介電蓋層264中的高導熱係數材料和高導熱係數材料層274可以相同或不同。例如，高導熱係數材料層274可以具有比介電蓋層264更高的導熱率。此外，在一些實施例中，高導熱係數材料層274和下方的高導熱係數材料層224可以包括不同的高導熱係數材料。或者，高導熱係數材料層274和下方的高導熱係數材料層224可以包括相同的高導熱係數材料。 維持層270將高導熱係數材料層274與介電蓋層264隔離。

參照圖2和圖25，方法100包括框140，其中對工件200進行平坦化以露出金屬線258L。在形成高導熱係數介電材料層274之後，對工件200執行平坦化製程。在一個實施例中，平坦化製程在露出金屬線258L的頂表面後停止。在完成平坦化製程時，介電蓋層264的最頂表面、維持層270的最頂表面和高導熱係數材料層274的頂表面是共面的。維持層270沿著高導熱係數材料層274的底表面和側壁表面延伸，且與介電蓋層264接觸。介電蓋層264、維持層270、高導熱係數材料層274以及被困在介電蓋層264和維持層270之間的氣隙272共同定義了位在相鄰金屬線258L之間的介電結構。由於空氣的介電常數接近1，氣隙272降低了金屬線258L之間的介電結構的有效介電常數。換句話說，金屬線之間的氣隙272有助於保持金屬線258L之間的低寄生電容。同時，由於在介電蓋層264、維持層270和高導熱係數材料層274的組合中應用高導熱係數材料而產生的高導熱係數特性允許熱量在金屬線258L之間水平傳播，使得熱量不太可能被限制在此金屬線層中。在一些實施例中，從高導熱係數材料層274的頂表面到維持層270的底表面測量的高度H2’為金屬線258L的高度H1’的約20%到約50%。範圍從約20%到約50%並非微不足道或任意的。如果H2’/H1’的比率小於約20%，則由於高導熱係數材料層274相當薄，導熱能力可能會受到影響；如果H2’/H1’的比率大於約50%，則由於氣隙272的體積相當小，寄生電容可能變得太大，從而降 低電路速度。在一些實施例中，高度H2'可能大於高度H2(圖12)。或者，高度H2’可能與高度H2相同。在一些實施例中，高度H1’可能大於高度H1(圖12)。或者，高度H1’可能與高度H1相同。

仍然參照圖25，與通孔250電性耦合的金屬線258L是用於傳導信號和/或電力的功能性金屬線。兩個緊鄰的金屬線258L也可以是功能性金屬線。或者，兩個緊鄰的金屬線258L可以是非功能性(或虛設(dummy))金屬線，例如用於改善各自金屬線層中金屬密度的金屬填充線和/或用作接地金屬線以屏蔽其間夾著的金屬線的干擾。此外，如圖25所示，介電蓋層264的厚度小於膠層256的厚度。在圖26所示的另一個實施例中，介電蓋層264的厚度可能大於膠層256的厚度，使得介電蓋層264的水平部分橋接兩個相鄰的金屬線258L。介電蓋層264的水平部分橋接兩個相鄰的金屬線258L，提供了水平方向上的額外散熱路徑，使得熱量也可以直接通過介電蓋層264的水平部分傳播。如圖26所示，介電蓋層264的水平部分比介電蓋層264的垂直部分更厚，這可能是由於選擇性沉積製程，允許高導熱係數材料在低k介電層242的介電表面上的沉積速率高於在金屬線258L的金屬表面上的沉積速率。或者，介電蓋層264的厚度可以是一致的，使得介電蓋層264的垂直部分也比膠層256更厚。

在形成金屬線258L之後，該方法進行到框142以執行進一步的製程以完成半導體元件的製造。例如，可以重複框120-140的操作以在金屬線258L上方形成內連線層。這種進一步的製程 可以包括在元件級DL(圖1)下方形成背側多層內連線結構BMLI。或者，可以應用除了框120-140的操作之外的鑲嵌製程來在金屬線258L上方形成內連線層，這在圖27-圖29中進一步繪示。

參照圖27，在金屬線258L以及介電蓋層264、維持層270和高導熱係數材料層274上形成第二蝕刻停止層(ESL)280、低k介電層282和硬遮罩284。在一些實施例中，第二ESL 280可以包括氧化鋁、氮化鋁、氮化矽、氧碳化矽、碳氮化矽或其組合。在形成第二ESL 280之後，形成低k介電層282。低k介電層282具有小於氧化矽的介電常數，其約為3.9。例如，低k介電層282可以包括多孔有機矽薄膜(例如SiCOH)、四乙氧基矽烷(TEOS)氧化物、未摻雜的矽酸鹽玻璃、硼磷矽酸鹽玻璃(BPSG)、氟矽酸鹽玻璃(FSG)、磷矽酸鹽玻璃(PSG)、氟摻雜的二氧化矽、碳摻雜的二氧化矽、多孔二氧化矽、多孔碳摻雜的二氧化矽、氧碳氮化矽(SiOCN)、硼碳氮化物、旋塗矽基聚合物介電質或其組合。硬遮罩284沉積在低k介電層282上。硬遮罩284可以是單層結構或雙層結構。硬遮罩284可以由氧化鋁、氧化矽、氮化矽、碳氮化矽、氧碳化矽、氧氮化矽、氧碳氮化矽、其他合適的材料或其組合形成。

參照圖28，藉由一個或多個微影製程和蝕刻製程形成溝槽開口286和通孔開口288。在一些實施例中，形成開口包括在第一蝕刻製程中對硬遮罩284進行圖案化，在第二蝕刻製程中去除介電層282的頂部分以形成溝槽開口286。第二蝕刻製程被實施以 部分蝕刻介電層282，例如藉由控制蝕刻持續時間。在第二蝕刻製程期間，由溝槽開口286定義的區域內的介電層282僅被凹陷但未完全穿過介電層282。藉由第三蝕刻製程，介電層282通過溝槽開口286進一步被蝕刻以形成通孔開口288。第三蝕刻製程被設計成選擇性地蝕刻介電層282，而第二ESL 280基本保持完整。第三蝕刻製程向下延伸通孔開口288，到達第二ESL 280。通孔開口288的形成也可以由用於定義圖案的光阻輔助。然後在合適的製程(例如抗蝕劑剝離或電漿灰化)中去除光阻。隨後施加第四蝕刻製程以打開第二ESL 280。在第四蝕刻製程之後，用於金屬線的溝槽開口286和用於通孔的通孔開口288共同形成在介電層282中。溝槽開口286形成在介電層282的上部分中，並且通孔開口288形成在介電層282的下部分中。

參照圖29，金屬線290形成在溝槽開口286中，而通孔292形成在通孔開口288中。在一些實施例中，金屬線290和通孔292藉由在溝槽開口286和通孔開口288中填充導電材料而形成為塊狀金屬層。導電材料可以藉由合適的技術沉積，例如電鍍製程、物理氣相沉積(PVD)或其他合適的方法。在沉積塊狀金屬層之前，擴散阻擋層和黏合層(未示出)可以沉積在溝槽開口286和通孔開口288內。在鑲嵌製程中形成塊狀金屬層的一個有利特徵是，一些不適合金屬蝕刻製程的低電阻導電材料(例如銅)可以被沉積。在一些實施例中，導電材料與下方相對較窄的金屬線208L和258L中使用的金屬不同。在一些實施例中，金屬線208L和258L 包括如上所述的一種或多種貴金屬，而用於金屬線290和通孔292的塊狀金屬層包括一種或多種非貴金屬。例如，用於金屬線290和通孔292的塊狀金屬層可以包括銅(Cu)，儘管其他合適的材料例如鎢(W)、鈷(Co)、鎳(Ni)、鋁(Al)、它們的組合和/或類似物也可以被選擇性地利用。在一些實施例中，塊狀金屬層還包括貴金屬，但與金屬線208L和258L中使用的一種或多種貴金屬不同。例如，塊狀金屬層248可以包括Pt，而金屬線208L可以包括Rh或Au，金屬線258L可以包括Ru。此外，由於金屬線208L和258L是藉由直接圖案化形成的，因此金屬線208L和258L各自具有較窄的頂部和較寬的底部；作為比較，金屬線290、通孔292和通孔250各自具有較寬的頂部和較窄的底部，這是由於它們是藉由填充各自介電層中的溝槽而形成的，而不是直接圖案化。與通孔250和通孔292相比，在一些實施例中，如上所述，通孔250是無阻障層通孔(barrier-free via)，而通孔292包括阻障層以防止金屬元素(例如銅)擴散到介電層282中。

儘管無意限制，但是本揭露的一個或多個實施例為半導體結構及其形成提供了許多益處。例如，本揭露提供了一種位在兩個相鄰金屬線之間的介電結構以及形成該介電結構的方法。該介電結構包括高導熱係數介電材料層以促進散熱。該介電結構還包括氣隙，從而降低了介電結構的有效介電常數(effective dielectric constant)和半導體結構的寄生電容(parasitic capacitance)。

本揭露提供許多不同的實施例。本文揭露了半導體結構 及其製造方法。在一個示例性方面，本揭露針對一種方法。該方法包括在基板上方形成金屬層，對金屬層進行圖案化以形成具有溝槽在其之間的第一金屬線和第二金屬線，在溝槽的下部分沉積犧牲層，在犧牲層上方形成第一介電層，在形成第一介電層之後，選擇性地移除犧牲層以在第一金屬線和第二金屬線之間形成氣隙，以及在第一介電層上方和在溝槽的上部分沉積第二介電層。在一些實施例中，金屬層包括貴金屬。在一些實施例中，第二介電層具有不小於約10W/m．K的導熱率。在一些實施例中，第一介電層為多孔介電層，以使犧牲層在選擇性地移除犧牲層期間被分解成為透過多孔介電層擴散的揮發性化合物。在一些實施例中，該方法更包括在形成犧牲層之前，沉積蓋層。氣隙在垂直地位於蓋層和第一介電層之間。在一些實施例中，蓋層包括具有導熱率不小於約10W/m．K的導熱材料。在一些實施例中，犧牲層的形成包括在溝槽中以及在第一金屬線和第二金屬線上方沉積聚合物層，對聚合物層進行平坦化，以及對聚合物層進行回蝕。在一些實施例中，該方法更包括在形成金屬層之前，在基板上方形成具有通過於其之通孔的介電層。通孔直接地位於第一金屬線和第二金屬線中的一者之下，且其中溝槽部分地暴露通孔的頂表面。在一些實施例中，該方法更包括在沉積第二介電層之後，執行平坦化製程以暴露第一金屬線和第二金屬線。在一些實施例中，在執行平坦化製程之後，從第二介電層的頂表面到第一介電層的底表面測量的厚度約為第一金屬線和第二金屬線的厚度的約20%至約50%。

在另一個示例性方面，本揭露針對一種方法。該方法包括在基板上方形成金屬層，對金屬層進行圖案化以形成溝槽，溝槽將金屬層分隔成至少第一部分和第二部分，形成延伸至金屬層的第一部分和第二部分的頂表面和側壁表面的蓋層，在金屬層的第一部分和第二部分之間沉積維持層以密封溝槽而形成氣隙，在維持層上方以及在金屬層的第一部分和第二部分上方沉積導熱層，導熱層具有不小於約10W/m．K的導熱率，以及執行平坦化製程以部分地移除導熱層並暴露金屬層的第一部分和第二部分。在一些實施例中，蓋層具有不小於約10W/m．K的導熱率。在一些實施例中，該方法更包括在蓋層上方和維持層下方沉積聚合物層以部分地填充溝槽，以及在沉積維持層之後選擇性地移除聚合物層以形成氣隙。在一些實施例中，選擇性地移除聚合物層包括將聚合物層分解成透過維持層擴散的揮發性化合物。在一些實施例中，金屬層包括貴金屬。在一些實施例中，導熱層為鑽石或類鑽碳。

在又一個示例性方面，本揭露針對一種半導體結構。該半導體結構包括延伸穿過第一介電層的導電通孔、位於導電通孔上方並與其電性接觸的第一金屬線，以及位於第一介電層上方並與第一金屬線藉由介電結構隔開的第二金屬線。介電結構的頂表面與第一金屬線和第二金屬線的頂表面共面。介電結構包括延伸於第一金屬線和第二金屬線之間的頂襯、位於頂襯上方的導熱層，頂襯沿著導熱層的底表面和側壁表面延伸，以及受限於頂襯的氣隙。在一些實施例中，半導體結構更包括延伸至第一金屬線和第二金 屬線之間並與第一介電層接觸的底襯，其中氣隙垂直地位於底襯和頂襯之間。在一些實施例中，頂襯與底襯接觸。在一些實施例中，第一金屬線和第二金屬線各自具有窄於底寬的頂寬。

前述內容概述了幾種實施方式的特徵，以便於所屬技術領域中具有通常知識者更好地理解本揭露的各個方面。所屬技術領域中具有通常知識者應該明白，他們可以輕易地使用本揭露作為設計或修改其他用於達成相同目的和/或實現此處介紹的實施方式相同優點的製程和結構的基礎。所屬技術領域中具有通常知識者還應該意識到，這種等效結構並未偏離本揭露的精神和範疇，他們可以在此處進行各種變更、替換和修改，而不偏離本揭露的精神和範疇。

100:方法

102、104、106、108、110、112、114、116、118、120、122、124、126、128、130、132、134、136、138、140、142:框

Claims (10)

1. 一種半導體結構的形成方法，包括：在基板上方形成金屬層；圖案化所述金屬層以形成具有溝槽在其之間的第一金屬線和第二金屬線；沉積犧牲層在所述溝槽的下部分中；在所述犧牲層上形成第一介電層；在形成所述第一介電層之後，選擇性地移除所述犧牲層以在所述第一金屬線和所述第二金屬線之間形成氣隙；以及沉積第二介電層在所述第一介電層上方以及在所述溝槽的上部分中。
2. 如請求項1所述的半導體結構的形成方法，其中所述第二介電層具有不小於約10W/m．K的導熱率。
3. 如請求項1所述的半導體結構的形成方法，其中所述第一介電層為多孔介電層，以使所述犧牲層在選擇性地移除所述犧牲層期間被分解成為透過所述多孔介電層擴散的揮發性化合物。
4. 如請求項1所述的半導體結構的形成方法，更包括：在形成所述犧牲層之前，沉積蓋層，其中所述氣隙垂直地位於所述蓋層和所述第一介電層之間。
5. 如請求項1所述的半導體結構的形成方法，其中形成所述犧牲層包括： 沉積聚合物層在所述溝槽中以及在所述第一金屬線和所述第二金屬線上方；平坦化所述聚合物層；以及回蝕所述聚合物層。
6. 一種半導體結構的形成方法，包括：在基板上方形成金屬層；圖案化所述金屬層以形成溝槽，所述溝槽將所述金屬層分隔成至少第一部分和第二部分；形成蓋層延伸至所述金屬層的所述第一部分和所述第二部分的頂表面和側壁表面；沉積維持層在所述金屬層的所述第一部分和所述第二部分之間，以密封所述溝槽而形成氣隙；沉積導熱層在所述維持層上方以及在所述金屬層的所述第一部分和所述第二部分上方，其中所述導熱層具有不小於約10W/m．K的導熱率；以及執行平坦化製程，以部分地移除所述導熱層並暴露所述金屬層的所述第一部分和所述第二部分。
7. 如請求項6所述的半導體結構的形成方法，更包括：沉積聚合物層在所述蓋層上方和所述維持層下方，以部分地填充所述溝槽；以及在沉積所述維持層之後選擇性地移除所述聚合物層，以形成所述氣隙。
8. 一種半導體結構，包括：導電通孔，延伸穿過第一介電層；第一金屬線，位於所述導電通孔上方並與其電性接觸；以及第二金屬線，位於所述第一介電層上方，並藉由介電結構與所述第一金屬線隔開，其中所述介電結構的頂表面與所述第一金屬線和所述第二金屬線的頂表面共面，且所述介電結構包括：頂襯，延伸至所述第一金屬線和所述第二金屬線之間；導熱層，位於所述頂襯上方，其中所述頂襯沿著所述導熱層的底表面和側壁表面延伸；以及氣隙，受限於所述頂襯。
9. 如請求項8所述的半導體結構，更包括：底襯，延伸至所述第一金屬線和所述第二金屬線之間並接觸所述第一介電層，其中所述氣隙垂直地位於所述底襯和所述頂襯之間。
10. 如請求項8所述的半導體結構，其中所述第一金屬線和所述第二金屬線各自具有窄於底寬的頂寬。